KR101038131B1 - 불휘발성 반도체 메모리 - Google Patents

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Abstract

본 발명의 불휘발성 반도체 메모리는, 반도체 기판 내의 소자 분리 영역에 의해 구획되는 소자 영역과, 상기 소자 영역 상에 형성되는 게이트 절연막과, 상기 게이트 절연막 상에 형성되는 전하 축적층과, 상기 전하 축적층에 형성되는 다층 절연체와, 상기 다층 절연체 상에 설치되는 컨트롤 게이트 전극을 갖는 메모리 셀을 포함하고, 상기 게이트 절연막은, 제1 터널막과, 상기 제1 터널막 상에 형성되고, 상기 제1 터널막보다도 유전율이 높은 제1 고유전율막과, 상기 제1 고유전율막 상에 형성되고, 상기 제1 터널막과 동일 구성의 제2 터널막을 포함하며, 상기 다층 절연체는, 제1 절연막과, 상기 제1 절연막 상에 형성되고, 상기 제1 절연막보다도 유전율이 높은 제2 고유전율막과, 상기 제2 고유전율막 상에 형성되고, 상기 제1 절연막과 동일 구성의 제2 절연막을 포함한다.
불휘발성 반도체 메모리, 메모리 셀, 선택 트랜지스터, AND 스트링, 컨트롤 게이트 전극, 플로팅 게이트 전극, 소스/드레인 영역, 확산층

Description

불휘발성 반도체 메모리{A NONVOLATILE SEMICONDUCTOR MEMORY}
본 출원은 2007년 12월 21일자로 출원된 일본 특허 출원 제2007-331048호에 기초하며 이에 대한 우선권을 주장한 것으로, 그 전체 내용은 참조로서 결합된다.
본 발명은 불휘발성 반도체 메모리에 관한 것으로, 특히, 메모리 셀의 게이트 절연막 및 게이트간 절연막의 구조에 관한 것이다.
불휘발성 반도체 메모리, 예를 들면, 플래시 메모리는 다양한 전자 기기에 탑재되어 있다. 플래시 메모리의 메모리 셀들은 각각 반도체 기판(채널 영역) 표면의 게이트 절연막(터널 절연막) 상에, 전하 축적층과 컨트롤 게이트 전극이 게이트간 절연막을 개재하여 적층된 게이트 전극 구조를 갖고 있다.
그러한 구조의 메모리 셀에서, 게이트 절연막으로서, 예를 들면, 약 8㎚의 열산화막이 이용된다. 게이트간 절연막으로서, 약 15㎚의 실리콘 산화막, 실리콘 질화막 및 실리콘 산화막으로 이루어지는 적층막(ONO막)이 이용되고 있다. 전하 축적층으로서 다결정 실리콘으로 이루어지는 플로팅 게이트 전극이 이용된다. 이 플로팅 게이트 전극의 상면 및 채널 폭 방향의 측면을, 컨트롤 게이트 전극이 게이트간 절연막을 개재하여 덮고 있다. 따라서, 플로팅 게이트 전극과 컨트롤 게이트 전극간의 대향 면적이 증가되어, 메모리 셀의 적당한 커플링비를 확보하고 있다.
기억 용량의 대용량화를 위해, 메모리 셀의 미세화가 추진되고 있다. 메모리 셀의 기입/소거 전압을 작게 하는 것이 요구되고 있다. 그러나, 터널 절연막을 박막화함으로써 동작 전압을 감소시키는 경우, 터널 절연막의 저전계에서의 리크 특성이 저하되는 문제가 발생할 수도 있다. 그 결과, 메모리 셀의 데이터 유지 특성이 저하된다.
기입/소거 전압을 작게 하는 다른 방법으로서, 커플링비를 크게 하는 것도 유효하다. 그러나, 게이트간 절연막을 박막화하면, 게이트간 절연막의 리크 특성이 저하된다. 따라서, 터널 절연막의 박막화와 마찬가지로, 메모리 셀의 데이터 유지 특성이 악화하게 된다.
또한, 메모리 셀의 미세화에 의해 플로팅 게이트 전극의 측면을 컨트롤 게이트 전극으로 덮을 수 없게 되면, 컨트롤 게이트 전극이 플로팅 게이트 전극 상면에서만 접할 수 있게 된다. 이는 커플링비를 감소시킨다. 이것과 마찬가지로, MONOS(Metal-0xide-Nitride-0xide-Semiconductor)형의 메모리 셀과 같이, 전하 축적층으로서 실리콘 질화막 등의 트랩 레벨이 높은 절연막을 이용한 경우에도, 컨트롤 게이트 전극이 전하 축적층 상부면에서만 접하고 있기 때문에, 커플링비는 작다.
커플링비가 작은 메모리 셀에서는, 기입/소거 전압은 커지게 되고, 이것에 대하여, 터널 절연막 및 블록 절연막의 박막화로 대응할 경우, 상술한 바와 같이, 메모리 셀의 데이터 유지 특성이 저하될 수도 있다.
또한, 일본 특허 공개 2003-188356호 공보에는, 강유전체의 분극을 이용하는 MFMIS형 메모리 셀의 데이터 유지 특성의 개선을 주목적으로 하는 기술로서, 메모리 셀의 게이트 절연막이 고유전율막과 터널 절연막으로 이루어지는 2층 구조를 갖고, 리크 전류를 억제하여, 전하 유지 특성을 개선하는 기술이 개시되어 있다. 일본 특허 공개 2007-12922호 공보에는 메모리 셀의 게이트 절연막이 반도체 기판 표면의 게이트 절연막과 그 게이트 절연막 상의 매우 얇은 박막의 고유전체막으로 이루어지는 구조가 개시되어 있다.
그래서, 본 발명은, 메모리 셀의 동작 전압을 저감할 수 있음과 함께, 리크 전류를 억제할 수 있으며, 또한, 전하 축적층과 컨트롤 게이트 전극 사이의 리크 전류를 억제할 수 있으며, 메모리 셀의 전하 유지 특성을 개선할 수 있고, 또한, 다층 절연체를 박막화할 수 있고, 메모리 셀의 커플링비를 향상할 수 있으며, 커플링비의 향상에 의해, 더욱 구동 전압을 저감하는 불휘발성 반도체 메모리를 제공하는 것에 그의 목적이 있다.
본 발명의 하나의 관점에 따른 불휘발성 반도체 메모리는, 반도체 기판 내의 소자 분리 영역에 의해 구획되는 소자 영역과, 상기 소자 영역 상에 제공되는 제1 게이트 절연막과, 상기 제1 게이트 절연막 상에 제공되는 전하 축적층과, 상기 전하 축적층 상에 제공되는 다층 절연체와, 상기 다층 절연체 상에 제공되는 컨트롤 게이트 전극을 포함하는 메모리 셀을 포함하고, 상기 제1 게이트 절연막은, 제1 터널막과, 상기 제1 터널막 상에 제공되고, 상기 제1 터널막보다도 높은 유전율을 제공하는 제1 고유전율막과, 상기 제1 고유전율막 상에 제공되고, 상기 제1 터널막과 동일한 구성을 가지는 제2 터널막을 포함하고, 상기 다층 절연체는, 제1 절연막과, 상기 제1 절연막 상에 제공되고, 상기 제1 절연막보다도 높은 유전율을 제공하는 제2 고유전율막과, 상기 제2 고유전율막 상에 제공되고, 상기 제1 절연막과 동일한 구성을 가지는 제2 절연막을 포함하고, 상기 제2 고유전율막의 유전율이 상기 제1 고유전율막의 유전율보다 높다.
본 발명의 실시 형태에 따르면, 게이트 절연막이 얇은 터널 절연막과 고유전율막으로 이루어지는 다층 구조를 이용함으로써, 메모리 셀의 동작 전압을 저감할 수 있음과 함께, 리크 전류를 억제할 수 있다. 또한, 다층 절연체를 이용함으로써, 전하 축적층과 컨트롤 게이트 전극 사이의 리크 전류를 억제할 수 있고, 메모리 셀의 전하 유지 특성을 개선할 수 있다. 또한, 동작 전압의 저감 및 리크 전류의 억제에 의해, 다층 절연체를 박막화할 수 있고, 메모리 셀의 커플링비를 향상할 수 있다. 이 커플링비의 향상에 의해, 더욱 구동 전압을 저감할 수 있다.
이하, 도면을 참조하면서, 본 발명의 예를 실시하기 위한 각 형태에 대해서 상세하게 설명한다.
1. 개요
본 발명의 실시 형태는 불휘발성 반도체 메모리에 관한 것이다.
본 실시 형태의 불휘발성 반도체 메모리에서, 메모리 셀은 다층 구조의 게이트 절연막과, 전하 축적층과 컨트롤 게이트 전극 사이에 절연막이 다층 구조의 절연막(이하, 다층 절연체라고 칭함)을 포함한다. 본 발명의 각 실시 형태에서, 이 다층 절연체를, 플로팅 게이트 전극을 전하 축적층으로 하는 메모리 셀에서는 게이트간 절연막이라고 부른다. 한편, 트랩 밀도가 높은 절연막을 전하 축적층으로 하는 메모리 셀에서는, 다층 절연체를 블록 절연막이라고 부른다.
다층 구조의 게이트 절연막은 제1 및 제2 터널막과 고유전율막을 포함하고, 이 고유전율막이 2개의 터널막 사이에 개재된 구조로 되어 있다. 다층 절연체는 제1 및 제2 절연막과 제2 고유전율막을 포함하고, 이 제2 고유전율막이 2개의 절연막 사이에 개지된 구조로 되어 있다.
본 발명의 실시 형태에 따르면, 게이트 절연막은 얇은 터널 절연막과 고유전율막으로 이루어지는 다층 구조를 이용한다. 이것은 메모리 셀의 동작 전압을 저감할 수 있음과 함께, 리크 전류를 억제할 수 있다. 다층 절연체를 이용하는 것은 전하 축적층과 컨트롤 게이트 전극 사이의 리크 전류를 억제할 수 있고, 메모리 셀의 전하 유지 특성을 개선할 수 있다. 또한, 동작 전압의 저감 및 리크 전류의 억제에 의해, 다층 절연체를 박막화할 수 있어, 메모리 셀의 커플링비를 향상할 수 있다. 이 커플링비의 향상에 의해, 더욱 구동 전압을 저감할 수 있다.
2. 실시 형태
(1) 제1 실시 형태
이하, 도 1 내지 도 13을 참조하여, 본 발명의 제1 실시 형태에 따른 불휘발성 반도체 메모리에 대해서 설명한다.
(a) 구조
도 1 내지 도 4를 이용하여, 본 발명의 제1 실시 형태에 따른 불휘발성 반도체 메모리의 구조에 대해서 설명한다. 도 1은 제1 실시 형태에 따른 불휘발성 반도체 메모리로서 예시되는 플래시 메모리의 메모리 셀 어레이(100)의 평면도를 도시하고 있다. 도 2는 도 1의 II-II선을 따라 취해진 단면도이고, 도 3은 도 1의 III-III선을 따라 취해진 단면도이다.
도 1에 도시한 바와 같이, 플래시 메모리의 메모리 셀 어레이(100)에서, 반도체 기판 표면 영역은 소자 분리 영역 STI와, X 방향에 서로 인접하고 있는 2개의 소자 분리 영역 사이에 각기 개재된 소자 영역(액티브 영역) AA로 구성되어 있다. 소자 분리 영역 STI와 소자 영역 AA는 Y 방향으로 연장되고 있다. 소자 영역 AA 상에는, 복수의 메모리 셀 MC 및 선택 트랜지스터 ST1 및 ST2가 제공된다.
본 실시 형태에서, 복수의 메모리 셀 MC는, 소자 영역 AA 상에 X 방향에 직교하는 Y 방향을 따라서 직렬로 함께 접속된 복수의 메모리 셀 MC가 배치된다. 직렬로 함께 접속된 복수의 메모리 셀 MC의 일단 및 타단에 각각 접속된 선택 트랜지스터 ST1 및 ST2가 배치된 구성으로 되어 있다. 이하에서는, 직렬로 함께 접속된 복수의 메모리 셀을 NAND 스트링이라 칭한다. NAND 스트링과 그 일단 및 타단에 각각 접속된 선택 트랜지스터 ST1, ST2를 NAND 셀 유닛이라고 부른다.
X 방향에 서로 인접하고 있는 복수의 메모리 셀 MC는 X 방향으로 연장되고 있는 공통의 워드선 WL1~WLn들 중 하나에 접속된다. X 방향에 서로 인접하고 있는 선택 트랜지스터 ST1 및 ST2는 X 방향으로 연장되고 있는 공통의 선택 게이트선 SGL1 및 SGL2에 각각 접속되어 있다. 또한, 각각의 NAND 셀 유닛에는 Y 방향으로 연장되고 있는 1개의 비트선이 비트선 컨택트 BC를 경유하여 접속된다.
도 2 및 도 3에 도시된 바와 같이, 메모리 셀 MC의 게이트 구조는 컨트롤 게이트 전극(5A)이 게이트간 절연막(4A)을 개재해서 플로팅 게이트 전극(3A) 상에 적층된 구조로 되어 있다.
메모리 셀 MC가 제공되는 반도체 기판(1)(소자 영역 AA) 내에는, 웰 영역이 제공된다. 게이트 절연막(2A)은 반도체 기판(1) 표면 상에 형성된다. 메모리 셀 MC에서, 게이트 절연막(2A)은 터널 절연막으로서 기능한다. 메모리 셀 MC의 게이트 절연막(2A)을 터널 절연막(2A)이라고 부른다.
플로팅 게이트 전극(3A)은 반도체 기판(1)의 표면의 터널 절연막(2A) 상에 제공된다. 플로팅 게이트 전극(3A)은 메모리 셀에 기입된 데이터를 유지하기 위한 전하 축적층으로서 기능한다. 이 플로팅 게이트 전극(3A)은 예를 들면, 폴리실리콘막으로 구성되어 있다.
게이트간 절연막(4A)은 플로팅 게이트 전극(3) 상에 제공된다. 게이트간 절연막(4A) 상에는 컨트롤 게이트 전극(5A)이 제공된다. 이 컨트롤 게이트 전극(5A)은 전기 저항을 줄이기 위해서, 예를 들면, 폴리실리콘막과 이 폴리실리콘막 상에 실리사이드막이 적층된 2층 구조(폴리사이드 구조)로 되어 있다. 그러나, 본 발명은 이러한 양상에 한정되지 않는다. 컨트롤 게이트 전극(5A)은 폴리실리콘막의 단층 구조나, 실리사이드막의 단층 구조라도 된다. 실리사이드막으로서는, 예를 들면, 텅스텐 실리사이드막(WSi2), 몰리브덴 실리사이드막(MoSi2), 코발트 실리사이드막(CoSi2), 티탄 실리사이드막(TiSi2) 또는 니켈 실리사이드막(NiSi2)일 수도 있다.
컨트롤 게이트 전극(5A)은 워드선 WL로서 기능하고, X 방향에 서로 인접하여 배치된 메모리 셀에 의해 공유된다. 따라서, 컨트롤 게이트 전극(5A)은 플로팅 게이트 전극(3A) 상뿐 아니라, 게이트간 절연막(4A)을 개재하여, 소자 분리 절연 영역 STI 내의 소자 분리 절연막(6) 상에도 제공된다.
소자 분리 절연막(6)의 상단은 플로팅 게이트 전극(3A)의 상단보다도 낮은 위치(반도체 기판측에 근접)에 있다. 따라서, 플로팅 게이트 전극(3A)의 X 방향(채널 폭 방향)의 측면은 게이트간 절연막(4A)을 개재하여 컨트롤 게이트 전극(5A)에 의해 덮여여지는 구조로 되어 있다. 따라서, 플로팅 게이트 전극(3A)과 컨트롤 게이트 전극(5A)간의 대향면은 플로팅 게이트 전극(3A)의 상면 외에, 그 측면에서도 확보된다. 이는 메모리 셀 MC의 커플링비를 향상시킨다.
반도체 기판(1) 내에는 확산층(7)이 제공된다. 확산층(7)은 메모리 셀 MC의 소스/드레인 영역으로서 기능한다. 이 확산층(7)은 Y 방향(채널 길이 방향)에 서로 인접하여 배치된 메모리 셀 MC에 의해 공유된다. 따라서, 복수의 메모리 셀 MC은 직렬로 함께 접속된다.
직렬로 함께 접속된 복수의 메모리 셀 MC(NAND 스트링)의 그룹의 제1단 및 제2단에는 선택 트랜지스터 ST1, ST2가 각각 접속된다.
선택 트랜지스터 ST1, ST2는 메모리 셀 MC와 동시 공정에서 형성된다. 따라서, 선택 트랜지스터 ST1, ST2의 게이트 구조도 메모리 셀 MC와 마찬가지로, 2개의 게이트 전극(3B, 5B)이 게이트간 절연막(4B)을 개재해서 적층된 구조로 되어 있다. 그러나, 선택 트랜지스터 ST1, ST2에서는, 게이트간 절연막(4B)은 개구부 P를 갖고, 이 개구부 P를 통하여, 게이트 절연막(2B) 상의 게이트 전극(3B)과 게이트간 절연막(4B) 상의 게이트 전극(5B)이 접속되어 있다. 확산층(7, 7D, 7S)은 선택 트랜지스터 ST1, ST2의 소스/드레인 영역으로서 기능하고, Y 방향에 인접하는 메모리 셀 MC와 공유되어 있다. 이것에 의해, 복수의 메모리 셀 MC와 선택 트랜지스터 ST1, ST2는 Y 방향에 직렬로 함께 접속되어, 1개의 NAND 셀 유닛을 구성한다.
이 NAND 셀 유닛에서, NAND 스트링의 드레인측에 위치하는 선택 트랜지스터 ST1의 확산층(7D)은 층간 절연막(8) 내에 매립된 비트선 컨택트부 BC를 통하여, 비트선 BL과 접속된다. NAND 스트링의 소스측에 위치하는 선택 트랜지스터 ST2의 확산층(7S)은 층간 절연막(8) 내에 매립된 소스선 컨택트(도시하지 않음)를 통하여, 소스선(도시하지 않음)에 접속된다.
도 4는 도 3의 파선으로 둘러싸인 영역 VI의 확대도로서, 터널 절연막(2A) 및 게이트간 절연막(4A)의 구조가, 보다 구체적으로 도시되어 있다. 도 4에 도시한 바와 같이, 본 발명의 제1 실시 형태에서, 플래시 메모리의 메모리 셀 MC는 터널 절연막(게이트 절연막)(2A) 및 게이트간 절연막(다층 절연체)(4A)이 각각 다층 구조를 갖고 있는 것을 특징으로 한다.
본 실시 형태에 따른 다층 구조의 터널 절연막(2A)은 예를 들면, 실리콘 산화막(21), 고유전체 절연막(22) 및 실리콘 산화막(23)으로 이루어지는 3층 구조를 갖고 있다. 실리콘 산화막(제1 터널막)(21)과 실리콘 산화막(제2 터널막)(23)의 막 두께는 예를 들면 캐리어(전자)가 터널막을 통해 다이렉트 터널링하는 막 두께로 형성된다. 제1 및 제2 터널막(21, 23)의 막 두께는 바람직하게는, 1㎚ 이상이며 최대 2.5㎚이다. 고유전체 절연막(제1 고유전체막)은 예를 들면, 알루미나막(Al2O3)으로 이루어진다. 이 고유전체 절연막의 막 두께는 예를 들면, 2㎚ 이상이며, 최대 3㎚이다. 고유전체 절연막은 Al2O3막에 한정되지 않고, 실리콘 산화막 보다도 유전율이 높은 절연막이면 된다. 예를 들면, 산화 하프늄막(HfO2), 산화 탄탈막(Ta2O3) 및 산화 란탄막(La2O3), 또는 이들 고유전체 재료를 포함하는 화합물막이라도 된다. 이들 고유전체 재료로서의 산화막은 실리콘 또는 질소를 포함할 수도 있다.
지금부터, 도 5 및 도 6을 참조하여, 본 발명의 제1 실시 형태의 다층 구조의 게이트 절연막(터널 산화막)의 효과 및 작용에 대해서 설명할 것이다. 도 5는 참고예로서, 실리콘 산화막과 고유전체 절연막으로 이루어지는 2층 구조의 터널 산화막의 에너지 밴드도를 모식적으로 도시하고 있다. 도 6은 본 발명의 실시 형태에 따른 3층 구조의 터널 산화막의 에너지 밴드도를 도시하고 있다. 상술한 실시 형태에서, 고유전체 절연막의 포텐셜 장벽 높이가 실리콘 산화막의 포텐셜 장벽 높이보다도 낮은 재료, 예를 들면 Al2O3막을 이용한 경우를 예로 설명한다.
도 5에 도시하는 터널 절연막의 예에서, 기입 동작 시에는, 반도체 기판(1)측이 캐리어(전자) 주입측으로 된다. 플로팅 게이트 전극(3)측은 캐리어 방출측으로 된다. 메모리 셀의 게이트 전극에 기입 전압이 인가되면, 캐리어 주입측에 있는 실리콘 산화막(21')의 포텐셜 장벽이 높아지는 반면, 전자 방출측에 있는 고유전체 절연막(22')의 포텐셜 장벽은 낮아진다. 따라서, 캐리어(전자)는 FN(Fowler-Nordheim) 터널링 또는 다이렉트 터널링에 의해, 실리콘 산화막(21') 및 고유전체 절연막(22')을 개재하여 플로팅 게이트 전극(3A)에 주입된다.
소거 동작 시에서는, 반도체 기판(1)측은 캐리어(전자) 방출측으로 기능한 다. 플로팅 게이트 전극(3)측은 캐리어 주입측으로 기능한다. 게이트 전극에 소거 전압이 인가되면, 캐리어 주입측에 있는 고유전체 절연막(22')의 포텐셜 장벽은 높아지는 반면, 전자 방출측에 있는 실리콘 산화막(21')의 포텐셜 장벽은 낮아진다. 도 5에 도시되는 예에서는, 플로팅 게이트 전극(3A)에 축적된 전자는 고유전체 절연막(22') 내를 통과하고나서, 실리콘 산화막(21') 내를 통과한다. 즉, 이 참고예에서, 플로팅 데이트 전극(3A)에 직접 접촉한 고유전체 절연막(22')이 두꺼운 포텐셜 장벽 내를 통과하기 위해서, 기입 동작에 필요한 포텐셜 에너지보다 소거 동작에 필요한 포텐셜 에너지가 더 크다. 또한, 터널 확률이 저하되어 터널 전류도 작아진다. 그 결과로서, 메모리 셀의 소거 전압은 증가한다.
이와는 대조적으로, 본 실시 형태의 터널 절연막(2A)은 도 6에 도시하는 바와 같이, 고유전체 절연막(22)을 2개의 실리콘 산화막(터널막)(21, 23) 사이에 개재시킨 3층 구조로 되어 있다. 본 실시 형태의 터널 절연막(2A)은 고유전체 절연막(22)을 플로팅 게이트 전극(3A)에 축적된 캐리어(전자)에 대한 메인 장벽으로 할 수 있다. 따라서, 2개의 실리콘 산화막(21, 23)을 얇게 해도, 전자의 리크를 방지할 수 있다. 따라서, 실리콘 산화막(21, 23)의 막 두께를, 전자가 실리콘 산화막을 다이렉트 터널링하는 막 두께(예를 들면, 1㎚~2.5㎚)로 할 수 있다. 게다가, 이들 실리콘 산화막(21, 23)이 존재함으로써, 고유전체 절연막(22)을 얇게 할 수 있어, 터널 전류 및 커플링비의 증가를 도모할 수 있다.
즉, 본 실시 형태에서, 메모리 셀의 기입 동작 시에 터널 절연막(2A)에 고전계가 인가되면, 전자는 다이렉트 터널링에 의해, 실리콘 산화막(21, 23) 및 고유전체 절연막(22)을 통과하여, 플로팅 게이트 전극(3A) 내에 주입된다. 이 때문에, 고전계를 필요로 하는 FN 터널링과 비교하여, 전자의 터널 확률이 상승하기 때문에, 터널 절연막(2A) 내를 흐르는 터널 전류가 증대한다. 그 결과로서, 메모리 셀의 기입 전압을 낮출 수 있다.
도 6에 도시한 바와 같이, 본 실시 형태의 메모리 셀의 소거 동작 시에서는, 플로팅 게이트 전극(3A)에 축적된 전자는, 실리콘 산화막(23) 내를 다이렉트 터널링해서 통과한다. 다이렉트 터널링후, 전자는 고유전체 절연막(22) 및 실리콘 산화막(21) 내를 통과하여, 반도체 기판(1)로 방출된다. 따라서, 소거 시의 전자의 방출도, 다이렉트 터널링에 의하기 때문에, 도 5에 도시하는 예보다도, 낮은 소거 전압으로 플래시 메모리의 소거 동작을 실행할 수 있다.
또한, 예를 들면, 플래시 메모리의 읽어내기 동작이나 채널 영역의 부스트 업 시와 같이, 터널 절연막(2)에 저전계가 인가되었을 때에, 2개의 실리콘 산화막(21, 23) 외에, 고유전체 절연막(22)이 포텐셜 장벽으로 되기 때문에, 터널 절연막(2A)을 흐르는 리크 전류를 작게 할 수 있다. 그 결과, 메모리 셀의 전하 유지 특성을 향상시킬 수 있다.
본 발명의 제1 실시 형태에서, 다층 구조의 게이트간 절연막(다층 절연체)(4A)는 예를 들면, 실리콘 산화막(41), 고유전체 절연막(42) 및 실리콘 산화막(43)으로 이루어지는 3층 구조를 갖고 있다. 본 실시 형태에서는, 게이트간 절연막(4A)은 예를 들면 터널 산화막(2A)과 동일한 구성으로 되는 순서로 적층되어 있다. 게이트간 절연막(4A)의 실리콘 산화막(제1 절연막)(41)과 실리콘 산화막(제2 절연막)(43)의 막 두께는 예를 들면 3㎚ 이상이며, 최대 5㎚이다. 고유전체 절연막(제2 고유전체 절연막)(42)은 예를 들면 Al2O3막으로 이루어진다. 이 고유전체 절연막(42)의 막 두께는 예를 들면 4㎚ 이상이고, 최대 5㎚이다. 고유전체 절연막(42)은 Al2O3막에 한정되지 않는다. 게이트 절연막(2A)에서 이용되는 고유전체 절연막(22)과 마찬가지로, 고유전체 절연막은 HfO2 등의 고유전체 재료 및 이들을 포함하는 화합물 재료로 이루어지는 막이어도 된다.
지금부터, 도 7을 참조하여, 게이트간 절연막(다층 절연체)(4A)의 효과 및 작용에 대해서 설명할 것이다. 도 7은 다층 구조의 게이트간 절연막(4A)의 에너지 밴드도를 도시하고 있다.
게이트간 절연막(4A)에서 이용되는 실리콘 산화막(41, 43)의 막 두께는 터널 절연막(2A)에서 이용되는 실리콘 산화막(21, 23)의 막 두께보다도 두껍다. 2개의 실리콘 산화막(41, 43) 사이에는, 터널 절연막(2A)과 마찬가지로, 고유전체 절연막(42)이 개재되어 있다. 따라서, 기입 동작 시에서, 게이트간 절연막(4A)에서의 전자의 터널링은 억제된다. 플로팅 게이트 전극(3A)에 축적된 전자는 게이트간 절연막(4A)을 통과하여, 컨트롤 게이트 전극(5A)에 방출되는 것을 방지할 수 있다. 마찬가지로, 소거 동작 시에서도, 게이트간 절연막(4A)에서의 전자의 터널링은 억제된다. 전자가 게이트간 절연막(4A) 내를 통과하여, 컨트롤 게이트 전극(5A)으로부터 플로팅 게이트 전극(3A) 내에 주입되는 것을 방지할 수 있다.
따라서, 게이트간 절연막(4A)은 실리콘 산화막(41, 43)과 고유전체 절연 막(42)의 다층 구조를 갖는다. 따라서, ONO막을 이용한 경우와 비교하여, 게이트간 절연막(4A)의 유전율을 보다 높게 할 수 있음과 함께, 게이트간 절연막(4A) 내를 흐르는 리크 전류를 저감할 수 있다. 결과적으로, 메모리 셀의 전하 유지 특성이 양호하게 된다.
게다가, 터널 절연막(2A)을 상기한 구조로 함으로써, 리크 전류 및 구동 전압의 저감을 도모할 수 있다. 이와 같이, 구동 전압의 저감이 가능하게 되면, 게이트간 절연막(4A)을 박막화하는 것이 가능하게 된다. 따라서, 고유전체 절연막(42)의 사용 외에, 게이트간 절연막(다층 절연체)(4A)의 박막화에 의해, 메모리 셀의 커플링비를 크게 할 수 있고, 그것에 의해서, 터널 절연막(2A)에 인가되는 전계가 커진다. 그 결과, 더욱 기입 전압을 낮출 수 있다.
이상과 같이, 다층 구조의 게이트 절연막(2A) 및 게이트간 절연막(4A)에 의해, 메모리 셀의 구동 특성을 개선할 수 있다.
따라서, 본 발명의 제1 실시 형태에 따르면, 메모리 셀의 구동 전압 및 리크 전류를 저감할 수 있다. 따라서, 게이트간 절연막(다층 절연체)을 박막화할 수 있어, 메모리 셀의 커플링비를 향상할 수 있다. 그 커플링비의 향상에 의해, 더욱 메모리 셀의 구동 전압을 저감할 수 있다.
터널 절연막(2A) 및 게이트간 절연막(4A)을 구성하는 각 절연막(21~23, 41~43)의 구성은, 상기한 재료 및 막 두께에 한정되는 것이 아니다. 예를 들면, 터널 산화막(2A)의 고유전체 절연막(22)과 게이트간 절연막(4A)의 고유전체 절연막(42)을 서로 다른 막 두께 및 재료로 해도 된다. 예를 들면, 고유전체 절연 막(22)을 Al2O3막으로 하고, 고유전체 절연막(42)을 Al2O3막보다 유전율이 큰 HfAlOx막으로 함으로써, 메모리 셀의 커플링비를 향상시킬 수 있다. 이 경우, 게이트간 절연막(4A)의 리크 전류를 보다 저감하는 것이 가능하게 된다. 그것에 의해서, 게이트간 절연막(4A)의 실리콘 산화막(41, 43)의 막 두께를, 터널 절연막(2A)의 실리콘 산화막(21, 23)의 막 두께와 동일하게 할 수 있다. 따라서, 게이트간 절연막(4A)을 더욱 박막화할 수 있다.
(b) 제조 방법
이하, 도 2 내지 도 4, 도 8 내지 도 13을 참조하여, 본 발명의 제1 실시 형태에 따른 불휘발성 반도체 메모리의 제조 방법의 일례를 설명할 것이다. 도 8, 도 10 및 도 12는, 도 1의 II-II선, 즉 Y 방향(채널 길이 방향)을 따르는 단면의 제조 공정을 나타낸다. 도 9, 도 11 및 도 13은 도 1의 III-III선, 즉 X 방향(채널 폭 방향)을 따라 취해진 반도체 메모리의 단면의 제조 공정을 도시하고 있다.
도 8 및 도 9에 도시하는 바와 같이, 반도체 기판(예를 들면, 실리콘 기판)(1) 내에, 웰 영역이 이온 주입법에 의해 형성된다. 반도체 기판(1)의 표면 상에는 메모리 셀 및 선택 트랜지스터의 게이트 절연막(2)이 형성된다.
게이트 절연막(2)은 예를 들면, 도 4에 도시하는 바와 같이 3층 구조를 갖고, 실리콘 산화막(21), 고유전체 절연막(22), 실리콘 산화막(23)으로 되도록 순차 형성된다. 실리콘 산화막(21)은 예를 들면, 열 산화를 이용하여, 약 1㎚ 이상이며 최대 2.5㎚의 막 두께로 되도록 반도체 기판(1) 표면 상에 형성된다. 고유전체 절 연막(22)으로서, Al2O3막이, 예를 들면 ALD(Atomic Layer Deposition)법을 이용하여, 2㎚ 이상 3㎚ 이하 정도의 막 두께로 되도록 실리콘 산화막(21) 상에 형성된다. 실리콘 산화막(23)은 예를 들면, CVD(Chemical Vapor Deposition)법을 이용하여, 1㎚ 이상, 2.5㎚ 이하 정도의 막 두께로 되도록 Al2O3막(22) 상에 형성된다.
다음으로, 다층 구조의 게이트 절연막(2) 상에, 메모리 셀의 플로팅 게이트 전극(전하 축적층) 및 선택 트랜지스터의 게이트 전극으로 기능하는 폴리실리콘막(3)이 예를 들면 CVD법에 의해 형성된다. 또한, 질화실리콘막(9)이 폴리실리콘막(3) 상에 형성된다. 이 실리콘 질화막(9)은 소자 분리 영역으로 기능하는 홈(trench)을 형성할 때에, 에칭하기 위한 마스크층으로 기능한다.
그리고, 소정의 사이즈의 소자 영역이 형성되도록, 포토리소그래피 기술에 의해, 실리콘 질화막(9)에 대하여 패터닝이 실시된다. 그 패턴에 기초하여, 실리콘 질화막(9), 폴리실리콘층(3), 게이트 절연막(2) 및 반도체 기판(1)이 예를 들면, RIE(reactive ion etching)법에 의해 순차 에칭된다. 따라서, 반도체 기판(1) 내에 홈 Z가 형성된다.
그리고, 예를 들면, 실리콘 산화막이 반도체 기판(1) 상의 전체면을 피복하도록 형성된다. 다음으로, 실리콘 산화막에 대하여, 실리콘 질화막(9)을 스토퍼로 이용하여, CMP(Chemical Mechanical Polishing)법에 의한 평탄화 처리가 실행된다. 이것에 의해, 도 10 및 도 11에 도시하는 바와 같이, 홈 Z 내에, 소자 분리 절연막(6)이 형성되고, 메모리 셀 아래에 형성되는 소자 영역과, 이 소자 영역을 정의 하기 위한 소자 분리 영역이 형성된다.
그 후, 실리콘 질화막이 제거되고, 소자 분리 절연막(6)의 상단이 폴리실리콘막(3)의 상단보다도 낮은 위치로 되도록, 소자 분리 절연막(6)이 예를 들면 RIE법에 의해 에칭된다. 그러면, 폴리실리콘막(3)의 X 방향(채널 폭 방향)의 측면이 노출된다. 이후, 실리콘 질화막이 제거된다.
도 12 및 도 13에 도시하는 바와 같이, 폴리실리콘막(3) 상 및 소자 분리 절연막(6) 상에, 게이트간 절연막(다층 절연체)으로 되는 절연체(4)가 형성된다. 여기서, 절연체(4)는, 도 4에 도시하는 바와 같이, 예를 들면, 실리콘 산화막(41), 고유전체 절연막(42), 실리콘 산화막(43)이 순차적으로 적층되어, 형성된다. 실리콘 산화막(41)은, 예를 들면, CVD법 또는 열산화를 이용하여, 3㎚ 이상, 5㎚ 이하 정도의 막 두께로 되도록 폴리실리콘막(3) 상에 형성된다. 고유전체 절연막(예를 들면, Al2O3막)(42)은 예를 들면, ALD법을 이용하여 4㎚ 이상, 5㎚ 이하 정도의 막 두께로 되도록 실리콘 산화막(41) 상에 형성된다. 실리콘 산화막(43)은 예를 들면, CVD법을 이용하여, 3㎚ 이상, 5㎚ 이하 정도의 막 두께로 되도록 Al2O3막(42) 상에 형성된다.
그리고, 선택 트랜지스터 형성 예정 영역에서, 절연체(4)의 일부가 제거되어, 개구부 P가 절연체(4) 내에 형성된다. 메모리 셀의 컨트롤 게이트 전극 및 선택 트랜지스터의 게이트 전극으로 되는 폴리사이드막(5)은 절연체(4) 상에 형성된다. 이 경우, 선택 트랜지스터 형성 예정 영역에서는, 절연체(4) 내에 개구부 P가 형성되고, 폴리실리콘막(3)과 폴리사이드막(5)이 개구부 P를 통하여 서로 직접적으로 접촉된다. 컨트롤 게이트 전극은 폴리사이드막에 한정되는 것이 아니라, 폴리실리콘막 또는 실리사이드막의 단층 구조라도 된다.
포토리소그래피 기술에 의해, 폴리사이드막(5)에 대하여 패터닝을 실시하고, 폴리사이드막(5), 절연체(4), 폴리실리콘막(3)이 순차 에칭된다. 이것에 의해, 도 2 내지 도 4에 도시하는 바와 같이, 메모리 셀 MC의 플로팅 게이트 전극(3A)과 컨트롤 게이트 전극(5A), 선택 트랜지스터 ST1, ST2의 게이트 전극(3B, 5B) 및 메모리 셀 MC 및 선택 트랜지스터 ST1, ST2 둘다의 게이트간 절연막(다층 절연체)(4A, 4B)이 게이트 절연막(2A, 2B) 상에 형성된다.
다음으로, 예를 들면, 게이트 전극의 측벽에 얇은 산화막(도시하지 않음)이 열산화법에 의해 형성된다. 메모리 셀 MC 및 선택 트랜지스터 ST1, ST2의 소스/드레인 영역으로 되는 확산층(7, 7D, 7S)은, 형성된 게이트 전극을 마스크로 하여, 반도체 기판(1) 내에 자기 정합 방식으로 형성된다.
층간 절연막(8)은 메모리 셀 MC 및 선택 트랜지스터 ST1, ST2의 게이트 전극을 덮도록, CVD법에 의해 반도체 기판(1) 상에 형성된다. 비트선 컨택트 BC 및 소스선 컨택트(도시하지 않음)는 확산층(7D, 7S)에 각각 접속되도록, 층간 절연막(8) 내에 매립된다. 비트선 컨택트 BC 및 소스선 컨택트에 각각 접속하도록, 비트선 BL 및 소스선(도시하지 않음)이 형성된다. 이상의 단계들에 의해, 본 실시 형태에 따른 플래시 메모리가 완성된다.
이상과 같이, 본 실시 형태의 메모리 셀에서, 다층 구조의 게이트 절연 막(2A) 및 다층 구조의 게이트간 절연막(다층 절연체)(4A)이 형성된다.
따라서, 본 발명의 제1 실시 형태에서의 불휘발성 반도체의 제조 방법에 따르면, 구동 전압 및 리크 전류를 저감할 수 있으며, 또한, 그것에 의한 게이트간 절연막(다층 절연체)의 박막화에 의해 메모리 셀의 커플링비를 향상할 수 있는 메모리 셀을 제공할 수 있다.
(2) 제2 실시 형태
도 14를 참조하여, 본 발명의 제2 실시 형태의 불휘발성 반도체 메모리에 대해서 설명한다. 본 실시 형태의 불휘발성 반도체 메모리는 제1 실시 형태와 마찬가지로, 플래시 메모리이다. 따라서, 메모리 셀의 기본 구성은 도 1 내지 도 3과 마찬가지이므로, 그 설명을 생략할 것이다. 도 14에서, 동일 부재에 대해서는 동일 참조 부호를 붙이고, 상세한 설명은 생략할 것이다.
도 14는 본 발명의 제2 실시 형태의 메모리 셀에서의, 게이트 절연막(터널 절연막)(2A) 및 게이트간 절연막(다층 절연체)(4A')의 확대도를 도시하고 있다.
제1 실시 형태에서는, 게이트간 절연막(4A)은 실리콘 산화막(41), 고유전체 절연막(42), 실리콘 산화막(43)의 3층 구조를 갖고 있는 예에 대해서 설명하였다.
한편, 제2 실시 형태에서는 게이트간 절연막(4A')이 5층 구조의 절연막, 예를 들면, 실리콘 질화막(44), 실리콘 산화막(41), 고유전체 절연막(42), 실리콘 산화막(43), 실리콘 질화막(45)으로 이루어지고, 실리콘 질화막(44)이 플로팅 게이트 전극(3A)과 실리콘 산화막(41) 사이에 개재되고, 실리콘 질화막(45)이 컨트롤 게이트 전극(5A)과 실리콘 산화막(43) 사이에 개재하고 있는 것을 특징으로 한다. 2개 의 실리콘 질화막(44, 45) 사이에 개재되어 있던 절연막(41, 42, 43)이 예를 들면 게이트 절연막(2A)과 동일한 구성으로 되어 있다.
본 실시 형태에서, 플로팅 게이트 전극(3A)과 접촉하는 실리콘 질화막(44)의 막 두께는 예를 들면 1㎚ 이상, 2㎚ 이하이다. 실리콘 산화막(41, 43)의 막 두께는 예를 들면 2㎚ 이상, 3㎚ 이하이다. 고유전체 절연막(예를 들면, Al2O3막)의 막 두께는 3㎚ 이상, 5㎚ 이하이다. 컨트롤 게이트 전극(5A)과 접촉하는 실리콘 질화막(45)의 막 두께는 예를 들면 2㎚ 정도이다. 실리콘 질화막(44, 45)의 유전율은, 실리콘 산화막(41, 43)의 유전율보다도 높고, 고유전체 절연막(42)의 유전율보다도 낮다.
이와 같이, 게이트간 절연막(4A')에 실리콘 질화막(제3 절연막)(44, 45)을 추가로 형성함에 따라, 5층 구조를 갖는다. 따라서, 제1 실시 형태와 비교하여, 게이트간 절연막(4A)의 리크 전류를 더욱 저감할 수 있고, 메모리 셀의 커플링비도 향상시킬 수 있다.
또한, 제1 실시 형태의 메모리 셀 MC에서는 예를 들면, 게이트 전극 가공 후의 산화 프로세스 시에 산화제가 실리콘 산화막(41, 43)을 통해 확산하고, 게이트 전극 가공면 단부에서, 플로팅 게이트 전극(3A)과 게이트간 절연막(4A) 사이의 계면, 또는 컨트롤 게이트 전극(5A)과 게이트간 절연막(4A) 사이의 계면에, 쐐기 형상의 산화막(버즈 비크)이 형성되는 경우가 있다. 이 버즈 비크에 기인하여, 메모리 셀의 커플링비가 저하하게 된다.
그러나, 제2 실시 형태에 따르면, 실리콘 산화막(41)과 플로팅 게이트 전극(3A) 사이에는 실리콘 질화막(44)이 개재된다. 컨트롤 게이트 전극(5A)과 실리콘 산화막(45) 사이에는 실리콘 질화막(45)이 개재하고 있다. 이는 게이트 전극을 프로세싱한 후 열산화시, 플로팅 게이트 전극(3A) 또는 컨트롤 게이트 전극(5A)과 게이트간 절연막(4A')의 계면에 버즈 비크가 형성되는 것을 방지한다. 따라서, 버즈 비크에 기인하는 메모리 셀의 커플링비의 저하를 억제할 수 있다.
따라서, 본 발명의 제2 실시 형태에 따르면, 메모리 셀의 구동 전압 및 리크 전류를 저감할 수 있고, 게이트간 절연막(다층 절연체)을 박막화할 수 있다. 제2 실시 형태는 메모리 셀의 커플링비를 향상시킬 수 있다.
도 14에서는, 플로팅 게이트 전극(3A)과 게이트간 절연막(4A')간의 계면 및 컨트롤 게이트 전극(5A)과 게이트간 절연막(4A')간의 계면 각각에 실리콘 질화막(44, 45)이 형성된다. 그러나, 이들 계면들 중 어느 한 쪽에만 실리콘 질화막이 형성될 수도 있고, 플로팅 게이트 전극(3A)과의 계면에만, 또는 컨트롤 게이트 전극(5A)과의 계면에만, 실리콘 질화막을 형성할 수도 있다.
(b) 제조 방법
이하, 도 14를 참조하여, 본 발명의 제2 실시 형태에서의 플래시 메모리의 제조 방법에 대해서 설명한다. 제1 실시 형태와 동일 단계들에서는, 도 2 내지 도 13을 참조하고, 상세한 설명은 생략한다.
제1 실시 형태의 도 8 내지 도 13에 도시하는 단계들과 유사한 단계들에서, 웰 영역이 형성된 반도체 기판(1) 상에, 다층 구조의 게이트 절연막(2), 폴리실리 콘막(3) 및 마스크층(9)이 순차 형성된다. 그 후, 반도체 기판(1) 내에, 홈 Z가 형성된다. 이 홈 Z 내에는 소자 분리 절연막(6)이 형성된다. 마스크층(9)이 제거된 후, 게이트간 절연막으로 되는 절연체(4), 컨트롤 게이트 전극으로 되는 폴리사이드막(5)이 순차 형성된다.
본 실시 형태에서는, 게이트간 절연막으로 되는 절연체는, 도 14에 도시하는 바와 같이, 5층 구조로 되도록 형성된다. 보다 구체적으로는, 예를 들면, 실리콘 질화막(44)이, 래디컬 질화법에 의해, 1㎚ 이상, 2㎚ 이하 정도의 막 두께로 되도록 폴리실리콘막(3A) 상에 형성된다. 다음으로, 실리콘 산화막(41)이, CVD법을 이용하여, 2㎚~3㎚ 정도의 막 두께로 되도록 실리콘 질화막(44) 상에 형성된다. 실리콘 산화막(41) 상에는, 예를 들면, Al2O3막으로 이루어지는 고유전체 절연막(42)이, ALD법에 의해 3㎚~5㎚ 정도의 막 두께로 형성된다. 또한, 실리콘 산화막(43)이, CVD법에 의해, 2㎚~3㎚ 정도의 막 두께로 되도록 고유전체 절연막(42) 상에 형성된다. 실리콘 질화막(45)이 래디컬 질화법 또는 CVD법에 의해, 1㎚ 이상, 2㎚ 이하 정도의 막 두께로 되도록 실리콘 산화막(43) 상에 형성된다. 따라서, 5층 구조의 게이트간 절연막으로 되는 절연체(4A')가 형성된다. 이 절연체(게이트간 절연막)(4A') 상에, 컨트롤 게이트 전극으로 되는 폴리사이드막(5A)이 형성된다. 도 14에서는, 절연체(4A')와 게이트 전극재(3A)간의 계면 및 게이트간 절연막(4A')과 게이트 전극재(5A)간의 계면 각각에, 실리콘 질화막(44, 45)이 형성된다. 그러나, 폴리실리콘막(3A)의 계면에만, 또는 폴리사이드막(5A)의 계면에만 실리콘 질화 막(44, 45)이 형성될 수도 있다.
계속해서, 제1 실시 형태의 도 2 및 도 3에 도시하는 단계들과 유사한 단계들에서, 메모리 셀 MC 및 선택 트랜지스터 ST1, ST2의 게이트 전극이 예를 들면 RIE법에 의해 형성된다. 형성된 게이트 전극의 측면에 산화막(도시하지 않음)이 형성되는 경우, 본 실시 형태에서는, 게이트간 절연막(4A')과 게이트 전극(3A)간의 계면 및 게이트간 절연막(4A')과 게이트 전극(5A)간의 계면 각각에 실리콘 질화막(44, 45)이 형성되어 있기 때문에, 그 계면에서의 산화제의 확산에 기인하는 버즈 비크가 형성되는 것을 억제할 수 있다. 따라서, 게이트간 절연막(4A')의 리크 전류를 저감할 수 있다. 부가적으로, 버즈 비크에 기인하는 메모리 셀의 커플링비의 저하를 억제할 수 있다. 이 후, 층간 절연막(8), 비트선 컨택트 BC 및 비트선 BL이 순차 형성된다. 이상의 단계들에 의해, 본 실시 형태의 플래시 메모리가 완성된다.
이상과 같이, 본 실시 형태의 메모리 셀에서, 다층 구조의 터널 절연막(2A), 다층(5층) 구조의 게이트간 절연막(다층 절연체)(4A')이 각각 형성된다.
따라서, 본 발명의 제2 실시 형태에서의 불휘발성 반도체의 제조 방법에 따르면, 구동 전압 및 리크 전류를 저감할 수 있으며, 또한, 그것에 따른 게이트간 절연막(다층 절연체)의 박막화에 의해 메모리 셀의 커플링비를 향상할 수 있는 메모리 셀을 제공할 수 있다.
(3) 제3 실시 형태
제1 및 제2 실시 형태에서는, 플로팅 게이트 전극을 전하 축적층으로 하는 메모리 셀에 대해서 설명하였다. 그러나, 본 발명의 예는, 전하 트랩 준위를 포함하는 절연막을 전하 축적층에 이용한 MONOS형 메모리 셀에서도 적용할 수 있다. 본 발명의 제3 실시 형태에서는, 도 15 내지 도 29를 참조하여, MONOS형 메모리 셀을 이용한 예에 대해서 설명한다.
(3-1) 제1 실시예
(a) 구조
도 15 내지 도 17을 이용하여, 본 발명의 제3 실시 형태의 제1 실시예에 따른 플래시 메모리의 구조에 대해서 설명한다. 도 15는 도 1의 II-II선(Y 방향)을 따라 취해진 플래시 메모리의 단면도이다. 도 16은 도 1의 III-III선(X 방향)을 따라 취해진 플래시 메모리의 단면도이다. 상술한 것과 동일 부재에 관해서는, 동일 부호를 붙이고, 상세한 설명은 생략한다.
제1 및 제2 실시 형태에서는, 전하 축적층으로서 플로팅 게이트 전극을 이용한 메모리 셀이 설명된다. 이와는 대조적으로, 본 실시 형태에서의 메모리 셀 MC는, 도 15 및 도 16에 도시하는 바와 같이, 전하 축적층(3X)으로서 전하 트랩 밀도가 높은 절연막이 이용되는, 소위 MONOS형 메모리 셀이다.
도 16에 도시하는 바와 같이, 전하 축적층(3X)은 소자 영역 표면의 터널 절연막(2A) 상에 형성되어 있다. 전하 축적층(3X)은 예를 들면, 막 두께가 5㎚ 정도인 실리콘 질화막이다.
전하 축적층(3X) 상에는 다층 절연체(4A)가 제공된다. MONOS형 메모리 셀에서, 이 다층 절연체(4A)는 전하 축적층(3X)에 포획된 전자가 다층 절연체(4A) 상의 컨트롤 게이트 전극(3A)으로 리크하는 것을 방지한다. 제3 실시 형태에서는, 다층 절연체(4A, 4B)를, 블록 절연막(4A, 4B)이라고 부른다.
선택 트랜지스터 ST1, ST2는 제1 및 제2 실시 형태와 마찬가지로, 메모리 셀과 동일 공정에서 형성된다. 따라서, 선택 트랜지스터 ST1, ST2의 게이트 구조는, 게이트 절연막(2B)과 블록 절연막(4B) 사이에, 전하 축적층(3X)과 동시에 형성되는 절연막(3Y)이 개재되는 구조로 되어 있다.
도 16에 도시하는 바와 같이, X 방향에 서로 인접하는 메모리 셀 MC에서, 전하 축적층(3X)은 메모리 셀마다 분리되어 있지 않다. 이것은 상술한 바와 같이, MONOS형 메모리 셀의 전하 축적층(3X)이 트랩 밀도가 높은 절연막이기 때문에, X방향으로 각각 분리하지 않아도, 메모리 셀마다 전하를 유지할 수 있기 때문이다. 이 경우, 블록 절연막(4A)의 하면은 전하 축적층의 상면에만 접촉하는 구조로 되어 있다. 터널 절연막(2A)은 예를 들면, 반도체 기판(1) 상 및 소자 분리 절연막(6) 상에 형성되어 있다.
도 17은 도 16에서의 파선으로 둘러싸인 영역 XVII의 확대도이다. 도 17을 참조하여, 본 실시 형태의 터널 절연막(2A) 및 블록 절연막(4A)의 구조에 대해서, 보다 구체적으로 설명한다.
터널 절연막(2A)은 예를 들면, 실리콘 산화막(21), 고유전체 절연막(22), 실리콘 산화막(23)으로 이루어지는 다층 구조로 되어 있다. 여기서, 실리콘 산화막(21)과 실리콘 산화막(23)의 막 두께는 전자가 실리콘 산화막을 다이렉트 터널링하는 막 두께로서, 예를 들면, 1㎚ 이상, 25㎚ 이하 정도이다. 또한, 고유전체 절 연막(22)으로서, 예를 들면, Al2O3막이 이용되고, 그 막 두께는, 2㎚ 이상, 3㎚ 이하 정도이다.
제3 실시 형태에서도, 제1 실시 형태와 마찬가지로, 기입 동작 시에, 터널 절연막(2A)에 고전계가 인가되었을 때, 전자는 실리콘 산화막(21) 내를 다이렉트 터널링한다. 이는, 터널 절연막(2A) 내를 흐르는 터널 전류를 증가시킨다. 그 결과, 메모리 셀의 기입 전압을 낮출 수 있다. 소거 동작 시에서는, 전자가 실리콘 산화막(23) 내를 다이렉트 터널링하기 때문에, 터널 전류가 커진다. 따라서, 메모리 셀의 소거 전압을 저감할 수 있다.
읽어내기 동작동안, 터널 절연막(2A)에 저전계가 인가되었을 때에는, 실리콘 산화막(21), 고유전체 절연막(22) 및 실리콘 산화막(23)이 포텐셜 장벽으로 되기 때문에, 터널 절연막(2A)을 흐르는 리크 전류는 감소한다. 그 결과, 메모리 셀의 전하 유지 특성을 양호하게 할 수 있다.
블록 절연막(4A)은, 실리콘 산화막(41), 고유전체 절연막(42) 및 실리콘 산화막(43)으로 이루어지는 다층 구조를 갖고 있다. 2개의 실리콘 산화막(41, 43)의 막 두께는 예를 들면 3㎚ 이상, 5㎚ 이하 정도이다. 고유전체 절연막(42)은, 예를 들면, 막 두께가 4㎚ 이상, 5㎚ 이하 정도의 Al2O3막이 이용된다. 이것에 의해, 제1 실시 형태와 마찬가지로, ONO막에 비해, Al2O3막은 블록 절연막(4A)을 흐르는 리크 전류를 저감할 수 있어, 메모리 셀의 전하 유지 특성을 양호하게 할 수 있다. 또한, MONOS형 메모리 셀에서는 전하 축적층이 절연막이기 때문에, 메모리 셀 MC 및 선택 트랜지스터 ST1, ST2의 동작 안정화를 위해, 전하 축적층(3X, 3Y)의 막 두께를 두껍게 하는 것은 바람직하지 않다. 이것은 적절한 전하 축적층(3X)의 막 두께를 제공하는 것을 막는다. 그 때문에, 블록 절연막(4A) 및 컨트롤 게이트 전극(5A)은 형성되지 않는다. X 방향에서 전하 축적층(3X)의 측면 상에 형성되지 않는다. 이것은 전하 축적층(3X)과 컨트롤 게이트 전극(5A) 사이의 대향면이 증가되어 커플링비를 향상시키는 것을 막는다. 그 때문에, 전하 축적층(3X)의 상면만이 블록 절연막(4A)과 접촉하는 구조에서는, 본 실시 형태와 같이, 고유전체 절연막(42)을 이용하여, 커플링비를 향상시키는 것이 유효하게 된다.
게다가, 터널 절연막(2A)이 상기한 구조로 되고, 기입 전압을 저감할 수 있으면, 블록 절연막(4A)을 박막화하는 것이 가능하게 된다. 그 결과, 전하 축적층(3X)을 통하여 터널 절연막(2A)에 인가되는 전계가 커져, 기입 전압을 더욱 저감할 수 있다.
또한, MONOS형 메모리 셀에서는, 그 전하 유지가 절연막(3X) 중의 트랩 준위에 기여하기 때문에, 플로팅 게이트 전극을 전하 축적층으로 하는 메모리 셀보다도 유지 특성을 개선할 수 있다.
따라서, 본 발명의 제3 실시 형태의 제1 실시예에 따르면, 다층 구조의 터널 절연막(게이트 절연막)(2A) 및 블록 절연막(다층 절연체)(4A)을 이용함으로써, 메모리 셀의 구동 전압 및 리크 전류를 저감할 수 있다. 또한, 그것에 의해서, 블록 절연막(다층 절연체)을 박막화할 수 있기 때문에, 메모리 셀의 커플링비를 향상할 수 있다. 메모리 셀의 커플링비의 향상에 의해, 더욱 구동 전압을 저감할 수 있 다.
또한, 본 실시 형태에 설명되는 블록 절연막(4A)은, 3층 구조에 한정되는 것이 아니라, 제2 실시 형태와 같이, 5층 구조라도 된다. 또한, 본 실시 형태에 설명되는 고유전체 절연막(22, 42)은, Al2O3막에 한정되는 것이 아니라, 다른 고유전체 재료(예를 들면, HfO2)라도 된다.
(b) 제조 방법
이하, 도 15 내지 도 21을 이용하여, 본 발명의 제3 실시 형태의 제1 실시예에 따른 불휘발성 반도체 메모리의 제조 방법을 설명한다. 또한, 도 18 및 도 20은, Y 방향을 따르는 단면의 제조 공정을 도시하고, 도 19 및 도 21은, X방향을 따르는 단면의 제조 공정을 도시하고 있다.
도 18 및 도 19에 도시하는 바와 같이, 반도체 기판(1) 내에 웰 영역이 이온 주입법에 의해 형성된 후, 반도체 기판(1) 상에 마스크층(예를 들면, 실리콘 질화막)(9A)이 형성된다. 이 마스크층(9A)은, 소자 분리 영역으로 되는 홈을 에칭 가공하기 위한 마스크층으로 된다. 다음으로, 포토리소그래피 기술에 의해, 마스크층(9A)에 대하여 패터닝을 실시하고, 그 형성된 패턴에 기초하여, 마스크층(9A) 및 반도체 기판(1)이 예를 들면 RIE법에 의해 순차 에칭된다. 이것에 의해, 반도체 기판(1) 내에, 소자 분리 영역을 형성하기 위한 홈 Z가 형성된다.
실리콘 산화막이 홈부 Z 내에 형성되고, 마스크층(9A)을 스토퍼막으로 해서, 그 실리콘 산화막에 CMP법에 의한 평탄화 처리가 실행된다. 도 20 및 도 21에 도 시하는 바와 같이, 예를 들면, 실리콘 산화막에 RIE법에 의해, 소자 분리 절연막(6)의 상단이 반도체 기판(1)의 상단과 대략 일치하도록 에칭된다. 그 후, 마스크층이 제거되고,
그리고, 반도체 기판(1) 및 소자 분리 절연막(6) 상에, 메모리 셀의 터널 절연막으로 되는 게이트 절연막(2)이 형성된다. 본 발명의 제3 실시 형태에서, 터널 절연막(2)은 다층 구조를 갖고 있고, 예를 들면, 도 17에 도시하는 바와 같이, 반도체 기판(1) 상에 실리콘 산화막(21)이 형성되며, 반도체 기판(1) 및 소자 분리 절연막(6) 상에 Al2O3막(22) 및 실리콘 산화막(23)이 순차 형성된다. 실리콘 산화막(21)은, 예를 들면, 열산화를 이용하여, 그 막 두께가, 캐리어(전자)가 실리콘 산화막을 통해서 다이렉트 터널링하는 막 두께, 예를 들면 1㎚ 이상, 2.5㎚ 이하로 되도록 형성된다. Al2O3막(22)은, 예를 들면, ALD법에 의해, 그 막 두께가 2㎚ 이상, 3㎚ 이하 정도로 되도록 형성된다. 실리콘 산화막(23)은, 예를 들면, CVD법을 이용하여, 그 막 두께가, 전자가 실리콘 산화막을 통해서 다이렉트 터널링하는 막 두께, 예를 들면, 1㎚ 이상, 2.5㎚ 이하로 되도록 형성된다. 이와 달리, 실리콘 산화막(21)은, 예를 들면, CVD법을 이용하여 형성함으로써, 반도체 기판(1) 및 소자 분리 절연막(6) 상에 형성하는 것도 가능하다.
게이트 절연막(2) 상에는, 전하 축적층으로 되는 전하 트랩 밀도가 높은 절연막(3Z)이 예를 들면 CVD법에 의해 형성된다. 절연막(3Z)은 예를 들면 막 두께가 5㎚ 정도인 실리콘 질화막이다. 절연막(3Z) 상에는, 블록 절연막으로 되는 절연 체(4)가 형성된다. 절연체(4)는, 예를 들면, 도 17에 도시하는 바와 같이, 3층 구조를 갖고 있고, 실리콘 산화막(41), Al2O3막(고유전체 절연막)(42) 및 실리콘 산화막(43)이 절연체(4) 내에 순차 형성된다. 실리콘 산화막(41)은, 예를 들면, CVD법에 의해, 그 막 두께가 3㎚ 이상, 5㎚ 이하로 되도록 형성된다. Al2O3막(42)은, 예를 들면, ALD법에 의해, 그 막 두께가, 4㎚ 이상, 5㎚ 이하 정도로 되도록 형성된다. 실리콘 산화막(43)은, CVD법을 이용하여, 막 두께가 3㎚ 이상, 5㎚ 이하 정도로 되도록 형성된다. 그리고, 컨트롤 게이트 전극으로 되는 폴리사이드막(5)이 CVD법에 의해 절연체(4) 상에 형성된다.
제1 실시 형태와 마찬가지로, 폴리사이드막(5), 다층 절연체(4) 및 절연층(3)이 RIE법에 의해 순차 에칭된다. 도 15 및 도 16에 도시하는 바와 같이, 메모리 셀 MC 및 선택 트랜지스터 ST1, ST2의 게이트 전극이 게이트 절연막(2A, 2B) 상에 각각 형성된다. 그리고, 형성된 게이트 전극을 마스크로 하여, 소스/드레인 영역으로 되는 확산층(7)이 예를 들면 이온 주입법에 의해 형성된다. 그 후, 반도체 기판(1) 상에, 층간 절연막(8)이 형성되고, 비트선 컨택트 BC 및 비트선 BL이 순차 형성된다. 이상의 공정에 의해, 본 실시 형태에 따른 플래시 메모리가 완성된다.
본 실시 형태에서는, 전하 축적층으로서 트랩 밀도가 높은 절연막(실리콘 질화막)이 이용되고 있다. 그 때문에, 전하 축적층으로서 플로팅 게이트 전극(폴리실리콘막)이 이용되는 경우와 같이, 전하 축적층의 X방향의 분리를 행하는 공정은 불필요하다. 그 때문에, MONOS 구조를 이용한 플래시 메모리의 제조 방법은, 플로팅 게이트 전극을 이용한 플래시 메모리를 제조 방법과 비교하여, 그 공정을 간략화할 수 있다. 또한, 블록 절연막으로 되는 다층 절연체(4)는 3층 구조에 한정되는 것이 아니라, 예를 들면, 본 발명의 제2 실시 형태와 같이 5층 구조라도 된다.
이상과 같이, 본 실시 형태의 MONOS형 메모리 셀에서, 다층 구조의 터널 절연막(2A) 및 다층 구조의 블록 절연막(다층 절연체)이 형성된다.
따라서, 본 발명의 제3 실시 형태의 제1 실시예에 따른 불휘발성 반도체 메모리의 제조 방법에 따르면, 구동 전압 및 리크 전류를 저감할 수 있으며, 또한, 그것에 의한 블록 절연막(다층 절연체)의 박막화에 의해 메모리 셀의 커플링비를 향상할 수 있는 메모리 셀을 제공할 수 있다.
(3-2) 제2 실시예
(a) 구조
도 22 및 도 23을 이용하여, 본 실시 형태의 제2 실시예에 따른 플래시 메모리의 구조에 대해서 설명한다. 도 22는 본 실시 형태의 제2 실시예의 메모리 셀 MC의 X방향(채널 폭 방향)을 따르는 단면도를 도시하고, 도 23은 도 22의 파선으로 둘러싸인 영역 XXIII의 확대도를 도시하고 있다. 또한, 본 실시예에서는, 메모리 셀 MC의 Y방향(채널 길이 방향)을 따르는 단면 구조는, 제1 실시예의 도 15와 동일 구조이기 때문에, 설명은 생략한다.
제1 실시예에서는, 도 16에 도시하는 바와 같이, 메모리 셀 MC의 X방향(채널 폭 방향)의 구조는, 소자 분리 절연막(6)의 상단이 반도체 기판(1)의 상단과 대략 동일한 위치에 있으며, 또한, 전하 축적층(3X)이 X방향에 인접하는 메모리 셀마다 분리되지 않고, 전하 축적층(3Z)이 X방향을 따라서 연장되고 있는 구조를 예시하고 있다.
그러나, 그것에 한정되지 않고, 예를 들면, 도 22에 도시하는 바와 같이, 소자 분리 절연막(6)의 상단이 전하 축적층(3X)의 상단과는 대략 동일한 위치에 있고, 전하 축적층(3X)이 메모리 셀마다 분리된 구조라도 된다. 이 경우, 블록 절연막(4A)의 하면은, 전하 축적층(3X) 상면 및 소자 분리 절연막(6) 상면에 접촉하고 있다. 또한, 전하 축적층(3X)의 측면의 전체면이 소자 분리 절연막(6)과 접촉하고 있다.
도 23에 도시하는 바와 같이, 제1 실시예와 마찬가지로, 본 실시예의 터널 절연막(게이트 절연막)(2A) 및 블록 절연막(다층 절연체)(4A)은, 각각 다층 구조를 갖고 있다.
따라서, 본 실시예에서도, 제1 실시예와 마찬가지의 효과가 얻어지고, 구동 전압 및 리크 전류를 저감할 수 있고, 블록 절연막(다층 절연체)을 박막화할 수 있으며, 또한, 메모리 셀의 커플링비를 향상할 수 있다.
또한, 도 22 및 도 23에 도시하는 구조는, 전하 축적층(3Z)으로서의 절연층(실리콘 질화막) 대신에 폴리실리콘막을 이용하여, 제1 및 제2 실시 형태와 같이, 플로팅 게이트 전극을 이용한 메모리 셀에도 적용 가능하다. 이 구조에서는, 플로팅 게이트 전극의 X방향의 측면이, 다층 절연체(4A) 또는 컨트롤 게이트 전극(5A)으로 덮여지지 않는다. 그 때문에, 다층 절연체(4A) 및 컨트롤 게이트 전극(5A)을 플로팅 게이트 전극(3A)의 측면에 형성하기 위하여, 인접하는 메모리 셀과의 간격을 넓게 확보하지 않아도 되게 되어, 소자 분리 영역의 사이즈를 작게 할 수 있다. 그 때문에, 소자 영역(메모리 셀) 및 소자 분리 영역을 미세화할 수 있어, 플래시 메모리의 기억 용량을 증가할 수 있다.
(b) 제조 방법
이하, 도 15, 도 22 내지 도 25를 이용하여, 본 발명의 제3 실시 형태의 제2 실시예에 따른 플래시 메모리의 제조 방법을 설명한다.
도 24 및 도 25에 도시하는 바와 같이, 웰 영역이 형성된 반도체 기판(1) 표면에, 메모리 셀의 터널 절연막으로 되는 다층 구조의 게이트 절연막(2), 메모리 셀의 전하 축적층으로 되는 절연층(3Z) 및 마스크층(9B)이 순차 형성된다. 다음으로, 포토리소그래피 기술에 의해, 마스크층(9B)에 패터닝을 실시한 후, 형성된 패턴에 기초하여, 마스크층(9B), 절연층(3Z), 절연막(2) 및 반도체 기판(1)이 순차 에칭되고, 반도체 기판(1) 내에 홈 Z가 형성된다.
도 22에 도시하는 바와 같이, 실리콘 산화막으로 이루어지는 소자 분리 절연막(6)이, 예를 들면, CMP법 및 RIE법에 의해, 절연층(3Z)의 상단과 소자 분리 절연막(6)의 상단이 대략 일치하도록 홈 Z 내에 형성된다.
전하 축적층 상의 마스크층이 제거된 후, 도 15 및 도 22에 도시하는 바와 같이, 다층 구조의 블록 절연막으로 되는 다층 절연체(4A)가, 절연층(3X) 상 및 소자 분리 절연막(6) 상에 형성된다. 또한, 블록 절연막(4A) 상에, 컨트롤 게이트 전극으로 되는 폴리사이드막(5A)이 형성된 후, 제1 실시예와 마찬가지의 공정에서, 메모리 셀 및 선택 트랜지스터의 게이트 전극이 형성되고, 소스/드레인 영역으로 되는 확산층이 반도체 기판(1) 내에 형성된다. 그리고, 층간 절연막(8), 비트선 컨택트부 BC 및 비트선 BL이 순차 형성된다. 이상의 공정에 의해, 본 실시예의 플래시 메모리가 완성된다.
이상과 같이, 본 실시예에서도, 다층 구조의 터널 절연막(2A) 및 다층 구조의 블록 절연막(다층 절연체)(4A)을 갖는 MONOS 구조 메모리 셀이 형성된다.
따라서, 본 실시 형태의 제2 실시예에 따른 불휘발성 반도체 메모리의 제조 방법에 의해서도, 구동 전압 및 리크 전류를 저감할 수 있고, 블록 절연막(다층 절연체)을 박막화할 수 있으며, 또한, 메모리 셀의 커플링비를 향상할 수 있는 메모리 셀을 제공할 수 있다.
(3-3) 제3 실시예
(a) 구조
도 26 및 도 27을 이용하여, 본 실시 형태의 제3 실시예에 따른 플래시 메모리의 구조에 대해서 설명한다. 도 26은 본 실시 형태의 제3 실시예의 메모리 셀 MC의 X방향(채널 폭 방향)을 따르는 단면도를 도시하고, 도 27은 도 26의 파선으로 둘러싸인 영역 XXVII의 확대도를 도시하고 있다. 또한, 본 실시예에서도, 메모리 셀 MC의 Y방향(채널 길이 방향)을 따르는 단면은, 제1 실시예에 설명하는 도 15와 동일 구조이기 때문에, 설명은 생략한다.
도 26에 도시하는 메모리 셀에서는, 컨트롤 게이트 전극(5A)은, 블록 절연막(4A)과 접촉하는 하층 컨트롤 게이트 전극(51)과, 하층 컨트롤 게이트 전극(51) 상 및 소자 분리 절연막(6) 상에 설치되는 상층 컨트롤 게이트 전극(52)으로 구성된다. 이 구조에서는, 소자 분리 절연막(6)과 하층 및 상층 컨트롤 게이트 전극(51, 52)이 직접 접촉하고 있다. 구체적으로는, 하층 컨트롤 게이트 전극(51)의 X방향의 측면과 소자 분리 절연막(6)의 측면이 접촉하고, 상층 컨트롤 게이트 전극(52)의 하면이 소자 분리 절연막(6)의 상면과 접촉하고 있다.
하층 컨트롤 게이트 전극(51)은 예를 들면 폴리실리콘막으로 구성되고, 상층 컨트롤 게이트 전극(52)은 예를 들면 실리사이드막, 또는, 텅스텐, 알루미늄 등의 금속막으로 구성된다. 하층 및 상층의 컨트롤 게이트 전극(51, 52)은 예를 들면 폴리실리콘막 또는 실리사이드막 등과 같이 동일 재료로 구성되어도 된다.
도 27에 도시하는 바와 같이, 제1 및 제2실시예와 마찬가지로, 본 실시예의 터널 절연막(게이트 절연막)(2A) 및 블록 절연막(다층 절연체)(4A)은, 각각 다층 구조를 갖고 있다.
따라서, 본 실시예에서도, 제1 및 제2 실시예와 마찬가지의 효과가 얻어지고, 메모리 셀의 구동 전압 및 리크 전류를 저감할 수 있고, 블록 절연막(다층 절연체)을 박막화할 수 있으며, 또한, 메모리 셀의 커플링비를 향상할 수 있다.
또한, 도 26 및 도 27에 도시하는 구조는, 전하 축적층(3X)으로서의 절연층(실리콘 질화막) 대신에 폴리실리콘막을 이용하여, 제1 및 제2 실시 형태와 같이, 플로팅 게이트 전극을 이용한 메모리 셀에도 적용 가능하다.
(b) 제조 방법
도 15, 도 26 내지 도 29를 이용하여, 본 실시 형태의 제3 실시예에 따른 플 래시 메모리의 제조 방법에 대해서 설명한다.
도 28 및 도 29에 도시하는 바와 같이, 웰 영역이 형성된 반도체 기판(1) 표면에, 메모리 셀의 터널 절연막으로 되는 다층 구조의 게이트 절연막(2), 메로리 셀의 전하 축적층으로 되는 절연층(3Z), 메모리 셀의 블록 절연막으로 되는 다층 절연체(4), 메모리 셀의 하층 컨트롤 게이트 전극으로 되는 도전층(예를 들면, 폴리실리콘막)(51) 및 마스크층(9C)(예를 들면, 실리콘 질화막)이 예를 들면 CVD법에 의해 순차 형성된다. 다음으로, 포토리소그래피 기술에 의해, 마스크층(9C)에 패터닝을 실시한 후, 형성된 패턴에 기초하여, 마스크층(9C), 도전층(51), 다층 절연체(4), 절연층(3Z), 게이트 절연막(2) 및 반도체 기판(1)이 순차 에칭되고, 반도체 기판(1) 내에 홈 Z가 형성된다.
제1 및 제2 실시예와 마찬가지로, CVD법 및 CMP법을 이용하여, 홈 Z 내에 소자 분리 절연막(예를 들면, 실리콘 산화막)이 형성된다. 그리고, 마스크층(9C)을 제거한 후, 예를 들면, 도 15 및 도 26에 도시하는 바와 같이, 소자 분리 절연막(6)의 상단이 도전층(51)의 상단과 대략 동일한 위치로 되도록, 소자 분리 절연막(6)에 에칭이 실시된다. 그리고, 도전층(51) 상 및 소자 분리 절연막(6) 상에, 상층 컨트롤 게이트 전극으로 되는 도전층(예를 들면, 실리사이드층 또는 금속막 등)(52)이 형성된다. 그리고나서, 메모리 셀 MC 및 선택 트랜지스터 ST1, ST2의 게이트 전극이 형성되고, 소스/드레인 영역으로 되는 확산층(7, 7D, 7S)이 형성된다. 또한, 층간 절연막(8), 비트선 컨택트부 BC, 비트선 BL이 순차 형성되고, 본 실시예의 플래시 메모리가 완성된다.
소자 분리 절연막(6)을 에칭할 때에, 그 상단이 하층 컨트롤 게이트 전극층(51)의 상단보다도 낮은 위치로 되도록 에칭을 실시해도 된다. 이 경우, 상층 컨트롤 게이트 전극(52)을 형성하면, 하층 컨트롤 게이트 전극층(51)이 노출된 측면이 상층 컨트롤 게이트 전극(52)으로 덮여지는 구조로 된다. 이것에 따르면, 하층 컨트롤 게이트 전극층(51)과 상층 컨트롤 게이트 전극(52)의 접촉 면적을 넓게 확보할 수 있고, 하층 및 상층 컨트롤 게이트 전극(51, 52)간의 기생 저항을 억제할 수 있다. 단, 소자 분리 절연막(6)에 에칭을 실시하지 않고, 소자 분리 절연막(6)의 상단이 하층 컨트롤 게이트 전극층(51)의 상단보다도 높은 위치에 있도록 해도 된다.
이상과 같이, 본 실시예의 MONOS 구조 메모리 셀에서도, 다층 구조의 터널 절연막(2A) 및 다층 구조의 블록 절연막(다층 절연체)(4A)이 형성된다.
따라서, 본 실시 형태의 제3 실시예에 따른 불휘발성 반도체 메모리의 제조 방법에 의해서도, 구동 전압 및 리크 전류를 저감할 수 있고, 블록 절연막(다층 절연체)을 박막화할 수 있으며, 또한, 메모리 셀의 커플링비를 향상할 수 있는 메모리 셀을 제공할 수 있다.
(4) 적용예
제1 내지 제3 실시 형태에서는, 메모리 셀 어레이 내에 메모리 셀 및 선택 트랜지스터가 제공되었다. 제1 내지 제3 실시 형태에서 설명한 메모리 셀 및 선택 트랜지스터를 포함하는 메모리 셀 어레이가, 1개의 메모리 칩에 적용되는 경우, 예를 들면, 도 30에 도시하는 바와 같이, 메모리 셀 어레이(100)의 주변에, 로우 디코더 회로(110), 센스 앰프 회로(120) 및 제어 회로(130)가 설치된다.
로우 디코더 회로(110)는 워드선의 동작을 제어하고, 워드선에 고전위를 전송하기 위해서, 복수의 고내압계 트랜지스터 HVTr이 설치되어 있다. 센스 앰프 회로(120)는 데이터를 일시적으로 유지하고, 센스 앰프 회로(120) 내에는, 복수의 저내압계 트랜지스터 LVTr이 설치되어 있다. 제어 회로(130)는 메모리 칩 전체의 동작을 제어하고, 저내압계 트랜지스터 LVTr 및 고내압계 트랜지스터 HVTr이 제어 회로(130) 내에 설치되어 있다.
로우 디코더 회로(110), 센스 앰프 회로(120) 및 제어 회로(130)와 같이, 메모리 셀 어레이와 동일한 칩 상에 형성되는 회로는 주변 회로라고 불린다. 또한, 이들 주변 회로(110, 120, 130) 내에 설치되는 저내압 및 고내압계 트랜지스터 LVTr, HVTr은, 주변 트랜지스터라고 불린다.
주변 트랜지스터는, 메모리 칩의 제조 공정의 삭감을 위해, 메모리 셀과 일부의 공정을 공통화시켜, 메모리 셀 어레이가 형성되는 것과 동일 칩 상에 형성되어 있다.
(4-1) 제1 예
본 발명의 실시 형태의 적용예에서는, 메모리 셀의 구조 외에, 주변 트랜지스터 HVTr, LVTr의 구조 및 제조 방법에 대해서, 도 31 내지 도 35를 참조하여 설명한다.
또한, 본 적용예에서는, 제1 내지 제3 실시 형태와 공통되는 부재에 대해서는, 동일 부호를 붙이고, 그 상세에 대해서는, 필요에 따라서 설명한다.
(a) 구조
도 31을 이용하여, 적용예의 제1 예에 따른 불휘발성 반도체 메모리의 구조에 대해서 설명한다.
도 31에는, 메모리 셀 어레이(100) 내의 구조 외에, 주변 회로 영역(200) 내에 설치되는 저내압계 트랜지스터 LVTr 및 고내압계 트랜지스터 HVTr의 구조가 도시되어 있다. 도 31에서는, 저내압 및 고내압계 트랜지스터 LVTr, HVTr의 Y방향을 따르는 단면이 도시되고, 여기서는, Y방향은, MIS 트랜지스터의 채널 길이 방향에 대응하고 있다. 도 31에서는, 저내압 및 고내압계 트랜지스터 LVTr, HVTr에 접속되는 컨택트 플러그 및 배선층의 도시는 생략한다.
본 예에서, 선택 트랜지스터 ST1, ST2의 게이트 절연막(2A)은, 도 4에 도시되어 있는 메모리 셀 MC의 터널 절연막(2A)과 동일한 구조를 갖고, 예를 들면, 실리콘 산화막(21), 고유전체 절연막(22) 및 실리콘 산화막(23)으로 구성된 3층 구조로 되어 있다.
주변 회로 영역(200) 내에는, 저내압계 트랜지스터 LVTr 및 고내압계 트랜지스터 HVTr이 설치되어 있다. 저내압계 및 고내압계 트랜지스터 LVTr, HVTr은, MIS(Metal-Insulator-Semiconductor) 트랜지스터이다.
저내압계 및 고내압계 트랜지스터 LVTr, HVTr의 게이트 구조는, 상부 게이트 전극(5B)이 게이트간 절연막(4B)을 개재하여 하부 게이트 전극(3B) 상에 적층된 구조로 되어 있다. 상부 게이트 전극(5B)은, 게이트간 절연막(4B) 내에 형성된 개구부 P를 경유하여, 하부 게이트 전극(3B)과 전기적으로 접속되어 있다. 본 예에서는, 하부 게이트 전극(3B)은, 플로팅 게이트 전극(3A)과 동시에 형성된다. 또한, 상부 게이트 전극(5B)은, 컨트롤 게이트 전극(5A)과 동시에 형성된다.
저내압계 트랜지스터 LVTr의 게이트 전극(3B, 5B)은, 반도체 기판(1) 상에 형성된 게이트 절연막(2A) 상에 설치되어 있다. 저내압계 트랜지스터 LVTr의 게이트 절연막(2A)은, 선택 트랜지스터 ST1, ST2의 게이트 절연막(2A)과 마찬가지로, 터널 절연막(2A)과 동일한 구조를 갖고 있다.
한편, 고내압계 트랜지스터 HVTr의 게이트 절연막(2H)은, 반도체 기판(1) 상에 형성된 하부 게이트 절연막(2C)과, 이 절연막(2C) 상에 적층된 상부 게이트 절연막(2A)으로 구성되어 있다. 하부 게이트 절연막(2C)은 예를 들면 실리콘 산화막으로 이루어지고, 그 막 두께는 35㎚~50㎚이다. 상부 게이트 절연막(2A)은, 터널 절연막(2A)과 마찬가지의 구조를 갖고 있다.
여기서, 선택 트랜지스터 ST1, ST2 및 저내압계 트랜지스터 LVTr은, 그 게이트 전극(3B, 5B)에 1.5V~3.5V 정도의 전압이 인가되어, 구동된다. 즉, 메모리 셀 MC의 게이트 전극과는 달리, 고전위가 공급되지 않는다. 그 때문에, 선택 트랜지스터 ST1, ST2 및 저내압계 트랜지스터 LVTr의 게이트 절연막이 메모리 셀의 터널 절연막과 동일한 구조이어도, 선택 트랜지스터 ST1, ST2 및 저내압계 트랜지스터 LVTr에서는, 반도체 기판(1)으로부터 게이트 전극(3A, 5A)으로 전자가 터널링하는 일은 없다.
한편, 고내압계 트랜지스터는, 그 게이트 전극(3B, 5B)에, 예를 들면, 15V~25V 정도의 고전위가 인가된다. 그러나, 반도체 기판(1) 상에 형성된 하부 게 이트 절연막에 의해, 게이트 전극(3B, 5B)에 전자가 터널링하는 일은 없다.
이와 같이, 본 발명의 실시 형태에 따른 메모리 셀의 구조를 이용한 경우에, 메모리 셀과 주변 트랜지스터를 동일 칩 상에 형성할 수 있다.
따라서, 본 발명의 실시 형태에 따른 메모리 셀 외에 주변 트랜지스터를 포함한 메모리 칩에 적용해도, 본 발명의 실시 형태와 마찬가지의 효과를 얻을 수 있다.
(b) 제조 방법
이하, 도 32 내지 도 35를 이용하여, 적용예의 제1 예에 따른 불휘발성 반도체 메모리의 제조 방법에 대해서 설명한다. 여기서는, 주변 회로 영역(200) 내에서, 저내압계 트랜지스터를 형성하는 영역을, 저내압계 트랜지스터 형성 영역 LVTr이라고 부르고, 고내압계 트랜지스터를 형성하는 영역을, 고내압계 트랜지스터 형성 영역 HVTr이라고 부른다.
반도체 기판(1) 내에, 웰 영역이 이온 주입법에 의해 형성된다.
다음으로, 도 32에 도시되는 바와 같이, 마스크층(10)이, 메모리 셀 어레이(100) 및 저내압계 트랜지스터 형성 영역 LVTr 내의 반도체 기판(1) 상에, 형성된다. 예를 들면, RIE법 또는 웨트 에칭 등의 에칭 기술을 이용하여, 고내압계 트랜지스터 형성 영역 HVTr 내의 반도체 기판(1)이 에칭된다. 이 때, 에칭되는 반도체 기판의 깊이는, 후의 공정에서 형성되는 각각의 메모리 셀 및 저내압계 트랜지스터의 게이트 절연막의 상면과, 고내압계 트랜지스터의 게이트 절연막의 상면이 대략 일치하는 높이로 되도록 조정된다.
도 33에 도시되는 바와 같이, 메모리 셀 어레이(100) 및 저내압계 트랜지스터 형성 영역 LVTr에서, 반도체 기판(1) 상의 마스크층(10)이 제거된다. 예를 들면, 열산화법 등에 의해 반도체 기판(1) 상에, 고내압계 트랜지스터의 게이트 절연막의 일부로 되는 하부 게이트 절연막(2C)이 형성된다.
계속해서, 도 34에 도시되는 바와 같이, 고내압계 트랜지스터 형성 영역 HVTr의 반도체 기판(1) 상에 마스크층(11)이 형성된다. 그리고, 예를 들면, RIE법 또는 웨트 에칭 등의 에칭 기술을 이용하여, 메모리 셀 어레이(100) 및 저내압계 트랜지스터 형성 영역 LVTr의 반도체 기판(1) 상의 절연막이 제거된다.
다음으로, 마스크층(11)을 제거한 후, 도 35에 도시되는 바와 같이, 예를 들면, 도 4에 도시하는 공정과 마찬가지로, 3층 구조의 절연막(2A)이 형성된다. 이 절연막(2A)은, 예를 들면, 실리콘 산화막, 고유전체 절연막 및 실리콘 산화막의 적층 구조로 되도록 순차 형성된다. 보다 구체적으로는, 절연막(2A)은 이하와 같이 형성된다. 하층의 실리콘 산화막은, 예를 들면, 열산화를 이용하여, 1㎚ 이상, 2.5㎚ 이하 정도의 막 두께로 되도록 반도체 기판(1) 상의 절연막(2C) 표면상에 형성된다. 예를 들면, Al2O3막이, ALD법을 이용하여, 2㎚ 이상, 3㎚ 이하 정도의 막 두께로 되도록 실리콘 산화막(21) 상에 형성된다. 그리고, 상층의 실리콘 산화막은, 예를 들면, CVD법을 이용하여, 1㎚ 이상, 2.5㎚ 이하 정도의 막 두께로 되도록 Al2O3막(22) 상에 형성된다. 이때, 메모리 셀의 터널 절연막(2A)의 상면, 저내압계 트랜지스터의 게이트 절연막(2A)의 상면 및 고내압계 트랜지스터의 게이트 절연 막(2A)의 상면이, 거의 일치하는 높이로 되도록 실리콘 산화막이 형성된다.
하부 게이트 절연막(2C)과, 터널 절연막(2A)을 형성하는 최하층의 실리콘 산화막(21)을 함께 열산화법으로 형성한 경우, 하부 게이트 절연막(2C)과 하부 게이트 절연막(2C) 상의 실리콘 산화막(21)의 경계가 SEM, TEM 등의 관찰에서 명확하게 되지 않는 경우가 있다. 즉, 최하부 실리콘 산화막(21)을 포함하여, 하부 게이트 절연막(21) 상에 고유전체 절연막 및 실리콘 산화막이 순차적으로 적층된 구조로 된다. 물론, 이러한 게이트 절연막(2H)의 형상 또한 본 실시예에 해당한다.
도 35 이후의 공정에서는, 도 8 내지 도 13에 도시하는 공정과 마찬가지의 공정을 이용하여, 게이트 전극 및 소스/드레인 확산층 등이 순차 형성된다.
이상의 공정에 의해, 본 실시 형태의 적용예의 제1 예에 설명되는 불휘발성 반도체 장치가 완성된다.
이와 같이, 본 발명의 실시 형태에 따른 메모리 셀 외에, 주변 트랜지스터를 포함한 메모리 칩에 적용해도, 본 발명의 실시 형태와 마찬가지의 효과를 얻을 수 있는 불휘발성 반도체 메모리를 제공할 수 있다.
(4-2) 제2 예
이하, 도 36 내지 도 40을 이용하여, 본 실시 형태의 적용예의 제2 예에 대해서 설명한다. 상술한 제1 예와 동일한 부재에 대해서는, 동일 부호를 붙이고, 그 상세에 대해서는, 필요에 따라서 설명한다.
(a) 구조
도 36을 이용하여, 본 적용예의 제2 예에 따른 불휘발성 반도체 메모리의 구 조에 대해서 설명한다.
본 예에서는, 저내압계 트랜지스터 LVTr의 게이트 절연막(2L)이, 메모리 셀의 터널 절연막(2A)과 상이한 구조를 갖고 있는 것이, 본 적용예의 제1 예와 상위하다.
저내압계 트랜지스터 LVTr의 게이트 절연막(2L)에는 예를 들면 5㎚~10㎚의 실리콘 산화막이 이용된다.
본 예에서, 고내압계 트랜지스터 HVTr의 게이트 절연막(2H') 상에는, 터널 절연막(2A)이 적층되어 있지 않고, 게이트 전극(30B, 5B)은, 단층 구조의 게이트 절연막(2H') 상에 형성되어 있다. 게이트 절연막(2H')은 예를 들면 실리콘 산화막으로 이루어지고, 그 막 두께는 35㎚~50㎚이다. 여기서 단층 구조란, 터널 절연막(2A)이 게이트 절연막(2H') 상에 적층되지 않는 구조이다. 단층 구조의 게이트 절연막(2H')의 예는, 상부의 실리콘 산화막이 질화되어 실리콘 산질화막으로 되어 있는 경우나, 실리콘 산화막이 2회 이상의 공정을 거쳐서 형성한 경우도 포함되어 있다.
본 예에서는, 각 주변 트랜지스터 LVTr, HVTr의 하부 게이트 전극(30B)은, 플로팅 게이트 전극(3A)과는 별도의 공정에서 형성된다.
이와 같이, 저내압계 트랜지스터 LVTr의 게이트 절연막(2L)을 메모리 셀의 터널 절연막과 상이한 구조 및 재료로 함으로써, 게이트 절연막(2L)을 저내압계 트랜지스터에 요구되는 특성에 합치하도록 독립해서 형성할 수 있다.
그 결과로서, 본 적용예에 따르면, 본 발명의 실시 형태에 따른 메모리 셀 외에, 주변 트랜지스터를 포함한 메모리 칩에 적용해도, 본 발명의 실시 형태와 마찬가지의 효과를 얻을 수 있고, 그 외에, 디바이스 설계의 자유도를 향상시킬 수 있다.
(b) 제조 방법
다음으로, 적용예의 제2 예에 따른 불휘발성 반도체 메모리의 제조 방법에 대해서 설명한다.
도 37에 도시되는 바와 같이, 도 32 내지 도 34에 도시하는 공정과 마찬가지로, 웰 영역이 반도체 기판(1) 내에 형성된 후, 반도체 기판(1) 상의 메모리 셀 어레이(100) 내 및 저내압계 트랜지스터 형성 영역 LVTr 내에 마스크재가 형성된다. 그 후, 고내압계 트랜지스터 형성 영역 HVTr 내의 반도체 기판(1)이 에칭된다. 이 에칭되는 반도체 기판의 깊이는, 후의 공정에서 형성되는 저내압계 트랜지스터의 게이트 절연막의 상면과 고내압계 트랜지스터의 게이트 절연막의 상면이 대략 일치하는 높이로 되도록 조정된다. 또한, 저내압 및 고내압계 트랜지스터의 게이트 절연막 외에, 메모리 어레이 내에 형성되는 터널 절연막의 상면도, 주변 트랜지스터의 게이트 절연막의 상면과 거의 일치하는 높이로 되도록, 저내압계 트랜지스터 형성 영역 LVTr의 반도체 기판(1)을 더욱 에칭해도 된다.
반도체 기판(1) 상의 메모리 셀 어레이(100) 및 저내압계 트랜지스터 형성 영역 LVTr의 마스크재를 제거한 후, 고내압계 트랜지스터 HVTr의 게이트 절연막(2H')이, 메모리 셀 어레이(100) 내 및 주변 회로 영역(200) 내에 형성된다.
계속해서, 고내압계 트랜지스터 형성 영역 HVTr의 절연막(2H') 상에, 마스크 층(11)이 형성된다. 그리고, 메모리 셀 어레이(100) 내 및 저내압계 트랜지스터 형성 영역 LVTr 내의 절연막이 제거된다.
마스크층(11)이 제거된 후, 도 38에 도시하는 바와 같이, 노출된 메모리 셀 어레이(100) 내 및 저내압계 트랜지스터 형성 영역(LVTr) 내의 반도체 기판(1) 표면에, 예를 들면, 열산화법을 이용하여 절연막(2L)이 형성된다. 절연막(2L)의 막 두께는, 게이트 절연막(2H')의 막 두께보다도 얇다. 이 절연막(2L)은, 저내압 트랜지스터 LVTr의 게이트 절연막(2L)으로 된다. 단, 저내압계 트랜지스터 LVTr의 게이트 절연막(2L)을 형성함으로써, 고내압계 트랜지스터 HVTr의 게이트 절연막(2H')의 막 두께가, 게이트 절연막(2L)의 막 두께와 동일 양만큼 두께가 증가한다.
그리고, 절연막(2L, 2H') 상에, 폴리실리콘막(30)이 예를 들면 CVD법을 이용하여 형성된다.
도 39에 도시되는 바와 같이, 리소그래피 기술 및 RIE법을 이용하여, 메모리 셀 어레이(100) 내의 실리콘 산화막 및 폴리실리콘막이 제거된 후, 도 35에 도시하는 공정과 마찬가지의 방법을 이용하여, 메모리 셀 어레이(100) 내의 반도체 기판(1) 표면 상에, 적층 구조의 터널 절연막(2A)이 형성된다. 이 터널 절연막(2A)은, 예를 들면, 실리콘 산화막, 고유전체 절연막 및 실리콘 산화막으로 구성되어 있다. 이 때, 주변 회로 영역(200) 내에서는, 폴리실리콘막(30) 상에, 적층 구조의 터널 절연막(2A)이 형성된다.
적층 구조의 터널 절연막(2A)을 형성한 후, 메모리 셀 어레이(100) 내 및 주 변 회로 영역(200) 내에 폴리실리콘막(3)이 퇴적된다. 이 폴리실리콘막(3)은 메모리 셀의 플로팅 게이트 전극으로 된다.
도 40에 도시되는 바와 같이, 주변 회로 영역(200) 내의 폴리실리콘(3) 및 절연막(2A)이 제거된다. 도 40에 도시하는 공정에서, 메모리 셀 어레이(100) 내의 폴리실리콘막(3) 상면과 주변 회로 영역(200) 내 폴리실리콘막(30)의 상면을, 일치한 높이로 함으로써, 메모리 셀 어레이(100) 상단 및 주변 회로 영역(200) 상단의 평탄성이 향상하고, 도 41 이후의 공정에서의 가공 마진을 향상시킬 수 있다. 이와 같이, 주변 회로 영역(200) 내에서는, 폴리실리콘막(30)이 게이트 전극으로 되고, 메모리 셀 어레이(100)에서는, 주변 트랜지스터의 게이트 전극과 별도로 형성된 폴리실리콘막(3)이 플로팅 게이트 전극으로 된다.
도 40 이후의 공정은, 도 8 내지 도 13과 마찬가지의 공정을 이용하여, 게이트 전극 및 소스/드레인 확산층 등이 순차 형성된다.
이상의 공정에 의해, 본 실시 형태의 적용예의 제1 예에 설명되는 불휘발성 반도체 장치가 완성된다.
따라서, 본 적용예에 따르면, 본 발명의 실시 형태에 따른 메모리 셀 외에, 주변 트랜지스터를 포함한 메모리 칩에 적용해도, 본 발명의 실시 형태와 마찬가지의 효과를 얻을 수 있는 불휘발성 반도체 메모리를 제공할 수 있다.
3. 기타
본 발명의 예는, 메모리 셀의 구동 전압 및 리크 전류를 저감을 할 수 있다. 또한, 게이트간 절연막(블록 절연막)을 박막화할 수 있다. 그것에 의해서, 메모리 셀의 커플링비를 향상할 수 있다.
본 발명의 제1 내지 제3 실시 형태 및 그 적용예에서, NAND형 플래시 메모리를 예로서 설명하였지만, 본 발명의 예는, 이것에 한정되는 것이 아니다. 예를 들면, NOR형이나 AND형의 플래시 메모리에 본 발명의 예를 적용해도, 본 발명의 각 실시 형태와 마찬가지의 효과가 얻어지는 것은 물론이다.
이상에서 본 발명에 대한 기술사상을 첨부 도면과 함께 서술하였지만 이는 본 발명의 바람직한 실시예를 예시적으로 설명한 것이지 본 발명을 한정하는 것은 아니다. 또한 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 누구나 본 발명의 기술적 사상의 범주를 이탈하지 않는 범위 내에서 다양한 변형이 가능함은 명백한 사실이다.
도 1은 본 발명의 실시 형태에 따른 메모리 셀 어레이의 구조를 도시하는 평면도.
도 2는 도 1의 II-II선을 따라 취해진 제1 실시 형태의 불휘발성 반도체 메모리의 단면도.
도 3은 도 1의 III-III선을 따라 취해진 제1 실시 형태의 불휘발성 반도체 메모리의 단면도.
도 4는 제1 실시 형태에 따른 게이트 절연막 및 다층 절연체의 구조를 도시하는 확대도.
도 5는 게이트 절연막의 에너지 밴드를 도시하는 모식도.
도 6은 게이트 절연막의 에너지 밴드를 도시하는 모식도.
도 7은 게이트간 절연막의 에너지 밴드를 도시하는 모식도.
도 8은 제1 실시 형태에 따른 불휘발성 반도체 메모리의 제조 방법의 단계들을 도시하는 도면.
도 9는 제1 실시 형태에 따른 불휘발성 반도체 메모리의 제조 방법의 한 단계를 도시하는 도면.
도 10은 제1 실시 형태에 따른 불휘발성 반도체 메모리의 제조 방법의 한 단계를 도시하는 도면.
도 11은 제1 실시 형태에 따른 불휘발성 반도체 메모리의 제조 방법의 한 단계를 도시하는 도면.
도 12는 제1 실시 형태에 따른 불휘발성 반도체 메모리의 제조 방법의 한 단계를 도시하는 도면.
도 13은 제1 실시 형태에 따른 불휘발성 반도체 메모리의 제조 방법의 한 단계를 도시하는 도면.
도 14는 제2 실시 형태에 따른 게이트 절연막 및 다층 절연체의 구조를 도시하는 확대도.
도 15는 도 1의 II-II선을 따라 취해진 제3 실시 형태의 불휘발성 반도체 메모리의 단면도.
도 16은 도 1의 III-III선을 따라 취해진 제3 실시 형태의 불휘발성 반도체 메모리의 단면도.
도 17은 제3 실시 형태에 따른 게이트 절연막 및 다층 절연체의 구조를 도시하는 확대도.
도 18은 제3 실시 형태에 따른 불휘발성 반도체 메모리의 제조 방법의 한 단계를 도시하는 도면.
도 19는 제3 실시 형태에 따른 불휘발성 반도체 메모리의 제조 방법의 한 단계를 도시하는 도면.
도 20은 제3 실시 형태에 따른 불휘발성 반도체 메모리의 제조 방법의 한 단계를 도시하는 도면.
도 21은 제3 실시 형태에 따른 불휘발성 반도체 메모리의 제조 방법의 한 단계를 도시하는 도면.
도 22는 도 1의 III-III선을 따라 취해진 제3 실시 형태의 불휘발성 반도체 메모리의 단면도.
도 23은 제3 실시 형태에 따른 게이트 절연막 및 다층 절연체의 구조를 도시하는 확대도.
도 24는 제3 실시 형태에 따른 불휘발성 반도체 메모리의 제조 방법의 한 단계를 도시하는 도면.
도 25는 제3 실시 형태에 따른 불휘발성 반도체 메모리의 제조 방법의 한 단계를 도시하는 도면.
도 26은 도 1의 III-III선을 따라 취해진 제3 실시 형태의 불휘발성 반도체 메모리의 단면도.
도 27은 제3 실시 형태에 따른 게이트 절연막 및 다층 절연체의 구조를 도시하는 확대도.
도 28은 제3 실시 형태에 따른 불휘발성 반도체 메모리의 제조 방법의 한 단계를 도시하는 도면.
도 29는 제3 실시 형태에 따른 불휘발성 반도체 메모리의 제조 방법의 한 단계를 도시하는 도면.
도 30은 실시 형태의 적용예를 도시하는 도면.
도 31은 제1 적용예의 구조의 설명하기 위한 도면.
도 32는 제1 적용예의 제조 방법을 설명하기 위한 도면.
도 33은 제1 적용예의 제조 방법을 설명하기 위한 도면.
도 34는 제1 적용예의 제조 방법을 설명하기 위한 도면.
도 35는 제1 적용예의 제조 방법을 설명하기 위한 도면.
도 36은 제2 적용예의 구조를 설명하기 위한 도면.
도 37은 제2 적용예의 제조 방법을 설명하기 위한 도면.
도 38은 제2 적용예의 제조 방법을 설명하기 위한 도면.
도 39는 제2 적용예의 제조 방법을 설명하기 위한 도면.
도 40은 제2 적용예의 제조 방법을 설명하기 위한 도면.

Claims (21)

  1. 불휘발성 반도체 메모리로서,
    반도체 기판 내의 소자 분리 영역에 의해 구획되는 소자 영역과,
    상기 소자 영역 상에 제공되는 제1 게이트 절연막과,
    상기 제1 게이트 절연막 상에 제공되는 전하 축적층과,
    상기 전하 축적층 상에 제공되는 다층 절연체와,
    상기 다층 절연체 상에 제공되는 컨트롤 게이트 전극을 포함하는 메모리 셀을 포함하고,
    상기 제1 게이트 절연막은,
    제1 터널막과,
    상기 제1 터널막 상에 제공되고, 상기 제1 터널막보다도 높은 유전율을 제공하는 제1 고유전율막과,
    상기 제1 고유전율막 상에 제공되고, 상기 제1 터널막과 동일한 구성을 가지는 제2 터널막을 포함하고,
    상기 다층 절연체는,
    제1 절연막과,
    상기 제1 절연막 상에 제공되고, 상기 제1 절연막보다도 높은 유전율을 제공하는 제2 고유전율막과,
    상기 제2 고유전율막 상에 제공되고, 상기 제1 절연막과 동일한 구성을 가지는 제2 절연막을 포함하고,
    상기 제2 고유전율막의 유전율이 상기 제1 고유전율막의 유전율보다 높은, 불휘발성 반도체 메모리.
  2. 제1항에 있어서,
    상기 다층 절연체는, 상기 전하 축적층과 상기 제1 절연막 사이와, 상기 제2 절연막과 상기 컨트롤 게이트 전극 사이 중 적어도 한 쪽에, 유전율이 상기 제1 절연막보다 높고, 상기 제2 고유전율 절연막보다 낮은 제3 절연막을 더 포함하는, 불휘발성 반도체 메모리.
  3. 제1항에 있어서,
    상기 제1 및 제2 터널막의 막 두께는 상기 제1 및 제2 절연막의 막 두께보다도 얇은, 불휘발성 반도체 메모리.
  4. 제1항에 있어서,
    상기 제1 및 제2 터널막, 및 상기 제1 및 제2 절연막은 각각 실리콘 산화막을 포함하는, 불휘발성 반도체 메모리.
  5. 삭제
  6. 제1항에 있어서,
    상기 제1 고유전율막은 알루미늄, 하프늄, 란타늄 및 탄탈 중 적어도 하나를 포함하는 고유전체 재료인, 불휘발성 반도체 메모리.
  7. 제1항에 있어서,
    상기 전하 축적층은 도전층인, 불휘발성 반도체 메모리.
  8. 제1항에 있어서,
    상기 전하 축적층은 전자 트랩 준위를 갖는 절연층인, 불휘발성 반도체 메모리.
  9. 제8항에 있어서,
    상기 전하 축적층의 상면만이 상기 다층 절연체와 접촉하고 있는, 불휘발성 반도체 메모리.
  10. 제8항에 있어서,
    상기 전하 축적층은 상기 소자 영역으로부터 상기 소자 분리 영역 상으로 연장하는, 불휘발성 반도체 메모리.
  11. 제10항에 있어서,
    상기 제1 고유전율막은 상기 소자 분리 영역 내에 제공된 소자 분리 절연막과 직접 접촉하는, 불휘발성 반도체 메모리.
  12. 제8항에 있어서,
    상기 전하 축적층의 상단은 상기 소자 분리 영역 내에 제공된 소자 분리 절연막의 상단과 동일한 위치에 있는, 불휘발성 반도체 메모리.
  13. 제8항에 있어서,
    상기 다층 절연체의 상단은 상기 소자 분리 영역 내에 제공된 상기 소자 분리 절연막의 상단보다도 상기 반도체 기판측에 근접하여 위치되는, 불휘발성 반도체 메모리.
  14. 제1항에 있어서,
    선택 트랜지스터를 더 포함하고,
    상기 선택 트랜지스터는,
    상기 반도체 기판 상에 제공되고, 상기 제1 게이트 절연막과 동일한 구성을 가지는 제2 게이트 절연막과;
    상기 제2 게이트 절연막 상에 제공되고, 상기 전하 축적층과 동일한 구성을 가지는 제1 하부 게이트 전극층과;
    상기 제1 하부 게이트 전극층 상에 제공되고, 상기 다층 절연체와 동일한 구성을 가지는 제1 절연체와;
    상기 제1 절연체 상에 제공되고, 상기 제1 절연체에 형성된 개구부를 통해 상기 하부 게이트 전극층에 접속되는 제1 상부 게이트 전극층
    을 포함하는, 불휘발성 반도체 메모리.
  15. 제14항에 있어서,
    상기 반도체 기판 상에 제공되는 제3 게이트 절연막과,
    상기 제3 게이트 절연막 상에 제공되는 제2 하부 게이트 전극층과,
    상기 제2 하부 게이트 전극층 상에 제공되고, 상기 제1 절연체와 동일한 구성을 가지는 제2 절연체와,
    상기 제2 절연체 상에 제공되고, 상기 제2 절연체 내에 형성된 개구부를 통해 상기 제2 하부 게이트 전극층에 접속된 제2 상부 게이트 전극층
    을 포함하는 저내압계 트랜지스터와;
    상기 반도체 기판 상에 제공되는 제4 게이트 절연막과,
    상기 제4 게이트 절연막 상에 제공되는 제3 하부 게이트 전극층과,
    상기 제3 하부 게이트 전극층 상에 제공되고, 상기 제1 절연체와 동일한 구성을 가지는 제3 절연체와,
    상기 제3 절연체 상에 제공되고, 상기 제3 절연체 내에 형성된 개구부를 통해 상기 제3 하부 게이트 전극층에 접속되는 제3 상부 게이트 전극층
    을 포함하는 고내압계 트랜지스터
    를 더 포함하는, 불휘발성 반도체 메모리.
  16. 제15항에 있어서,
    상기 제3 게이트 절연막은 상기 제1 게이트 절연막과 동일한 구성을 가지는, 불휘발성 반도체 메모리.
  17. 제15항에 있어서,
    상기 제3 게이트 절연막의 막 두께는 상기 제1 게이트 절연막의 막 두께보다도 두꺼운, 불휘발성 반도체 메모리.
  18. 제15항에 있어서,
    상기 제4 게이트 절연막의 막 두께는 상기 제3 게이트 절연막의 막 두께보다도 두꺼운, 불휘발성 반도체 메모리.
  19. 제15항에 있어서,
    상기 제4 게이트 절연막은, 상기 반도체 기판상에 제공되고 상기 제3 게이트 절연막의 막 두께보다 두꺼운 하부 게이트 절연막과, 상기 하부 게이트 절연막 상에 적층되고 상기 제1 게이트 절연막과 동일한 구성을 가지는 상부 게이트 절연막을 포함하는, 불휘발성 반도체 메모리.
  20. 제15항에 있어서,
    상기 제2 및 제3 하부 게이트 전극층은 상기 제1 하부 게이트 전극층과 동일한 구성을 가지는, 불휘발성 반도체 메모리.
  21. 제1항에 있어서,
    상기 제1 고유전율막의 유전율이 실리콘 질화막의 유전율보다 높은, 불휘발성 반도체 메모리.
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4331189B2 (ja) 2006-09-20 2009-09-16 株式会社東芝 不揮発性半導体メモリ
KR101435588B1 (ko) 2008-06-23 2014-09-25 삼성전자주식회사 불휘발성 메모리 소자 및 그 제조방법
JP2010045175A (ja) 2008-08-12 2010-02-25 Toshiba Corp 不揮発性半導体記憶装置
JP5534748B2 (ja) * 2009-08-25 2014-07-02 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
JP2012069706A (ja) 2010-09-22 2012-04-05 Toshiba Corp 半導体記憶装置
JP5566845B2 (ja) * 2010-10-14 2014-08-06 株式会社東芝 半導体装置の製造方法
US9559216B2 (en) * 2011-06-06 2017-01-31 Micron Technology, Inc. Semiconductor memory device and method for biasing same
JP2013065776A (ja) * 2011-09-20 2013-04-11 Toshiba Corp 半導体装置および半導体装置の製造方法
JP2013065777A (ja) * 2011-09-20 2013-04-11 Toshiba Corp 半導体装置および半導体装置の製造方法
US8488382B1 (en) 2011-12-21 2013-07-16 Sandisk Technologies Inc. Erase inhibit for 3D non-volatile memory
US9576801B2 (en) * 2014-12-01 2017-02-21 Qualcomm Incorporated High dielectric constant/metal gate (HK/MG) compatible floating gate (FG)/ferroelectric dipole non-volatile memory
JP2017168551A (ja) * 2016-03-15 2017-09-21 東芝メモリ株式会社 半導体記憶装置
US10290642B2 (en) * 2017-09-30 2019-05-14 Intel Corporation Flash memory devices incorporating a polydielectric layer
JP2020150227A (ja) 2019-03-15 2020-09-17 キオクシア株式会社 半導体装置およびその製造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09213783A (ja) * 1996-01-31 1997-08-15 Sony Corp 半導体装置の製造方法
KR19980016785A (ko) * 1996-08-29 1998-06-05 김광호 불휘발성 반도체 메모리 장치 및 그 제조방법
JP2007194483A (ja) * 2006-01-20 2007-08-02 Toshiba Corp 半導体装置及び半導体装置の製造方法
JP2007294082A (ja) 2006-03-31 2007-11-08 Semiconductor Energy Lab Co Ltd Ｎａｎｄ型不揮発性メモリのデータ消去方法

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0536991A (ja) * 1991-07-31 1993-02-12 Nippon Steel Corp 半導体記憶装置
JP2002176114A (ja) * 2000-09-26 2002-06-21 Toshiba Corp 半導体装置及びその製造方法
JP3984020B2 (ja) * 2000-10-30 2007-09-26 株式会社東芝 不揮発性半導体記憶装置
JP2003188356A (ja) 2001-12-20 2003-07-04 Matsushita Electric Ind Co Ltd 金属、絶縁膜、強誘電体膜積層構造とその製造方法
JP2004039965A (ja) * 2002-07-05 2004-02-05 Renesas Technology Corp 不揮発性半導体記憶装置
JP3998622B2 (ja) * 2003-09-30 2007-10-31 株式会社東芝 不揮発性半導体記憶装置およびその製造方法
JP2005259898A (ja) * 2004-03-10 2005-09-22 Toshiba Corp 不揮発性半導体記憶装置
KR100594266B1 (ko) * 2004-03-17 2006-06-30 삼성전자주식회사 소노스 타입 메모리 소자
JP2006005006A (ja) * 2004-06-15 2006-01-05 Toshiba Corp 不揮発性半導体メモリ装置
JP4296128B2 (ja) * 2004-06-23 2009-07-15 株式会社東芝 不揮発性半導体メモリ装置及びその製造方法
US7279740B2 (en) * 2005-05-12 2007-10-09 Micron Technology, Inc. Band-engineered multi-gated non-volatile memory device with enhanced attributes
US7612403B2 (en) * 2005-05-17 2009-11-03 Micron Technology, Inc. Low power non-volatile memory and gate stack
JP4851740B2 (ja) 2005-06-30 2012-01-11 株式会社東芝 半導体装置およびその製造方法
KR100724566B1 (ko) * 2005-07-29 2007-06-04 삼성전자주식회사 다층구조의 게이트 층간 유전막을 갖는 플래시 메모리 소자및 그 제조방법들
JP4575320B2 (ja) * 2006-03-15 2010-11-04 株式会社東芝 不揮発性半導体記憶装置
KR101488516B1 (ko) * 2006-03-21 2015-02-02 가부시키가이샤 한도오따이 에네루기 켄큐쇼 불휘발성 반도체 기억장치
JP4762036B2 (ja) * 2006-04-14 2011-08-31 株式会社東芝 半導体装置
JP2007287856A (ja) * 2006-04-14 2007-11-01 Toshiba Corp 半導体装置の製造方法
JP4331189B2 (ja) 2006-09-20 2009-09-16 株式会社東芝 不揮発性半導体メモリ
JP2010045175A (ja) 2008-08-12 2010-02-25 Toshiba Corp 不揮発性半導体記憶装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09213783A (ja) * 1996-01-31 1997-08-15 Sony Corp 半導体装置の製造方法
KR19980016785A (ko) * 1996-08-29 1998-06-05 김광호 불휘발성 반도체 메모리 장치 및 그 제조방법
JP2007194483A (ja) * 2006-01-20 2007-08-02 Toshiba Corp 半導体装置及び半導体装置の製造方法
JP2007294082A (ja) 2006-03-31 2007-11-08 Semiconductor Energy Lab Co Ltd Ｎａｎｄ型不揮発性メモリのデータ消去方法

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Publication number Publication date
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US8134200B2 (en) 2012-03-13
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US20120139029A1 (en) 2012-06-07
KR20090068171A (ko) 2009-06-25

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