KR20020029771A - 높은 게이트 커플링 캐패시턴스를 갖는 비휘발성 메모리 - Google Patents

높은 게이트 커플링 캐패시턴스를 갖는 비휘발성 메모리 Download PDF

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KR20020029771A
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토토라노 제이. 빈센트
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Abstract

본 발명은 증가된 게이트 커플링 캐패시턴스를 갖는 집적 회로(100)에 관한 것이다. 이 집적 회로(100)는 표면(110)을 갖는 기판(102)을 포함하며, 기판(102)은 표면(110)의 아래로 연장된 트렌치(106)를 갖는다. 트렌치 충진 물질(106)이 트렌치(106) 내에 배열되며, 표면(110)의 위로 연장된 부분(109)을 갖는다. 제 1 전도성층(116)은 트렌치 충진 물질(108)가 인접하며, 트렌치 충진 물질(108)의 부분(109) 위로 연장된 부분(118)을 갖는다. 절연층(122)은 제 1 전도성층(116) 이에 있으며, 제 2 전도성층(124)은 절연층(122)에 인접한다.

Description

높은 게이트 커플링 캐패시턴스를 갖는 비휘발성 메모리{NONVOLATILE MEMORY HAVING HIGH GATE COUPLING CAPACITANCE}
본 발명은 특히 비휘발성 메모리 집적 회로들(예를 들어, 플래시 EPROM, EEPROM 등)의 제조에 적용되지만, 다른 집적 회로들에 적용될 수도 있다. 비휘발성메모리 집적 회로들은, 휴대용 전화들, 무선 및 디지털 카메라들을 포함하는 많은 상업적이고 군사적인 전자 장치들에 이용된다. 이들 전자 장치들의 시장은 더 낮은 전압, 더 낮은 파워 소모 및 감소된 칩 크기를 계속적으로 요구한다. 또한, 더 우수한 기능성에 대한 요구는 디자인 룰을 오늘날의 0.35-0.25 미크론 기술로부터 0.18 미크론, 0.15 미크론 및 그 이하로 낮추고 있다.
도 1 및 2는 종래의 플래시 메모리 IC의 플래시 메모리 셀을 도시한다. 도 1은 기판(11) 상의 단일 플래시 메모리 셀(11)의 비트 라인 방향을 따라 본 단면도를 도시한다. 셀(10)은 제 1 트랜지스터(12) 및 제 2 트랜지스터(14)를 포함한다. 각 트랜지스터들(12 및 14)은 터널 산화막층(16), 제 1 폴리실리콘층(18, 20), 폴리간 유전층(22, 24), 제 2 폴리실리콘층(26, 28), 실리사이드층(30, 32) 및 측벽 스페이서들(34, 36)을 포함한다.
도 2 내지 7은 종래의 플래시 메모리 셀의 제조 공정을 도시한다. 도 2 내지 7에서 기판(11)은 워드 라인 방향을 따라 본 단면으로 도시된다. 기판(11)은, 가령금속-산화막-반도체 전계 효과 트랜지스터들(MOSFETs), 메모리 셀들, 또는 다른 디바이스들과 같은 디바이스들(미도시) 간의 얇은 트렌치 분리 구조(STI)(40)를 포함한다. STI(40)는 산화막 충진 물질(42)을 포함한다. 기판(1) 위에는 터널 산화막층(16)이 형성된다. 제 1, 2 폴리실리콘 윙들(46, 48)은 제 1 폴리실리콘층(20)으로 패턴화된다. 폴리간 유전층(24)이 폴리실리콘 윙들(46, 48) 및 STI(40) 상에 형성된다. 제 2 폴리실리콘층(28) 및 실리사이드층(32)이 폴리간 유전층(24) 상에 제공된다.
이제, 도 3을 참조하면, 먼저 기판(11) 상에 패드 산화막층(50)을 형성한 다음, 나이트라이드층(52)을 성장 또는 증착시킴으로써 STI(40)가 형성된다. STI 마스크 및 식각 단계가 STI 오목부(54)를 형성한다. 이제, 도 4를 참조하면, 라인 오목부(54)에 STI 라이너 산화막(56)이 형성된 다음, PECVD 산화막 충진 물질(58)로 트렌치를 채운다(플라즈마 인핸스드 화학 기상 증착). 도 5에 도시된 바와 같이, 평탄화 단계 및 트렌치 CMP(화학 기계적인 연마) 단계가 PECVD 산화막 충진 물질(58)에 적용되어, 나이트라이트층(52) 상의 산화막을, 그리고 이 나이트라이트층(52)의 측면들(60, 62)을 따라 부분적으로 산화막을 제거한다.
이제, 도 6을 참조하면, 나이트라이트 제거 단계가 나이트라이드층(52)을 제거한다. 희생 산화에 의해 패드 산화막(50)이 제거된다. 이후, 기판(11)에는 터널 산화막(62)이 성장된다. 이제, 도 7을 참조하면, 제 1 폴리실리콘층(20)이 형성된다. 이 층(20)은 윙들(46, 48)을 형성하기 위하여 패턴화된다(즉, 마스크되고 식각된다). 도 2를 다시 참조하면, 폴리간 유전층(24)(예를 들어, 산화막 나이트라이드 산화막)이 윙들(46, 48) 상에 성장된다. 이후, 제 2 폴리실리콘층(28)이 증착된 다음, 실리사이드층(32)이 증착된다.
작동시, 데이터 요소는 플로팅 게이트로 불려지는 폴리실리콘층들(18, 21)(도 1)에 저장된다. 데이터 요소로의 액세스는 제어 게이트 또는 워드라인으로 불려지는 제 2 폴리실리콘층들(26, 28)을 통하여 이루어진다. 데이터 요소의 전압이 일반적으로 3.3V 정도인 반면, 이 데이터 요소를 액세스하기 위하여 제어 게이트에 인가되어야 하는 전압은 9V 정도이다. 따라서, 플래시 메모리 IC 상에는 칩 전압을3.3V에서 9V의 목표 전압으로 올리기 위한 전하 펌프(미도시)가 위치된다.
전하 펌프들은 커서 플래시 메모리 셀 상에서 상당한 공간을 차지하며, 또한 IC의 신뢰성을 떨어뜨린다. 디자인 룰들이 계속하여 감소하기 때문에, 칩 설계시 전하 펌프의 크기가 문제가 된다. 그러나, 전하 펌프의 크기는 목표 전압을 낮춤으로써 감소될 수 있다. 목표 전압은 메모리 셀의 게이트 커플링비(α)를 증가시킴으로써 감소될 수 있다. 게이트 커플링비(α)는 다음과 같이 정의된다:
α=Cono/(Cono+Ctox)
여기서 Cono는 제 1 폴리실리콘층(18, 20)과 제 2 폴리실리콘층(26, 28) 간의 캐패시턴스이며, Ctox는 기판(11)과 제 1 폴리실리콘층(26, 28) 간의 캐패시턴스이다.
따라서, 전하 펌프의 목표 전압을 감소시키면서 게이트 커플링비를 증가시킴으로써, IC의 전력 소모를 감소시키고, 전하 펌프의 크기를 감소시키며, 신뢰성을 개선하는 IC 및 그 제조 방법이 필요하게 되었다.
관련 출원
본 출원은, 미국 코드 §119(e)의 타이틀 35에 의해, 1999년 8월 30일 출원된 미국 가특허 출원 제 60/151,458호의 우선권을 주장한다. 본 출원은 하기의 함께 양도된 출원들: 1999년 8월 30일 출원되었으며 그 명칭이 "최적화된 게이트 커플링 캐패시턴스를 갖는 집적 회로"인 미국 특허 출원 제 09/387,710호와; 1999년 8월 30일 출원되었으며 그 명칭이 "개선된 게이트 커플링 캐패시턴스를 갖는 집적 회로"인 미국 특허 출원 제 09/385,534호와; 그리고 1999년 8월 30일 출원되었으며 그 명칭이 "실리사이드 틈(crack)에 대한 저항을 갖는 집적 회로"인 미국 특허 출원 제 09/385,164호와 관련된다.
본 발명은 일반적으로 증가된 게이트 커플링 캐패시턴스를 갖는 집적 회로에 관한 것이다. 본 발명은 또한 게이트 커플링 캐패시턴스를 위하여 최적화된 전도층을 갖는 집적 회로에 관한 것이다.
본 발명은 첨부 도면들을 참조하여 설명되는 하기의 상세한 설명으로부터 좀 더 명확해질 것이며, 도면들에서 동일한 부호는 동일한 부분을 나타낸다.
도 1은 비트 라인 방향을 따라 본 종래의 플래시 메모리 셀의 단면도이다.
도 2는 워드 라인 방향을 따라 본 도 1의 메모리 셀의 단면도이다.
도 3은 도 1 및 2의 종래의 플래시 메모리 셀의 제조 공정 단계를 도시한다.
도 4는 도 1 및 2의 종래의 플래시 메모리 셀의 제조 공정 단계를 도시한다.
도 5는 도 1 및 2의 종래의 플래시 메모리 셀의 제조 공정 단계를 도시한다.
도 6은 도 1 및 2의 종래의 플래시 메모리 셀의 제조 공정 단계를 도시한다.
도 7은 도 1 및 2의 종래의 플래시 메모리 셀의 제조 공정 단계를 도시한다.
도 8은 본 발명의 예시적인 실시예에 따른 집적 회로의 일부를 도시한다.
도 9는 도 8의 집적 회로의 일부의 제조 공정 단계를 도시한다.
도 10은 도 8의 집적 회로의 일부의 제조 공정 단계를 도시한다.
도 11은 도 8의 집적 회로의 일부의 제조 공정 단계를 도시한다.
도 12는 도 8의 집적 회로의 일부의 제조 공정 단계를 도시한다.
도 13은 도 8의 집적 회로의 일부의 제조 공정 단계를 도시한다.
도 14는 본 발명의 제 2 예시적인 실시예에 따른 집적 회로의 일부의 제조 공정 단계들을 도시한다.
도 15는 도 14의 집적 회로의 일부의 제조 공정 단계를 도시한다.
도 16은 도 14의 집적 회로의 일부의 제조 공정 단계를 도시한다.
도 17은 도 14의 집적 회로의 일부의 제조 공정 단계를 도시한다.
도 18은 본 발명의 제 3 예시적인 실시예에 따른 집적 회로의 일부의 제조 공정 단계들을 도시한다.
도 19는 도 18의 집적 회로의 일부의 제조 공정 단계를 도시한다.
도 20은 도 18의 집적 회로의 일부의 제조 공정 단계를 도시한다.
도 21은 도 18의 집적 회로의 일부의 제조 공정 단계를 도시한다.
도 22는 도 18의 집적 회로의 일부의 제조 공정 단계를 도시한다.
도 23은 도 18의 집적 회로의 일부의 제조 공정 단계를 도시한다.
종래 기술의 상기 및 다른 문제점들은, 증가된 게이트 커플링 캐패시턴스를 갖는 집적 회로를 개시하는 본 발명에 의해 제기된다. 본 발명의 집적 회로는, 표면을 가지며 그 표면 아래로 연장된 트렌치를 갖는 기판을 포함한다. 트렌치 충진 물질이 트렌치 내에 배열되며, 기판 위로 연장된 부분을 갖는다. 제 1 전도성층은 트렌치 충진 물질에 인접하며, 절연 물질 부분 위로 연장된 부분을 갖는다. 절연층은 제 1 전도성층에 인접하며, 제 2 전도성층은 절연층에 인접한다.
본 발명의 다른 실시예에 따르면, 증가된 게이트 커플링 캐패시턴스를 갖는 집적 회로가 개시된다. 이 집적 회로는 기판 표면의 아래로 연장된 트렌치를 상기 기판 내에 형성하는 단계와; 트렌치 충진 물질이 상기 기판 표면의 위로 연장되도록 상기 트렌치 내에 상기 트렌치 충진 물질을 제공하는 단계와; 그리고 상기 트렌치 충진 물질의 적어도 일부분 위에 제 1 전도성층을 제공하는 단계를 포함하는 공정에 의해 제조된다.
상기 언급한 바와 같이, 게이트 커플링비의 증가는 전하 펌프의 크기를 감소시키기 위하여 전하 펌프의 목표 전압을 감소시키는 데에 필요하다. 본 발명은 제 1, 2 폴리실리콘층들(즉, 각각 "폴리1" 및 "폴리2") 간의 폴리간 유전층을 가로지르는 캐패시턴스를 증가시킴으로써 게이트 커플링비를 증가시킨다. 이제 설명되겠지만, 이러한 게이트 커플링비의 증가는 폴리1 및 폴리2가 컨택되는 유전체를 가로지르는 표면 영역을 증가시켜, 폴리1, 폴리2 및 폴리간 유전층에 의해 형성되는 캐패시터의 표면 영역을 증가시킴으로써 달성된다.
도 8은 본 발명의 일 실시예에 따른 개선된 게이트 커플링비를 갖는 집적 회로(IC)의 일부분(100)을 워드 라인 방향을 따라 본 단면도이다. IC는 플래시 메모리 디바이스이지만, 변형적으로 다른 비휘발성 메모리(예를 들어, EPROM, EEPROM 등) 또는 다른 집적 회로가 될 수도 있다. 반도체 기판(102)(예를 들어, 실리콘, 게르마늄, 갈륨, 아세나이드 등)은 오목부 또는 트렌치(106) 내에 규정된 절연 구조(104)를 포함한다. 본 실시예에서, 절연 구조(104)는 트렌치 충진 물질(108)을 포함하는 얕은 트렌치 분리 구조이다. 트렌치 충진 물질(108)은, 가령 PECVD 산화막과 같은 절연 물질이다. 트렌치 충진 물질(108)은 오목부(106)의 바닥으로부터 기판(102)의 상부 표면(110)까지 연장되며, 상부 표면(110) 위로 연장된 부분(109)을 포함한다. 오목부(106)는 상부 표면(110)의 아래에 약 1,000 내지 7,000Å, 바람직하게는 약 4,000Å의 바닥 표면(105)을 갖는다.
가령 터널 산화막층과 같은 제 1 절연층(111)이 기판(102)의 상부 표면(110)위, 그리고 오목부(106)의 측벽들(112, 114) 위에 제공된다. 가령 도핑된 폴리실리콘과 같은 제 1 전도층(116)이 제 1 절연층(111) 및 트렌치 충진 물질(108)에 인접하게 제공된다. 제 1 전도층(116)은 마스크되고 식각되어, 제 1 전도성 윙 또는 부분(118)과 제 2 전도성 윙 또는 부분(120)을 형성한다. 제 1 전도성층(116)은 또한 전도성 부분들(118, 120) 간에 비아(140)를 규정한다. 제 1, 2 전도성 부분들(118,120)은, 종래 기술에 비하여, 전도성층(116)이 이후의 층들에 노출되는 표면 영역을 증가시키기 위하여, 트렌치 충진 물질의 부분(109) 위에 적어도 부분적으로 연장된다. 이러한 표면 영역의 증가는 결과적으로 캐패시턴스를 증가시켜, 상기 설명한 바와 같이 게이트 커플링비를 증가시킨다. 본 예시적인 실시예에서, 트렌치 충진 물질(108)의 상부 표면(134)은 기판(102)의 상부 표면(110) 위에 적어도 100Å이다. 상부 표면(134)은 기판(102)의 상부 표면(110) 위쪽으로 5,000Å 만큼 높을 수도 있으며, 기판(102)의 상부 표면(110) 위쪽으로 약 1,000 내지 2,000Å 만큼 높을 수도 있다.
가령 인터레벨 유전층(예를 들어, 산화막 나이트라이드 산화막)과 같은 제 2 절연층(122)이 제 1 전도성층(116) 및 트렌치 충진 물질(108)의 위에 제공된다. 절연층(122)은 전도성 부분들(118, 120) 사이에 절연 장벽을 형성한다. 가령 도핑된 폴리실리콘과 같은 제 2 전도성층(124)이 제 2 절연층(122) 위에 제공된다. 따라서, 절연층(122)은 또한 층들(116 및 124)을 서로 절연시킨다. 실리사이드층(126)이 제 2 전도성층(124) 위에 제공된다.
이제, 도 9 내지 13을 참조하여, 집적 회로 부분(100)의 제조 방법을 설명한다. 도 9에서, 절연 구조(104)는 기판(102) 위에 산화막 물질(예를 들어, SiO2와 같은 패드 산화막 물질)을 포함하는 절연층(128)을 제공함으로써 형성된다. 층(128)은 종래의 열 공정에 의해 성장되거나, 또는 화학 기상 증착(CVD) 또는 물리 기상 증착(PVD) 공정에 의해 형성된다. 이후, 장벽층(130), 바람직하게는 실리콘 나이트라이드층, 예를 들어 Si3N4가 절연층(128) 위에 약 500 내지 5,000Å, 바람직하게는 약 1,000 내지 2,000Å의 두께로 형성된다. 표준 포토리소그래피 공정을 이용하여, 층들(128, 130) 내의 바람직한 위치에 틈(aperture)(129)이 형성된다. 이후, 가령 건식 또는 플라즈마 식각과 같은 종래의 트렌치 식각 공정이 수행되어 기판(102) 내에 오목부(106)를 식각한다. 라이너(liner) 산화 단계는 오목부(106)의 벽들을 따라 절연 라이너(미도시)를 형성한다.
다음으로, 오목부(106)는, 예를 들어 PECVD 산화 단계에 의해 절연성 트렌치 추진 물질(108)로 채워진다. 트렌치 충진 물질(108)은 종래의 트렌치 충진 물질(58)(도 4)의 두께 이하로 증착된다. 좀 더 특정하게 설명하면, 상부 표면(110)으로부터 하부 표면(105)까지의 트렌치 깊이를 약 4,000Å으로 가정하고, 트렌치 충진 물질(108)은 약 7,000Å 이하의 두께로 증착된다.
이제, 도 10을 참조하면, 마스크층(131)(예를 들어, 포토레지스트층)이 트렌치 충진 물질(108) 위에 적용된다. 마스크층(131)은 바람직하게는, 장벽층(130)이 이후의 식각에 의해 완전히 제거될 수 있도록, 개구부(133)의 측면 폭이 장벽층(130)의 측면 폭 보다 다소 넓게 적용된다.
이제, 도 11을 참조하면, 식각 단계는 절연층(128), 장벽층(130), 및 트렌치 충진 물질(108)이 일부(135)를 제거한다. 본 실시예에서, 트렌치 충진 물질(108)은 기판(102)의 상부 표면(110)이 노출될 때까지 식각된다. 트렌치 충진 물질(108)의 일부(109)는 상부표면(110)까지 연장된다는 것을 알 수 있을 것이다. 종래 기술(도6)에서는, 나이트라이드층(52) 만이 선택 식각에 의해 제거된다는 것을 유념하자.
도 12에서는, 희생 산화 및 스트립 오프 단계가 수행되어, 코너들(136, 138)을 라운딩한다. 희생 산화시, 얇은 산화막층이 성장된 다음, 트렌치 코너를 라운딩하기 위해 스트립 오프된다. 이러한 라운딩은 트랜지스터의 I-V 특성 곡선에서 "더블 험프(double hump) 결과"를 막는다. 이러한 희생 산화 동안, 트렌치 충진 물질(108)의 레벨은 도 11과 관련된 식각으로부터 더 낮춰질 수도 있으며, 낮춰지지 않을 수도 있다.
도 13에서는, 제 1 절연층(111)이 기판(120) 위에 열성장되거나, 그렇지 않으면 공지된 증착 공정(예를 들어, 화학 기상 증착, 물리 기상 증착)을 이용하여 기판(120) 위에 제공된다. 본 실시예에서, 제 1 절연층(111)은 터널 산화막층(SiO2)이다. 다음으로, 제 1 전도성층(116)("폴리1")이 제 1 절연층(111) 및 트렌치 충진 물질(108) 위에 증착된다. 폴리1층(116)은 트렌치 충진 물질(108)의 일부(109)로 연장된다는 것을 유념하자.
도 8을 다시 참조하면, 폴리1층(116)은 마스크되고 식각되어(즉, 패턴화되어) 제 1, 2 전도성 부분들 또는 윙들(118, 120) 간의 비아(140)를 형성한다. 이후, 제 2 전도성층(122)(예를 들어, ONO)이 제 1 전도성층(116)에 인접하게 제공 또는 성장된다. 제 2 절연층(122)은 제 1, 2 전도성 부분들(118, 120)을 전기적으로 절연시킨다. 다음으로, 제 2 전도성층(124)(예를 들어, 폴리실리콘)이 증착된 다음, 실리사이드층(126)이 증착된다.
이제, 도 14 내지 17을 참조하면, 본 발명의 변형 실시예가 개시된다. 이러한 제 2 실시예에서는, 제 1 실시예의 도 10에서 설명된 마스크층(31)의 제공이 제거된다. 도 14를 참조하면, 산화막 물질(예를 들어, 가령 SiO2와 같은 패드 산화막 물질)을 포함하는 절연층(228)을 제공함으로써 절연 구조(104)가 형성된다. 층(228)은 상기 도 9에서 설명된 층(128)과 유사하게 제공된다. 이후, 장벽층(230), 바람직하게는 실리콘 나이트라이드층, 예를 들어 Si3N4가 층(128) 보다는 다소 두꺼운 두께로 절연층(228) 위에 형성된다. 예를 들어, 장벽층(230)은 약 1,000Å 내지 5,000Å의 두께를 갖는다. 표준 포토리소그래피 공정을 이용하여, 층들(228, 230) 내의 바람직한 위치에 틈(229)이 형성된다. 이후, 가령 건식 또는 플라즈마 식각과 같은 종래의 트렌치 식각 공정이 기판(202) 내의 오목부(206)를 식각하는 데에 이용된다. 라이너 산화 단계는 오목부(206)의 벽들을 따라 절연성 라이너(미도시)를 형성한다.
다음으로, 오목부(206)는, 예를 들어 PECVD 산화 단계에 의해 절연성 트렌치 충진 물질(208)로 채워진다. 트렌치 충진 물질(208)은 종래의 트렌치 충진 물질(58)(도 4) 보다 얇은 두께로 오목부(206) 및 장벽층(230) 위에 증착된다. 좀 더 특정하게 설명하면, 상부 표면(210)으로부터 하부 표면(205)까지의 트렌치 깊이를 약 4,000Å으로 가정하고, 트렌치 충진 물질(208)은 약 7,000Å 이하의 두께로 증착된다. 다음으로, 트렌치 충진 물질(208)은 물질(208)의 상부 표면(237)이 장벽층(230)의 상부 표면과 거의 동평면이 될 때 까지, 평탄된다(예를 들어, 화학 기계적인 평탄화 또는 CMP). 따라서, 알 수 있는 바와 같이, 장벽층(229)의 두께는 트렌치 충진 물질(208)이 기판(202)의 상부 표면(210)의 위로 연장되는 한계를 규정하는 것을 돕는다.
이제, 도 15를 참조하면, 스트립 단계에 의해 절연층(228) 및 장벽층(230)이 제거되어, 트렌치 충진 물질(208)을 남긴다. 트렌치 충진 물질(208)의 일부(209)는 상부 표면(210) 위로 연장된다는 것을 알 수 있다. 또한, 도 15에서는, 희생 산화 및 스트립 오프 단계가 수행되어 코너들(236, 238)을 라운딩한다. 이러한 희생 산화 동안, 트렌치 충진 물질(208)의 높이 및 폭은 선택적으로 감소되거나 감소되지 않을 수도 있다.
도 16에서는, 제 1 절연층(211)이 기판(220) 위에 열 성장되거나, 또는 공지된 증착 공정(예를 들어, 화학 기상 증착, 물리 기상 증착)을 이용하여 기판(220) 위에 제공된다. 본 실시예에서, 제 1 절연층(211)은 터널 산화막층(SiO2)이다. 다음으로, 제 1 전도성층(216)("폴리1")이 제 1 절연층(211) 및 트렌치 충진 물질(208) 위에 증착된다. 폴리1층(216)은 트렌치 충진 물질(208)의 일부(209) 위로 연장된다는 것을 유념하자.
이제, 도 17을 참조하면, 폴리1층(216)이 마스크되고 식각되어(즉, 패터닝되어) 제 1, 2 전도성 부분들 또는 윙들(218, 220) 간에 비아(240)를 형성한다. 이후, 제 2 절연층(ONO)(222)이 제 1 전도성층(216)에 인접하게 제공 또는 성장된다. 제 2 절연층(222)은 제 1, 2 전도성 부분들(218, 220)을 전기적으로 절연시킨다.다음으로, 제 2 전도성층(미도시)이 증착된 다음, 제 1 실시예와 유사한 방법으로 실시사이드층(미도시)이 증착된다.
이제, 도 18 내지 23을 참조하여, 본 발명의 제 3 예시적인 실시예를 설명한다. 본 실시예에서, 트렌치 충진 물질은 제 1 제조 단계에서 제공되는 제 1 트렌치 충진 물질과 제 2 제조 단계에서 제공되는 제 2 트렌치 충진 물질을 포함한다. 도 18에서는, 기판(302) 위에 산화막 물질(예를 들어, 가령 SiO2와 같은 패드 산화막 물질)을 포함하는 절연층(328)을 제공함으로써 절연 구조(304)가 형성된다. 층(328)은 종래의 열 공정으로 성장되거나, 또는 화학 기상 증착(CVD) 또는 물리 기상 증착(PVD) 공정에 의해 형성된다. 이후, 장벽층(330), 바람직하게는 나이트라이드층, 예를 들어 Si3N4가 약 1,000 내지 7,000Å, 전형적으로는 2,000 내지 4,000Å의 두께로 절연층(328) 위에 형성된다. 이러한 두께는 도 9에서 설명된 실시예에서의 두께 보다 약간 더 두껍다는 것을 유념하자. 표준 포토리소그래피 공정을 이용하여, 층들(328, 330) 내의 바람직한 위치에 틈(329)이 형성된다. 이후, 가령 건식 또는 플라즈마 식각과 같은 종래의 트렌치 식각 공정이 이용되어 기판(302) 내에 오목부(306)를 식각한다. 라이너 산화 단계는 오목부(306)의 벽들을 따라 절연성 라이너(미도시)를 형성한다.
다음으로, 오목부(306)는, 예를 들어 PECVD 산화막 단계에 의해 절연성 트렌치 충진 물질(308)로 채워진다. 이 트렌치 충진 물질(308)은 종래의 트렌치 충진 물질(도 4)의 두께 이하의 두께로 증착된다. 좀 더 특정하게 설명하면, 트렌치 충진 물질(308)은 약 7,000Å 이하의 두께로 증착된다. 이후, 트렌치 충진 물질(308)은 물질(308)의 상부 표면(337)이 장벽층(330)의 상부 표면과 거의 동평면이 될 때 까지 평탄화(예를 들어, 화학 기계적인 평탄화 또는 CMP)된다.
이제, 도 19를 참조하면, 식각 단계는 절연층(328), 장벽층(330), 및 트렌치 충진 물질(308)의 일부(335)를 제거한다. 본 실시예에서, 트렌치 충진 물질(308)은 기판(302)의 상부 표면(310)이 노출될 때 까지 식각된다.
이제, 도 20을 참조하면, 절연층(342)(예를 들어, CVD 산화막)이 약 1,000 내지 5,000Å, 전형적으로 2,000 내지 4,000Å의 두께로 트렌치 충진 물질(308)의 위에 형성된다. 이후, 절연층(342)은 패터닝되어(즉, 상기 도 10을 참조하여 설명된 바와 같이, 마스크되고 식각되어) 트렌치 충진 물질(308) 위에 제 2 트렌치 충진 물질(346)(도 21)을 형성한다. 이 트렌치 물질(346)은 상부 표면(310) 위로 연장된다.
도 22에서는, 희생 산화 및 스트립 오프 단계가 수행되어 코너들(336, 338)을 라운딩한다. 이러한 희생 산화 동안, 제 2 트렌치 충진 물질(346)의 레벨은 도 19에 관련된 스트리핑으로부터 더 낮춰질 수도 있으며, 또는 그렇지 않을 수도 있다. 제 1 절연층(311)은 기판(320) 위에 열성장되거나, 또는 공지된 증착 공정(예를 들어, 화학 기상 증착 또는 물리 기상 증착)을 이용하여 기판(320) 위에 제공된다. 본 실시예에서, 제 1 절연층(311)은 터널 산화막층(SiO2)이다. 다음으로, 제 1 전도성층(316)("폴리1")이 제 1 절연층(311) 및 트렌치 충진 물질(308) 위에 증착된다. 본 실시예에서, 폴리1층(316)은 또한 제 2 트렌치 충진 물질(346) 위로 연장된다.
이제, 도 23을 참조하면, 폴리1층(316)이 마스크되고 식각되어(즉, 패터닝되어) 제 1, 2 전도성 부분들 또는 윙들(318, 320) 간에 비아(320)를 형성한다. 이후, 제 2 절연층(ONO)(322)이 제 1 전도성층(316)과 인접하게 제공 또는 성장된다. 제 2 절연층(322)은 제 1, 2 전도성 부분들(318, 320)을 전기적으로 절연시킨다. 다음으로, 제 2 전도성층(미도시)이 증착된 다음, 제 1 실시예와 유사한 방법으로 실리사이드층(미도시)이 증착된다.
지금까지 도면들을 참조하여 본 발명의 바람직한 실시예들에 대하여 설명하기는 하였지만, 이러한 실시예들은 단지 예로서 제시된 것들이라는 것을 유념하자. 예를 들어, 본원에 개시된 바람직한 실시예들에서 이용된 특정한 물질들 및 치수들은 예시적으로 제시된 것들로서, 이들은 유사한 물질들 또는 치수들로 대체될 수 있다. 또한, 개시된 실시예들이 플래시 EPROM 또는 다른 비휘발성 메모리에 특정하게 적절하기는 하지만, 이들은 비휘발성 메모리 디바이스들에 적용될 수도 있다. 본 발명은 특정한 실시예에 한정되지 않으며, 첨부된 청구항들의 범위 내에서 다양한 변형들을 포함한다.

Claims (14)

  1. 표면(110) 및 상기 표면(110) 아래로 연장된 트렌치(106)를 갖는 기판(102)을 구비하는, 증가된 게이트 커플링 캐패시턴스를 갖는 집적 회로(100)로서,
    상기 트렌치(106) 내에 배열되며 상기 표면(110) 위쪽으로 연장된 부분(109)을 갖는 트렌치 충진 물질(108)과;
    상기 기판(102) 위에 형성되고, 상기 트렌치 충진 물질(108)에 인접하며, 그리고 상기 트렌치 충진 물질(108)의 부분(109) 위로 연장된 부분(118)을 갖는 제 1 전도성층(116)과;
    상기 제 1 전도성층(116) 위의 절연 물질(122)과; 그리고
    상기 절연 물질(122)에 인접하는 제 2 전도성층(124)을 포함함으로써, 상기 집적 회로(100)가 개선된 게이트 커플링비를 갖게 되는 것을 특징으로 하는 집적 회로(100).
  2. 제 1 항에 있어서, 상기 트렌치 충진 물질(108)은 제 1, 2 산화막층들(308, 342)을 포함하는 것을 특징으로 하는 집적 회로(100).
  3. 제 1 항에 있어서, 상기 제 1 전도성 물질(116)은 상기 절연 물질(122)에 의해 분리되는 제 1, 2 윙들(118, 120)을 포함하는 것을 특징으로 하는 집적 회로(100).
  4. 제 1 항에 있어서, 상기 제 1 전도성 물질(116)은 마스킹 단계 및 식각 단계를 포함하는 패터닝 공정에 의해 제조되는 비아(140)를 규정하는 것을 특징으로 하는 집적 회로(100).
  5. 제 1 항에 있어서, 상기 트렌치 충진 물질(108)의 부분(109)은 상기 기판(102)의 표면(110) 위로 적어도 1,000Å 연장되는 것을 특징으로 하는 집적 회로(100).
  6. 제 1 항에 있어서, 상기 기판(102)은 상기 기판(102)의 상부 표면(110)이 트렌치(106)와 컨택하는 코너들(136, 138)을 규정하며, 상기 코너들(136, 138)은 라운딩되는 것을 특징으로 하는 집적 회로(100).
  7. 제 1 항에 있어서, 상기 제 1 전도성층(116), 상기 절연 물질(122), 및 상기 제 2 전도성층(124)은 플래시 EPROM 트랜지스터의 일부를 형성하는 것을 특징으로 하는 집적 회로(100).
  8. 제 1 항에 있어서, 상기 제 1, 2 전도성층들(116, 124)은 폴리실리콘을 포함하는 것을 특징으로 하는 집적 회로(100).
  9. 기판(102) 내에 상기 기판(102)의 표면(110) 아래로 연장된 트렌치(106)를 형성하는 단계를 포함하는 공정에 의해 제조되며, 증가된 게이트 커플링비를 갖는 집적 회로(100)로서, 상기 공정은:
    트렌치 충진 물질(108)이 상기 기판(102)의 표면(110) 위로 연장되도록, 상기 트렌치(106) 내에 상기 트렌치 충진 물질(108)을 제공하는 단계와; 그리고
    상기 트렌치 충진 물질(108)의 적어도 일부분 위에 제 1 전도성층(116)을 제공하는 단계를 포함하는 것을 특징으로 하는 집적 회로(100).
  10. 제 9 항에 있어서, 상기 공정은:
    상기 제 1 전도성층(116) 위에 절연 물질(122)을 제공하는 단계와; 그리고
    상기 절연 물질(122) 위에 제 2 전도성층(124)을 제공하는 단계를 더 포함하는 것을 특징으로 하는 집적 회로(100).
  11. 제 9 항에 있어서, 상기 트렌치 충진 물질(108)을 제공하는 단계는:
    상기 트렌치(106) 위에 트렌치 충진 산화막(108)을 제공하는 단계와;
    상기 트렌치(106) 위에 포토레지스트 마스크(131)를 적용하는 단계와; 그리고
    상기 트렌치 충진 산화막(108)을 식각하는 단계를 포함하는 것을 특징으로 하는 집적 회로(100).
  12. 제 9 항에 있어서, 상기 공정은 상기 기판(302) 위에 나이트라이드층(230)을 제공하는 단계를 더 포함하며, 상기 나이트라이드층(230)은 1,000 내지 5,000Å의 두께를 갖고, 상기 트렌치 충진 물질(108) 및 나이트라이드층(230)은 평탄화되는 것을 특징으로 하는 집적 회로(100).
  13. 제 9 항에 있어서, 상기 공정은 제 1, 2 전도성 윙들(118, 120)을 형성하기 위하여 상기 제 1 전도성층(116)을 패터닝하는 단계와, 그리고 상기 제 1, 2 전도성 윙들(118, 120)을 전기적으로 절연시키기 위하여 전도성 물질(122)을 제공하는 단계를 더 포함하는 것을 특징으로 하는 집적 회로(100).
  14. 제 9 항에 있어서, 상기 공정은 상기 트렌치 충진 물질(108) 위에 절연 물질(342)을 제공하는 단계와, 상기 트렌치(106) 위에 제 2 트렌치 충진 물질(346)을 제조하기 위하여 상기 절연 물질(342)을 패터닝하는 단계를 더 포함하며, 상기 제 1 전도성층(116)은 상기 제 1 트렌치 충진 물질(346)의 적어도 일부 위로 연장되는 것을 특징으로 하는 집적 회로(100).
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