KR100373472B1 - 불휘발성 반도체 기억 장치와 그 제조 방법 - Google Patents
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Abstract
부유 게이트를 에칭할 때 에칭의 제어가 곤란하였다.
각 메모리 셀 MC에 있어서, 반도체 기판(11)의 표면에는 게이트 산화막(12)이 형성되고, 이 게이트 산화막(12) 상에는 부유 게이트 FG를 구성하는 제1 부유 게이트(13a)가 형성된다. 이 제1 부유 게이트(13a) 상에는 절연막(14)이 형성되고, 이 절연막(14) 상에는 제2 부유 게이트(13b)가 형성된다. 절연막(14)은 제2 부유 게이트(13b)를 구성하는 폴리실리콘을 에칭할 때의 스토퍼로서 작용한다.
Description
본 발명은 예컨대 플래시 EEPROM과 같은 2층 게이트 구조를 갖는 불휘발성 반도체 기억 장치와 그 제조 방법에 관한 것이다.
요즘, 전기적으로 재기록 가능한 불휘발성 반도체 기억 장치 중 하나로서 NAND 셀형 EEPROM이 제안되고 있다. 이 NAND 셀형 EEPROM은, 복수의 메모리셀의 소스, 드레인을 인접하는 것끼리 공유하도록 직렬 접속되고, 이것이 1단위로서 비트선에 접속된다. 각 메모리셀은, 전하 축적층으로서의 부유 게이트와, 제어 게이트가 적층된 2층 게이트 구조로 되어 있다.
그런데, 이 종류의 불휘발성 반도체 기억 장치에 있어서, 소자 분리 영역으로서 LOCOS(Local Oxidation of Silicon) 대신에 STI(Shallow Trench Isolation)가 채용되고 있다. 이 STI를 이용한 불휘발성 반도체 기억 장치를 제조할 경우, 트렌치를 형성하기 전에 부유 게이트를 형성하는 게이트 우선 작성 프로세스가 사용된다.
도 7, 도 8은 게이트 우선 작성 프로세스를 사용한 종래의 불휘발성 반도체 기억 장치를 도시하고 있다.
도 7, 도 8에 있어서, 반도체 기판(101)의 표면에는 게이트 산화막(102), 예컨대 폴리실리콘으로 이루어진 복수의 부유 게이트(103)가 형성된다. 각 부유 게이트(103)의 상호간에 위치하는 반도체 기판(101) 내에는, 예컨대 실리콘 산화막으로 이루어지고 STI 영역을 구성하는 매립 절연막(104)이 형성되어 있다. 상기 각 부유 게이트(103)의 표면에는 복합 절연막으로서 예컨대 ONO막(105)이 형성되고, 이들 ONO막(105) 상에는 예컨대 폴리실리콘으로 이루어진 제어 게이트(106)가 형성되어 있다. 이들 제어 게이트(106) 상에는 예컨대 실리콘 질화막으로 이루어진 마스크재(107)가 형성되어 있다. 이 마스크재(107)는 제어 게이트(106)나 부유 게이트(103)를 에칭할 때의 마스크로서 사용된다.
그런데, 상기 부유 게이트(103)는 제1 부유 게이트(103a)와, 이 제1 부유 게이트(103a) 상에 형성된 제2 부유 게이트(103b)에 의해 구성되어 있고, 상기 매립 절연막(104)은 제1 부유 게이트(103a)를 형성한 후, 제2 부유 게이트(103b)를 형성하기 전에 형성된다.
즉, 반도체 기판(101)의 표면에는, 게이트 산화막(102), 예컨대 폴리실리콘으로 이루어진 제1 부유 게이트(103a), 예컨대 실리콘 질화막으로 이루어진 마스크재(도시 생략)가 차례로 형성된다. 이 마스크재가 패터닝되고, 이 패터닝된 마스크재를 마스크로 하여 상기 제1 부유 게이트(103a), 게이트 산화막(102), 반도체 기판(101)이 건식 에칭 예컨대 반응성 이온 에칭(RIE)에 의해 에칭되고, 복수의 트렌치(108)가 형성된다.
다음에, 전면에 예컨대 화학 기상 성장(CVD)법에 의해 예컨대 실리콘 산화막이 퇴적되고 트렌치(108)가 매립된다. 이후, 상기 마스크재를 스토퍼로 하여, 화학적 기계 연마(CMP)에 의해 상기 실리콘 산화막이 평탄화되고, 매립 절연막(104)이 형성된다. 이어서, 제1 부유 게이트(103a) 상에 제2 부유 게이트(103b)가 형성된다.
이와 같이, 게이트 우선 작성 프로세스를 이용한 경우, 부유 게이트(103)가 제1 부유 게이트(103a), 제2 부유 게이트(103b)에 의해 구성되기 때문에, 부유 게이트(103)의 막두께가 두꺼워진다. 이 때문에, 도 8에 도시한 바와 같이, 상기 마스크재(107), 제어 게이트(106)를 마스크로 하여 부유 게이트(103)를 게이트 산화막(102)까지 에칭할 때 애스팩트비(aspect ratio)가 커진다. 따라서, 부유 게이트(103)로서의 폴리실리콘과 게이트 산화막과의 선택비를 최적으로 설정하는 것이 어렵다. 예컨대, 선택비를 높게 설정한 경우, 폴리실리콘이 에칭되기 어려워져서 폴리실리콘이 잔존할 가능성이 있다. 또한 반대로, 선택비를 낮게 한 경우, 게이트 산화막(102)에서 에칭이 멈추지 않아서, 반도체 기판(101)이 에칭되는 문제가 발생한다.
본 발명은, 상기 과제를 해결하기 위해 이루어진 것으로, 그 목적으로 하는 바는, 부유 게이트를 에칭할 때, 에칭의 제어가 용이한 불휘발성 반도체 기억 장치와 그 제조 방법을 제공하는 데 있다.
도 1은 본 발명의 실시예를 나타내는 사시도.
도 2a, 2b, 2c는 도 1의 제조 공정을 차례로 나타내는 단면도.
도 3a, 3b, 3c는 도 2c에 이어지는 제조 공정을 차례로 나타내는 단면도.
도 4는 도 3c에 이어지는 제조 공정을 나타내는 사시도.
도 5는 도 4에 이어지는 제조 공정을 나타내는 사시도.
도 6은 도 5에 이어지는 제조 공정을 나타내는 사시도.
도 7은 종래의 불휘발성 반도체 기억 장치를 도시하는 단면도.
도 8은 도 7에 이어지는 제조 공정을 나타내는 사시도.
<도면의 주요 부분에 대한 부호의 설명>
11 : 반도체 기판
12 : 게이트 산화막
13a : 제1 부유 게이트
13b : 제2 부유 게이트
14 : 절연막
15 : ONO막
16 : 제어 게이트
17 : 마스크재
24 : 매립 절연막(STI 영역)
본 발명은 상기 과제를 해결하기 위해, 부유 게이트와 제어 게이트를 절연시켜 적층한 2층 게이트 구조의 메모리셀을 갖는 불휘발성 반도체 기억 장치로서, 상기 부유 게이트 내에 절연막을 갖고 있다.
상기 절연막은 실리콘 산화막, 실리콘 질화막 중 하나이다.
상기 절연막은 약 50Å 이하에서 약 10Å 이상이다.
본 발명의 제조 방법은, 반도체 기판에 게이트 절연막을 통해 제1 폴리실리콘막을 형성하는 공정과, 상기 제1 폴리실리콘막 상에 제1 절연막을 형성하는 공정과, 상기 제1 절연막 상에 제2 폴리실리콘막을 형성하는 공정과, 상기 제2 폴리실리콘막 상에 제2 절연막을 형성하는 공정과, 상기 제2 절연막 상에 제3 폴리실리콘막을 형성하는 공정과, 상기 제3 폴리실리콘막 상에 마스크재를 형성하는 공정과, 상기 마스크재를 마스크로 하여 상기 제3 폴리실리콘막을 에칭하고, 제어 게이트를 형성하는 제1 에칭 공정과, 상기 마스크재를 마스크로 하여 상기 제2 폴리실리콘막을 상기 제1 절연막까지 에칭하고, 제2 부유 게이트를 형성하는 제2 에칭 공정과, 상기 마스크재를 마스크로 하여 상기 제1 폴리실리콘막을 상기 게이트 절연막까지 에칭하고, 제1 부유 게이트를 형성하는 제3 에칭 공정을 구비하고 있다.
상기 제1 절연막은 상기 제1 폴리실리콘막의 산화, 절연물의 퇴적 중 하나에 의해 형성된다.
상기 제2 에칭 공정은 상기 제1 절연막에 대하여 높은 선택 조건을 갖고 있다.
실시예
이하, 본 발명의 실시예에 대해서 도면을 참조하여 설명한다.
도 1은 본 발명의 불휘발성 반도체 기억 장치를 도시하는 것이고, 본 발명을게이트 우선 작성 방식의 NAND형의 플래시 EEPROM에 적용한 경우를 도시하고 있다. 도 1에 있어서, 하나의 NAND 셀은 복수개의 메모리셀 MC가 직렬 접속되어 구성된다. 각 NAND 셀은 예컨대 p형의 반도체 기판(11) 내에 형성된 매립 절연막(24)으로 이루어진 STI 영역에 의해 분리되어 있다.
각 메모리셀 MC에 있어서, 상기 반도체 기판(11)의 표면에는 게이트 산화막(12)이 형성되어 있다. 이 게이트 산화막(12) 상에는 부유 게이트 FG를 구성하는 예컨대 폴리실리콘으로 이루어진 제1 부유 게이트(13a)가 형성되어 있다. 이 제1 부유 게이트(13a) 상에는 본 발명의 특징으로서의 절연막(14)이 형성되어 있다. 이 절연막(14)은 예컨대 실리콘 산화막에 의해 구성되어 있다. 이 절연막(14) 상에는 부유 게이트 FG를 구성하는 예컨대 폴리실리콘으로 이루어진 제2 부유 게이트(13b)가 형성되어 있다. 이 제2 부유 게이트(13b) 상에는 복합 절연막으로서 예컨대 ONO막(15)이 형성되고, 이 ONO막(15) 상에는 예컨대 폴리실리콘으로 이루어진 제어 게이트(16)가 형성되어 있다. 이 제어 게이트(16) 상에는 예컨대 실리콘 질화막으로 이루어진 마스크재(17)가 형성되어 있다. 이들 마스크재(17), 제어 게이트(16), 제1, 제2 부유 게이트(13a, 13b)는 실리콘 질화막(18)에 의해 덮여지고, 게이트 구조 GS가 형성된다.
각 게이트 구조 GS의 상호간에 위치하는 상기 반도체 기판(11) 내에는 소스 드레인 영역으로서의 n형 확산층(19)이 형성되어 있다. 이들 확산층(19) 및 게이트 구조 GS에 의해 하나의 메모리셀 MC가 형성된다. 이들 메모리셀 MC는 인접하는 것끼리 상기 확산층(19)을 공유하여 직렬 접속된다. 이들 메모리셀 MC는 예컨대BPSG로 이루어진 층간절연막(20)에 의해 덮여지고, 이 층간절연막(20)에는 예컨대 텅스텐으로 이루어진 배선(21)이 형성되어 있다.
도 2 내지 도 6은 도 1에 도시한 불휘발성 반도체 기억 장치의 제조 공정을 도시하고, 도 1과 동일 부분에는 동일 부호를 붙인다.
우선, 도 2a에 도시한 바와 같이, 반도체 기판(11)의 표면에는, 게이트 산화막(12), 예컨대 폴리실리콘으로 이루어진 제1 부유 게이트(13a), 예컨대 실리콘 질화막으로 이루어진 마스크재(22)가 차례로 형성된다. 이후, 상기 마스크재(22)가 패터닝되고, 이 패터닝된 마스크재(22)를 마스크로 하여 상기 제1 부유 게이트(13a), 게이트 산화막(12), 반도체 기판(11)이 에칭되고, 복수의 트렌치(23)가 형성된다.
다음에, 도 2b에 도시한 바와 같이, 전면에 예컨대 화학 기상 성장(CVD)법에 의해 예컨대 실리콘 산화막으로 이루어진 매립 절연막(24)이 퇴적되고, 상기 트렌치(23)가 매립된다. 이 매립 절연막(24)으로서는 예컨대 TEOS(Tetra Ethyl Ortho-Silicate)막, HDP(High Density Plasma deposition)막 등을 이용하는 것이 가능하다. 이후, 상기 마스크재(22)를 스토퍼로 하여 화학적 기계 연마(CMP)에 의해 상기 실리콘 산화막(24)이 평탄화된다.
다음에, 도 2c에 도시한 바와 같이, 건식 에칭 또는 습식 에칭에 의해, 트렌치(23) 내의 실리콘 산화막(24)의 표면이 마스크재(22)의 표면보다 약간 낮아지도록 에칭된다. 이것에 의해, 제1 부유 게이트(13a)와 매립 절연막(24)의 표면과의 단차가 감소된다. 이후, 상기 마스크재(22)가 제거된다.
다음에, 도 3a에 도시한 바와 같이, 제1 부유 게이트(13a)의 표면에 절연막(14)이 형성된다. 이 절연막(14)은 산화 분위기 예컨대 산소가 충전된 챔버 내에 기판(11)을 노출시킴으로써 형성된 산화막이다. 또는 예컨대 LPCVD(저압 기상 성장) 장치를 이용하여, 제1 부유 게이트(13a) 상에 실리콘 산화막이나 실리콘 질화막으로 퇴적함으로써 절연막(14)을 형성할 수 도 있다.
이 절연막(14)의 막두께는, 후술하는 제2 부유 게이트의 에칭 가공에서의 스토퍼로서의 기능을 얻기 위해서는 어느 정도의 두께가 필요하다. 그러나, 부유 게이트의 커플링비의 저하를 억제하기 위해서는 극히 얇을수록 바람직하다. 따라서, 이 절연막(14)의 막두께는 예컨대 약 50Å 이하에서 약 10Å 이상이고, 최적값은 예컨대 25∼35Å이다. 이 막두께는 실리콘 산화막 또는 실리콘 질화막이어도 거의 동일하다.
다음에, 도 3b에 도시한 바와 같이, 상기 절연막(14)의 표면 전면 상에, 예컨대 폴리실리콘으로 이루어진 제2 부유 게이트(13b)가 형성된다.
이후, 도 3c에 도시한 바와 같이, 건식 에칭에 의해 제2 부유 게이트(13b)가 패터닝되고, 상기 매립 절연막(24)의 상면에 슬릿(26)이 형성된다. 이어서, 제2 부유 게이트(13b)를 포함하는 전면에 복합 절연막으로서, 예컨대 ONO막(15) 및 예컨대 폴리실리콘으로 이루어진 제어 게이트 CG(16), 예컨대 실리콘 질화막으로 이루어진 마스크재(17)가 차례로 형성된다.
다음에, 도 4에 도시한 바와 같이, 예컨대 건식 에칭에 의해 마스크재(17)가 패터닝되고, 이 패터닝된 마스크재(17)를 이용하여 제어 게이트(16)를 구성하는 폴리실리콘 및 ONO막(15)이 예컨대 RIE에 의해 에칭된다.
다음에, 도 5에 도시한 바와 같이, 절연막(14)과의 선택비가 높은 조건에서, 제2 부유 게이트(13b)를 구성하는 폴리실리콘이 예컨대 RIE에 의해 에칭된다. 이 때문에, 제2 부유 게이트(13b)의 상호간에 폴리실리콘이 잔존하는 것을 방지할 수 있다. 이후, 건식 에칭 또는 습식 에칭에 의해 절연막(14)이 제거된다.
다음에, 도 6에 도시한 바와 같이, 게이트 산화막(12)과의 선택비가 높은 조건에서, 제1 부유 게이트(13a)를 구성하는 폴리실리콘이 예컨대 RIE에 의해 에칭된다. 이 때문에, 제2 부유 게이트(13a)의 상호간에 폴리실리콘이 잔존하는 것을 방지할 수 있는 동시에, 에칭 처리를 게이트 산화막(12)에서 정지할 수 있기 때문에, 기판(11)의 에칭을 방지할 수 있다.
이후, 도 1에 도시한 바와 같이, 상기 마스크재(17), 제어 게이트(16), 제1, 제2 부유 게이트(13a, 13b)가 실리콘 질화막(18)에 의해 덮여서 게이트 구조 GS가 형성된다. 또한, 각 게이트 구조 GS의 상호간에 위치하는 상기 반도체 기판(11)내에, 소스, 드레인 영역으로서의 n형 확산층(19)이 형성되고, 이들 확산층(19) 및 게이트 구조 GS에 의해 하나의 메모리셀 MC가 형성된다. 이들 메모리셀 MC는 예컨대 BPSG로 이루어진 층간 절연막(20)에 의해 덮여지고, 이 층간절연막(20)에는 예컨대 텅스텐으로 이루어진 배선(21)이나 도시하지 않은 콘택트홀이 형성되어, NAND형 플래시 EEPROM이 형성된다.
상기 실시예에 의하면, 제1 부유 게이트(13a) 상에 절연막(14)을 형성하고, 이 절연막(14) 상에 제2 부유 게이트(13b)를 형성하고, 제2, 제1 부유 게이트(13b, 13a)를 2회로 나눠서 에칭한다. 이 때문에, 각 에칭 처리에 있어서의 애스팩트비를 종래에 비해 작게 할 수 있으며, 에칭의 제어 즉 에칭 조건의 설정이 용이해진다. 따라서, 제2 부유 게이트(13b)를 구성하는 폴리실리콘을 에칭할 때, 절연막(14)과의 선택비가 높은 조건에서 에칭할 수 있기 때문에, 제2 부유 게이트(13b)의 상호간에 폴리실리콘이 잔존하는 것을 방지할 수 있다. 또한, 제1 부유 게이트(13a)를 구성하는 폴리실리콘을 에칭할 때, 게이트 산화막(12)과의 선택비가 높은 조건에서 에칭할 수 있다. 이 때문에, 제1 부유 게이트(13a)의 상호간에 폴리실리콘이 잔존하는 것을 방지할 수 있는 동시에, 에칭 처리를 게이트 산화막(12)에서 정지할 수 있기 때문에, 기판(11)의 에칭을 방지할 수 있다.
전술한 바와 같이, 제1, 제2 부유 게이트(13a, 13b)의 상호간에 절연막(14)을 설치함으로써 커플링비의 저하가 문제된다. 부유 게이트 FG에 걸리는 전압 Vfg는 다음식으로 나타낸다.
Vfg = (Cono/(Cono + Cox) + Cox × Cono/Cf)Vcg
Cono : ONO막(15)의 용량
Cox : 게이트 산화막(12)의 용량
Cf : 절연막(14)의 용량
Vcg : 제어 게이트(16)에 인가되는 전압
상기 식으로부터 명백한 바와 같이, 절연막(14)의 용량 Cf를 크게 하면 절연막(14)의 영향을 작게 할 수 있다. 이 때문에, 절연막(14)의 막두께를 얇게 하거나 유전율을 크게 함으로써, 커플링비의 저하를 억제할 수 있다. 이 절연막의 막두께는 상기와 같다.
또한, 본 발명은, 상기 실시예에 한정되는 것이 아니라, 본 발명의 요지를 벗어나지 않는 범위 내에서 다양하게 실시가능하다.
이상, 상술한 바와 같이, 본 발명에 의하면, 부유 게이트를 에칭할 때, 에칭의 제어가 용이한 불휘발성 반도체 기억 장치와 그 제조 방법을 제공할 수 있다.
Claims (8)
- 불휘발성 반도체 기억 장치에 있어서,반도체 기판,상기 반도체 기판 상의 게이트 절연막,상기 반도체 기판에 형성된 트렌치,상기 게이트 절연막의 표면보다 높은 표면을 갖는, 상기 트렌치 내의 매립 절연막,상기 게이트 절연막 상의 제1 부유 게이트,상기 매립 절연막의 표면보다 낮은 표면을 갖는, 상기 제1 부유 게이트 상의 제1 절연막,상기 제1 절연막 상의 제2 부유 게이트,상기 제2 부유 게이트 상의 제2 절연막, 및상기 제2 절연막 상의 제어 게이트를 포함하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
- 제1항에 있어서, 상기 제1 절연막은 실리콘 산화막과 실리콘 질화막 중 하나로 구성되는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
- 제2항에 있어서, 상기 제1 절연막은 약 10Å 이상 약 50Å 이하의 범위인 것을 특징으로 하는 불휘발성 반도체 기억 장치.
- 반도체 기판에 게이트 절연막을 통해 제1 폴리실리콘막을 형성하는 공정과;상기 제1 폴리실리콘막 상에 제1 절연막을 형성하는 공정과;상기 제1 절연막 상에 제2 폴리실리콘막을 형성하는 공정과;상기 제2 폴리실리콘막 상에 제2 절연막을 형성하는 공정과;상기 제2 절연막 상에 제3 폴리실리콘막을 형성하는 공정과;상기 제3 폴리실리콘막 상에 마스크재를 형성하는 공정과;상기 마스크재를 마스크로 하여 상기 제3 폴리실리콘막을 에칭하여, 제어 게이트를 형성하는 제1 에칭 공정과;상기 마스크재를 마스크로 하여 상기 제2 폴리실리콘막을 상기 제1 절연막까지 에칭하여, 제2 부유 게이트를 형성하는 제2 에칭 공정과;상기 마스크재를 마스크로 하여 상기 제1 폴리실리콘막을 상기 게이트 절연막까지 에칭하여, 제1 부유 게이트를 형성하는 제3 에칭 공정을 포함하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
- 제4항에 있어서, 상기 제1 절연막은 상기 제1 폴리실리콘막의 산화 혹은 절연물의 퇴적 중의 하나에 의해 형성되는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
- 제4항에 있어서, 상기 제2 에칭 공정은 상기 제1 절연막에 대하여 높은 선택 조건을 갖는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
- 불휘발성 반도체 기억 장치에 있어서,반도체 기판,상기 반도체 기판 상의 게이트 절연막,상기 반도체 기판의 트렌치에 형성된 소자 절연막,상기 소자 절연막의 측면부와 접촉하고 있는 측면부를 갖는, 상기 게이트 절연막 상의 제1 도전막,상기 소자 절연막의 상기 측면부와 접촉하고 있는 측면부를 갖는, 상기 제1 도전막 상의 제1 절연막,상기 제1 도전막과 함께 부유 게이트를 구성하는, 상기 제1 절연막 상의 제2 도전막,상기 제2 도전막 상에 형성된 제2 절연막,상기 제2 절연막 상에 형성되며 제어 게이트를 구성하는 제3 도전막, 및상기 부유 게이트의 양 측에 위치한 영역에서 상기 반도체 기판에 형성된 소스/드레인 영역을 포함하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
- 불휘발성 반도체 기억 장치에 있어서,반도체 기판,상기 반도체 기판과의 사이에 게이트 절연막을 개재하여 상기 반도체 기판 상방에 형성된 복수의 제1 도전막,상기 반도체 기판 내에서, 상기 인접한 제1 도전막들 사이에 형성된 트렌치,상기 제1 도전막 각각의 측면부와 접촉하는 측면부를 갖는, 상기 트렌치 상에 제공되는 소자 절연을 위한 제1 절연막,상기 제1 절연막의 상기 측면부와 접촉하는 측면부를 갖는, 각각의 상기 제1 도전막 상의 제2 절연막,상기 제1 도전막과 함께 부유 게이트를 구성하는, 상기 제2 절연막 상의 제2 도전막,상기 제2 도전막 상의 제3 절연막,상기 제3 절연막 상에서 제어 게이트를 구성하는 제3 도전막, 및상기 부유 게이트의 양 측에 위치한 영역에서 상기 반도체 기판에 형성된 소스/드레인 영역을 포함하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
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