JP2003508916A - 高ゲート結合キャパシタンスを有する不揮発性メモリ - Google Patents
高ゲート結合キャパシタンスを有する不揮発性メモリInfo
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Abstract
Description
する。この発明はさらに、ゲート結合キャパシタンスのために最適化された導電
層を有する集積回路に関する。
、EEPROM等)の製作に適用されるが、他の集積回路に適用されてもよい。
不揮発性メモリ集積回路は、ハンドヘルド電話、ラジオ、およびデジタルカメラ
を含む広い範囲の商用および軍事用の電子装置で用いられている。これらの電子
装置の市場には、より低い電圧、より低い電力消費、およびより小さなチップサ
イズに対する需要が引き続き存在している。また、より高い機能性に対する需要
によってデザインルールがますます低くなりつつあり、今日の0.35−0.2
5ミクロン技術から0.18ミクロン、0.15ミクロン、さらにそれより低く
なりつつある。
る。図1は、基板11上の単一のフラッシュメモリセル10のビット線方向に沿
った断面図を示す。セル10は第1のトランジスタ12と第2のトランジスタ1
4とを含む。トランジスタ12と14との各々は、トンネル酸化物層16、第1
のポリシリコン層18、20、インターポリ誘電体層22、24、第2のポリシ
リコン層26、28、シリサイド層30、32、および側壁スペーサ34、36
を含む。
示される。ワード線方向に沿った断面図で図2から図7において基板11が示さ
れる。基板11は、金属酸化物半導体電界効果トランジスタ(MOSFET)、
メモリセル等の素子(図示せず)または他の素子の間に浅いトレンチアイソレー
ション構造(STI)40を含む。STI40は酸化物充填材料42を含む。基
板11上にトンネル酸化物層16を設ける。第1のポリシリコン層20内に第1
のポリシリコンウィング46と第2のポリシリコンウィング48とをパターニン
グする。ポリシリコンウィング46、48およびSTI40上にインターポリ誘
電体層24を設ける。インターポリ誘電体層24上に第2のポリシリコン層28
とシリサイド層32とを設ける。
層52を成長または堆積させることによって、STI40を形成する。STIマ
スキングおよびエッチングステップがSTI窪み54を形成する。図4を参照す
ると、STIライナー酸化物56を設けて窪み54のライナーとし、それに続い
てPECVD(プラズマ増速化学蒸着)酸化物充填材料58を用いてトレンチを
充填する。図5で示されるように、PECVD酸化物充填材料58に平坦化ステ
ップおよびトレンチCMP(化学的機械的研磨)ステップを適用し、窒化物層5
2の上と、窒化物層52の側面60、62に部分的に沿った部分との酸化物を除
去する。
酸化によってパッド酸化物層50を除去する。その後、基板11上にトンネル酸
化物層62を成長させる。図7を参照して、第1のポリシリコン層20を適用す
る。層20をパターニングし(つまり、マスクしてエッチングし)、ウィング4
6、48を形成する。図2を再び参照すると、ウィング46、48上にインター
ポリ誘電体層24(たとえば、酸化物 窒化物 酸化物)を成長させる。次に第
2のポリシリコン層28を堆積させ、それに続いてシリサイド層32を堆積させ
る。
(図1)にデータ要素を記憶させる。データ要素へのアクセスは、コントロール
ゲートまたはワード線とも呼ばれる第2のポリシリコン層26、28を介して得
られる。データ要素の電圧は典型的には3.3ボルトのオーダであるが、このデ
ータ要素にアクセスするためにコントロールゲートに与えられなければならない
電圧は9ボルトのオーダである。したがって、フラッシュメモリIC上にチャー
ジポンプ(図示せず)を置くことによって、チップ電圧を3.3ボルトから9ボ
ルトの目標電圧へと上げる。
、さらにはICの信頼性を損なう。デザインルールが小さくなり続けているため
、チャージポンプのサイズがチップ設計での障害となる。しかし、目標電圧を減
少させることによって、チャージポンプのサイズを小さくすることができる。目
標電圧は、メモリセルのゲート結合比(α)を増大させることによって減少する
。ゲート結合比(α)は以下のように定められる。 α=Cono/(Cono+Ctox) 式中、Conoは第1のポリシリコン層18、20と第2のポリシリコン層26、
28との間のキャパシタンスであり、Ctoxは基板11と第1のポリシリコン層
26、28との間のキャパシタンスである。
電圧を減少させ、ICの電力消費を減少させ、チャージポンプのサイズも減少さ
せ、さらに信頼性を改善するようなICと、ICを製作するための方法とである
。
を有する集積回路に関するこの発明によって処理される。集積回路は表面を有す
る基板を含み、基板は表面下に延びるトレンチを有する。トレンチ内にトレンチ
充填材料が配置され、一部が表面上に延びる。トレンチ充填材料に第1の導電層
が隣接し、一部は絶縁材料の部分上に延びる。第1の導電層に絶縁層が隣接し、
絶縁層に第2の導電層が隣接する。
集積回路が開示される。集積回路を製作するための方法は、 基板内にトレンチを形成するステップを含み、トレンチは基板の表面下に延び
、前記方法はさらに、 トレンチ充填材料が基板の表面上に延びるようにトレンチ充填材料をトレンチ
内に設けるステップと、 トレンチ充填材料の少なくとも一部分上に第1の導電層を設けるステップとを
含む。
、この発明がより完全に理解されるだろう。
ポンプのサイズを小さくするために、ゲート結合比を増大させることが必要とさ
れる。この発明は、(「ポリ1」と「ポリ2」としてもそれぞれ称される)第1
のポリシリコン層と第2のポリシリコン層との間のインターポリ誘電体層にわた
るキャパシタンスを増大させることによって、ゲート結合比の増大を達成する。
図示されるように、この増大は、ポリ1およびポリ2が接触する表面積を増大さ
せポリ1とポリ2とインターポリ誘電体層とが形成するキャパシタの表面積を増
大させることによって、得られる。
を有する集積回路(IC)の部分100が、ワード線方向に沿った断面図で示さ
れる。ICはフラッシュメモリ装置であるが、かわりに別の不揮発性メモリ(た
とえば、EPROM、EEPROM等)または他の集積回路であってもよい。半
導体基板102(たとえば、シリコン、ゲルマニウム、ヒ化ガリウム等)が窪み
またはトレンチ106内に規定されるアイソレーション構造104を含む。この
実施例では、アイソレーション構造104はトレンチ充填材料108を含む浅い
トレンチアイソレーション構造である。トレンチ充填材料108はPECVD酸
化物等の絶縁材料である。トレンチ充填材料108は窪み106の底部から基板
102の上面110へと延び、上面110上で延びる部分109を含む。窪み1
06は、上面110の下から約1000から7000オングストローム(Å)の
底面105を有し、それは好ましくは上面110の下から約4000Åである。
ネル酸化物層等の第1の絶縁層111を設ける。第1の絶縁層111とトレンチ
充填材料108とに隣接して、ドープトポリシリコン等の第1の導電層116を
設ける。第1の導電層116をマスクしてエッチングし、第1の導電ウィングま
たは部分118と第2の導電ウィングまたは部分120とを形成する。第1の導
電層116はまた導電部分118と120との間にバイア140を規定する。第
1の導電部分118と第2の導電部分120とはトレンチ充填材料の部分109
上に少なくとも部分的に延び、先行技術に比べて、導電層116が後続の層に対
して露出する表面積が増える。この表面積の増大の結果としてキャパシタンスが
増大し、上述のようにゲート結合比を上げる。この例示的な実施例では、トレン
チ充填材料108の上面134は基板102の上面110の上から少なくとも1
00Åである。上面134は基板102の上面110の上から5000Åもの高
さであってもよく、おそらくは基板102の上面110の上から約1000から
2000Åであろう。
えば、酸化物 窒化物 酸化物)等の第2の絶縁層122を設ける。絶縁層12
2は導電部分118と120との間に導電バリアを形成する。第2の絶縁層12
2上にドープトポリシリコン等の第2の導電層124を設ける。したがって、絶
縁層122はまた層116と124とを互いから絶縁する。第2の導電層124
上にシリサイド層126を設ける。
。図9では、酸化物材料(たとえば、SiO2等のパッド酸化物材料)を含む絶
縁層128を基板102上に設けることによって、アイソレーション構造104
を形成する。層128は、従来の熱プロセスで成長させられるか、化学蒸着(C
VD)または物理蒸着(PVD)プロセスによって適用される。その後、バリア
層130、好ましくはシリコン窒化物層、たとえばSi3N4が、約500から5
000Å、好ましくは約1000から2000Åの厚みでもって絶縁層128上
に適用される。標準フォトリソグラフィプロセスを用いて、層128、130に
おいて所望の場所でアパチャ129を形成する。次にドライまたはプラズマエッ
チング等の従来のトレンチエッチングプロセスを利用し、基板102内で窪み1
06をエッチングする。ライナー酸化ステップが窪み106の壁に沿って絶縁ラ
イナー(図示せず)を形成する。
08で窪み106を満たす。トレンチ充填材料108は、従来のトレンチ充填材
料58(図4)のそれよりも少ない厚みでもって堆積される。具体的には、上面
110から底面105のトレンチの深さが約4000Åであると仮定して、トレ
ンチ充填材料108は約7000Åよりも少ない厚みでもって堆積される。
、フォトレジスト層)を適用する。マスク層131は好ましくは、開口部133
の横幅がバリア層130の横幅よりもいくらか広く、後続のエッチングがバリア
層130を完全に除去することを確実にするように、適用される。
、およびトレンチ充填材料108の部分135を除去する。この実施例では、基
板102の上面110が露出するまでトレンチ充填材料108をエッチングする
。トレンチ充填材料108の部分109が上面110上を超えて延びていること
がわかる。先行技術(図6)では窒化物層52のみが選択性エッチングによって
エッチングオフされることに注目されたい。
8を丸くする。犠牲酸化では、薄い酸化物層を成長させてストリップオフし、ト
レンチの角を丸くする。この丸み付けにより、トランジスタのI−V特性曲線に
おける「ダブルハンプ効果」が防止される。この犠牲酸化の間、トレンチ充填材
料108のレベルは、図11に関連するエッチングからさらに下げられてもよい
し、下げられなくてもよい。
か、または他の方法で公知の蒸着プロセス(たとえば、化学蒸着、物理蒸着)を
用いて基板120上に設けられる。この実施例では、第1の絶縁層111はトン
ネル酸化物層(SiO2)である。次に、第1の絶縁層111とトレンチ充填材
料108との上に第1の導電層116(「ポリ1」)を堆積させる。ポリ1層1
16はトレンチ充填材料108の部分109上に延びることに注目されたい。
パターニングし)、第1の導電部分またはウィング118と第2の導電部分また
はウィング120との間にバイア140を形成する。次に第1の導電層116に
隣接して第2の絶縁層112(たとえば、ONO)を設け、または成長させる。
第2の絶縁層122は第1の導電部分118と第2の導電部分120とを電気的
に絶縁する。次に、第2の導電層124(たとえば、ポリシリコン)を堆積し、
それに続いてシリサイド層126を堆積させる。
第2の実施例では、第1の実施例の図10で説明されたマスク層131の使用が
省かれる。図14を参照すると、酸化物材料(たとえば、SiO2等のパッド酸
化物材料)を含む絶縁層228を基板202上に設けることによって、アイソレ
ーション構造204を形成する。上の図9で説明されたのと同様に、層128に
層228を設ける。その後、層128のそれよりもいくらか大きな厚みでもって
、絶縁層228上に、バリア層230、好ましくはシリコン窒化物層、たとえば
Si3N4を適用する。たとえば、バリア層230は約1000オングストローム
と5000オングストロームとの間の厚みである。標準フォトリソグラフィプロ
セスを用いて、層228、230において所望の場所でアパチャ229を形成す
る。次にドライまたはプラズマエッチング等の従来のトレンチエッチングプロセ
スを利用して、基板202内で窪み206をエッチングする。ライナー酸化ステ
ップが窪み206の壁に沿って絶縁ライナー(図示せず)を形成する。
08で窪み206を満たす。従来のトレンチ充填材料58(図4)のそれよりも
少ない厚みでもって、窪み206とバリア層230との上にトレンチ充填材料2
08を堆積させる。具体的には、上面210から底面205のトレンチの深さは
約4000Åであると仮定して、トレンチ充填材料208は約7000Åよりも
少ない厚みでもって堆積される。次に、材料208の上面237がバリア層23
0の上面とほぼ面一になるまで、(たとえば、化学的機械的平坦化またはCMP
で)トレンチ充填材料208を平坦化する。したがって、理解されるように、バ
リア層の厚み229によって、トレンチ充填材料208が基板202の上面21
0を超えて延びる程度が規定される。
を除去し、トレンチ充填材料208が残される。トレンチ充填材料208の部分
209は上面210を超えて延びることがわかる。図15ではまた、犠牲酸化と
ストリップオフステップとを行なって角236、238を丸くする。この犠牲酸
化の間、トレンチ充填材料208の高さと幅とを選択的に減じてもよいし、減じ
なくてもよい。
か、または他の方法で公知の蒸着プロセス(たとえば、化学蒸着、物理蒸着)を
用いて基板220上に設けられる。この実施例では、第1の絶縁層211はトン
ネル酸化物層(SiO2)である。次に、第1の絶縁層211とトレンチ充填材
料208との上に第1の導電層216(「ポリ1」)を堆積させる。ポリ1層2
16はトレンチ充填材料208の部分209上で延びることに注目されたい。
ターニングし)、第1の導電部分またはウィング218と第2の導電部分または
ウィング220との間にバイア240を形成する。次に第1の導電層216に隣
接して、第2の絶縁層222(たとえば、ONO)を設け、または成長させる。
第2の絶縁層222は第1の導電部分218と第2の導電部分220とを電気的
に絶縁する。次に、第2の導電層(図示せず)を堆積させ、それに続いて第1の
実施例と同様の様態でシリサイド層(図示せず)を堆積させる。
3の実施例では、トレンチ充填材料は第1の製作ステップで設けられた第1のト
レンチ充填材料と、第2の製作ステップでの第2のトレンチ充填材料とを含む。
図18では、酸化物材料(たとえば、SiO2等のパッド酸化物材料)を含む絶
縁層328を基板302上に設けることによって、アイソレーション構造304
を形成する。層328は従来の熱プロセスで成長させられるか、化学蒸着(CV
D)または物理蒸着(PVD)プロセスによって適用される。その後、約100
0から7000Å、典型的には2000から4000Åの厚みでもって、バリア
層330、好ましくは窒化物層、たとえばSi3N4が絶縁層328上に適用され
る。この厚みは図9で説明された実施例のそれよりもいくらか厚いことに注目さ
れたい。標準フォトリソグラフィプロセスを用いて、層328、330において
所望の場所でアパチャ329を形成する。次にドライまたはプラズマエッチング
等の従来のトレンチエッチングプロセスを利用し、基板302内で窪み306を
エッチングする。ライナー酸化ステップが窪み306の壁に沿って絶縁ライナー
(図示せず)を形成する。
08で窪み306を満たす。従来のトレンチ充填材料58(図4)のそれよりも
少ない厚みでもってトレンチ充填材料308を堆積させる。具体的には、トレン
チ充填材料308は約7000Åよりも少ない厚みでもって堆積される。次に、
材料308の上面337がバリア層330の上面とほぼ面一になるまで、(たと
えば、化学的機械的平坦化またはCMPで)トレンチ充填材料308を平坦化す
る。
およびトレンチ充填材料308の部分335を除去する。この実施例では、基板
302の上面310が露出するまでトレンチ充填材料308をエッチングする。
000Åの厚みでもって、トレンチ充填材料308上に絶縁層342(たとえば
、CVD酸化物)を適用する。次に絶縁層342をパターニングし(つまり、上
の図10に関して説明されたようにマスクしてエッチングし)、トレンチ充填材
料308上に第2のトレンチ充填材料346(図21)を形成する。トレンチ充
填材料346が上面310の上で延びることがわかる。
38を丸くする。この犠牲酸化の間、第2のトレンチ充填材料346のレベルは
、図19に関連するストリッピングからさらに下げられてもよいし、下げられな
くてもよい。第1の絶縁層311が熱によって基板320上に成長させられるか
、または他の方法で公知の蒸着プロセス(たとえば、化学蒸着、物理蒸着)を用
いて基板320上に設けられる。この実施例では、第1の絶縁層311はトンネ
ル酸化物層(SiO2)である。次に、第1の絶縁層311とトレンチ充填材料
308との上に第1導電層316(「ポリ1」)を堆積させる。この実施例では
、第1のポリ1層316はまた第2のトレンチ充填材料346上で延びる。
ターニングし)、第1の導電部分またはウィング318と第2の導電部分または
ウィング320との間にバイア340を形成する。次に第1の導電層316に隣
接して、第2の絶縁層322(たとえば、ONO)を設け、または成長させる。
第2の絶縁層322は、第1の導電部分318と第2の導電部分320とを電気
的に絶縁する。次に、第2の導電層(図示せず)を堆積させ、それに続いて第1
の実施例と同様の様態でシリサイド層(図示せず)を堆積させる。
例は例としてのみ提供されることが理解されるべきである。たとえば、ここで開
示される好ましい実施例で用いる特定の材料と寸法とは例として提供され、これ
らは同様の材料または寸法という代用物を排除することを意味するのではない。
また、開示される実施例はフラッシュEPROMまたは他の不揮発性メモリに対
して特に好適であるが、これらを非メモリ装置で応用してもよい。この発明は特
定の実施例に制限されておらず、添付の請求項の範囲に入る種々の変形にも適用
される。
る。
プを示す図である。
プを示す図である。
プを示す図である。
プを示す図である。
プを示す図である。
る。
作方法のステップを示す図である。
。
。
。
作方法のステップを示す図である。
。
。
。
。
Claims (14)
- 【請求項1】 増大したゲート結合キャパシタンスを有する集積回路(10
0)であって、表面(110)を有する基板(102)を含み、基板(102)
は表面(110)下に延びるトレンチ(106)を有し、 トレンチ(106)内に配置され表面(110)上に延びる部分(109)を
有するトレンチ充填材料(108)と、 基板(102)の上にありトレンチ充填材料(108)に隣接し、かつトレン
チ充填材料(108)の部分(109)上に延びる部分(118)を有する第1
の導電層(116)と、 第1の導電層(116)上の絶縁材料(122)と、 絶縁材料(122)に隣接する第2の導電層(124)とを特徴とし、これに
よって集積回路(100)は改善されたゲート結合比を有する、集積回路。 - 【請求項2】 トレンチ充填材料(108)は第1の酸化物の層(308)
と第2の酸化物の層(342)とを含む、請求項1に記載の集積回路(100)
。 - 【請求項3】 第1の導電材料(116)は絶縁材料(122)によって分
けられる第1のウィング(118)と第2のウィング(120)とを含む、請求
項1に記載の集積回路(100)。 - 【請求項4】 第1の導電材料(116)は、マスキングステップとエッチ
ングステップとを含むパターニングプロセスによって製作されるバイア(140
)を規定する、請求項1に記載の集積回路(100)。 - 【請求項5】 トレンチ充填材料(108)の部分(109)は基板(10
2)の表面(110)上から少なくとも1000オングストロームだけ延びる、
請求項1に記載の集積回路(100)。 - 【請求項6】 基板(102)は、基板(102)の上面(110)がトレ
ンチ(106)に接触するところで角(136、138)を規定し、角(136
、138)は丸みを付けられる、請求項1に記載の集積回路(100)。 - 【請求項7】 第1の導電層(116)、絶縁材料(122)、および第2
の導電層(124)はフラッシュEPROMトランジスタの部分を形成する、請
求項1に記載の集積回路(100)。 - 【請求項8】 第1の導電層(116)と第2の導電層(124)とはポリ
シリコンを含む、請求項1に記載の集積回路(100)。 - 【請求項9】 増大したゲート結合キャパシタンスを有する集積回路(10
0)であって、集積回路(100)は基板(102)内にトレンチ(106)を
形成するステップを含む方法によって製作され、トレンチ(106)は基板(1
02)の表面(110)下に延び、 トレンチ充填材料(108)が基板(102)の表面(110)上に延びるよ
うにトレンチ充填材料(108)をトレンチ(106)内に設けるステップと、 トレンチ充填材料(108)の少なくとも一部分上に第1の導電層(116)
を設けるステップとを特徴とする、方法。 - 【請求項10】 前記方法はさらに、 第1の導電層(116)上に絶縁材料(122)を設けるステップと、 絶縁材料(122)上に第2の導電層(124)を設けるステップとを含む、
請求項9に記載の集積回路(100)。 - 【請求項11】 トレンチ充填材料(108)を設けるステップはさらに、 トレンチ(106)上にトレンチ充填酸化物(108)を設けるステップと、 トレンチ(106)上にフォトレジストマスク(131)を適用させるステッ
プと、 トレンチ充填酸化物(108)をエッチングするステップとを含む、請求項9
に記載の集積回路(100)。 - 【請求項12】 基板(102)上に窒化物層(230)を設けるステップ
をさらに含み、窒化物層(230)は1000から5000オングストロームの
厚みを有し、トレンチ充填材料(108)と窒化物層(230)とが平坦化され
る、請求項9に記載の集積回路(100)。 - 【請求項13】 第1の導電層(116)をパターニングして第1の導電ウ
ィング(118)と第2の導電ウィング(120)とを形成するステップと、 絶縁材料(122)を設けて第1の導電ウィング(118)と第2の導電ウィ
ング(120)とを電気的に絶縁するステップとをさらに含む、請求項9に記載
の集積回路(100)。 - 【請求項14】 トレンチ充填材料(108)上に絶縁材料(342)を設
けるステップと、 絶縁材料(342)をパターニングしてトレンチ(106)上に第2のトレン
チ充填材料(346)を製作するステップとを含み、 第1の導電層(116)は第2のトレンチ充填材料(346)の少なくとも一
部分上で延びる、請求項9に記載の集積回路(100)。
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