JP2001024073A - 不揮発性半導体記憶装置およびその製造方法 - Google Patents
不揮発性半導体記憶装置およびその製造方法Info
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 44
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 12
- 239000000758 substrate Substances 0.000 claims abstract description 32
- 239000011229 interlayer Substances 0.000 claims abstract description 21
- 238000002955 isolation Methods 0.000 claims abstract description 20
- 238000000034 method Methods 0.000 claims abstract description 9
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 19
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 19
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 15
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 8
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 8
- 229910021332 silicide Inorganic materials 0.000 claims description 6
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 6
- 238000005530 etching Methods 0.000 claims description 5
- 239000003870 refractory metal Substances 0.000 claims description 5
- 239000010410 layer Substances 0.000 claims description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 16
- 229910052710 silicon Inorganic materials 0.000 abstract description 16
- 239000010703 silicon Substances 0.000 abstract description 16
- 230000008878 coupling Effects 0.000 abstract description 14
- 238000010168 coupling process Methods 0.000 abstract description 14
- 238000005859 coupling reaction Methods 0.000 abstract description 14
- 239000012535 impurity Substances 0.000 description 8
- 239000004020 conductor Substances 0.000 description 4
- 230000014759 maintenance of location Effects 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 239000000969 carrier Substances 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
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- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【課題】 浮遊ゲートと制御ゲートとの間の容量を増加
させ、書込み特性を向上させた不揮発性半導体記憶装置
およびその製造方法を提供する。 【解決手段】 シリコン基板１に設けたトレンチ２ｂの
底部に分離絶縁膜２を有し、トレンチ２ｂの側壁からシ
リコン基板１の主面に延在して形成されたゲート絶縁膜
３の上に分離絶縁膜２の上で分割された浮遊ゲート４、
層間絶縁膜５および制御ゲート６を有するものであり、
浮遊ゲート４と制御ゲート６との重なり部分をトレンチ
２ｂの内部にまで広げることによりその結合容量を増加
させ、記憶保持性を向上させた。
させ、書込み特性を向上させた不揮発性半導体記憶装置
およびその製造方法を提供する。 【解決手段】 シリコン基板１に設けたトレンチ２ｂの
底部に分離絶縁膜２を有し、トレンチ２ｂの側壁からシ
リコン基板１の主面に延在して形成されたゲート絶縁膜
３の上に分離絶縁膜２の上で分割された浮遊ゲート４、
層間絶縁膜５および制御ゲート６を有するものであり、
浮遊ゲート４と制御ゲート６との重なり部分をトレンチ
２ｂの内部にまで広げることによりその結合容量を増加
させ、記憶保持性を向上させた。
Description
【０００１】
【発明の属する技術分野】本発明は、浮遊ゲートと制御
ゲートとの間の結合容量を増加させ、記憶保持性を向上
させた不揮発性半導体記憶装置およびその製造方法に関
するものである。
ゲートとの間の結合容量を増加させ、記憶保持性を向上
させた不揮発性半導体記憶装置およびその製造方法に関
するものである。
【０００２】
【従来の技術】近年、不揮発性半導体記憶装置の大容量
化が求められ、それにしたがってメモリセルの微細化が
進められている。不揮発性半導体記憶装置は浮遊ゲート
への電子の注入・放出によって書込み・消去が行われる
が、その際に浮遊ゲートと制御ゲート間の結合容量の大
きさが重要になってくる。
化が求められ、それにしたがってメモリセルの微細化が
進められている。不揮発性半導体記憶装置は浮遊ゲート
への電子の注入・放出によって書込み・消去が行われる
が、その際に浮遊ゲートと制御ゲート間の結合容量の大
きさが重要になってくる。
【０００３】図４は従来の不揮発性半導体記憶装置の要
部断面図である。図４において、２１はシリコン基板、
２２は分離絶縁膜、２３は厚さ１０ｎｍ程度のトンネル
酸化膜からなるゲート絶縁膜、２４は不純物がドープさ
れた多結晶シリコン膜からなる浮遊ゲート、２５はＣＶ
Ｄ法で形成された酸化シリコン膜からなる層間絶縁膜、
２６は不純物をドープされた多結晶シリコン膜からなる
制御ゲートである。なお図４においてトランジスタは省
略しているが、ソースとドレインは紙面に対して垂直方
向に配置され、制御ゲート２６は紙面に平行な配線とし
て形成されている。このように、分離絶縁膜２２はその
主面がシリコン基板２１の主面とほぼ同一平面に形成さ
れており、浮遊ゲート２４は分離絶縁膜２２の上で分離
されている。また制御ゲート２６は層間絶縁膜２５を介
して設けられているが、浮遊ゲート２４と制御ゲート２
６との間の結合容量は主として平面的な重なり面積によ
って決まることになる。
部断面図である。図４において、２１はシリコン基板、
２２は分離絶縁膜、２３は厚さ１０ｎｍ程度のトンネル
酸化膜からなるゲート絶縁膜、２４は不純物がドープさ
れた多結晶シリコン膜からなる浮遊ゲート、２５はＣＶ
Ｄ法で形成された酸化シリコン膜からなる層間絶縁膜、
２６は不純物をドープされた多結晶シリコン膜からなる
制御ゲートである。なお図４においてトランジスタは省
略しているが、ソースとドレインは紙面に対して垂直方
向に配置され、制御ゲート２６は紙面に平行な配線とし
て形成されている。このように、分離絶縁膜２２はその
主面がシリコン基板２１の主面とほぼ同一平面に形成さ
れており、浮遊ゲート２４は分離絶縁膜２２の上で分離
されている。また制御ゲート２６は層間絶縁膜２５を介
して設けられているが、浮遊ゲート２４と制御ゲート２
６との間の結合容量は主として平面的な重なり面積によ
って決まることになる。
【０００４】次に従来の不揮発性半導体記憶装置の製造
方法について、図５（ａ）〜（ｃ）の工程断面図を参照
しながら説明する。
方法について、図５（ａ）〜（ｃ）の工程断面図を参照
しながら説明する。
【０００５】まず図５（ａ）に示すように、シリコン基
板２１の上に厚い酸化シリコン膜からなる分離絶縁膜２
２を選択的に形成し、さらにトンネル酸化膜からなるゲ
ート絶縁膜２３を形成する。その上に不純物をドープし
た多結晶シリコン膜等の第１の導電体膜２４ａを形成す
る。次に図５（ｂ）に示すように、全面にホトレジスト
パターン２７を選択的に形成する。この状態でホトレジ
ストパターン２７をマスクにして第１の導電体膜２４ａ
を選択的にエッチングし、分離絶縁膜２２の上で分離さ
れた浮遊ゲート２４を形成する。
板２１の上に厚い酸化シリコン膜からなる分離絶縁膜２
２を選択的に形成し、さらにトンネル酸化膜からなるゲ
ート絶縁膜２３を形成する。その上に不純物をドープし
た多結晶シリコン膜等の第１の導電体膜２４ａを形成す
る。次に図５（ｂ）に示すように、全面にホトレジスト
パターン２７を選択的に形成する。この状態でホトレジ
ストパターン２７をマスクにして第１の導電体膜２４ａ
を選択的にエッチングし、分離絶縁膜２２の上で分離さ
れた浮遊ゲート２４を形成する。
【０００６】次に全面にＣＶＤ法を用いて酸化シリコン
膜からなる層間絶縁膜２５を形成した後、不純物がドー
プされた多結晶シリコン膜を全面に形成する。次に図５
（ｃ）に示すように、多結晶シリコン膜を選択的にエッ
チングして制御ゲート２６を形成する。なお図５（ｃ）
においても、図４と同様にソースおよびドレイン（いず
れも図示せず）は紙面に対して垂直な方向に配置され、
制御ゲート２６は紙面に平行な配線として形成される。
膜からなる層間絶縁膜２５を形成した後、不純物がドー
プされた多結晶シリコン膜を全面に形成する。次に図５
（ｃ）に示すように、多結晶シリコン膜を選択的にエッ
チングして制御ゲート２６を形成する。なお図５（ｃ）
においても、図４と同様にソースおよびドレイン（いず
れも図示せず）は紙面に対して垂直な方向に配置され、
制御ゲート２６は紙面に平行な配線として形成される。
【０００７】
【発明が解決しようとする課題】しかしながら上記の従
来の構成では、浮遊ゲートと制御ゲートとの間の結合容
量が平面的な重なり面積で決まり、セルサイズの微細化
にしたがって必要とする容量の確保が困難になってく
る。一方浮遊ゲートと制御ゲートとの間の層間絶縁膜を
薄くしようとしても、電流リークの問題等があって限界
がある。
来の構成では、浮遊ゲートと制御ゲートとの間の結合容
量が平面的な重なり面積で決まり、セルサイズの微細化
にしたがって必要とする容量の確保が困難になってく
る。一方浮遊ゲートと制御ゲートとの間の層間絶縁膜を
薄くしようとしても、電流リークの問題等があって限界
がある。
【０００８】本発明は上記従来の課題を解決するもの
で、浮遊ゲートと制御ゲートとの間の結合容量を増加さ
せ、書込み特性を向上した不揮発性半導体記憶装置を提
供することを目的とする。
で、浮遊ゲートと制御ゲートとの間の結合容量を増加さ
せ、書込み特性を向上した不揮発性半導体記憶装置を提
供することを目的とする。
【０００９】
【課題を解決するための手段】この目的を達成するため
に本発明の不揮発性半導体記憶装置は、半導体基板に設
けたトレンチの底面に分離絶縁膜を有し、トレンチの側
壁から半導体基板の主面に延在して形成されたゲート絶
縁膜の上に浮遊ゲートを有し、さらに層間絶縁膜および
制御ゲートを有するものであり、浮遊ゲートと制御ゲー
トとの重なり部分をトレンチ内部にまで広げることによ
り結合容量を増加させたものである。
に本発明の不揮発性半導体記憶装置は、半導体基板に設
けたトレンチの底面に分離絶縁膜を有し、トレンチの側
壁から半導体基板の主面に延在して形成されたゲート絶
縁膜の上に浮遊ゲートを有し、さらに層間絶縁膜および
制御ゲートを有するものであり、浮遊ゲートと制御ゲー
トとの重なり部分をトレンチ内部にまで広げることによ
り結合容量を増加させたものである。
【００１０】
【発明の実施の形態】本発明の不揮発性半導体記憶装置
は、半導体基板に形成されたトレンチと、トレンチの底
面に形成された分離絶縁膜と、トレンチの側面から半導
体基板の主面に延在して形成されたゲート絶縁膜と、ゲ
ート絶縁膜の上に形成された浮遊ゲートと、少なくとも
浮遊ゲートを覆って形成された層間絶縁膜と、層間絶縁
膜を介して浮遊ゲートの上に形成された制御ゲートとを
有するものであり、浮遊ゲートと制御ゲートとの重なり
部分がトレンチ内部にまで延長される結果、両ゲート間
の結合容量を増加させることができるものである。
は、半導体基板に形成されたトレンチと、トレンチの底
面に形成された分離絶縁膜と、トレンチの側面から半導
体基板の主面に延在して形成されたゲート絶縁膜と、ゲ
ート絶縁膜の上に形成された浮遊ゲートと、少なくとも
浮遊ゲートを覆って形成された層間絶縁膜と、層間絶縁
膜を介して浮遊ゲートの上に形成された制御ゲートとを
有するものであり、浮遊ゲートと制御ゲートとの重なり
部分がトレンチ内部にまで延長される結果、両ゲート間
の結合容量を増加させることができるものである。
【００１１】上述の装置において、ゲート絶縁膜を酸化
シリコン膜または窒化酸化シリコン膜とすることで、酸
化シリコン膜を用いた場合には記憶保持性に優れ、窒化
酸化シリコン膜を用いた場合にはシリコン基板からのキ
ャリアの注入が容易になり、書込み速度が向上する。
シリコン膜または窒化酸化シリコン膜とすることで、酸
化シリコン膜を用いた場合には記憶保持性に優れ、窒化
酸化シリコン膜を用いた場合にはシリコン基板からのキ
ャリアの注入が容易になり、書込み速度が向上する。
【００１２】さらに上述の装置において、浮遊ゲートを
多結晶シリコン膜または高融点金属シリサイド膜で形成
することで、前者については不純物をドープすることに
より、また後者についてはそれ自体で電気抵抗を下げる
ことができる。
多結晶シリコン膜または高融点金属シリサイド膜で形成
することで、前者については不純物をドープすることに
より、また後者についてはそれ自体で電気抵抗を下げる
ことができる。
【００１３】さらにまた上述の装置において、層間絶縁
膜を酸化シリコン膜または酸化シリコン膜と窒化シリコ
ン膜と酸化シリコン膜の三層膜とすることで、特に三層
膜にした場合には膜の実効誘電率を大きくできるため、
結合容量を増加させることができる。
膜を酸化シリコン膜または酸化シリコン膜と窒化シリコ
ン膜と酸化シリコン膜の三層膜とすることで、特に三層
膜にした場合には膜の実効誘電率を大きくできるため、
結合容量を増加させることができる。
【００１４】さらにまた上述の装置においても、制御ゲ
ートを多結晶シリコン膜または高融点金属シリサイド膜
とすることで、これらの膜の膜形成が容易となり、かつ
前者については不純物をドープすることにより、また後
者についてはそれ自体で容易に電気抵抗を低下させるこ
とができるものである。
ートを多結晶シリコン膜または高融点金属シリサイド膜
とすることで、これらの膜の膜形成が容易となり、かつ
前者については不純物をドープすることにより、また後
者についてはそれ自体で容易に電気抵抗を低下させるこ
とができるものである。
【００１５】本発明の不揮発性半導体記憶装置の製造方
法は、半導体基板の所定の個所に底面に分離絶縁膜を有
するトレンチを形成する工程と、トレンチの側面から半
導体基板の主面に延在するゲート絶縁膜を形成する工程
と、全面に第１の導電体膜を形成する工程と、第１の導
電体膜を選択的にエッチングしてゲート絶縁膜の上に浮
遊ゲートを形成する工程と、全面に層間絶縁膜を形成す
る工程と、全面に第２の導電体膜を形成する工程と、第
２の導電体膜を選択的にエッチングして制御ゲートを形
成する工程とを有するものであり、浮遊ゲートと制御ゲ
ートとの間の結合容量を増加させた不揮発性半導体記憶
装置を容易に製造できるものである。
法は、半導体基板の所定の個所に底面に分離絶縁膜を有
するトレンチを形成する工程と、トレンチの側面から半
導体基板の主面に延在するゲート絶縁膜を形成する工程
と、全面に第１の導電体膜を形成する工程と、第１の導
電体膜を選択的にエッチングしてゲート絶縁膜の上に浮
遊ゲートを形成する工程と、全面に層間絶縁膜を形成す
る工程と、全面に第２の導電体膜を形成する工程と、第
２の導電体膜を選択的にエッチングして制御ゲートを形
成する工程とを有するものであり、浮遊ゲートと制御ゲ
ートとの間の結合容量を増加させた不揮発性半導体記憶
装置を容易に製造できるものである。
【００１６】以下本発明の実施の形態について、図１か
ら図３を用いて説明する。
ら図３を用いて説明する。
【００１７】（実施の形態１）図１は本発明の実施の形
態１における不揮発性半導体記憶装置の要部断面図であ
る。図１において、１はシリコン基板、２は分離絶縁膜
で、シリコン基板１に設けたトレンチ２ｂの底面に形成
されている。３はゲート絶縁膜で、トンネル酸化膜から
なり、トレンチ２ｂの側壁からシリコン基板１の主面に
延在して形成されている。４は浮遊ゲートで、不純物が
ドープされた多結晶シリコン等からなり、トレンチ２ｂ
の内部の分離絶縁膜２の上で分割され、トレンチ２ｂの
側壁からシリコン基板１の主面にかけてゲート絶縁膜３
の上に形成されている。５は浮遊ゲート４を覆いシリコ
ン基板１のほぼ全面に形成された層間絶縁膜、６は層間
絶縁膜５の上に形成された制御ゲートである。
態１における不揮発性半導体記憶装置の要部断面図であ
る。図１において、１はシリコン基板、２は分離絶縁膜
で、シリコン基板１に設けたトレンチ２ｂの底面に形成
されている。３はゲート絶縁膜で、トンネル酸化膜から
なり、トレンチ２ｂの側壁からシリコン基板１の主面に
延在して形成されている。４は浮遊ゲートで、不純物が
ドープされた多結晶シリコン等からなり、トレンチ２ｂ
の内部の分離絶縁膜２の上で分割され、トレンチ２ｂの
側壁からシリコン基板１の主面にかけてゲート絶縁膜３
の上に形成されている。５は浮遊ゲート４を覆いシリコ
ン基板１のほぼ全面に形成された層間絶縁膜、６は層間
絶縁膜５の上に形成された制御ゲートである。
【００１８】なお図１では省略したが、紙面に垂直方向
には分離絶縁膜２で囲まれた素子領域にドレインおよび
ソースが形成されており、制御ゲート６は紙面に平行な
配線として形成されている。
には分離絶縁膜２で囲まれた素子領域にドレインおよび
ソースが形成されており、制御ゲート６は紙面に平行な
配線として形成されている。
【００１９】このような構成において、書込み時には制
御ゲート６に高い電圧を印加し、シリコン基板１からゲ
ート絶縁膜３を介して電荷を浮遊ゲート４に注入し、層
間絶縁膜５を容量絶縁膜とする浮遊ゲート４と制御ゲー
ト６との間の結合容量に電荷を蓄積する。
御ゲート６に高い電圧を印加し、シリコン基板１からゲ
ート絶縁膜３を介して電荷を浮遊ゲート４に注入し、層
間絶縁膜５を容量絶縁膜とする浮遊ゲート４と制御ゲー
ト６との間の結合容量に電荷を蓄積する。
【００２０】実施の形態１に示す構成では、電荷を蓄積
するための結合容量がトレンチ内部にまで延長されてお
り、その分結合容量が増加することになる。
するための結合容量がトレンチ内部にまで延長されてお
り、その分結合容量が増加することになる。
【００２１】（実施の形態２）図２（ａ）〜図２（ｄ）
は本発明の実施の形態２における不揮発性半導体記憶装
置の前半工程を説明する工程断面図であり、図３（ａ）
〜図３（ｃ）は本発明の実施の形態２における不揮発性
半導体記憶装置の後半工程を説明する工程断面図であ
る。これらの図において、図１に示す実施の形態１の要
部断面図と同一個所には同一符号を付して詳細説明を省
略する。
は本発明の実施の形態２における不揮発性半導体記憶装
置の前半工程を説明する工程断面図であり、図３（ａ）
〜図３（ｃ）は本発明の実施の形態２における不揮発性
半導体記憶装置の後半工程を説明する工程断面図であ
る。これらの図において、図１に示す実施の形態１の要
部断面図と同一個所には同一符号を付して詳細説明を省
略する。
【００２２】まず図２（ａ）に示すように、シリコン基
板１の所定の領域に選択的に厚い酸化シリコン膜２ａを
形成する。次に図２（ｂ）に示すように、厚い酸化シリ
コン膜２ａを表面から深さ方向にエッチングして、底面
に分離絶縁膜２を有するトレンチ２ｂを形成する。
板１の所定の領域に選択的に厚い酸化シリコン膜２ａを
形成する。次に図２（ｂ）に示すように、厚い酸化シリ
コン膜２ａを表面から深さ方向にエッチングして、底面
に分離絶縁膜２を有するトレンチ２ｂを形成する。
【００２３】次に、トレンチ２ｂの側壁からシリコン基
板１の主面に延在する、トンネル酸化膜からなるゲート
絶縁膜３を形成する。次に全面に不純物がドープされた
多結晶シリコン膜４ａを形成する。
板１の主面に延在する、トンネル酸化膜からなるゲート
絶縁膜３を形成する。次に全面に不純物がドープされた
多結晶シリコン膜４ａを形成する。
【００２４】次に全面にホトレジスト膜を形成した後、
露光・現像して、図２（ｄ）に示すように分離絶縁膜２
の中央部に開口を有するレジストパターン７を形成す
る。
露光・現像して、図２（ｄ）に示すように分離絶縁膜２
の中央部に開口を有するレジストパターン７を形成す
る。
【００２５】次に図３（ａ）に示すように、レジストパ
ターン７をマスクにして多結晶シリコン膜４ａをエッチ
ングし、図３（ｂ）に示すように、分離絶縁膜２の上で
分割された浮遊ゲート４を形成する。この工程によっ
て、メモリセルが実質上電気的に分離されることにな
る。
ターン７をマスクにして多結晶シリコン膜４ａをエッチ
ングし、図３（ｂ）に示すように、分離絶縁膜２の上で
分割された浮遊ゲート４を形成する。この工程によっ
て、メモリセルが実質上電気的に分離されることにな
る。
【００２６】次に図３（ｃ）に示すように、酸化シリコ
ン膜からなる層間絶縁膜５をＣＶＤ法により全面に形成
した後、全面に不純物をドープした多結晶シリコン膜を
形成し、さらにホトリソ法を用いて所定のパターンを有
する制御ゲート６を形成する。以降の工程は通常の製造
方法と同じく、制御ゲート６の上に第２の層間絶縁膜、
所定の領域に接続された電極配線、配線保護膜等を形成
して不揮発性半導体記憶装置が完成する。
ン膜からなる層間絶縁膜５をＣＶＤ法により全面に形成
した後、全面に不純物をドープした多結晶シリコン膜を
形成し、さらにホトリソ法を用いて所定のパターンを有
する制御ゲート６を形成する。以降の工程は通常の製造
方法と同じく、制御ゲート６の上に第２の層間絶縁膜、
所定の領域に接続された電極配線、配線保護膜等を形成
して不揮発性半導体記憶装置が完成する。
【００２７】実施の形態２に示した製造方法により、シ
リコン基板１にトレンチ２ｂを設け、トレンチ２ｂの側
壁を利用して浮遊ゲート３と制御ゲート５との重なり面
積を増大させ、両者の間の結合容量を大きくすることが
できる。
リコン基板１にトレンチ２ｂを設け、トレンチ２ｂの側
壁を利用して浮遊ゲート３と制御ゲート５との重なり面
積を増大させ、両者の間の結合容量を大きくすることが
できる。
【００２８】なお実施の形態１または２において、ゲー
ト絶縁膜３としてトンネル酸化膜を用いた例について説
明したが、他に薄い窒化酸化シリコン膜を用いてもよ
い。ゲート絶縁膜３として窒化酸化シリコン膜を用いた
場合、酸化シリコン膜を用いた場合に比べて、シリコン
基板１からのキャリアの注入が容易になり、その分書込
み速度が向上する。
ト絶縁膜３としてトンネル酸化膜を用いた例について説
明したが、他に薄い窒化酸化シリコン膜を用いてもよ
い。ゲート絶縁膜３として窒化酸化シリコン膜を用いた
場合、酸化シリコン膜を用いた場合に比べて、シリコン
基板１からのキャリアの注入が容易になり、その分書込
み速度が向上する。
【００２９】また実施の形態１または２において、層間
絶縁膜４として酸化シリコン膜を用いた例について説明
したが、他に酸化シリコン膜−窒化シリコン膜−酸化シ
リコン膜の三層膜を用いることにより、実効的な誘電率
を高めることができ、結合容量を増加させることができ
る。
絶縁膜４として酸化シリコン膜を用いた例について説明
したが、他に酸化シリコン膜−窒化シリコン膜−酸化シ
リコン膜の三層膜を用いることにより、実効的な誘電率
を高めることができ、結合容量を増加させることができ
る。
【００３０】また実施の形態１または２において、浮遊
ゲート４として不純物をドープした多結晶シリコン膜を
用いた例について説明したが、他に高融点金属シリサイ
ド膜を用いてもよい。この場合、浮遊ゲート４の電気抵
抗をいっそう低下させることができる。
ゲート４として不純物をドープした多結晶シリコン膜を
用いた例について説明したが、他に高融点金属シリサイ
ド膜を用いてもよい。この場合、浮遊ゲート４の電気抵
抗をいっそう低下させることができる。
【００３１】また実施の形態１または２において、制御
ゲート６として不純物をドープした多結晶シリコン膜を
用いた例について説明したが、他に高融点金属シリサイ
ド膜を用いることにより制御ゲート６の電気抵抗を下げ
ることができるため、書込み速度、読出し速度を向上さ
せることができる。
ゲート６として不純物をドープした多結晶シリコン膜を
用いた例について説明したが、他に高融点金属シリサイ
ド膜を用いることにより制御ゲート６の電気抵抗を下げ
ることができるため、書込み速度、読出し速度を向上さ
せることができる。
【００３２】
【発明の効果】以上説明したように本発明の不揮発性半
導体記憶装置は、半導体基板に底面に分離絶縁膜を有す
るトレンチを設け、そのトレンチの側壁を利用して浮遊
ゲートと制御ゲートとの間の結合容量を増加させたもの
であり、今後メモリセルが微細化される中で書込み特性
および記憶保持性を向上させることができるものであ
る。
導体記憶装置は、半導体基板に底面に分離絶縁膜を有す
るトレンチを設け、そのトレンチの側壁を利用して浮遊
ゲートと制御ゲートとの間の結合容量を増加させたもの
であり、今後メモリセルが微細化される中で書込み特性
および記憶保持性を向上させることができるものであ
る。
【００３３】また本発明の不揮発性半導体記憶装置の製
造方法は、半導体基板の所定の個所に底面に分離絶縁膜
を有するトレンチを形成する工程と、トレンチの側壁か
ら半導体基板の主面に延在するゲート絶縁膜を形成する
工程と、ゲート絶縁膜の上に浮遊ゲートを形成する工程
と、層間絶縁膜を介して制御ゲートを形成する工程とを
有し、浮遊ゲートと制御ゲートとの重なり部分を容易に
半導体基板の深さ方向に延長した構造を実現することが
できる。
造方法は、半導体基板の所定の個所に底面に分離絶縁膜
を有するトレンチを形成する工程と、トレンチの側壁か
ら半導体基板の主面に延在するゲート絶縁膜を形成する
工程と、ゲート絶縁膜の上に浮遊ゲートを形成する工程
と、層間絶縁膜を介して制御ゲートを形成する工程とを
有し、浮遊ゲートと制御ゲートとの重なり部分を容易に
半導体基板の深さ方向に延長した構造を実現することが
できる。
【図１】本発明の実施の形態１における不揮発性半導体
記憶装置の要部断面図
記憶装置の要部断面図
【図２】（ａ）〜（ｄ）は、本発明の実施の形態２にお
ける不揮発性半導体記憶装置の製造方法の前半工程を説
明する工程断面図
ける不揮発性半導体記憶装置の製造方法の前半工程を説
明する工程断面図
【図３】（ａ）〜（ｃ）は、本発明の実施の形態２にお
ける不揮発性半導体記憶装置の製造方法の後半工程を説
明する工程断面図
ける不揮発性半導体記憶装置の製造方法の後半工程を説
明する工程断面図
【図４】従来の不揮発性半導体記憶装置の要部断面図
【図５】（ａ）〜（ｃ）は、従来の不揮発性半導体記憶
装置の製造方法を説明する工程断面図
装置の製造方法を説明する工程断面図
１ シリコン基板（半導体基板） ２ 分離絶縁膜 ２ｂ トレンチ ３ ゲート絶縁膜 ４ 浮遊ゲート ５ 層間絶縁膜 ６ 制御ゲート
Claims (6)
- 【請求項１】 半導体基板の所定の個所に形成されたト
レンチと、前記トレンチの底面に形成された分離絶縁膜
と、前記トレンチの側面から半導体基板の主面に延在し
て形成されたゲート絶縁膜と、前記ゲート絶縁膜の上に
形成された浮遊ゲートと、少なくとも前記浮遊ゲートを
覆って形成された層間絶縁膜と、前記層間絶縁膜を介し
て前記浮遊ゲートの上に形成された制御ゲートとを有す
る不揮発性半導体記憶装置。 - 【請求項２】 ゲート絶縁膜が酸化シリコン膜または窒
化酸化シリコン膜であることを特徴とする請求項１に記
載の不揮発性半導体記憶装置。 - 【請求項３】 浮遊ゲートが多結晶シリコン膜または高
融点金属シリサイド膜で形成されていることを特徴とす
る請求項１または２に記載の不揮発性半導体記憶装置。 - 【請求項４】 層間絶縁膜が酸化シリコン膜または酸化
シリコン膜と窒化シリコン膜と酸化シリコン膜の三層膜
であることを特徴とする請求項１、２または３に記載の
不揮発性半導体記憶装置。 - 【請求項５】 制御ゲートが多結晶シリコン膜または高
融点金属シリサイド膜で形成されていることを特徴とす
る請求項１、２、３または４に記載の不揮発性半導体記
憶装置。 - 【請求項６】 半導体基板の所定の個所に底面に分離絶
縁膜を有するトレンチを形成する工程と、前記トレンチ
の側面から半導体基板の主面に延在するゲート絶縁膜を
形成する工程と、全面に第１の導電体膜を形成する工程
と、前記第１の導電体膜を選択的にエッチングして前記
ゲート絶縁膜の上に浮遊ゲートを形成する工程と、全面
に層間絶縁膜を形成する工程と、全面に第２の導電体膜
を形成する工程と、前記第２の導電体膜を選択的にエッ
チングして制御ゲートを形成する工程とを有する不揮発
性半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11198408A JP2001024073A (ja) | 1999-07-13 | 1999-07-13 | 不揮発性半導体記憶装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11198408A JP2001024073A (ja) | 1999-07-13 | 1999-07-13 | 不揮発性半導体記憶装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001024073A true JP2001024073A (ja) | 2001-01-26 |
Family
ID=16390639
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11198408A Pending JP2001024073A (ja) | 1999-07-13 | 1999-07-13 | 不揮発性半導体記憶装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001024073A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100475081B1 (ko) * | 2002-07-09 | 2005-03-10 | 삼성전자주식회사 | Sonos형 eeprom 및 그 제조방법 |
-
1999
- 1999-07-13 JP JP11198408A patent/JP2001024073A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100475081B1 (ko) * | 2002-07-09 | 2005-03-10 | 삼성전자주식회사 | Sonos형 eeprom 및 그 제조방법 |
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