CN1992278A - 具有竖直型沟道的半导体器件及其制造方法 - Google Patents
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Abstract
一种半导体器件，包括：有源区，其包括表面区和在该表面区之下所形成的第一凹陷，该有源区沿着第一方向延伸；器件隔离结构，其被提供在有源区的边缘上；栅线，其沿着正交于第一方向的第二方向横越在有源区的表面区之上；第二凹陷，其形成在器件隔离结构中，以将栅线的给定部分容纳到第二凹陷中；第一结区，其形成在第一凹陷之下的有源区中且在栅线的第一侧；以及第二结区，其形成在栅线的第二侧且在第一结区以上，其中第一和第二结区限定了沿着横向和竖向延伸的竖直型沟道。
Description
技术领域
本发明涉及一种用于制造半导体器件的方法，且更具体地，涉及一种具有竖直型沟道的半导体器件和用于制造该器件的方法。
背景技术
随着半导体器件集成度的提高，单元电荷的增加和刷新特性的改善与动态随机存取存储器(DRAM)器件的可靠性具有直接的关系。
此外，DRAM器件使用具有水平型沟道的单元。图1示出具有水平型沟道的常规单元结构的横截面视图。具有水平型单元的单元结构被称为水平沟道单元。
如图1中所示，多个栅线形成在衬底111之上，所述多个栅线中的每个通过将栅氧化物层112、栅氧化物层113和栅硬掩模114顺序堆叠而形成。多个栅间隔物115形成在栅线的侧壁上，并且多个源/漏区116A和116B在邻近于栅线的衬底111中形成。位线BL连接到源/漏区116A，且多个存储节点SN连接到源/漏区116B。
在图1中所示的水平沟道单元中，水平型沟道长度‘H-CH’在水平方向上形成在栅电极113之下。
然而，在使用具有100nm或更短的栅宽度的水平型单元的DRAM器件中，单元尺寸变得更小，且单元的沟道长度变得更短。因此，DRAM器件的刷新特性变得劣化，并且栅宽度变得更小。结果，单元的工作电压难以控制，且单元电流减小。
发明内容
本发明提供一种具有竖直型沟道的半导体器件，其能够克服根据设计规则而由沟道长度所引起的限制，并能够通过增加单元电流来稳定地操作单元。
根据本发明的一个实施例，一种半导体器件包括：有源区，其包括表面区和在该表面区以下所形成的第一凹陷，该有源区沿着第一方向延伸；器件隔离结构，提供在该有源区的边缘上；栅线，其沿着正交于第一方向的第二方向横越在该有源区的表面区之上；第二凹陷，形成在该器件隔离结构中，以将栅线的给定部分容纳到该第二凹陷中；第一结区，形成在第一凹陷之下的有源区中且在栅线的第一侧；以及第二结区，形成在栅线的第二侧且在第一结区以上，其中第一和第二结区限定了沿着横向和竖向延伸的竖直型沟道。
根据本发明的另一实施例，一种半导体器件包括：有源区，其包括表面区和在该表面区的两侧所形成的第一凹陷，该有源区沿着第一方向延伸；围绕该有源区的器件隔离结构；一对栅线，其在垂直于第一方向的第二方向上沿着该有源区的表面区延伸；多个第二凹陷，形成在该栅线之下的器件隔离结构中，且包括填充到第二凹陷中的栅线的给定部分；多个第一结区，形成在第一凹陷之下的有源区中；以及第二结区，形成在栅线之间的表面区中，其中第二结区与多个第一结区限定了在栅线之下的至少两个竖直型沟道。
根据本发明的又一实施例，一种用于制造半导体器件的方法包括：在沟槽型中形成器件隔离结构，以在衬底上限定有源区；将在该器件隔离结构中栅线横越的部分蚀刻到特定深度，以形成多个第一凹陷；形成填充第一凹陷且横越在有源区之上的一对栅线；将在栅线之间的有源区的部分蚀刻到特定深度，以形成第二凹陷；以及进行离子注入工艺，以在第二凹陷之下形成第一结区并在有源区的表面区中在栅线的各侧形成第二结区。
根据本发明的另一实施例，一种用于制造半导体器件的方法包括：在衬底的预定部分中形成沟槽型的器件隔离层，以限定有源区；将在该器件隔离层中栅线横越的预定部分蚀刻到特定深度，以形成多个第一凹陷；形成填充第一凹陷且横越在有源区之上的一对栅线；蚀刻在所述栅线的一侧存储节点接触的有源区的部分，以形成多个第二凹陷；以及执行离子注入工艺，以在第二凹陷之下形成多个第一结区，并在栅线之间的有源区的部分中形成第二结区，第二结区和位线接触。
根据又一实施例，一种半导体器件包括：有源区，其包括表面区和在该表面区之下所形成的第一凹陷，该有源区沿着第一方向延伸。器件隔离结构提供在有源区的边缘上。栅线沿着正交于第一方向的第二方向横越在该有源区的表面区之上。第二凹陷形成在器件隔离结构中，以将栅线的给定部分容纳到第二凹陷中。第一结区形成在第一凹陷之下的有源区中且在栅线的第一侧。第二结区形成在栅线的第二侧且在第一结区以上。第一和第二结区限定了沿着横向和竖向延伸的竖直型沟道。
附图说明
本发明的以上和其它的特征将关于下面的结合附图所给出的实施例的说明而变得被更好理解，在附图中：
图1图示了具有水平型沟道的常规单元的横截面视图；
图2示出根据本发明的一个实施例的具有竖直型沟道的单元的顶视图；
图3A说明了沿着图2中的线I-I′所获得的单元的横截面视图；
图3B提供了沿着图2中的线II-II′所获得的单元的横截面视图；
图4A至4E是图示根据本发明的另一实施例的用于制造具有竖直型沟道的单元的方法的横截面视图；
图5A图示了根据本发明的另一实施例的具有竖直型沟道的单元的透视图；
图5B表示根据本发明的另一实施例的竖直型沟道的透视图；
图6示出根据本发明的另一实施例的具有竖直型沟道的单元的顶视图；
图7A提供了沿着图6中的线I-I′所获得的单元的横截面视图；
图7B说明了沿着图6中的线II-II′所获得的单元的横截面视图；
图8A至8E是示出根据本发明的另一实施例的用于制造具有竖直型沟道的单元的方法的横截面视图；
图9A图示了根据本发明的另一实施例的具有竖直型沟道的单元的透视图；以及
图9B示出根据本发明的另一实施例的竖直型沟道的透视图。
具体实施方式
图2示出根据本发明的一个实施例的具有竖直型沟道的单元的顶视图。图3A说明了沿着图2中的线I-I′所获得的单元的横截面视图，以及图3B提供了沿着图2中的线II-II′所获得的单元的横截面视图。
在下文中，将具有限定了明显的竖直电流路径的竖直型沟道的半导体存储器件称为“竖直沟道器件”。竖直沟道器件包括多个存储单元，例如，上百万个单元。因此，术语“竖直沟道单元”用于表示竖直沟道器件的一部分。
参考图2与图3A和3B，竖直沟道器件被限定在半导体衬底221上。竖直沟道器件包括有源区223，该有源区223具有多个表面区230B和低于表面区230B的第一凹陷230A。在本实施例中，表面区230B限定了衬底221的上表面。第一凹陷230A通过在衬底221中蚀刻给定深度的沟槽来形成。
竖直沟道器件包括：器件隔离层222，其围绕有源区223；至少一对栅电极(也公知为栅线)227，其在垂直于有源区223的方向上横越在有源区223的表面区230B之上；多个第二凹陷225，形成在栅电极227之下的器件隔离层222中，并且包括填充第二凹陷225的栅电极227的部分。
位线结区232A形成在第一凹陷区230A之下的有源区223中且接触位线。多个存储节点结区232B形成在对应栅电极227的一侧的表面区230B中，且接触存储节点。
多个栅间隔物231形成在栅线的侧壁之上。栅氧化物层226形成在栅电极227之下且在衬底221之上。栅硬掩模228形成在栅电极227以上。
在以上所说明的结构中，竖直沟道器件的竖直型沟道长度‘V-CH’被限定在栅电极227之下的存储节点结区232B和位线结区232A之间。
图4A至4E是图示根据本发明的另一实施例的用于制造具有竖直型沟道的半导体器件的方法的横截面视图。与图2中的线I-I′相关的横截面视图在左侧提供。与图2中的线II-II′相关的横截面视图在右侧提供。
如图4A中所示，多个沟槽型器件隔离层422形成在衬底421中。有源区423由器件隔离层422来限定。通过使用浅沟槽隔离(STI)工艺将有源区形成为岛型。
如图4B中所示，将光致抗蚀层形成在以上所产生的结构之上，且通过执行曝光工艺和显影工艺来图案化，以形成第一光致抗蚀图案424。光致抗蚀图案424是通过反转用于图案化随后的栅电极的栅掩模而形成的掩模，且其横越有源区423的上部。相应地，在第一光致抗蚀图案424之间的多个第一开口424A具有线型结构，其使待形成随后的栅电极的部分暴露。
通过使用第一光致抗蚀图案424作为蚀刻掩模，将由第一开口424A所暴露的器件隔离层422的预定部分蚀刻，以形成多个第一凹陷425。用以形成第一凹陷425的蚀刻工艺通过使用对器件隔离层422进行选择性蚀刻的气体来进行，其中用基于氧化物的层形成器件隔离层422。例如，可以使用从包括四氟甲烷(CF4)、八氟丙烷(C3F8)和三氟甲烷(CHF3)的组中所选择的基于氟代烃(fluorocarbon-based)的气体。因为在用于形成第一凹陷425的蚀刻工艺中所使用的气体需要具有对基于硅的有源区423的高蚀刻选择性，因此也可以使用C3F8或CHF3。
如图4C中所示，第一光致抗蚀图案424被剥离，且形成栅氧化物层426。然后，多个栅电极427和多个栅硬掩模428顺序地形成在第一凹陷425之上，且然后，进行栅图案化工艺以形成横越在有源区423之上的多个线型栅线。
栅电极427以多晶硅或多晶硅和硅化钨的堆叠结构来形成。栅电极427充分地填充第一凹陷425，并可附加地进行平坦化工艺。利用氮化硅层在平坦化的栅电极427之上形成栅硬掩模428。
在形成以上所说明的栅线期间，因为栅电极427以填充第一凹陷425的结构来形成，所以每一个栅电极427覆盖有源区423的两个侧壁和有源区423的顶表面。
如图4D中所示，光致抗蚀层形成在包括栅线的以上所产生的结构之上，并通过使用曝光工艺和显影工艺来图案化，以形成对在栅线之间的有源区423的表面进行暴露的第二光致抗蚀图案429。第二光致抗蚀图案429的第二开口429A以暴露栅线的至少一侧的结构或以不暴露栅线的线型来形成。由第二开口429A所暴露的有源区和衬底分别提供有标号423A和421A。相应地，第二光致抗蚀图案429覆盖栅线的另一侧或栅线的顶表面，并使接触有源区423的器件隔离层422的预定部分和栅线之间暴露的有源区423A的表面暴露。
通过使用第二光致抗蚀图案429作为蚀刻掩模将暴露的有源区423A蚀刻到预定的厚度，以形成第二凹陷430A。尽管在后面做了解释，第二凹陷430A的底部将是接触位线的区，且除了第二凹陷430A之外的暴露的有源区423A的多个表面区430B将是接触存储节点的区。第二凹陷430A具有长轴(major axis)和短轴(minor axis)。第二凹陷430A在长轴方向上使器件隔离层422的侧壁暴露，并在短轴方向上使暴露的有源区423A的侧壁暴露。
在某些实施例中，第二凹陷430A形成得比第一凹陷425更薄以减小泄漏电流，栅电极427填充在第一凹陷425中。
结果，第二凹陷430A以预定的厚度形成在栅线之间。栅线之间的空间表示位线将被形成的区。因为用以形成第二凹陷430A的蚀刻工艺选择性地蚀刻由硅材料形成的衬底421，所以可以使用溴化氢(HBr)或氯(Cl2)气。
如图4E中所示，第二光致抗蚀图案429被剥离以在栅线的侧壁上形成多个栅间隔物431。更具体地，氮化硅层被形成，并然后经受回蚀刻以形成栅间隔物431。在接触第二凹陷430A的每个栅线的一侧，栅间隔物431不仅覆盖栅线的侧壁，而且覆盖第二凹陷430A的侧壁。在表面区430B的上部中，间隔物431覆盖栅线的侧壁。
进行使用进一步包括栅线和栅间隔物431的离子注入阻挡或单独的离子注入掩模(未示出)的离子注入工艺来形成多个源/漏区。通过对第二凹陷430A的底部进行离子注入工艺而形成的源/漏区变成随后的位线接触的区，并因此将被称为位线结区432A。通过对暴露的有源区423A的表面区430A进行离子注入工艺而形成的源/漏区变成随后的存储节点接触的区，并因此将被称为存储节点结区432B。在某些实施例中，位线结区432A和存储节点结区432B掺杂有N型杂质。
如上所述，位线结区432A和存储节点结区432B形成在栅线之间，以形成单元晶体管。沟道区被限定在位线结区432A和相应的存储节点结区432B之间的暴露的有源区423A的表面之下。如图所示，沟道区具有沟道长度‘V-CH’。沟道长度‘V-CH’长于常规的水平型沟道，即长第二凹陷430A的深度。此外，在常规的水平型单元中，单元区沿着水平方向来限定；然而，在本发明的该实施例中，沿着两个方向(即在水平方向和竖直方向上)形成该单元区，以形成竖直型结构来增加单元区的尺寸。
图5A图示了根据本发明的一个实施例的具有竖直型沟道的半导体器件的单元结构的透视图。图5B表示根据本发明的一个实施例的竖直型沟道的透视图。
如图5A和5B中所示，有源区523包括接触位线结区532A的第一侧壁523A、接触存储节点结区532B的第二侧壁523B以及接触栅电极527的顶表面523C、第三侧壁523D和第四侧壁523E。
栅电极527覆盖有源区523的顶表面523C、第三侧壁523D和第四侧壁523E。位线结区532A和存储节点结区532B分别接触第一侧壁523A和第二侧壁523B。
竖直型沟道形成有第一沟道V-CH1(见在第三侧壁523D上的箭头)和第二沟道V-CH2(见在第四侧壁523E上的箭头)。
其中栅线横越的器件隔离层的部分被蚀刻到预定的厚度，以形成第一凹陷。栅电极接触第一凹陷的侧壁。其中位线将接触的栅线之间的区被蚀刻到预定的厚度，以形成第二凹陷。对第二凹陷执行离子注入工艺，以形成位线结区。因此可以形成竖直型沟道。
此外，竖直型沟道单元包括两种沟道结构。竖直型沟道单元使用第一凹陷提供的有源区的两个侧壁作为其沟道。因此可以增加单元电流，结果，可以减小有源区的深度，以减小单元工作电压。
图6示出了根据本发明的另一实施例的具有竖直型沟道的竖直沟道器件的顶视图。图7A提供了沿着图6中的线I-I′所获得的单元的横截面视图，且图7B说明了沿着图6中的线II-II′所获得的单元的横截面视图。
参考图6和图7A以及图7B，竖直沟道器件包括：有源区643，其具有表面区650B和多个低于表面区650B的第一凹陷650A；器件隔离层642，其围绕有源区643；至少一对栅电极(也公知为栅线)647，其在正交于有源区643的方向上横越在有源区643的表面区650B之上；多个第二凹陷645，形成在栅电极647之下的器件隔离层642中，且包括填充第二凹陷645的栅电极647的部分；多个存储节点结区652A，其形成在第一凹陷650A之下的有源区643中，并接触存储节点；以及位线结区652B，其形成在栅电极647的一侧的表面区650B中，并接触位线。
多个栅间隔物651形成在栅线的侧壁之上。栅氧化物层646形成在栅电极647之下。栅硬掩模648形成在栅电极647以上。
在上述结构中，竖直型沟道长度‘V-CH’形成在栅电极647之下的存储节点结区652A和位线结区652B之间。
图8A至8E是示出根据本发明的另一实施例的用于制造具有竖直型沟道的器件的方法的横截面视图。与图6中的线I-I′相关联的横截面视图在左侧提供。与图6中的线II-II′相关联的横截面视图在右侧提供。
如图8A中所示，多个沟槽型器件隔离层842形成在衬底841中。有源区843由器件隔离层842来限定。通过使用浅沟隔离(STI)工艺将有源区843形成为岛型。
如图8B中所示，光致抗蚀层形成在以上所产生的结构之上，且通过进行曝光工艺和显影工艺来图案化，以形成第一光致抗蚀图案844。光致抗蚀图案844是通过将用以图案化随后的栅电极的栅掩模进行反转而形成的掩模，且横越有源区843的上部。因此，在第一光致抗蚀图案844之间的多个第一开口844A具有线型结构，其将待形成随后的栅电极的部分暴露。
通过使用第一光致抗蚀图案844作为蚀刻掩模来蚀刻由第一开口844A所暴露的器件隔离层842的预定部分，以形成多个第一凹陷845。用以形成第一凹陷845的蚀刻工艺通过使用对器件隔离层842进行选择性蚀刻的气体来进行，其中用基于氧化物的层形成器件隔离层842。例如，可以使用从包括四氟甲烷(CF4)、八氟丙烷(C3F8)和三氟甲烷(CHF3)的组中所选择的基于氟代烃的气体。因为在用于形成第一凹陷845的蚀刻工艺中所使用的气体需要有对基于硅的有源区843的高的蚀刻选择性，所以也可以使用C3F8或CHF3。
如图8C中所示，第一光致抗蚀图案844被剥离，且形成栅氧化物层846。然后，多个栅电极847和多个栅硬掩模848顺序地形成在第一凹陷845之上，且然后，进行栅图案化工艺以形成横越在有源区843之上的多个线型栅线。
栅电极847以多晶硅或多晶硅和硅化钨的堆叠结构来形成。栅电极847充分填充第一凹陷845，并可附加地进行平坦化工艺。栅硬掩模848在平坦化的栅电极847之上以氮化硅层形成。
在形成以上所说明的栅线期间，因为栅电极847填充第一凹陷845，栅电极847中的每个覆盖有源区843的两个侧壁和有源区843的顶表面。
如图8D中所示，光致抗蚀层形成在包括栅线的以上所产生的结构之上，并通过使用曝光工艺和显影工艺来图案化，以形成暴露在栅线之间的有源区843的表面的第二光致抗蚀图案849。第二光致抗蚀图案849的多个第二开口849A以暴露栅线的至少一侧的结构或以不暴露栅线的线型来形成。由第二开口849A所暴露的有源区和衬底分别提供有标号843A和841A。相应地，第二光致抗蚀图案849覆盖栅线的另一侧或栅线的顶表面，并使接触暴露的有源区843A的器件隔离层842的预定部分和栅线之间暴露的有源区843A的表面暴露。
通过使用第二光致抗蚀图案849作为蚀刻掩模将暴露的有源区843A蚀刻到预定的厚度，以形成多个第二凹陷850A。尽管在后面做了解释，第二凹陷850A的底部将是接触存储节点的区，且除了第二凹陷850A之外的暴露的有源区843A的表面区850B将是接触位线的区。
在某些实施例中，第二凹陷850A形成得比第一凹陷845更薄以减小泄漏电流，栅电极847被填充到所述第一凹陷845中。
结果，第二凹陷850A中每个以预定的厚度形成在栅电极847中每个的一侧。其中形成第二凹陷850A的区表示待形成存储节点的区。因为用以形成第二凹陷850A的蚀刻工艺选择性地蚀刻利用硅材料形成的衬底841，所以可以使用溴化氢(HBr)或氯(Cl2)气。
如图8E中所示，第二光致抗蚀图案849被剥离以在栅线的侧壁上形成多个栅间隔物851。更具体地，氮化硅层被形成，并然后经受回蚀刻以形成栅间隔物851。在接触第二凹陷850A的栅线的横向侧中，栅间隔物851不仅覆盖栅线的侧壁，而且覆盖第二凹陷850A的侧壁。在位线将与其接触的表面区850B的上部中，间隔物850覆盖栅线的侧壁。
执行使用进一步包括栅线和栅间隔物851的离子注入阻挡或单独的离子注入掩模(未示出)的离子注入工艺，以形成多个源/漏区。通过对第二凹陷850A的底部进行离子注入工艺而形成的源/漏区变成随后存储节点接触的区，并因此将被称作存储节点结区852A。通过对暴露的有源区843A的表面区850B进行离子注入工艺而形成的源/漏区变成随后位线接触的区，并因此将被称作位线结区852B。在一些实施例中，位线结区852B和存储节点结区852A以N型杂质掺杂。
如上所述，位线结区852B和存储节点结区852A形成在栅线之间，以形成单元晶体管。沟道区被限定在位线结区852B和相应的存储节点结区852A之间的有源区843的表面之下。如图所示，沟道区具有沟道长度‘V-CH’。沟道长度‘V-CH’比常规的水平型单元的沟道长度长第二凹陷850A的深度。常规的水平型单元具有沿着水平方向限定的单元区；然而，在本发明的这个实施例中，单元区沿着两个方向(即沿着水平和竖直方向)来限定，以形成用以增加该单元区的尺寸的竖直型结构。
图9A示出了根据本发明的另一实施例的具有竖直型沟道的单元结构的透视图。图9B表示根据本发明的另一实施例的竖直型沟道的透视图。
如图9A和9B中所示，有源区953包括与位线结区952B接触的第一侧壁943A、与存储节点结区952A接触的第二侧壁943B以及与栅电极947接触的顶表面943C、第三侧壁943D和第四侧壁943E。
栅电极947覆盖有源区943的顶表面943C、第三侧壁943D和第四侧壁943E。位线结区952B和存储节点结区952A分别接触第一侧壁943A和第二侧壁943B。
竖直型沟道形成有第一沟道V-CH1(见在第三侧壁943D上的箭头)和第二沟道V-CH2(见在第四侧壁943E上的箭头)。
在本发明的这个实施例中，其中栅线横越的器件隔离层的部分被蚀刻到预定的厚度，以形成第一凹陷。栅电极接触第一凹陷的侧壁。位线将接触的栅线之间的区被蚀刻到预定的厚度，以形成第二凹陷。对第二凹陷执行离子注入工艺，以形成位线结区。从而可以形成竖直型沟道。
此外，竖直型沟道单元包括两个沟道结构。竖直型沟道单元使用第一凹陷提供的有源区的两个侧壁作为它的沟道。因此可以增加单元电流，结果，可以减小有源区的深度，以减小单元工作电压。
根据本发明的该实施例，单元的沟道在竖直方向上形成。可以增加沟道长度，并可以改善刷新特性。
此外，沟道通过有源区的两个侧壁来形成。因此，可以增加单元电流并可以减小有源区的深度以减小单元工作电压。结果，单元可以稳定地工作。
本申请包含于2005年12月28日向韩国专利局提交的韩国专利申请No.KR 2005-0132568的主题，通过引用将其全部内容结合于此。
虽然已经关于某些实施例描述了本发明，对本领域技术人员显然的是，在不背离如在下面的权利要求中所限定的本发明的精神和范围的情况下，可以进行各种变化和修改。
Claims (29)
1.一种半导体器件，包括：
有源区，其包括表面区和在所述表面区之下所形成的第一凹陷，所述有源区沿着第一方向延伸；
器件隔离结构，其提供在所述有源区的边缘上；
栅线，其沿着正交于所述第一方向的第二方向横越在所述有源区的所述表面区之上；
第二凹陷，其形成在所述器件隔离结构中，以将所述栅线的给定部分容纳到所述第二凹陷中；
第一结区，其形成在所述第一凹陷之下的所述有源区中且在所述栅线的第一侧；以及
第二结区，其形成在所述栅线的第二侧且在所述第一结区以上，
其中所述第一和第二结区限定了沿着横向和竖向延伸的竖直型沟道。
2.如权利要求1的半导体器件，其中所述第二凹陷形成在所述栅线之下的所述有源区的两侧。
3.如权利要求1的半导体器件，其中所述第二结形成在所述有源区的所述表面区上。
4.如权利要求1的半导体器件，其中所述第一结区接触位线，并且所述第二结区接触存储节点。
5.如权利要求4的半导体器件，其中所述第一结区和所述第二结区以N型杂质掺杂。
6.如权利要求1的半导体器件，其中所述第一凹陷的深度小于所述第二凹陷的深度，且所述第二凹陷的深度小于所述器件隔离结构的深度。
7.一种半导体器件，包括：
有源区，其包括表面区和在所述表面区的两侧所形成的第一凹陷，所述有源区沿着第一方向延伸；
围绕所述有源区的器件隔离结构；
一对栅线，其在垂直于所述第一方向的第二方向上沿着所述有源区的所述表面区延伸；
多个第二凹陷，其形成在所述栅线之下的所述器件隔离结构中，且包括被填充到所述第二凹陷中的所述栅线的给定部分；
多个第一结区，其形成在所述第一凹陷之下的所述有源区中；以及
第二结区，其形成在所述栅线之间的所述表面区中，
其中所述第二结区与所述多个第一结区限定了在所述栅线之下的至少两个竖直型沟道。
8.如权利要求7的半导体器件，其中所述第二凹陷形成在所述栅线之下的所述有源区的两侧中。
9.如权利要求8的半导体器件，其中所述有源区的每个侧壁是所述第二凹陷中每个的侧壁。
10.如权利要求7的半导体器件，其中所述第一结区中的每个接触存储节点，且所述第二结区接触位线。
11.如权利要求10的半导体器件，其中所述第一结区和所述第二结区以N型杂质掺杂。
12.如权利要求7的半导体器件，其中所述第一凹陷中每个的深度小于所述第二凹陷中每个的深度，且所述第二凹陷中每个的深度小于所述器件隔离层的深度。
13.一种用于制造半导体器件的方法，包括：
在沟槽型中形成器件隔离结构，以在衬底上限定有源区；
将在所述器件隔离结构中栅线横越的部分蚀刻到特定深度，以形成多个第一凹陷；
形成填充所述第一凹陷且横越在所述有源区之上的一对栅线；
将在所述栅线之间的所述有源区的一部分蚀刻到特定深度，以形成第二凹陷；以及
进行离子注入工艺，以在所述第二凹陷之下形成第一结区以及在所述有源区的表面区中的所述栅线的各侧形成第二结区。
14.如权利要求13的方法，进一步包括在进行所述离子注入工艺之前，在所述栅线的侧壁之上形成多个栅间隔物。
15.如权利要求14的方法，其中所述栅间隔物中的一些形成在所述第二结区之上的所述栅线的一个侧壁上，且剩余的栅间隔物不仅形成在所述栅线的另一侧壁上，还形成在所述第一结区的上部中的所述第二凹陷的侧壁上。
16.如权利要求13的方法，其中所述第一凹陷的形成包括：
形成第一光致抗蚀图案，其具有使在所述器件隔离层之上所述栅线横越的部分暴露的多个开口；
通过使用所述第一光致抗蚀图案作为蚀刻掩模来选择性地蚀刻在所述开口之下暴露的所述器件隔离层，以形成所述第一凹陷；以及
去除所述第一光致抗蚀图案。
17.如权利要求16的方法，其中在蚀刻所述器件隔离层期间，所述第一凹陷的形成使用对所述有源区具有高蚀刻选择性的气体。
18.如权利要求13的方法，其中所述第二凹陷的形成包括：
在所述栅线之上形成第二光致抗蚀图案，该第二光致抗蚀图案使所述栅线之间的所述有源区的部分暴露；
通过使用所述第二光致抗蚀图案作为蚀刻掩模来将所述有源区的暴露部分选择性地蚀刻到预定的深度；以及
去除所述第二光致抗蚀图案。
19.如权利要求18的方法，其中在蚀刻所述有源区的暴露部分期间，所述第二凹陷的形成使用对所述器件隔离层具有高蚀刻选择性的气体。
20.如权利要求13的方法，其中所述第一结区是位线接触的结区，并且所述第二结区中的每个是存储节点接触的结区。
21.如权利要求20的半导体器件，其中所述第一结区和所述第二结区以N型杂质掺杂。
22.一种用于制造半导体器件的方法，包括：
在衬底的预定的部分中形成沟槽型的器件隔离层，以限定有源区；
将在所述器件隔离层中所述栅线横越的预定部分蚀刻到特定深度，以形成多个第一凹陷；
形成填充所述第一凹陷且在所述有源区之上横越的一对栅线；
蚀刻在所述栅线的一侧存储节点接触的所述有源区的部分，以形成多个第二凹陷；以及
进行离子注入工艺，以在所述第二凹陷之下形成多个第一结区，并在所述栅线之间的所述有源区的部分中形成第二结区，所述第二结区接触位线。
23.如权利要求22的方法，进一步包括在所述栅线的侧壁上形成多个栅间隔物。
24.如权利要求23的方法，其中所述栅间隔物中的一些形成在所述第二结区之上的所述栅线的一个侧壁上，且剩余的栅间隔物不仅形成在所述栅线的另一侧壁上，还形成在所述第二凹陷的一个侧壁上。
25.如权利要求22的方法，其中所述第一凹陷的形成包括：
形成第一光致抗蚀图案，其具有使在所述器件隔离层之上所述栅线横越的部分暴露的多个开口；
通过使用所述第一光致抗蚀图案作为蚀刻掩模来选择性地蚀刻在所述开口之下暴露的所述器件隔离层，以形成所述第一凹陷；以及
去除所述第一光致抗蚀图案。
26.如权利要求25的方法，其中在蚀刻所述器件隔离层期间，所述第一凹陷的形成通过使用对所述有源区具有高蚀刻选择性的气体来进行。
27.如权利要求22的方法，其中所述第二凹陷的形成包括：
在所述栅线之上形成第二光致抗蚀图案，该第二光致抗蚀图案使所述栅线之间的所述有源区的部分暴露；
通过使用所述第二光致抗蚀图案作为蚀刻掩模来选择性地使所述有源区的暴露部分蚀刻到预定的深度；以及
去除所述第二光致抗蚀图案。
28.如权利要求27的方法，其中在蚀刻所述有源区的暴露部分期间，所述第二凹陷的形成使用对所述器件隔离层具有高蚀刻选择性的气体。
29.如权利要求22的方法，其中所述第一结区和所述第二结区以N型杂质掺杂。
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101312190B (zh) * | 2007-05-25 | 2011-07-06 | 海力士半导体有限公司 | 半导体器件及其制造方法 |
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|---|---|---|---|---|
| KR100861174B1 (ko) * | 2006-10-31 | 2008-09-30 | 주식회사 하이닉스반도체 | 노광 마스크 및 이를 이용한 반도체 소자의 제조 방법 |
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| US8940640B2 (en) * | 2013-03-13 | 2015-01-27 | Taiwan Semiconductor Manufacturing Company, Ltd. | Source/drain structure of semiconductor device |
| US9466698B2 (en) * | 2013-03-15 | 2016-10-11 | Semiconductor Components Industries, Llc | Electronic device including vertical conductive regions and a process of forming the same |
| US9520494B2 (en) * | 2013-09-26 | 2016-12-13 | Intel Corporation | Vertical non-planar semiconductor device for system-on-chip (SoC) applications |
Family Cites Families (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2195264B (en) | 1986-09-09 | 1990-10-24 | Norsolor Sa | A process for regenerating a catalyst and its application to an oxidative dehydrogenation process |
| KR960000229B1 (ko) | 1992-12-31 | 1996-01-03 | 현대전자산업주식회사 | 트렌치(Trench) 구조를 이용한 수직 채널을 갖는 모스트랜지스터(MOSFET) 제조 방법 |
| KR0123751B1 (ko) * | 1993-10-07 | 1997-11-25 | 김광호 | 반도체장치 및 그 제조방법 |
| JP3270250B2 (ja) * | 1994-08-17 | 2002-04-02 | 株式会社東芝 | 半導体記憶装置及びその製造方法 |
| US6093614A (en) * | 1998-03-04 | 2000-07-25 | Siemens Aktiengesellschaft | Memory cell structure and fabrication |
| DE69806484D1 (de) * | 1998-11-17 | 2002-08-14 | St Microelectronics Srl | Methode zur Herstellung von einem MOSFET mit einem vertikalen Kanal |
| US6316298B1 (en) | 1999-10-22 | 2001-11-13 | United Microelectronics Corp. | Fabrication method for a flash memory device |
| US6285057B1 (en) * | 1999-11-17 | 2001-09-04 | National Semiconductor Corporation | Semiconductor device combining a MOSFET structure and a vertical-channel trench-substrate field effect device |
| TW449885B (en) * | 2000-07-13 | 2001-08-11 | Nanya Technology Corp | Arrangement of DRAM cells with vertical transistors and deep trench capacitors |
| JP2002094027A (ja) * | 2000-09-11 | 2002-03-29 | Toshiba Corp | 半導体記憶装置とその製造方法 |
| US6664143B2 (en) | 2000-11-22 | 2003-12-16 | North Carolina State University | Methods of fabricating vertical field effect transistors by conformal channel layer deposition on sidewalls |
| JP3808700B2 (ja) * | 2000-12-06 | 2006-08-16 | 株式会社東芝 | 半導体装置及びその製造方法 |
| KR100400325B1 (ko) * | 2001-12-31 | 2003-10-01 | 주식회사 하이닉스반도체 | 수직형 트랜지스터 및 그 제조 방법 |
| KR100471189B1 (ko) * | 2003-02-19 | 2005-03-10 | 삼성전자주식회사 | 수직채널을 갖는 전계효과 트랜지스터 및 그 제조방법 |
| TW589705B (en) | 2003-04-07 | 2004-06-01 | Nanya Technology Corp | Method for improving ion-doping concentration in vertical channel |
| TW587311B (en) * | 2003-05-30 | 2004-05-11 | Nanya Technology Corp | Memory cell with partly vertical channel and the manufacturing method thereof |
| TWI223377B (en) | 2003-06-02 | 2004-11-01 | Nanya Technology Corp | Method for isolating the active area of a memory cell with partial vertical channel |
| JP4194890B2 (ja) * | 2003-06-24 | 2008-12-10 | 株式会社豊田中央研究所 | 半導体装置とその製造方法 |
| KR100577565B1 (ko) * | 2004-02-23 | 2006-05-08 | 삼성전자주식회사 | 핀 전계효과 트랜지스터의 제조방법 |
| TWI284391B (en) * | 2005-10-12 | 2007-07-21 | Promos Technologies Inc | Dynamic random access memory and manufacturing method thereof |
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101312190B (zh) * | 2007-05-25 | 2011-07-06 | 海力士半导体有限公司 | 半导体器件及其制造方法 |
| CN103456790A (zh) * | 2012-06-01 | 2013-12-18 | 台湾积体电路制造股份有限公司 | 垂直功率mosfet及其形成方法 |
| CN106463508A (zh) * | 2014-04-01 | 2017-02-22 | 英派尔科技开发有限公司 | 具有闪络保护的垂直晶体管 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| C17 | Cessation of patent right | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20091007 Termination date: 20131107 |