CN106067439B - 半导体器件及其制造方法、具有其的存储单元和电子设备 - Google Patents

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Abstract

一种半导体器件包括：半导体衬底，包括多个有源区以及用于隔离多个有源区的器件隔离区；以及掩埋位线和埋栅电极，形成在半导体衬底中。器件隔离区包括在第一方向上延伸的第一器件隔离区以及在与第一方向交叉的第二方向上延伸且具有形成在其中的屏蔽柱的第二器件隔离区。

Description

半导体器件及其制造方法、具有其的存储单元和电子设备
相关申请的交叉引用
本申请要求2015年4月20日提交的第10-2015-0055446号韩国专利申请的优先权，该韩国专利申请通过引用整体合并于此。
技术领域
本发明的示例性实施例涉及一种半导体器件，更具体地，涉及一种具有空气隙的半导体器件、用于制造其的方法、具有其的存储单元和具有其的电子设备。
背景技术
随着半导体器件高度集成，相邻导电结构之间的寄生电容对半导体器件的性能产生很大影响。
发明内容
本发明的实施例针对一种能够抑制经过栅极效应的半导体器件以及用于制造其的方法。
根据本发明的一个实施例，半导体器件可以包括：半导体衬底，具有多个有源区和用于将多个有源区彼此隔离的器件隔离区；以及掩埋位线和埋栅电极，形成在半导体衬底中，其中，器件隔离区包括在第一方向上延伸的第一器件隔离区和在与第一方向交叉的第二方向上延伸且具有屏蔽柱的第二器件隔离区。屏蔽柱可以电耦接至半导体衬底。屏蔽柱可以包括用硼掺杂的多晶硅。半导体器件还可以包括在第一方向上延伸的第一隔离沟槽，其中，第一器件隔离区形成在第一隔离沟槽中。半导体器件可以包括在第二方向上延伸的第二隔离沟槽，其中，第二器件隔离区形成在第二隔离沟槽中。第二器件隔离区可以包括：内衬，形成在第二隔离沟槽的侧壁上；以及隔离介电层，覆盖屏蔽柱，其中，内衬可以定位在屏蔽柱与第二隔离沟槽的侧壁之间。半导体器件还可以包括具有底表面、第一侧表面和与第一侧表面相对的第二侧表面的栅极沟槽，其中，埋栅电极可以形成在栅极沟槽中。栅极沟槽可以包括：第一沟槽，在第二方向上延伸；以及第二沟槽和第三沟槽，每个从第一沟槽延伸出，且在第一方向上延伸。埋栅电极可以包括：第一电极，掩埋在栅极沟槽的第一沟槽中；第二电极，掩埋在栅极沟槽的第二沟槽中；以及第三电极，掩埋在栅极沟槽的第三沟槽中。半导体器件还可以包括在与第一方向和第二方向交叉的第三方向上延伸的位线沟槽，其中，掩埋位线可以形成在位线沟槽中。半导体器件还可以包括在掩埋位线之下的基体沟槽以及形成在基体沟槽中的穿通阻止层。每个有源区可以包括基体以及在基体上垂直地延伸的柱子，其中，柱子可以包括：第一结区，电耦接至掩埋位线；第二结区，与第一结区垂直地定位；以及沟道区，定位在第一结区与第二结区之间，且与埋栅电极重叠。每个有源区具有长轴和短轴，第一隔离区可以定位在相邻的有源区的短轴之间，第二隔离区可以定位在相邻的有源区的长轴之间。屏蔽柱可以定位在相邻的有源区的长轴之间。
根据本发明的另一个实施例，半导体器件可以包括：半导体衬底，具有多个有源区以及用于将所述多个有源区彼此隔离的器件隔离区；以及掩埋位线和埋栅电极，形成在半导体衬底中，其中，器件隔离区可以包括在第一方向上延伸的第一器件隔离区以及在与第一方向交叉的第二方向上延伸且具有空气隙和导电屏蔽柱的第二器件隔离区，其中，每个有源区可以由第一器件隔离区和第二器件隔离区来限定。导电屏蔽柱可以电耦接至半导体衬底。导电屏蔽柱可以包括用硼掺杂的多晶硅。第二器件隔离区可以包括覆盖导电屏蔽柱和空气隙的隔离介电层。每个有源区具有短轴和长轴，第一器件隔离区可以定位在相邻的有源区的短轴之间，第二器件隔离区可以定位在相邻的有源区的长轴之间。导电屏蔽柱可以独立地定位在相邻的有源区的长轴之间。
根据本发明的又一个实施例，半导体器件可以包括：半导体衬底，包括多个有源区以及用于将所述多个有源区彼此隔离的器件隔离区；以及掩埋位线和埋栅电极，形成在半导体衬底中，其中，器件隔离区包括在第一方向上延伸且具有第一空气隙的第一器件隔离区以及在与第一方向交叉的第二方向上延伸且具有第二空气隙和导电屏蔽柱的第二器件隔离区，其中，有源区由第一器件隔离区和第二器件隔离区来限定。导电屏蔽柱可以电耦接至半导体衬底。导电屏蔽柱可以包括用硼掺杂的多晶硅。每个有源区具有短轴和长轴，其中，第一器件隔离区可以定位在相邻的有源区的短轴之间，以及其中，第二器件隔离区可以定位在相邻的有源区的长轴之间。导电屏蔽柱和第二空气隙定位在相邻的有源区的长轴之间。第一空气隙可以定位在相邻的有源区的短轴之间。
根据本发明的又一个实施例，一种用于制造半导体器件的方法可以包括：通过刻蚀半导体衬底来形成线型有源区；通过切割线型有源区来形成多个岛型有源区和隔离沟槽；形成包括屏蔽柱的器件隔离区，其中，屏蔽柱形成在隔离沟槽中，且电耦接至半导体衬底；以及形成掩埋位线和埋栅电极，掩埋位线和埋栅电极被形成在每个岛型有源区中。形成器件隔离区可以包括：在隔离沟槽的侧壁之上形成间隔物；在间隔物之上形成填充隔离沟槽的导电材料；通过凹进导电材料来形成屏蔽柱；在屏蔽柱之上填充隔离介电层。屏蔽柱可以包括用硼掺杂的多晶硅。
根据本发明的又一个实施例，一种用于半导体器件的方法可以包括：通过刻蚀半导体衬底来形成线型有源区；通过切割线型有源区来形成多个岛型有源区和隔离沟槽；在隔离沟槽的侧壁之上形成间隔物；在间隔物之上形成部分填充隔离沟槽的屏蔽柱；通过去除间隔物来形成空气隙；通过将隔离介电层填充在隔离沟槽中且在空气隙和屏蔽柱之上来形成器件隔离区；以及形成掩埋位线和埋栅电极，掩埋位线和埋栅电极被形成在每个岛型有源区中。屏蔽柱可以包括用硼掺杂的多晶硅。
根据本发明的又一个实施例，一种用于制造半导体器件的方法可以包括：通过刻蚀半导体衬底来形成线型有源区和第一隔离沟槽；在第一隔离沟槽中形成包括介电柱的第一器件隔离区；通过切割线型有源区和第一器件隔离区来形成多个岛型有源区和第二隔离沟槽；在第二隔离沟槽的侧壁之上形成间隔物；形成部分填充第二隔离沟槽且在间隔物之上的屏蔽柱；通过去除间隔物来形成第一空气隙；通过在第一空气隙和屏蔽柱之上用隔离介电层填充第二隔离沟槽来形成第二器件隔离区；形成掩埋位线和埋栅电极，掩埋位线和埋栅电极形成在每个岛型有源区中；以及通过去除介电柱来在第一隔离沟槽中形成第二空气隙。形成第一器件隔离区可以包括：在第一隔离沟槽的侧壁之上形成第一内衬层；形成部分填充第一隔离沟槽且在第一内衬层之上的介电柱；以及用第一隔离介电层填充第一隔离沟槽，其中，第一隔离介电层形成在介电柱之上。介电柱可以包括硅锗。通过去除介电柱来形成第二空气隙包括：湿法刻蚀介电柱。屏蔽柱可以包括用硼掺杂的多晶硅。通过去除间隔物来形成第一空气隙包括：湿法刻蚀间隔物。
附图说明
图1是图示根据第一实施例的器件隔离区的截面图。
图2A是图示根据第一实施例的半导体器件的平面图。
图2B是沿着图2A中的A-A’线、B-B’线和C-C’线截取得到的截面图。
图3A至图3H是图示根据第一实施例的半导体器件的平行有源区的形成方法的示例的视图。
图4A至图4H是沿图3A至图3H的A-A’线和B’-B线截取得到的截面图。
图5A至图5H是图示根据第一实施例的半导体器件的掩埋(buried)位线的形成方法的示例的视图。
图6A至图6H是沿图5A至图5H的A-A’线、B-B’线和C-C’线截取得到的截面图。
图7A至图7H是图示根据第一实施例的半导体器件的栅电极的示例的视图。
图8A至图8H是沿图7A至图7H的A-A’线、B-B’线和C-C’线截取得到的截面图。
图9是图示根据第二实施例的半导体器件的示图。
图10A至图10C是图示根据第二实施例的半导体器件的制造方法的示例的视图。
图11是图示根据第三实施例的半导体器件的视图。
图12A至图12D是图示根据第三实施例的半导体器件的制造方法的示例的视图。
具体实施方式
下面将参照附图来更详细地描述本发明的示例性实施例。然而，本发明可以以不同形式来实施，而不应当被解释为局限于本文中阐述的实施例。贯穿本公开，相同的附图标记在本发明的各种附图和实施例中始终指代相同的部分。
附图不一定按比例，且在某些情况下，可以夸大比例以清楚地示出实施例的特征。当第一层被称作“在”第二层“上”或“在”衬底“上”时，其不仅指第一层直接形成在第二层或衬底上的情况，也指在第一层与第二层或衬底之间存在第三层的情况。
图1是图示根据第一实施例的器件隔离区的截面图。
参见图1，器件隔离区和有源区ACT可以形成在衬底S中。器件隔离区可以包括第一器件隔离区I1和第二器件隔离区I2。有源区ACT可以由第一器件隔离区I1和第二器件隔离区I2来限定。第一器件隔离区I1可以在第一方向①上延伸，第二器件隔离区I2可以在与第一方向①交叉的第二方向②上延伸。第一器件隔离区I1可以通过第二器件隔离区I2而变得不连续。第一器件隔离区I1和第二器件隔离区I2可以为通过沟槽刻蚀形成的浅沟槽隔离(STI)区。第一器件隔离区I1和第二器件隔离区I2分别可以通过用介电材料填充隔离沟槽(未编号)来形成。第一器件隔离区I1和第二器件隔离区I2可以由相同的材料或不同的材料来形成。例如，第一器件隔离区I1和第二器件隔离区I2可以包括氧化硅、氮化硅或其组合。第二器件隔离区I2可以具有屏蔽柱SP。
有源区ACT可以为岛型。多个有源区ACT可以排列在第二方向②上，第一器件隔离区I1介于它们之间。可以以彼此相同的间距和大小来排列多个有源区ACT。有源区ACT可以具有长轴X2和短轴X1。第二器件隔离区I2可以定位在两个相邻的有源区ACT的长轴X2之间。第一器件隔离区I1可以定位在两个相邻的有源区ACT的短轴X1之间。
根据图1，具有屏蔽柱SP的第二器件隔离区I2可以定位在两个有源区ACT的长轴X2之间。在有源区ACT中可以形成各种半导体器件。
在下文中，将描述根据第一实施例的半导体器件的示例。图2A是图示根据第一实施例的半导体器件的平面图。图2B是沿图2A中的A-A’线、B-B’线和C-C’线截取得到的截面图。半导体器件200可以包括存储单元。
半导体器件200可以包括衬底100。衬底100可以包括半导体衬底。衬底100可以由含硅材料形成。衬底100可以包括硅、单晶硅、多晶硅、非晶硅、硅锗、单晶硅锗、多晶硅锗、碳掺杂硅、其组合或其多层。在另一个实施例中，衬底100可以包括诸如锗的半导体材料。衬底100可以包括III/V族半导体材料，例如，诸如GaAs的化合物半导体衬底。此外，衬底100可以包括绝缘体上硅(SOI)衬底。
器件隔离区和有源区102I可以形成在衬底100中。器件隔离区可以包括第一器件隔离区I1和第二器件隔离区I2。有源区102I可以由第一器件隔离区I1和第二器件隔离区I2来限定。衬底100在有源区102I之下的部分可以变成块体101。第一器件隔离区I1可以在第一方向①上延伸，第二器件隔离区I2可以在与第一方向①交叉的第二方向②上延伸。第一器件隔离区I1可以通过第二器件隔离区I2而变得不连续。第一器件隔离区I1和第二器件隔离区I2可以为通过沟槽刻蚀形成的STI区。第一器件隔离区I1和第二器件隔离区I2分别可以通过用介电材料填充隔离沟槽103和104来形成。
第一器件隔离区I1和第二器件隔离区I2可以由彼此相同的材料或彼此不同的材料形成。例如，第一器件隔离区I1和第二器件隔离区I2可以包括氧化硅、氮化硅或其组合。第二器件隔离区I2可以包括间隔物106、屏蔽柱105和第二隔离介电层107。第二器件隔离区I2可以形成在第二隔离沟槽104中。因此，屏蔽柱105可以形成在第二器件隔离区I2中。屏蔽柱105可以电耦接至衬底100。第一器件隔离区I1可以包括内衬108、介电柱109和第一隔离介电层110。
有源区102I可以为岛型。多个有源区102I可以在第二方向②上排列，第一器件隔离区I1可以介于它们之间。多个有源区102I可以以彼此相同的间距和大小来排列。有源区102I可以具有长轴和短轴(见图1)。第二器件隔离区I2可以定位在两个有源区102I的长轴X2之间。第一器件隔离区I1可以定位在两个有源区102I的短轴X1之间。有源区102I可以包括第一柱子P1和第二柱子P2。第一柱子P1和第二柱子P2可以形成对，且彼此对称。第一柱子P1和第二柱子P2中的每个柱子的一个侧表面可以接触第二器件隔离区I2。
衬底100可以包括多个沟槽。沟槽可以包括位线沟槽111、位线沟槽111上的栅极沟槽112以及位线沟槽111之下的基体沟槽113。位线沟槽111可以在第三方向③上延伸。第三方向③可以为与第一方向①和第二方向②交叉的方向。栅极沟槽112可以在第二方向②上延伸。第二方向②可以为与第一方向①和第三方向③交叉的方向。基体沟槽113可以在第一方向①上延伸，且当沿第一方向测量时，基体沟槽113的长度可以与有源区102I相同。第一柱子P1和第二柱子P2可以由栅极沟槽112彼此间隔开。
掩埋位线114可以形成在位线沟槽111中。位线覆盖层115可以形成在掩埋位线114上。掩埋位线114可以包括低电阻率金属。掩埋位线114可以包括钨。位线覆盖内衬116可以定位在位线覆盖层115与位线沟槽111之间。位线覆盖层115和位线覆盖内衬116可以包括介电材料。位线覆盖层115和位线覆盖内衬116可以包括氧化硅、氮化硅或其组合。
位线覆盖层115可以覆盖掩埋位线114的顶表面。相应地，掩埋位线114也可以被称作衬底100中的嵌入式掩埋位线。穿通阻止(punch-through prevention)层117可以形成在掩埋位线114之下。穿通阻止层117可以由介电材料形成。穿通阻止层117可以防止相邻掩埋位线114之间的穿通。掩埋位线114可以通过穿通阻止层117而浮离衬底100的块体101。
栅极沟槽112可以在第一柱子P1与第二柱子P2之间。成对的栅电极BG1和BG2可以形成在栅极沟槽112中。在成对的栅电极中，第一栅电极BG1可以与第一柱子P1的侧表面重叠，第二栅电极BG2可以与第二柱子P2的侧表面重叠。第一栅电极BG1与第二栅电极G2可以彼此对称。
栅极介电层118可以形成在第一柱子P1和第二柱子P2的侧壁上。第一栅电极BG1和第二栅电极BG2可以被第一栅极覆盖层120和第二栅极覆盖层121覆盖。第一栅电极BG1和第二栅电极BG2的顶表面可以定位在低于第一柱子P1和第二柱子P2的顶表面的水平处。第一栅极覆盖层120和第二栅极覆盖层121的顶表面可以与第一柱子P1和第二柱子P2的顶表面位于同一水平处。
由于第一栅电极BG1和第二栅电极BG2定位在栅极沟槽112之内，且其顶表面和侧表面被第一栅极覆盖层120和第二栅极覆盖层121覆盖，因此第一栅电极BG1和第二栅电极BG2可以具有掩埋结构。它们也可以被称作埋栅电极。半导体器件200可以应用到存储单元。因此，第一栅电极BG1和第二栅电极BG2可以变成掩埋字线。
栅极介电层118可以形成在栅极沟槽112的侧壁上。即，栅极介电层118可以覆盖栅极沟槽112。此外，栅极介电层118可以覆盖第一柱子P1和第二柱子P2的下侧表面和上侧表面。
栅极介电层118可以包括氧化硅、氮化硅、氮氧化硅、高k材料或其组合。高k材料可以包括具有比氧化硅的介电常数高的介电常数的材料。例如，高k材料可以包括具有高于3.9的介电常数的材料。又例如，高k材料可以包括具有高于10的介电常数的材料。在又一个示例中，高k材料可以包括具有10至30的介电常数的材料。
高k材料可以包括至少一种金属元素。高k材料可以包括含铪材料。含铪材料可以包括氧化铪、氧化硅铪、氮氧化硅铪或其组合。在另一个实施例中，高k材料可以包括氧化镧、氧化铝镧、氧化锆、氧化硅锆、氮氧化硅锆、氧化铝或其组合。在另一个实施例中，可以使用本领域已知的其他高k材料。
第一栅电极BG1和第二栅电极BG2的底表面可以接触位线覆盖层115。即，位线覆盖层115可以定位在第一栅电极BG1和第二栅电极BG2与位线114之间。第一栅电极BG1和第二栅电极BG2可以分别与第一柱子P1和第二柱子P2的侧表面重叠。
第二结区123和第一结区122可以形成在第一柱子P1和第二柱子P2中。第一结区122可以定位在第一柱子P1和第二柱子P2的底部，第二结区123可以定位在第一柱子P1和第二柱子P2的顶部。第一结区122可以电耦接至掩埋位线114。第一结区122可以定位在低于第二结区123的水平处。
垂直沟道VC可以垂直地形成在第一结区122与第二结区123之间。第一结区122和第二结区123可以为掺杂有导电类型杂质的区域。例如，导电类型杂质可以包括磷(P)、砷(As)、锑(Sb)或硼(B)。第一结区122和第二结区123可以用彼此相同的导电类型杂质来掺杂。第一结区122和第二结区123可以分别对应于源极区和漏极区。
第一栅电极BG1和第二栅电极BG2可以分别为下栅电极G1和G2与上栅电极G11和G12的层叠。第一栅电极BG1可以包括第一下栅电极G1和第一上栅电极G11。第二栅电极BG2可以包括第二下栅电极G2和第二上栅电极G12。下栅电极G1和G2可以包括高功函数材料。上栅电极G11和G12可以包括低功函数材料。阈值电压可以由具有高功函数的下栅电极G1和G2来控制。通过具有低功函数的上栅电极G11和G12可以改善栅极诱导漏极泄漏(gate-induced drain leakage)。
第一栅电极BG1和第二栅电极BG2可以分别包括第一电极E1、第二电极E2和第三电极E3。第一电极E1可以在第二方向②上延伸，第二电极E2和第三电极E3可以分支于第一电极E1。第二电极E2和第三电极E3可以在第一方向①上延伸。第一电极E1、第二电极E2和第三电极E3可以围绕第一柱子P1和第二柱子P2的至少三个侧表面。第一电极E1可以在与掩埋位线114交叉的方向上，第二电极E2和第三电极E3可以定位在相邻的第一柱子P1之间或在相邻的第二柱子P2之间。
栅极沟槽112可以为在任意一个方向上延伸的线型。栅极沟槽112可以包括第一沟槽T1、第二沟槽T2和第三沟槽T3。第一电极E1可以形成在第一沟槽T1中，第二电极E2和第三电极E3可以分别形成在第二沟槽T2和第三沟槽T3中。
在下文中，将详细描述第二器件隔离区I2。第二器件隔离区I2可以包括间隔物106、屏蔽柱105和第二隔离介电层107。第二器件隔离区I2可以形成在第二隔离沟槽104中。第二器件隔离区I2可以在其中具有屏蔽柱105。屏蔽柱105可以由含硅材料形成。屏蔽柱105可以包括多晶硅层。屏蔽柱105可以用杂质来掺杂。屏蔽柱105可以包括用硼掺杂的多晶硅层。屏蔽柱105可以独立地定位在有源区102I的长轴之间。即，相邻的屏蔽柱105可以彼此分开地形成。
屏蔽柱105可以被凹进，使得其表面高度低于有源区102I的顶表面的高度。间隔物106可以定位在屏蔽柱105的侧壁与第二隔离沟槽104的侧壁之间。屏蔽柱105的底部可以接触衬底100。
根据第一实施例，屏蔽柱105可以定位在两个有源区102I的长轴X2之间。这样，可以抑制经过栅极(PG)效应(passing gate effect)。即，对经过栅极(passing gate)的场屏蔽可以导致对PG效应的抑制。此外，由于屏蔽柱105用作背栅，因此阈值电压可以增大。
在下文中，将描述根据第一实施例的半导体器件的制造方法。为了方便，描述将被划分为制备部分1、制备部分2和制备部分3的三部分。制备部分1涉及用于形成平行有源区的方法，制备部分2涉及用于形成掩埋位线(BBL)的方法，制备部分3涉及用于形成埋栅电极(BG)的方法。
图3A至图3H是图示根据第一实施例的半导体器件的平行有源区的形成方法的示例的视图。图4A至图4H是沿图3A至图3H中的A-A’线和B’-B线截取得到的截面图。
如图3A和图4A中所示，可以准备衬底10。衬底10可以包括适用于半导体处理的材料。衬底10可以包括半导体衬底。衬底10可以包括含硅材料。衬底10可以包括硅、单晶硅、多晶硅、非晶硅、硅锗、单晶硅锗、多晶硅锗、碳掺杂硅、其组合或其多层。在另一个实施例中，衬底10可以包括诸如锗的半导体材料。而且，衬底10可以包括III/V族半导体材料，例如，诸如GaAs的化合物半导体衬底。此外，衬底10可以包括绝缘体上硅(SOI)衬底。
可以在衬底10上形成第一硬掩膜层12。可以在第一硬掩膜层12中形成多个线型开口12A。为了形成多个线型开口12A，可以通过使用掩膜(未示出)来刻蚀第一硬掩膜层12。可以通过间隔图案化技术(spacer pattern technology，SPT)来形成多个线型开口12A。第一硬掩膜层12可以由对衬底10具有刻蚀选择比的材料形成。例如，第一硬掩膜层12可以包括氮化硅。虽然其未被示出，但可以在第一硬掩膜层12与衬底10之间形成缓冲层或衬垫(pad)层。缓冲层可以由氧化硅形成。
可以形成第一隔离沟槽13。可以通过使用具有线型开口12A的第一硬掩膜层12作为刻蚀掩膜来刻蚀衬底10。这样，第一隔离沟槽13可以形成为线型。通过第一隔离沟槽13可以在衬底10中限定线型有源区14L。线型有源区14L之间的空间可以变为第一隔离沟槽13。线型有源区14L和第一隔离沟槽13可以在第一方向①上延伸。为了方便，第一方向①也可以被称作斜方向。衬底10的未被执行用于形成线型有源区14L和第一隔离沟槽13的工艺的底部被称作块体11。
如图3B和图4B中所示，可以在第一隔离沟槽13中形成第一内衬层15A。第一内衬层15A可以由氧化硅形成。可以通过热氧化工艺或沉积工艺来形成第一内衬层15A。在另一个实施例中，第一内衬层15A可以形成为双层结构。例如，第一内衬层15A可以为氧化硅与氮化硅的层叠。
可以在第一内衬层15A上形成介电柱层AL1。介电柱层AL1可以由对第一内衬层15A具有刻蚀选择比的材料形成。介电柱层AL1可以包括含硅材料。介电柱层AL1可以包括硅锗(SiGe)。
可以凹进介电柱层AL1。可以在第一隔离沟槽13中凹进介电柱层AL1以形成介电柱AL。介电柱AL可以具有凹进表面。介电柱AL的凹进表面可以低于线型有源区14L的顶表面。
如图3C和图4C中所示，可以在介电柱AL上形成第一隔离介电层16。第一隔离介电层16可以由介电材料形成。第一隔离介电层16可以包括氧化硅、氮化硅或其组合。可以使用化学气相沉积(CVD)工艺或其他沉积工艺来用介电材料填充第一隔离沟槽13。第一隔离介电层16可以包括旋涂介质(SOD)。
可以对第一隔离介电层16执行平坦化工艺(诸如化学机械抛光(CMP))。这样，可以形成填充第一隔离沟槽13的第一隔离介电层16。在对第一隔离介电层16的平坦化工艺中，第一内衬层15A的一部分可以被平坦化。例如，可以平坦化第一隔离介电层16和第一内衬层15A直到第一硬掩膜层12的顶表面暴露。这样，第一隔离介电层16和第一内衬15可以保留在第一隔离沟槽13中。
根据以上工艺，可以形成第一器件隔离区I1。第一器件隔离区I1可以包括第一内衬15、介电柱AL和第一隔离介电层16。第一器件隔离区I1可以形成在第一隔离沟槽13中。介电柱AL可以形成在第一器件隔离区I1中。线型有源区14L与第一器件隔离区I1可以交替地形成。线型有源区14L的线宽可以与第一器件隔离区I1的线宽相同。线型有源区14L和第一器件隔离区11可以在第一方向①上延伸。
如图3D和图4D中所示，可以按均匀长度单位来切割线型有源区14L。为了切割线型有源区14L，可以使用切割掩膜17。切割掩膜17可以具有多个线型开口17A。多个线型开口17A可以在第二方向②上延伸。切割掩膜17可以在与线型有源区14L交叉的方向上延伸。切割掩膜17可以包括光刻胶图案。
可以通过使用切割掩膜17作为刻蚀掩膜来刻蚀第一硬掩膜层12、线型有源区14L和第一器件隔离区I1。这样，线型有源区14L可以被切割而形成第二隔离沟槽18。第二隔离沟槽18可以在第二方向②上延伸。通过第二隔离沟槽18可以形成多个岛型有源区14I。
根据以上工艺，线型有源区14L可以被切割而形成独立的岛型有源区14I。当沿第一方向①来看时，相邻的岛型有源区14I可以在长度和间距上是均匀的，且可以通过第二隔离沟槽18彼此分开。
岛型有源区14I可以具有短轴X1和长轴X2。多个岛型有源区14I可以沿第一方向①和第二方向②重复地形成，且彼此间隔开。第二隔离沟槽18可以形成在相邻的岛型有源区14I的长轴X2之间，第一器件隔离区I1可以定位在相邻的岛型有源区14I的短轴X1之间。第二隔离沟槽18可以在第二方向②上延伸。
如图3E和图4E中所示，可以去除切割掩膜17。可以在第二隔离沟槽18的侧壁上形成间隔物19。为了形成间隔物19，可以沉积介电材料，接着进行回刻蚀(etch-back)工艺。间隔物19可以由对衬底10具有刻蚀选择比的材料形成。间隔物19可以包括氧化硅。第二器件隔离沟槽18的底表面可以通过间隔物19暴露。
如图3F和图4F中所示，可以形成屏蔽层20A。屏蔽层20A可以包括导电材料。屏蔽层20A可以由含硅材料形成。屏蔽层20A可以包括多晶硅层。屏蔽层20A可以用杂质来掺杂以具有导电性。屏蔽层20A可以包括用硼掺杂的多晶硅层。
如图3G和图4G中所示，可以形成屏蔽柱20。可以通过选择性地刻蚀屏蔽层20A来形成屏蔽柱20。例如，可以通过回刻蚀工艺来刻蚀屏蔽层20A。这样，在第二隔离沟槽18中可以形成屏蔽柱20。屏蔽柱20可以独立地定位在有源区14I的长轴之间。即，相邻的屏蔽柱20可以彼此分开地形成。可以凹进屏蔽柱20，使得其表面高度低于有源区14I的顶表面的高度。间隔物19可以形成在屏蔽柱20的侧壁与第二隔离沟槽18的侧壁之间。屏蔽柱20的底部可以接触衬底10。
如图3H和图4H中所示，可以形成第二隔离介电层21。第二隔离介电层21可以由氧化硅形成。第二隔离介电层21可以填充屏蔽柱20的凹进区域。随后，可以平坦化第二隔离介电层21。这样，第二隔离介电层21可以保留为填充屏蔽柱20的凹进区域。第二隔离介电层21的平坦化表面可以与第一硬掩膜层12的顶表面处于同一水平处。
如上，第二器件隔离区I2可以通过平坦化第二隔离介电层21来形成。第二器件隔离区I2可以包括间隔物19、屏蔽柱20和第二隔离介电层21。第二器件隔离区I2可以形成在第二隔离沟槽18中。第二器件隔离区I2可以具有屏蔽柱20。
岛型有源区14I可以由第一器件隔离区I1和第二器件隔离区I2来限定。多个岛型有源区14I可以由多个第一器件隔离区I1和多个第二器件隔离区I2来限定。多个岛型有源区14I可以彼此平行地安置。其可以被称作平行有源区。
屏蔽柱20可以定位在岛型有源区14I的长轴之间。因此，PG效应可以被抑制。
图5A至图5H是图示根据第一实施例的半导体器件的掩埋位线的形成方法的示例的视图。图6A至图6H是沿图5A至图5H的A-A’线、B-B’线和C-C’线截取得到的截面图。在下文中，为了方便，在图5A至图5H中，示出了第一器件隔离区I1和第二器件隔离区I2。即，省略了第一内衬15、介电柱AL、间隔物19和第二隔离介电层21。然而，示出了形成在第二器件隔离区I2中的屏蔽柱20。
如图5A和图6A中所示，可以形成第二硬掩膜层22。可以在第二硬掩膜层22中形成多个线型开口22A。第二硬掩膜层22可以由对衬底10具有刻蚀选择比的材料形成。例如，第二硬掩膜层22可以包括氮化硅。
可以形成位线沟槽23。可以使用具有线型开口的第二硬掩膜层22作为刻蚀掩膜来刻蚀岛型有源区14I。因此，可以形成线型位线沟槽23。位线沟槽23可以为在第三方向③上延伸的线型。位线沟槽23可以在与第二隔离沟槽18交叉的方向上延伸。位线沟槽23可以被形成为比第一隔离沟槽13和第二隔离沟槽18浅。位线沟槽23可以具有足够的深度以增大随后的栅电极的平均横截面积。
为了形成位线沟槽23，除岛型有源区14I之外，也可以刻蚀第一器件隔离区I1和第二器件隔离区I2。岛型有源区14I的一部分可以由位线沟槽23划分为初步柱子14。岛型有源区14I的剩余部分14B可以形成在初步柱子14之下。剩余部分14B可以被称作基体14B。
如图5B和图6B中所示，可以形成内衬间隔物24。内衬间隔物24可以形成在位线沟槽23的两个侧壁上。可以通过沉积氧化硅接着进行回刻蚀工艺来形成内衬间隔物24。
可以形成基体沟槽25。可以通过将位线沟槽23的底表面刻蚀至给定深度来形成基体沟槽25。可以通过使用第二硬掩膜层22和内衬间隔物24作为刻蚀掩膜来延伸位线沟槽23的底表面。这样，基体14B的一部分可以被刻蚀以形成基体沟槽25。
为了形成基体沟槽25，可以执行各向同性刻蚀。根据各向同性刻蚀，基体沟槽25可以为泡型。基体沟槽25的线宽可以大于位线沟槽23的线宽。基体沟槽25的深度可以比第一隔离沟槽13和第二隔离沟槽18的深度浅。基体沟槽25可以在初步柱子14之下在第一方向①上延伸。例如，基体沟槽25的侧表面可以延伸至与第二隔离沟槽18的侧壁相邻。
当位线沟槽23和基体沟槽25形成时，岛型有源区14I可以被划分为成对的初步柱子14。即，成对的初步柱子14可以由位线沟槽23和基体沟槽25彼此间隔开。
如图5C和图6C中所示，初步穿通阻止层26A可以填充基体沟槽25和位线沟槽23。初步穿通阻止层26A可以由介电材料形成。为了形成初步穿通阻止层26A，可以用旋涂电介质(SOD)来填充位线沟槽23和基体沟槽25。
如图5D和图6D中所示，可以形成凹进的穿通阻止层26B。例如，可以将初步穿通阻止层26A凹进至给定深度。凹进的穿通阻止层26B可以填充至少基体沟槽25。凹进的穿通阻止层26B的一部分定位在位线沟槽23的底部处。成对的初步柱子14可以通过凹进的穿通阻止层26B而浮离块体11。此外，通过凹进的穿通阻止层26B可以抑制成对的初步柱子14之间的电连接。为了形成凹进的穿通阻止层26B，可以执行平坦化工艺然后进行回刻蚀工艺。
然后，可以形成牺牲间隔物27。牺牲间隔物27可以覆盖内衬间隔物24的侧壁。牺牲间隔物27可以由氮化钛形成。例如，可以通过共形地沉积氮化钛接着进行回刻蚀工艺来形成牺牲间隔物27。
如图5E和图6E中所示，可以形成暴露初步柱子14的底侧壁的开口28。为了形成开口28，可以通过使用牺牲间隔物27作为阻挡物来将凹进的穿通阻止层26B凹进至给定深度。这样，可以形成穿通阻止层26。穿通阻止层26可以填充基体沟槽25。随着穿通阻止层26被凹进，内衬间隔物24的一部分可以被暴露。然后，可以选择性地去除内衬间隔物24的暴露部分。
因此，可以形成使初步柱子14的底侧壁暴露的开口28。开口28为接触后续的掩埋位线的区域，且可以为同时暴露相邻的初步柱子14的底侧壁的双侧接触(BSC)。例如，通过开口28可以同时暴露位线沟槽23的两个底侧壁。初步柱子14的未被开口28暴露的上侧壁可以被内衬间隔物24覆盖。因此，此实施例不需要用于形成开口28的额外的接触掩膜。
如图5F和图6F中所示，可以形成第一结区29。为了形成第一结区29，可以通过等离子体掺杂技术来执行杂质掺杂工艺。例如，可以通过开口28来等离子体掺杂杂质以形成第一结区29。在掺杂工艺中，杂质可以包括N型杂质或P型杂质。例如，可以使用磷(P)或砷(As)作为杂质。第一结区29可以形成在初步柱子14的底部处。第一结区29可以形成为浮离于块体11。即，其可以通过穿通阻止层26与块体11分开。此外，通过第二器件隔离区I2可以抑制第一结区29的横向扩散。
如图5G和图6G中所示，可以形成位线30。例如，可以通过形成金属层(未示出)来掩埋位线沟槽23然后回刻蚀该金属层来形成位线30。这里，位线30可以包括钨(W)。位线30的两端可以通过填充开口28而电耦接至第一结区29。穿通阻止层26可以定位在位线30与块体11之间。
在形成位线30之前，可以形成用于第一结区29与位线30之间的欧姆接触的欧姆接触层(未示出)。欧姆接触层可以包括金属硅化物。例如，欧姆接触层可以包括硅化钴。为了形成硅化钴，可以在具有第一结区29的结构的整个表面上沉积钴层，然后可以执行热处理。随后，可以去除未反应的钴层。
如上所述，位线30可以在无插塞的情况下接触第一结区29。这可以被称作无插塞接触。
如图5H和图6H中所示，可以选择性地去除牺牲间隔物27。为了覆盖位线32，可以形成位线覆盖层31以掩埋位线沟槽23。这里，位线覆盖层31可以包括氧化硅。随后，可以平坦化位线覆盖层31直到第一硬掩膜层12的表面暴露。
图7A至图7H是图示根据第一实施例的半导体器件的栅电极的示例的视图。图8A至图8H是沿图7A至图7H中的A-A’线、B-B’线和C-C’线截取得到的截面图。如图7A和图8A中所示，可以形成初步栅极沟槽33。例如，可以通过使用第三硬掩膜层32作为刻蚀掩膜(其用附图标记32A来标注)刻蚀位线覆盖层31、第一器件隔离区I1和初步柱子14来形成初步栅极沟槽33。可以执行用于形成初步栅极沟槽33的刻蚀工艺直到位线覆盖层31保留有给定的厚度。初步栅极沟槽33可以在与位线30交叉的方向上延伸。初步栅极沟槽33可以在第二方向②上延伸。第一结区29可以在初步栅极沟槽33的底部处暴露。
通过初步栅极沟槽33可以形成成对的第一柱子P1和第二柱子P2。可以通过刻蚀初步柱子14来形成第一柱子P1和第二柱子P2。第一柱子P1和第二柱子P2中的每个可以成为具有多侧壁的结构。在用于形成初步栅极沟槽33的刻蚀工艺期间，内衬间隔物24的一部分可以被刻蚀。沿着B-B’线，在初步栅极沟槽33之下，内衬间隔物24、第一器件隔离区I1和位线覆盖层31的顶表面可以彼此处于同一水平处。内衬间隔物24可以被称作位线覆盖内衬24。
如图7B和图8B中所示，可以执行对初步栅极沟槽33的延伸工艺。例如，可以通过湿法刻蚀工艺来选择性地刻蚀位线覆盖层31的一部分和第一器件隔离区I1的一部分。其可以被称作加宽工艺。加宽工艺可以使用湿法刻蚀。通过使用湿法加宽来刻蚀第一器件隔离区I1的一部分和位线覆盖层31的一部分，初步栅极沟槽33可以在第一方向①上延伸。根据湿法加宽工艺，氧化物可以被选择性地去除。例如，第一内衬15、第一隔离介电层16、位线覆盖内衬24和位线覆盖层31可以被选择性地去除。
通过湿法加宽工艺延伸的初步栅极沟槽可以被称作栅极沟槽33T。栅极沟槽33T可以包括第一沟槽T1、第二沟槽T2和第三沟槽T3。第一沟槽T1可以在第二方向②上延伸。第一沟槽T1可以定位在第一柱子P1与第二柱子P2之间。第二沟槽T2和第三沟槽T3可以分支于第一沟槽T1。第二沟槽T2和第三沟槽T3可以在与第二方向②交叉的第一方向①上延伸。
通过第一沟槽T1、第二沟槽T2和第三沟槽T3可以暴露第一柱子P1和第二柱子P2的侧表面。例如，第一侧表面S1、第二侧表面S2和第三侧表面S3可以被暴露。第一侧表面S1可以被第一沟槽T1暴露，第二侧表面S2和第三侧表面S3可以分别被第二沟槽T2和第三沟槽T3暴露。第二沟槽T2和第三沟槽T3可以在大小和形状方面彼此相同。第一柱子P1和第二柱子P2可以包括第四侧表面S4，第四侧表面S4可以接触第二器件隔离区I2。第二器件隔离区I2可以接触第二沟槽T2和第三沟槽T3。
在湿法加宽工艺之后，位线覆盖层31和位线覆盖内衬24可以在位线30上保留为给定厚度。
如图7C和图8C中所示，可以去除第三硬掩膜层32。然后，可以在栅极沟槽33T的表面上形成栅极介电层34。
可以通过热氧化工艺来形成栅极介电层34。在另一个实施例中，可以通过化学气相沉积(CVD)或原子层沉积(ALD)来形成栅极介电层34。栅极介电层34可以包括高k材料、氧化物、氮化物、氮氧化物或其组合。高k材料可以包括含铪材料。含铪材料可以包括氧化铪、氧化硅铪、氮氧化硅铪或其组合。在另一个实施例中，高k材料可以包括氧化镧、氧化铝镧、氧化锆、氧化硅锆、氮氧化硅锆、氧化铝或其组合。可以选择性地使用本领域已知的其他高k材料作为高k材料。
可以在栅极介电层34上形成第一栅极导电层35A。可以在栅极沟槽33T上共形地形成第一栅极导电层35A。第一栅极导电层35A可以包括低电阻率金属材料。第一栅极导电层35A可以由氮化钛、钨等形成。在一个实施例中，第一栅极导电层35A可以包括下阻挡物层和低电阻率层。此外，第一栅极导电层35A可以包括高功函数材料以控制栅极的阈值电压。导电层35A可以包括TiAlN作为高功函数材料。
如图7D和图8D中所示，可以执行干法刻蚀工艺，使得初步下栅电极35G1和35G2保留在栅极沟槽33T的侧壁上。例如，其可以通过回刻蚀工艺来执行。可以通过回刻蚀第一栅极导电层35A来形成初步下栅电极35G1和35G2。初步下栅电极35G1和35G2可以具有分别部分地覆盖第一柱子P1和第二柱子P2的侧壁的间隔物形状。
初步下栅电极35G1和35G2可以分别包括第一电极E1、第二电极E2和第三电极E3。第一电极E1可以在第二方向②上延伸，第二电极E2和第三电极E3可以分支于第一电极E1。第二电极E2和第三电极E3可以在第一方向①上延伸。第一电极E1、第二电极E2和第三电极E3可以分别具有覆盖第一柱子P1和第二柱子P2的至少三个侧壁的形状。第一电极E1可以在与掩埋位线30交叉的方向上，第二电极E2和第三电极E3可以定位在相邻的第一柱子P1之间或相邻的第二柱子P2之间。
如图7E和图8E中所示，可以形成第一栅极覆盖层36。第一栅极覆盖层36可以填充初步下栅电极35G1与初步下栅电极35G2之间的空间。可以平坦化第一栅极覆盖层36以暴露初步下栅电极35G1和35G2的表面。
如图7F和图8F中所示，可以凹进初步下栅电极35G1和35G2。见附图标记R。这样，可以形成下栅电极G1和G2。
下栅电极G1和G2可以形成在栅极沟槽33T中。可以凹进下栅电极G1和G2，使得其顶表面低于柱子P1和P2的顶表面。第一栅极覆盖层36可以定位在相邻的下栅电极G1与G2之间。
如图7G和图8G中所示，可以形成上栅电极G11和G12。上栅电极G11和G12可以分别填充下栅电极G1和G2的上部。上栅电极G11和G12可以具有比第一栅极覆盖层36低的凹进表面。出于此目的，可以填充第二栅极导电层(未示出)，然后可以执行回刻蚀工艺。上栅电极G11和G12可以包括低电阻率材料。上栅电极G11和G12可以由低功函数材料形成以改善栅极诱导漏极泄漏。此外，还可以形成中间阻挡物来防止下栅电极G1和G2与上栅电极G11和G12之间的反应。
根据以上描述，栅电极BG1和BG2可以分别包括下栅电极G1和G2以及上栅电极G11和G12。
栅电极BG1与BG2可以在结构上彼此对称。栅电极BG1和BG2可以分别包括在第二方向②上延伸的第一电极E1以及在与第二方向②交叉的第一方向①上延伸且从第一电极E1延伸出的第二电极E2和第三电极E3。第一电极E1、第二电极E2和第三电极E3可以分别形成在第一沟槽T1、第二沟槽T2和第三沟槽T3中。
第一电极E1、第二电极E2和第三电极E3可以与第一柱子P1和第二柱子P2中的每个柱子的至少三个侧表面重叠。第一柱子P1和第二柱子P2的第四侧表面S4分别可以不与栅电极BG1和BG2重叠。
如图7H和图8H中所示，可以形成第二栅极覆盖层37。第二栅极覆盖层37可以包括介电材料。第二栅极覆盖层37可以填充上栅电极G11和G12的上部。第二栅极覆盖层37可以包括氧化硅。随后，可以平坦化第二栅极覆盖层37，使得第一硬掩膜层12的顶表面被暴露。
在形成第二栅极覆盖层37之后，可以通过注入或其他掺杂技术来执行杂质掺杂工艺。这样，可以在第一柱子P1和第二柱子P2中形成第二结区38。在执行杂质掺杂工艺时，第一栅极覆盖层36和第二栅极覆盖层37可以被用作阻挡物。第二结区38可以成为源极区或漏极区。垂直沟道层可以被限定在第一结区29与第二结区38之间。
如上所述，第一栅电极BG1、第一结区29和第二结区38可以构成第一晶体管Tr1。第二栅电极BG2、第一结区29和第二结区38可以构成第二晶体管Tr2。虽然未示出，但存储元件可以电耦接至第二结区38。
在另一个实施例中，可以在形成接触孔之后通过杂质掺杂工艺来形成第二结区38。这里，接触孔可以暴露第一柱子P1和第二柱子P2的顶表面。
在下文中，将描述根据第二实施例的半导体器件及制造其的方法。图9是图示根据第二实施例的半导体器件的视图。除第二器件隔离区I2之外，根据第二实施例的半导体器件300可以与第一实施例相同。
参见图9，空气隙41可以形成在第二器件隔离区I2中。空气隙41可以形成在屏蔽柱20与第二隔离沟槽18之间。因此，第二器件隔离区I2可以包括屏蔽柱20、空气隙41和第二隔离介电层21。空气隙41可以被第二隔离介电层21覆盖。
通过空气隙41可以减小相邻的掩埋位线30之间的寄生电容。此外，可以进一步抑制PG效应。
图10A至图10C是图示根据第二实施例的半导体器件的制造方法的示例的截面图。在第二实施例中，除了第二器件隔离区具有空气隙41之外，该方法可以与第一实施例相同或类似。
如图10A中所示，可以在第二隔离沟槽18的侧壁上形成间隔物19。为了形成间隔物19，可以沉积介电材料，接着进行回刻蚀工艺。间隔物19可以由对衬底10具有刻蚀选择比的材料形成。间隔物19可以包括氧化硅。
通过间隔物19可以暴露第二隔离沟槽18的底表面。
可以形成屏蔽柱20。可以通过选择性地刻蚀屏蔽层(图4F中的20A)来形成屏蔽柱20。例如，可以通过回刻蚀工艺来刻蚀屏蔽层20A。因此，可以在第二隔离沟槽18中形成屏蔽柱20。屏蔽柱20可以独立地定位在有源区14I的长轴之间。即，相邻的屏蔽柱20可以彼此分开地形成。可以凹进屏蔽柱20，使得其顶表面低于有源区14I的顶表面。间隔物19可以定位在屏蔽柱20的侧壁与第二隔离沟槽18的侧壁之间。屏蔽柱20的底部可以接触衬底10。
如图10B中所示，可以选择性地去除间隔物19。可以通过湿法刻蚀来去除间隔物19。这样，可以形成空气隙41。
如图10C中所示，可以形成第二隔离介电层21。第二隔离介电层21可以由氧化硅形成。第二隔离介电层21可以填充屏蔽柱20的上部。随后，可以平坦化第二隔离介电层21。因此，第二隔离介电层21可以保留为填充屏蔽柱20上的凹进区域。第二隔离介电层21的平坦化表面可以与第一硬掩膜层12的顶表面处于同一水平处。空气隙41可以被第二隔离介电层21覆盖。
如上所述，可以通过形成第二隔离介电层21来形成第二器件隔离区I2。第二器件隔离区I2可以包括屏蔽柱20、空气隙41和第二隔离介电层21。第二器件隔离区I2可以形成在第二隔离沟槽18中。第二器件隔离区I2可以具有屏蔽柱20和空气隙41。
在下文中，将描述根据第三实施例的半导体器件及制造其的方法。图11是图示根据第三实施例的半导体器件的视图。除第一器件隔离区I1之外，根据第三实施例的半导体器件400可以与第二实施例相同。
参见图11，第一空气隙42可以形成在第一器件隔离区I1中。第一空气隙42可以形成在第一隔离沟槽13中。因此，第一器件隔离区I1可以包括第一空气隙42和第一内衬15。第一空气隙42可以被第一栅极覆盖层36覆盖。
第二空气隙41可以形成在第二器件隔离区I2中。第二空气隙41可以形成在屏蔽柱20与第二隔离沟槽18之间的空间中。因此，第二器件隔离区I2可以包括屏蔽柱20、第二空气隙41和第二隔离介电层21。第二空气隙41可以被第二隔离介电层21覆盖。
通过第一空气隙42和第二空气隙41可以减小相邻的掩埋位线30之间的寄生电容。此外，可以抑制PG效应。
图12A至图12D是图示根据第三实施例的半导体器件的制造方法的示例的视图。在第三实施例中，除第一器件隔离区I1具有第一空气隙42之外，该方法可以与第一实施例和第二实施例相同或相似。例如，可以在用于形成柱子P1和P2的工艺与用于形成栅电极BG1和BG2的工艺之间形成第一空气隙42。
如图12A中所示，在形成柱子P1和P2之后，可以形成栅极介电层34。然后，可以执行干法刻蚀工艺，使得初步下栅电极35G1和35G2保留在栅极沟槽33T的侧壁上。例如，其可以通过回刻蚀工艺来执行。可以通过执行对栅极导电层35A的回刻蚀工艺来形成初步下栅电极35G1和35G2。可以充分地执行对第一栅极导电层35A的回刻蚀工艺以暴露介电柱AL。见附图标记R1。这里，可以在不破坏掩埋位线30的情况下暴露介电柱AL。即，可以通过去除第一隔离介电层16来暴露介电柱AL。
如图12B中所示，可以选择性地去除介电柱AL。这样，可以形成第一空气隙42。在形成第一空气隙42时，第一内衬15可以不被去除。
如图12C中所示，可以形成第一栅极覆盖层36。第一栅极覆盖层36可以包括介电材料。第一栅极覆盖层36可以填充初步下栅电极35G1与35G2之间的空间。第一栅极覆盖层36可以包括氮化硅。随后，可以平坦化第一栅极覆盖层36，使得第一硬掩膜层12的顶表面被暴露。
在形成第一栅极覆盖层36期间，第一空气隙42的顶部可以被覆盖。即，通过第一栅极覆盖层36可以封闭第一空气隙42的顶部。在另一个实施例中，在初始形成第一栅极覆盖层36时，第一栅极覆盖层36可以薄薄地形成在第一内衬15的表面上。在持续形成第一栅极覆盖层36期间，第一空气隙42的顶部可以被封闭。
如上所述，可以在第一器件隔离区I1中形成第一空气隙42。如图12D中所示，随后可以根据图8F至图8H中示出的方法来形成栅电极G1和G2、第二栅极覆盖层37以及第二结区38。
根据第三实施例，第一空气隙42可以定位在岛型有源区14I的短轴之间。因此，可以减小岛型有源区14I的短轴之间的寄生电容。
根据第三实施例，第二空气隙41可以定位在岛型有源区14I的长轴之间，第一空气隙42可以定位在岛型有源区14I的短轴之间。因此，可以减小相邻的位线30之间的寄生电容而改善半导体器件的速度。此外，可以进一步抑制PG效应。
根据实施例，可以形成在器件隔离区中形成的屏蔽柱以抑制经过栅极效应。此外，根据实施例，通过屏蔽柱可以控制阈值电压。
此外，根据实施例，可以通过形成空气隙来减小寄生电容。
虽然已经关于特定实施例描述了本发明，但对于本领域技术人员将明显的是，在不脱离如所附权利要求书中所限定的本发明的精神和范围的情况下，可以做出各种改变和修改。
通过以上实施例可见，本申请可以提供以下技术方案。
技术方案1.一种半导体器件，包括：
半导体衬底，具有多个有源区以及用于将所述多个有源区彼此隔离的器件隔离区；以及
掩埋位线和埋栅电极，形成在半导体衬底中，
其中，器件隔离区包括在第一方向上延伸的第一器件隔离区以及在与第一方向交叉的第二方向上延伸且具有屏蔽柱的第二器件隔离区。
技术方案2.如技术方案1所述的半导体器件，其中，屏蔽柱电耦接至半导体衬底。
技术方案3.如技术方案1所述的半导体器件，其中，屏蔽柱包括用硼掺杂的多晶硅。
技术方案4.如技术方案1所述的半导体器件，还包括在第一方向上延伸的第一隔离沟槽，其中，第一器件隔离区形成在第一隔离沟槽中。
技术方案5.如技术方案1所述的半导体器件，还包括在第二方向上延伸的第二隔离沟槽，其中，第二器件隔离区形成在第二隔离沟槽中。
技术方案6.如技术方案5所述的半导体器件，其中，第二器件隔离区包括：
内衬，形成在第二隔离沟槽的侧壁上；以及
隔离介电层，覆盖屏蔽柱，
其中，内衬定位在屏蔽柱与第二隔离沟槽的侧壁之间。
技术方案7.如技术方案1所述的半导体器件，还包括：
基体沟槽，在掩埋位线之下；以及
穿通阻止层，形成在基体沟槽中。
技术方案8.如技术方案1所述的半导体器件，其中，每个有源区具有长轴和短轴，第一隔离区定位在相邻的有源区的短轴之间，第二隔离区定位在相邻的有源区的长轴之间。
技术方案9.如技术方案8所述的半导体器件，其中，屏蔽柱定位在相邻的有源区的长轴之间。
技术方案10.一种半导体器件，包括：
半导体衬底，具有多个有源区和用于将所述多个有源区彼此隔离的器件隔离区；以及
掩埋位线和埋栅电极，形成在半导体衬底中，
其中，器件隔离区包括在第一方向上延伸的第一器件隔离区以及在与第一方向交叉的第二方向上延伸且具有空气隙和导电屏蔽柱的第二器件隔离区，
其中，每个有源区由第一器件隔离区和第二器件隔离区来限定。
技术方案11.如技术方案10所述的半导体器件，其中，导电屏蔽柱电耦接至半导体衬底。
技术方案12.如技术方案10所述的半导体器件，其中，导电屏蔽柱包括用硼掺杂的多晶硅。
技术方案13.如技术方案10所述的半导体器件，其中，第二器件隔离区包括覆盖导电屏蔽柱和空气隙的隔离介电层。
技术方案14.如技术方案10所述的半导体器件，其中，每个有源区具有短轴和长轴，第一器件隔离区定位在相邻的有源区的短轴之间，第二器件隔离区定位在相邻的有源区的长轴之间。
技术方案15.一种半导体器件，包括：
半导体衬底，包括多个有源区以及用于将所述多个有源区彼此隔离的器件隔离区；以及
掩埋位线和埋栅电极，形成在半导体衬底中，
其中，器件隔离区包括第一器件隔离区和第二器件隔离区，第一器件隔离区在第一方向上延伸且具有第一空气隙，第二器件隔离区在与第一方向交叉的第二方向上延伸且具有第二空气隙和导电屏蔽柱，以及
其中，每个有源区由第一器件隔离区和第二器件隔离区来限定。
技术方案16.如技术方案15所述的半导体器件，其中，导电屏蔽柱电耦接至半导体衬底。
技术方案17.如技术方案15所述的半导体器件，其中，导电屏蔽柱包括用硼掺杂的多晶硅。
技术方案18.如技术方案15所述的半导体器件，其中，每个有源区具有短轴和长轴，
其中，第一器件隔离区定位在相邻的有源区的短轴之间，以及
其中，第二器件隔离区定位在相邻的有源区的长轴之间。
技术方案19.如技术方案18所述的半导体器件，其中，导电屏蔽柱和第二空气隙定位在相邻的有源区的长轴之间。
技术方案20.如技术方案18所述的半导体器件，其中，第一空气隙定位在相邻的有源区的短轴之间。

Claims (25)

1.一种半导体器件，包括：
半导体衬底，具有多个有源区以及用于将所述多个有源区彼此隔离的器件隔离区；以及
掩埋位线和埋栅电极，形成在半导体衬底中，
其中，器件隔离区包括在第一方向上延伸的第一器件隔离区以及在与第一方向交叉的第二方向上延伸且具有屏蔽柱的第二器件隔离区，
其中，屏蔽柱具有与掩埋位线和埋栅电极的一部分重叠的高度，
其中，屏蔽柱的顶表面处于比埋栅电极的底表面高的水平处，以及
其中，屏蔽柱的底表面处于比掩埋位线的底表面低的水平处。
2.如权利要求1所述的半导体器件，其中，屏蔽柱电耦接至半导体衬底。
3.如权利要求1所述的半导体器件，其中，屏蔽柱包括用硼掺杂的多晶硅。
4.如权利要求1所述的半导体器件，还包括在第一方向上延伸的第一隔离沟槽，其中，第一器件隔离区形成在第一隔离沟槽中。
5.如权利要求1所述的半导体器件，还包括在第二方向上延伸的第二隔离沟槽，其中，第二器件隔离区形成在第二隔离沟槽中。
6.如权利要求5所述的半导体器件，其中，第二器件隔离区包括：
内衬，形成在第二隔离沟槽的侧壁上；以及
隔离介电层，覆盖屏蔽柱，
其中，内衬定位在屏蔽柱与第二隔离沟槽的侧壁之间。
7.如权利要求1所述的半导体器件，还包括：
基体沟槽，在掩埋位线之下；以及
穿通阻止层，形成在基体沟槽中。
8.如权利要求1所述的半导体器件，其中，每个有源区具有长轴和短轴，第一隔离区定位在相邻的有源区的短轴之间，第二隔离区定位在相邻的有源区的长轴之间。
9.如权利要求8所述的半导体器件，其中，屏蔽柱定位在相邻的有源区的长轴之间。
10.一种半导体器件，包括：
半导体衬底，具有多个有源区和用于将所述多个有源区彼此隔离的器件隔离区；以及
掩埋位线和埋栅电极，形成在半导体衬底中，
其中，器件隔离区包括在第一方向上延伸的第一器件隔离区以及在与第一方向交叉的第二方向上延伸且具有空气隙和导电屏蔽柱的第二器件隔离区，
其中，每个有源区由第一器件隔离区和第二器件隔离区来限定，
其中，导电屏蔽柱具有与掩埋位线和埋栅电极的一部分重叠的高度，
其中，导电屏蔽柱的顶表面处于比埋栅电极的底表面高的水平处，以及
其中，导电屏蔽柱的底表面处于比掩埋位线的底表面低的水平处。
11.如权利要求10所述的半导体器件，其中，导电屏蔽柱电耦接至半导体衬底。
12.如权利要求10所述的半导体器件，其中，导电屏蔽柱包括用硼掺杂的多晶硅。
13.如权利要求10所述的半导体器件，其中，第二器件隔离区包括覆盖导电屏蔽柱和空气隙的隔离介电层。
14.如权利要求10所述的半导体器件，其中，每个有源区具有短轴和长轴，第一器件隔离区定位在相邻的有源区的短轴之间，第二器件隔离区定位在相邻的有源区的长轴之间。
15.一种半导体器件，包括：
半导体衬底，包括多个有源区以及用于将所述多个有源区彼此隔离的器件隔离区；以及
掩埋位线和埋栅电极，形成在半导体衬底中，
其中，器件隔离区包括第一器件隔离区和第二器件隔离区，第一器件隔离区在第一方向上延伸且具有第一空气隙，第二器件隔离区在与第一方向交叉的第二方向上延伸且具有第二空气隙和导电屏蔽柱，以及
其中，每个有源区由第一器件隔离区和第二器件隔离区来限定，
其中，屏蔽柱具有与掩埋位线和埋栅电极的一部分重叠的高度，
其中，屏蔽柱的顶表面处于比埋栅电极的底表面高的水平处，以及
其中，屏蔽柱的底表面处于比掩埋位线的底表面低的水平处。
16.如权利要求15所述的半导体器件，其中，导电屏蔽柱电耦接至半导体衬底。
17.如权利要求15所述的半导体器件，其中，导电屏蔽柱包括用硼掺杂的多晶硅。
18.如权利要求15所述的半导体器件，其中，每个有源区具有短轴和长轴，
其中，第一器件隔离区定位在相邻的有源区的短轴之间，以及
其中，第二器件隔离区定位在相邻的有源区的长轴之间。
19.如权利要求18所述的半导体器件，其中，导电屏蔽柱和第二空气隙定位在相邻的有源区的长轴之间。
20.如权利要求18所述的半导体器件，其中，第一空气隙定位在相邻的有源区的短轴之间。
21.一种半导体器件，包括：
半导体衬底，具有多个有源区以及用于将所述多个有源区彼此隔离的器件隔离区；
掩埋位线和埋栅电极，形成在半导体衬底中，
栅极沟槽，具有底表面、第一侧表面和与第一侧表面相对的第二侧表面，其中，埋栅电极嵌入在栅极沟槽中，
其中，器件隔离区包括在第一方向上延伸的第一器件隔离区以及在与第一方向交叉的第二方向上延伸且具有屏蔽柱的第二器件隔离区，
其中，屏蔽柱具有与掩埋位线和埋栅电极的一部分重叠的高度，
其中，屏蔽柱的顶表面处于比埋栅电极的底表面高的水平处，以及
其中，屏蔽柱的底表面处于比掩埋位线的底表面低的水平处。
22.如权利要求21所述的半导体器件，其中，栅极沟槽包括：
第一沟槽，在第二方向上延伸；以及
第二沟槽和第三沟槽，每个从第一沟槽延伸出，且在第一方向上延伸。
23.如权利要求22所述的半导体器件，其中，埋栅电极包括：
第一电极，掩埋在栅极沟槽的第一沟槽中；
第二电极，掩埋在栅极沟槽的第二沟槽中；以及
第三电极，掩埋在栅极沟槽的第三沟槽中。
24.如权利要求21所述的半导体器件，还包括在与第一方向和第二方向交叉的第三方向上延伸的位线沟槽，
其中，掩埋位线嵌入在位线沟槽中。
25.如权利要求21所述的半导体器件，其中，有源区包括基体以及在基体上垂直地延伸的柱子，
其中，柱子包括：
第一结区，电耦接至掩埋位线；
第二结区，与第一结区垂直地定位；以及
沟道区，定位在第一结区与第二结区之间，且与埋栅电极重叠。
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