JP2009283488A - 不揮発性メモリ及びその製造方法 - Google Patents

Abstract

【課題】セル間干渉効果を抑制できる不揮発性メモリ及びその製造方法を提供する。
【解決手段】半導体基板１１の主表面に素子分離用の溝が形成され、この溝内に素子分離領域１２−１，１２−２，１２−３，…が埋め込まれている。半導体基板の素子分離領域で区画された主表面上に第１の絶縁膜１３−１，１３−２，１３−３，…、電荷蓄積層１４−１，１４−２，１４−３，…、第２の絶縁膜１５、コントロールゲート１６が形成されている。上記素子分離領域内には、下部がチャネル領域よりも低く、上部が少なくとも半導体基板の主表面よりも高い位置に形成され、隣接するメモリセルの電荷蓄積層とチャネル部分との間を電気的及び磁気的に遮蔽するシールド層１７−１，１７−２，１７−３，…が設けられている。
【選択図】 図１

Description

本発明は、不揮発性メモリ及びその製造方法に関し、例えば集積密度が高いＮＡＮＤ型フラッシュメモリのメモリセル構造に好適なものである。

ＮＡＮＤ型フラッシュメモリをコストダウンする有効な方法の一つは、微細化を進めてウェーハ１枚あたりのチップの収率を増加させたり、単位面積あたりのメモリセル数を増加させて大容量化したりすることである。

しかしながら、フローティングゲート（FG: Floating Gate）に電荷を蓄積するＮＡＮＤ型セルを単純に縮小すると、アクティブエリア（AA: Active Area）間や隣接するメモリセルのフローティングゲート間の間隔が短縮され、セル間干渉効果をそのまま増大させることになる（例えば特許文献１参照）。すなわち、微細化に伴って、隣接するメモリセルのＦＧが近接することから、ＦＧに蓄積された電荷による漏れ電界によって、セルトランジスタの閾値電圧が変化し、読み取りエラーを起す要因となる。

ＭＯＮＯＳやＭＮＯＳなどでは、電荷が均一に分布されるために、電荷中心がセルの中心になる。これによって、ＡＡやＦＧの幅の半分の長さだけ電荷までの距離を遠ざけることはできるが、高集積化に伴っていずれは同じ問題に直面することになる。

このため、セル間干渉効果を抑制できる不揮発性メモリのメモリセル構造とその製造方法が望まれている。
特表２００５−５３０３６２号公報

本発明は上記のような事情に鑑みてなされたもので、その目的とするところは、セル間干渉効果を抑制できる不揮発性メモリ及びその製造方法を提供することにある。

本発明の一態様によると、半導体基板と、前記半導体基板の主表面に形成された素子分離のための溝と、前記溝内に絶縁物が埋め込まれて形成された素子分離領域と、前記半導体基板の前記素子分離領域で区画された主表面上に形成された第１の絶縁膜と、前記第１の絶縁膜上に形成された電荷蓄積層と、前記電荷蓄積層上に形成された第２の絶縁膜と、前記第２の絶縁膜上に形成されたコントロールゲートと、前記素子分離領域内に、下部がチャネル領域よりも低く、上部が少なくとも前記半導体基板の主表面よりも高い位置に、電気的に浮遊状態で設けられ、隣接するメモリセルの前記電荷蓄積層と前記チャネル領域との間を電気的及び磁気的に遮蔽するシールド層とを具備する不揮発性メモリが提供される。

また、本発明の一態様によると、半導体基板の主表面上に、第１の絶縁膜と電荷蓄積層の材料層を積層して形成する工程と、前記電荷蓄積層の材料層、前記第１の絶縁膜及び前記半導体基板をエッチングして素子分離溝、ゲート絶縁膜及び電荷蓄積層を形成する工程と、前記素子分離溝の埋め込み材料を成膜し、異方性エッチングでエッチバックして前記電荷蓄積層と前記素子分離溝に側壁スペーサを形成する工程と、前記側壁スペーサを形成した素子分離溝内に、下部がチャネル領域よりも低く、上部が少なくとも前記半導体基板の主表面より高い導電層を形成する工程とを具備する不揮発性メモリの製造方法が提供される。

更にまた、本発明の一態様によると、半導体基板の主表面上に、第１の絶縁膜と電荷蓄積層の材料層を積層して形成する工程と、前記電荷蓄積層の材料層、前記第１の絶縁膜及び前記半導体基板をエッチングして素子分離溝、ゲート絶縁膜及び電荷蓄積層を形成する工程と、前記素子分離溝の埋め込み材料を成膜し、異方性エッチングで前記素子分離溝の底部の前記半導体基板が露出されるまでエッチバックして、前記電荷蓄積層と前記素子分離溝に側壁スペーサを形成する工程と、前記側壁スペーサを形成した素子分離溝内に、下部が前記素子分離溝の底部の前記半導体基板に接触して電気的に接続され、上部が少なくとも前記半導体基板の主表面より高い導電層を形成する工程とを具備する不揮発性メモリの製造方法が提供される。

本発明によれば、セル間干渉効果を抑制できる不揮発性メモリ及びその製造方法が得られる。

以下、本発明の実施形態について図面を参照して説明する。
図１は、本発明の実施形態に係る不揮発性メモリについて説明するためのもので、メモリセルの構造を示す断面図である。ここでは、ＮＡＮＤ型フラッシュメモリを例に取って示している。半導体基板（例えばシリコン基板）１１の主表面には、素子分離領域としてのＳＴＩ領域１２−１，１２−２，１２−３，…が形成されている。これらのＳＴＩ領域１２−１，１２−２，１２−３，…は、半導体基板１１の主表面に形成された素子分離のための溝内に、絶縁物が埋め込まれて形成されている。

上記ＳＴＩ領域１２−１，１２−２，１２−３，…で区画された半導体基板１１の主表面上には、ゲート絶縁膜（第１の絶縁膜）１３−１，１３−２，１３−３，…が形成され、このゲート絶縁膜１３−１，１３−２，１３−３，…上にそれぞれフローティングゲート１４−１，１４−２，１４−３，…が形成されている。これらフローティングゲート１４−１，１４−２，１４−３，…上にはそれぞれインターポリ（Inter Poly）絶縁膜（第２の絶縁膜）１５−１，１５−２，１５−３，…が形成され、このインターポリ絶縁膜１５−１，１５−２，１５−３，…上にコントロールゲート（CG: Control Gate）１６が形成されている。

各ＳＴＩ領域１２−１，１２−２，１２−３，…内（隣接するセル間）には、板状の導電材料からなるシールド層１７−１，１７−２，１７−３，…が設けられている。これらシールド層１７−１，１７−２，１７−３，…は、隣接するメモリセル（セルトランジスタ）のフローティングゲート（電荷蓄積層）１４−１，１４−２，１４−３，…とチャネル領域との間を電気的及び磁気的に遮蔽するものである。上記シールド層１７−１，１７−２，１７−３，…の下部は、ＳＴＩ領域１２−１，１２−２，１２−３，…の底部で半導体基板１１に接触しており、基板１１に電気的に接続されている。また、シールド層１７−１，１７−２，１７−３，…の上部は、少なくとも基板１１の主表面よりも高い必要があり、本実施形態ではフローティングゲート１４−１，１４−２，１４−３，…の下面よりも高くなっている。

上記シールド層１７−１，１７−２，１７−３，…を形成する導電材料としては、ドナー型あるいはアクセプタ型にドープされたシリコン膜（アモルファス、単結晶、または多結晶）やタングステンなどの高融点金属を用いることができる。ドーパントされていないＳｉやＳｉＧｅ、金属シリサイド、導電性の金属酸化物及び金属窒化物なども、その安定性、耐熱性、耐酸化性から有効である。また、ＳＴＩの下部と同じシリコンを用いてドーパントと極性を合わせることで、ＰＮ接合を持たない電気的なコンタクトを得ることができる。

このようなメモリセル構造によれば、フローティングゲート１４−１，１４−２，１４−３，…に蓄積された電荷から発生する電気力線を、シールド層１７−１，１７−２，１７−３，…で遮断することができる。これによって、フローティングゲート１４−１，１４−２，１４−３，…に蓄積された電荷が隣接するセルトランジスタに影響を及ぼすのを抑制でき、セルトランジスタの閾値電圧の変動も防止できる。しかも、シールド層１７−１，１７−２，１７−３，…を基板１１と電気的に接続しているので、不揮発性メモリの動作時に絶縁膜を通したリーク電流などでシールド層に電荷が注入され、シールド層自体が電位を持って隣接するセルのフローティングゲート（電荷蓄積層）やチャネル領域への電界を生ずるのを防ぐことができる。よって、セル間干渉効果を減少させることができる。

なお、上記実施形態では、シールド層１７−１，１７−２，１７−３，…を半導体基板１１に接触させて電気的に接続する構成を例にとって説明した。しかし、下部がセルトランジスタのチャネル領域よりも深く、隣接するメモリセルのフローティングゲートとチャネル領域との間を電気的及び磁気的に遮蔽できれば必ずしも電気的に接続されている必要はない。シールド層１７−１，１７−２，１７−３，…がフローティングゲートの体積に比べて大きければ、電気的に浮遊状態でも構わない。シールド層を浮遊状態で形成すれば、素子分離溝に側壁スペーサを形成しなくて良いので、側壁残しのためのＲＩＥ工程を省略でき、製造工程を簡単化できる。

また、ＦＧ型セルを例にとって説明したが、電荷蓄積層としてシリコン窒化膜などの絶縁膜を用いたＭＯＮＯＳやＭＮＯＳなどにも同様に適用できるのは勿論である。

図２乃至図６はそれぞれ、本発明の実施形態に係る不揮発性メモリの製造方法について説明するためのもので、上記図１に示したメモリセル構造の第１乃至第５の製造工程を順次示す断面図である。まず、図２に示すように、半導体基板１１の主表面上に、シリコン酸窒化膜などによるトンネル絶縁膜（ゲート絶縁膜）１３とフローティングゲートの材料であるリンをドーピングした多結晶シリコン膜１４を形成し、その上にＳＴＩ加工に必要なハードマスク材になるシリコン窒化膜とシリコン酸化膜の積層膜２１を成膜する。

その後、図３に示すように、フォトリソグラフィー工程を行って、積層膜２１をＲＩＥにより加工してハードマスクを形成する。そして、このハードマスクを用いて多結晶シリコン膜１４、トンネル絶縁膜１２及び半導体基板１１をＲＩＥなどの異方性エッチングにより加工する。これによって、ＳＴＩ用の溝２２−１，２２−２，２２−３，…の形成、並びにフローティングゲート１４−１，１４−２，１４−３，…とトンネル絶縁膜（ゲート絶縁膜）１３−１，１３−２，１３−３，…のメモリセル毎の分離を行う。

次に、例えばＳｉＨ_２Ｃｌ_２とＮ_２Ｏガスを用いたＬＰＣＶＤ法により、ＳＴＩの埋め込み材料となるシリコン酸化膜をコンフォーマルに成膜し、その酸化膜をＲＩＥなどでエッチバックすることにより、酸化膜をフローティングゲートとアクティブエリアの側壁に残存させ、側壁スペーサ２３−１，２３−２，２３−３，…を形成する（図４）。

この側壁スペーサ２３−１，２３−２，２３−３，…間の隙間が、シールド層１７−１，１７−２，１７−３，…の厚さ（幅）を決定するので、この酸化膜の膜厚は、ＳＴＩ領域のスペース（Space）幅と導電材料の幅、スペーサ加工のＲＩＥ時の横方向のエッチング幅より算出する。例えばＳＴＩ領域の間隔が３５ｎｍである場合は、酸化膜を１５ｎｍ程度の厚さに成膜し、この酸化膜をＲＩＥで加工するときの横方向のエッチングが１ｎｍだとすると、ＳＴＩ領域の両方の側壁にそれぞれ１４ｎｍのスペーサを形成することで、これらの側壁スペーサ間には７ｎｍの隙間が生じる。

この後、図５に示すように、インサイチュー（In-Situ）でリンをドーピングしたアモルファスシリコンを７ｎｍ以上の厚さ、例えば６０ｎｍ成膜する。このアモルファスシリコンはシールド層１７となる。

次に、ＣＭＰやＲＩＥなどで、シリコン（Ｓｉ）を選択的にエッチバックすることで、幅７ｎｍでリンがドーピングされたシリコンによるシールド層１７−１，１７−２，１７−３，…の壁をＳＴＩ領域１２−１，１２−２，１２−３，…の中央に設けることができる。

また、シールド層１７−１，１７−２，１７−３，…を設けたくないデザイン上の場所がある場合は、図６に示した工程の後に、その場所を除く他の部分をフォトレジストなどで覆ってカバーし、この状態でシリコンに対して等方性または異方性のエッチングを行うことでシールド材を全部除去する。

以後は、従来のフラッシュメモリの製造工程と同様であり、ＣＶＤ工程を行ってＳＴＩによるギャップをシリコン酸化膜などの絶縁膜で埋め込んで平坦化する。この工程において、アニールによる膜質の改善を行うことで、シールド層となるリンドープされたアモルファスシリコンは多結晶化し、リンが活性化されて更に伝導率の良い伝導物になる。

ＳＴＩ領域を完成させた後、マスク材を剥離してフローティングゲートとなる多結晶シリコン膜の上に、インターポリ絶縁膜、例えばシリコン酸化膜とシリコン窒化膜の積層膜としてシリコン酸化膜／シリコン窒化膜／シリコン酸化膜、シリコン窒化膜／シリコン酸化膜／シリコン窒化膜／シリコン酸化膜、シリコン窒化膜／シリコン酸化膜／シリコン窒化膜／シリコン酸化膜／シリコン窒化膜などの積層膜を成膜し、その後コントロールゲートになる同じく多結晶シリコン膜を成膜する。この上に、更にハードマスクを形成して、リソグラフィー工程とＲＩＥ加工を実行する。このようにして、コントロールゲートを形成してフラッシュメモリのメモリセルを完成させ、図１に示したようなメモリセル構造を完成させる。

上記のような製造方法によれば、シールド層１７−１，１７−２，１７−３，…を半導体基板１１に接触（接地）させることで、半導体装置の製造工程で行われるイオン注入、ＲＩＥなどのようなイオンによる電荷注入、並びにプラズマＣＶＤなどのプラズマに曝される工程において、フローティングゲートが電荷を蓄積してシールド自体が帯電し、電位を持つのを防ぐことができる。

また、シールド層１７−１，１７−２，１７−３，…を形成するための導電材料として、ドナー型またはアクセプタ型にドープされたシリコン膜（アモルファス、単結晶、または多結晶）を用いることで、耐熱性に優れ且つ従来のゲート材料と同様の材質を用いることでインテグレーション的な親和性が高く、生産現場での展開が容易である。

更に、上記ドープトシリコンに代えて、導電材料としてタングステンなどの高融点金属を用いることで、シリコンとの選択性を確保することができる。これによって、ＣＧ−ＦＧの一括加工時に、シールド層材の後退を防ぐことができる。

上述したように、本発明の実施形態に係る不揮発性メモリ及びその製造方法によれば、隣接するメモリセルの電荷蓄積層とチャネル部分との間に、シールド層として働く導電材料を配置して電気的及び磁気的に遮蔽するので、隣接するメモリセル間で影響を及ぼし合うことはなくセル間干渉効果を抑制できる。

以上実施形態を用いて本発明の説明を行ったが、本発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。

本発明の実施形態に係る不揮発性メモリについて説明するためのもので、メモリセルの構造を示す断面図。 本発明の実施形態に係る不揮発性メモリの製造方法について説明するためのもので、上記図１に示したメモリセル構造の第１の製造工程を示す断面図。 本発明の実施形態に係る不揮発性メモリの製造方法について説明するためのもので、上記図１に示したメモリセル構造の第２の製造工程を示す断面図。 本発明の実施形態に係る不揮発性メモリの製造方法について説明するためのもので、上記図１に示したメモリセル構造の第３の製造工程を示す断面図。 本発明の実施形態に係る不揮発性メモリの製造方法について説明するためのもので、上記図１に示したメモリセル構造の第４の製造工程を示す断面図。 本発明の実施形態に係る不揮発性メモリの製造方法について説明するためのもので、上記図１に示したメモリセル構造の第５の製造工程を示す断面図。

符号の説明

１１…半導体基板（シリコン基板）、１２−１，１２−２，１２−３…ＳＴＩ領域、１３−１，１３−２，１３−３…ゲート絶縁膜（第１の絶縁膜）、１４−１，１４−２，１４−３…フローティングゲート（電荷蓄積層）、１５−１，１５−２，１５−３…インターポリ絶縁膜（第２の絶縁膜）、１６…コントロールゲート、１７−１，１７−２，１７−３…シールド層。

Claims (5)

1. 半導体基板と、
   前記半導体基板の主表面に形成された素子分離のための溝と、
   前記溝内に絶縁物が埋め込まれて形成された素子分離領域と、
   前記半導体基板の前記素子分離領域で区画された主表面上に形成された第１の絶縁膜と、
   前記第１の絶縁膜上に形成された電荷蓄積層と、
   前記電荷蓄積層上に形成された第２の絶縁膜と、
   前記第２の絶縁膜上に形成されたコントロールゲートと、
   前記素子分離領域内に、下部がチャネル領域よりも低く、上部が少なくとも前記半導体基板の主表面よりも高い位置に、電気的に浮遊状態で設けられ、隣接するメモリセルの前記電荷蓄積層と前記チャネル領域との間を電気的及び磁気的に遮蔽するシールド層と
   を具備することを特徴とする不揮発性メモリ。
2. 半導体基板と、
   前記半導体基板の主表面に形成された素子分離のための溝と、
   前記溝内に絶縁物が埋め込まれて形成された素子分離領域と、
   前記半導体基板の前記素子分離領域で区画された主表面上に形成された第１の絶縁膜と、
   前記第１の絶縁膜上に形成された電荷蓄積層と、
   前記電荷蓄積層上に形成された第２の絶縁膜と、
   前記第２の絶縁膜上に形成されたコントロールゲートと、
   前記素子分離領域内に、下部が前記半導体基板に接触して電気的に接続され、上部が少なくとも前記半導体基板の主表面よりも高い位置に形成され、隣接するメモリセルの前記電荷蓄積層とチャネル領域との間を電気的及び磁気的に遮蔽するシールド層と
   を具備することを特徴とする不揮発性メモリ。
3. 前記シールド層は、ドナー型あるいはアクセプタ型にドープされたシリコン、または高融点金属であることを特徴とする請求項１または２に記載の不揮発性メモリ。
4. 半導体基板の主表面上に、第１の絶縁膜と電荷蓄積層の材料層を積層して形成する工程と、
   前記電荷蓄積層の材料層、前記第１の絶縁膜及び前記半導体基板をエッチングして素子分離溝、ゲート絶縁膜及び電荷蓄積層を形成する工程と、
   前記素子分離溝の埋め込み材料を成膜し、異方性エッチングでエッチバックして前記電荷蓄積層と前記素子分離溝に側壁スペーサを形成する工程と、
   前記側壁スペーサを形成した素子分離溝内に、下部がチャネル領域よりも低く、上部が少なくとも前記半導体基板の主表面より高い導電層を形成する工程と
   を具備することを特徴とする不揮発性メモリの製造方法。
5. 半導体基板の主表面上に、第１の絶縁膜と電荷蓄積層の材料層を積層して形成する工程と、
   前記電荷蓄積層の材料層、前記第１の絶縁膜及び前記半導体基板をエッチングして素子分離溝、ゲート絶縁膜及び電荷蓄積層を形成する工程と、
   前記素子分離溝の埋め込み材料を成膜し、異方性エッチングで前記素子分離溝の底部の前記半導体基板が露出されるまでエッチバックして、前記電荷蓄積層と前記素子分離溝に側壁スペーサを形成する工程と、
   前記側壁スペーサを形成した素子分離溝内に、下部が前記素子分離溝の底部の前記半導体基板に接触して電気的に接続され、上部が少なくとも前記半導体基板の主表面より高い導電層を形成する工程と
   を具備することを特徴とする不揮発性メモリの製造方法。

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