KR20120067634A - 반도체 소자 제조 방법 - Google Patents

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Abstract

반도체 소자 제조 방법에서, 제1 간격으로 서로 이격된 복수 개의 제1 예비 게이트 구조물들 및 제1 예비 게이트 구조물들 양측의 제2 예비 게이트 구조물들을 각각 포함하며, 제1 간격보다 큰 제2 간격으로 서로 이격된 복수 개의 예비 스트링들을 기판 상에 형성한다. 예비 게이트 구조물들을 커버하는 제1 절연막을 기판 상에 형성한다. 예비 스트링들 사이를 매립하는 절연막 구조물을 제1 절연막 상에 형성한다. 예비 게이트 구조물들 사이를 부분적으로 매립하는 희생막 패턴을 제1 절연막 상에 형성하고, 희생막 패턴에 의해 커버되지 않은 제1 절연막 부분을 제거하여 제1 절연막 패턴을 형성한다. 제1 절연막 패턴에 의해 커버되지 않은 예비 게이트 구조물들 부분에 도전막을 반응시켜 각각 제1 및 제2 게이트 구조물들을 형성함으로써, 각각 제1 및 제2 스트링들을 형성한다. 게이트 구조물들 상에 캐핑막을 형성하여 게이트 구조물들 사이에 제2 에어 갭을 형성한다.

Description

반도체 소자 제조 방법{METHODS OF MANUFACTURING A SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자 제조 방법에 관한 것이다. 보다 상세하게는, 본 발명은 에어 갭(air gap)을 갖는 반도체 소자 제조 방법에 관한 것이다.
최근 반도체 소자의 고집적화 경향에 따라, 워드 라인 사이의 기생 커패시턴스에 의해 문턱 전압 특성 등이 달라지는 문제점이 발생한다. 이에 따라, 상기 기생 커패시턴스를 감소시킬 수 있는 반도체 소자 제조 방법이 요구되고 있으며, 그 일환으로서 워드 라인 사이에 에어 갭을 형성하는 방법이 연구되고 있다. 하지만, 원하는 크기를 갖는 에어 갭을 효과적으로 형성하는 방법은 많이 개발되어 있지 않다. 특히, 서로 다른 거리로 이격된 게이트 구조물들을 포함하는 반도체 소자에 에어 갭을 형성하는 공정은 효율적으로 수행되기 어렵다.
이에 따라, 본 발명의 목적은 서로 다른 거리로 이격된 게이트 구조물들을 포함하면서 에어 갭을 갖는 반도체 소자를 제조하는 방법을 제공하는 것이다.
상술한 본 발명의 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 반도체 소자 제조 방법에서, 제1 간격으로 서로 이격된 복수 개의 제1 예비 게이트 구조물들 및 상기 제1 예비 게이트 구조물들 양측의 제2 예비 게이트 구조물들을 각각 포함하며, 상기 제1 간격보다 큰 제2 간격으로 서로 이격된 복수 개의 예비 스트링들을 기판 상에 형성한다. 상기 예비 게이트 구조물들을 커버하는 제1 절연막을 상기 기판 상에 형성한다. 상기 예비 스트링들 사이를 매립하는 절연막 구조물을 상기 제1 절연막 상에 형성한다. 상기 예비 게이트 구조물들 사이를 부분적으로 매립하는 희생막 패턴을 상기 제1 절연막 상에 형성하고, 상기 희생막 패턴에 의해 커버되지 않은 상기 제1 절연막 부분을 제거하여 제1 절연막 패턴을 형성한다. 상기 제1 절연막 패턴에 의해 커버되지 않은 상기 예비 게이트 구조물들 부분에 도전막을 반응시켜 각각 제1 및 제2 게이트 구조물들을 형성함으로써, 각각 제1 및 제2 스트링들을 형성한다. 상기 게이트 구조물들 상에 캐핑막을 형성하여 상기 게이트 구조물들 사이에 제2 에어 갭을 형성한다.
예시적인 실시예들에 따르면, 상기 절연막 구조물을 형성할 때, 상기 예비 게이트 구조물들의 상면 및 상기 각 제2 예비 게이트 구조물들의 일 측벽 상의 상기 제1 절연막 부분 상에 제2 절연막을 형성하여 상기 예비 게이트 구조물들 사이에 제1 에어 갭을 형성할 수 있다. 상기 제2 절연막을 부분적으로 제거하여 상기 제1 예비 게이트 구조물들 상면 및 상기 제2 예비 게이트 구조물들 상면 일부를 덮는 제2 절연막 패턴과, 상기 각 제2 예비 게이트 구조물들의 일 측벽을 덮는 스페이서들을 형성할 수 있다. 상기 스페이서들 사이를 매립하는 층간 절연막을 상기 제2 절연막 패턴, 상기 제2 예비 게이트 구조물들, 상기 스페이서들 및 상기 기판 상에 형성할 수 있다. 상기 층간 절연막 및 상기 제2 절연막 패턴 상부를 평탄화할 수 있다.
예시적인 실시예들에 따르면, 상기 제2 절연막을 부분적으로 제거하기 이전에, 상기 제2 절연막 상에 제3 절연막을 더 형성할 수 있다.
예시적인 실시예들에 따르면, 상기 제2 절연막을 부분적으로 제거할 때, 상기 제3 절연막 상에 상기 제2 예비 게이트 구조물들 일부 및 상기 제1 예비 게이트 구조물들에 오버랩되는 마스크를 형성할 수 있다. 상기 마스크를 식각 마스크로 사용하여 상기 제2 및 제3 절연막들을 식각할 수 있다.
예시적인 실시예들에 따르면, 상기 제2 절연막은 상기 제3 절연막에 비해 낮은 갭필 특성을 갖는 물질을 사용하여 형성될 수 있다.
예시적인 실시예들에 따르면, 상기 제2 절연막은 플라즈마 증대 산화물(PEOX) 혹은 중온 산화물(MTO)을 사용하여 형성될 수 있고, 상기 제3 절연막은 고온 산화물(HTO)을 사용하여 형성될 수 있다.
예시적인 실시예들에 따르면, 상기 층간 절연막을 형성하기 이전에, 상기 제2 절연막 패턴, 상기 제2 예비 게이트 구조물들, 상기 스페이서들 및 상기 기판 상에 버퍼막을 형성할 수 있다. 상기 버퍼막 상에 식각 저지막을 형성할 수 있다.
예시적인 실시예들에 따르면, 상기 버퍼막은 산화물을 사용하여 형성될 수 있고, 상기 식각 저지막은 실리콘 질화물을 사용하여 형성될 수 있다.
예시적인 실시예들에 따르면, 상기 층간 절연막 및 상기 제2 절연막 패턴 상부를 평탄화할 때, 상기 제2 절연막 패턴이 노출될 때까지 상기 층간 절연막 및 상기 식각 저지막을 평탄화할 수 있다. 상기 제1 예비 게이트 구조물들 상면이 노출될 때까지 상기 제2 절연막 패턴, 상기 층간 절연막, 상기 식각 저지막, 상기 버퍼막 및 상기 제1 절연막을 제거할 수 있다.
예시적인 실시예들에 따르면, 상기 제2 절연막 패턴, 상기 층간 절연막, 상기 식각 저지막, 상기 버퍼막 및 상기 제1 절연막을 제거할 때, 상기 기판 상에 암모니아 가스를 공급할 수 있다. 상기 기판에 열처리를 수행할 수 있다.
예시적인 실시예들에 따르면, 상기 희생막 패턴을 형성할 때, 상기 예비 게이트 구조물들 사이를 매립하는 희생막을 상기 제1 절연막 및 상기 절연막 구조물 상에 형성할 수 있다. 상기 절연막 구조물의 상면 및 상기 예비 게이트 구조물들 상부 측벽이 노출될 때까지 상기 희생막을 부분적으로 제거할 수 있다.
예시적인 실시예들에 따르면, 상기 제1 절연막 패턴을 형성할 때, 상기 기판 상에 암모니아 가스를 공급할 수 있다. 상기 기판에 열처리를 수행할 수 있다.
예시적인 실시예들에 따르면, 상기 제1 및 제2 게이트 구조물들을 형성할 때, 상기 예비 게이트 구조물들, 상기 희생막 패턴, 상기 제1 절연막 패턴 및 상기 절연막 구조물 상에 금속막을 형성할 수 있다. 상기 기판에 열처리를 수행하여 상기 예비 게이트 구조물들과 상기 금속막을 반응시킬 수 있다.
예시적인 실시예들에 따르면, 상기 기판 상에는 터널 절연막이 형성될 수 있으며, 상기 각 제1 예비 게이트 구조물들은 상기 터널 절연막 상에 순차적으로 형성된 제1 플로팅 게이트, 제1 유전막 패턴 및 제1 예비 컨트롤 게이트를 포함할 수 있고, 상기 각 제2 예비 게이트 구조물들은 상기 터널 절연막 상에 순차적으로 형성된 제2 플로팅 게이트, 제2 유전막 패턴 및 제2 예비 컨트롤 게이트를 포함할 수 있으며, 상기 제1 및 제2 예비 컨트롤 게이트들은 폴리실리콘을 포함할 수 있고, 상기 열처리에 의해 상기 제1 및 제2 예비 컨트롤 게이트들 일부가 금속 실리사이드화 될 수 있다.
예시적인 실시예들에 따르면, 상기 제1 및 제2 게이트 구조물들을 형성한 이후에, 상기 희생막 패턴을 제거할 수 있다.
예시적인 실시예들에 따르면, 상기 희생막 패턴을 제거한 이후에, 상기 제1 절연막 패턴을 제거할 수 있다.
예시적인 실시예들에 따르면, 상기 제1 및 제2 게이트 구조물들을 형성하기 이전에, 상기 희생막 패턴을 제거할 수 있다.
예시적인 실시예들에 따르면, 상기 제1 및 제2 게이트 구조물들을 형성할 때, 상기 예비 게이트 구조물들, 상기 희생막 패턴, 상기 제1 절연막 패턴 및 상기 절연막 구조물 상에 금속막을 형성할 수 있다. 상기 기판에 열처리를 수행하여 상기 예비 게이트 구조물들과 상기 금속막을 반응시킬 수 있다.
예시적인 실시예들에 따르면, 상기 예비 게이트 구조물들과 상기 금속막을 반응시킨 이후에, 불화수소(HF)를 사용하여 상기 금속막 중에서 상기 예비 게이트 구조물들과 반응하지 않은 부분을 제거할 수 있다.
예시적인 실시예들에 따르면, 상기 캐핑막을 형성한 이후에, 상기 절연막 구조물을 관통하는 공통 소스 라인을 형성할 수 있다.
반도체 소자를 제조하는 방법에서, 상대적으로 간격이 큰 제2 예비 게이트 구조물들 사이에 절연막 구조물을 형성함으로써, 금속 실리사이드를 포함하는 게이트 구조물들을 형성하기 위한 반응 방지막 역할을 하는 제1 절연막을 보호할 수 있다. 이에 따라, 낮은 저항 특성을 갖는 게이트 구조물들을 형성하면서도, 상대적으로 간격이 작은 제1 게이트 구조물들 사이에 에어 갭을 형성하여 기생 커패시턴스를 줄일 수 있다.
도 1 내지 도 18은 예시적인 실시예들에 따른 반도체 소자 제조 방법을 설명하기 위한 단면도들이다.
도 19 내지 도 20은 다른 실시예들에 따른 반도체 소자 제조 방법을 설명하기 위한 단면도들이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들에 따른 반도체 소자 제조 방법에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. 첨부된 도면에 있어서, 기판, 층(막), 영역, 패턴들 또는 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 본 발명에 있어서, 각 층(막), 영역, 전극, 패턴들 또는 구조물들이 기판, 각 층(막), 영역, 전극, 구조물들 또는 패턴들 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴들 또는 구조물들이 직접 기판, 각 층(막), 영역, 구조물 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴들 또는 다른 구조물이 기판 상에 추가적으로 형성될 수 있다. 또한, 물질, 층(막), 영역, 전극, 패턴들 또는 구조물들이 "제1", "제2" 및/또는 "예비"로 언급되는 경우, 이러한 부재들을 한정하기 위한 것이 아니라 단지 각 물질, 층(막), 영역, 전극, 패턴들 또는 구조물들을 구분하기 위한 것이다. 따라서 "제1", "제2" 및/또는 "예비"는 각 층(막), 영역, 전극, 패턴들 또는 구조물들에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다.
[실시예]
도 1 내지 도 18은 예시적인 실시예들에 따른 반도체 소자 제조 방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, 기판(100) 상에 터널 절연막(110), 플로팅 게이트막(120), 유전막(130), 예비 컨트롤 게이트막(140) 및 게이트 마스크막(150)을 순차적으로 적층한다.
기판(100)은 실리콘 기판, 게르마늄 기판, 실리콘-게르마늄 기판, 실리콘-온-인슐레이터(Silicon-On-Insulator: SOI) 기판, 게르마늄-온-인슐레이터(Germanium-On-Insulator: GOI) 기판 등 반도체 기판을 포함할 수 있다. 한편, 도시하지는 않았으나, 기판(100)은 p형 혹은 n형 불순물을 포함하는 웰(well)을 더 포함할 수도 있다.
기판(100)은 각각 제1 방향으로 연장되며 상기 제1 방향에 수직한 제2 방향으로 복수 개 형성된 소자 분리막들(도시되지 않음)에 의해 액티브 영역과 필드 영역으로 구분될 수 있다. 즉, 상기 소자 분리막들이 형성된 영역은 필드 영역으로, 상기 소자 분리막들이 형성되지 않은 영역은 액티브 영역으로 정의될 수 있다. 예시적인 실시예들에 따르면, 터널 절연막(110), 플로팅 게이트막(120)은 상기 액티브 영역 상에만 형성되고, 유전막(130), 예비 컨트롤 게이트막(140) 및 게이트 마스크막(150)은 상기 액티브 영역뿐만 아니라 상기 필드 영역 상에도 형성된다. 도 1 내지 도 18은 상기 액티브 영역 상에 형성되는 소자의 단면도들이다. 또한, 도 1 내지 도 18은 예시적으로 메모리 셀들이 형성되는 셀 영역을 도시하고 있다.
터널 절연막(110)은 실리콘 산화물과 같은 산화물, 실리콘 산질화물과 같은 산질화물, 불순물이 도핑된 실리콘 산화물 혹은 저유전 물질 등을 사용하여 형성할 수 있다.
플로팅 게이트막(120)은 불순물이 도핑된 폴리실리콘 혹은 텅스텐, 티타늄, 코발트, 니켈 등과 같은 높은 일함수를 갖는 금속 물질을 사용하여 형성할 수 있다.
유전막(130)은 산화물 및 질화물을 사용하여, 산화막/질화막/산화막으로 구성된 ONO막으로 형성할 수 있다. 이와는 달리, 유전막(130)은 커패시턴스를 증가시키고 누설 전류 특성을 개선하기 위해 고유전율을 갖는 금속 산화물을 사용하여 형성할 수도 있다. 상기 고유전 금속 산화물로서는 하프늄 산화물, 티타늄 산화물, 탄탈륨 산화물, 지르코늄 산화물, 알루미늄 산화물 등을 들 수 있다.
예비 컨트롤 게이트막(140)은 도핑된 폴리실리콘, 금속, 금속 질화물, 금속 실리사이드 등을 사용하여 형성할 수 있다. 예시적인 실시예들에 따르면, 예비 컨트롤 게이트막(140)은 적어도 상부에 도핑된 폴리실리콘을 포함하도록 형성된다.
게이트 마스크막(150)은 실리콘 산화물, 실리콘 질화물 혹은 실리콘 산질화물을 사용하여 형성할 수 있다.
한편, 터널 절연막(110) 상에 플로팅 게이트막(120), 유전막(130) 및 예비 컨트롤 게이트막(140) 대신에, 전하 트래핑막(120), 차단막(130) 및 게이트 전극막(140)을 순차적으로 형성할 수도 있다.
전하 트래핑막(120)은 실리콘 질화물과 같은 질화물 혹은 하프늄 실리콘 산화물과 같은 하프늄 산화물을 사용하여 형성할 수 있다. 차단막(130)은 실리콘 산화물, 혹은 하프늄 산화물, 티타늄 산화물, 탄탈륨 산화물, 지르코늄 산화물, 알루미늄 산화물 등과 같이 고유전율을 갖는 금속 산화물을 사용하여 형성할 수 있다. 게이트 전극막(140)은 도핑된 폴리실리콘, 금속, 금속 질화물, 금속 실리사이드 등을 사용하여 형성할 수 있다. 예시적인 실시예들에 따르면, 게이트 전극막(140)은 적어도 상부에 도핑된 폴리실리콘을 포함하도록 형성된다.
이하에서는, 터널 절연막(110) 상에 플로팅 게이트막(120), 유전막(130), 예비 컨트롤 게이트막(140) 및 게이트 마스크막(150)이 순차적으로 적층된 경우에 한해서 설명하도록 한다.
도 2를 참조하면, 사진 식각 공정을 수행하여, 게이트 마스크막(150), 예비 컨트롤 게이트막(140), 유전막(130) 및 플로팅 게이트막(120)을 식각함으로써, 제1 및 제2 예비 게이트 구조물들(162, 164)을 기판(100) 상에 형성한다.
제1 예비 게이트 구조물들(162)은 복수 개로 형성될 수 있으며, 예시적인 실시예들에 따르면 16개 혹은 32개의 제1 예비 게이트 구조물들(162)이 형성될 수 있다. 제2 예비 게이트 구조물들(164)은 제1 예비 게이트 구조물들(162) 양측에 형성된다. 이에 따라, 제1 예비 게이트 구조물들(162) 및 제1 예비 게이트 구조물들(162) 양측의 제2 예비 게이트 구조물들(164)은 하나의 예비 스트링(string)을 형성할 수 있다. 이때, 제1 예비 게이트 구조물들(162) 사이의 이격 거리 혹은 제1 예비 게이트 구조물들(162)과 제2 예비 게이트 구조물들(164) 사이의 이격 거리는 제2 예비 게이트 구조물들(164) 사이의 이격 거리에 비해 작을 수 있다. 즉, 하나의 예비 스트링 내의 예비 게이트 구조물들(162, 164) 사이의 이격 거리는 상기 예비 스트링들 사이의 이격 거리에 비해 작을 수 있다.
각 제1 예비 게이트 구조물들(162)은 기판(100) 상의 터널 절연막(110) 상에 형성된 제1 플로팅 게이트(122), 제1 유전막 패턴(132), 제1 예비 컨트롤 게이트(142) 및 제1 게이트 마스크(152)를 포함하며, 각 제2 예비 게이트 구조물들(164)은 기판(100) 상의 터널 절연막(110) 상에 형성된 제2 플로팅 게이트(124), 제2 유전막 패턴(134), 제2 예비 컨트롤 게이트(144) 및 제2 게이트 마스크(154)를 포함한다.
예시적인 실시예들에 따르면, 유전막 패턴들(132, 134), 예비 컨트롤 게이트들(142, 144) 및 게이트 마스크들(152, 154)은 각각 상기 제2 방향으로 연장될 수 있다.
이와는 달리, 도 3을 참조하면, 상기 사진 식각 공정 시 터널 절연막(110)도 함께 패터닝될 수도 있다. 이 경우, 제1 터널 절연막 패턴(112), 제1 플로팅 게이트(122), 제1 유전막 패턴(132), 제1 예비 컨트롤 게이트(142) 및 제1 게이트 마스크(152)를 각각 포함하는 제3 예비 게이트 구조물들(172)과, 제2 터널 절연막 패턴(114), 제2 플로팅 게이트(124), 제2 유전막 패턴(134), 제2 예비 컨트롤 게이트(144) 및 제2 게이트 마스크(154)를 각각 포함하는 제4 예비 게이트 구조물들(174)이 정의될 수 있다.
이하에서는, 제1 및 제2 예비 게이트 구조물들(162, 164)이 형성된 경우에 대해서만 설명한다.
다시 도 2를 참조하면, 제2 예비 게이트 구조물들(164) 사이를 커버하는 포토레지스트 패턴(도시되지 않음)을 기판(100) 상에 형성하고, 상기 포토레지스트 패턴 및 예비 게이트 구조물들(162, 164)을 이온 주입 마스크로 사용하여 제1 불순물을 기판(100) 상부에 주입한다. 이에 따라, 제1 예비 게이트 구조물들(162)에 인접한 기판(100) 상부에 제1 불순물 영역들(101)이 형성된다. 이와는 달리, 상기 포토레지스트 패턴을 형성하지 않고, 예비 게이트 구조물들(162, 164)만을 이온 주입 마스크로 사용하여 상기 제1 불순물을 기판(100) 상부에 주입할 수도 있으며, 이 경우 제2 예비 게이트 구조물들(164) 사이의 기판(100) 상부에 제2 불순물 영역(도시되지 않음)이 형성될 수 있다.
도 4를 참조하면, 기판(100) 상에 제1 절연막(180)을 형성하여 예비 게이트 구조물들(162, 164)을 덮는다.
제1 절연막(170)은 실리콘 산화물, 실리콘 질화물 혹은 실리콘 산질화물을 사용하여 화학 증착 공정(CVD), 원자층 증착 공정(ALD), 물리 증착 공정(PVD) 등을 통해 형성할 수 있다. 예시적인 실시예에 따르면, 제1 절연막(170)은 고온 산화물(HTO) 혹은 중온 산화물(MTO)을 사용하여 대략 50 옹스트롱의 두께를 갖도록 형성된다.
도 5를 참조하면, 제1 절연막(180) 상에 제2 및 제3 절연막들(200, 210)을 순차적으로 형성하며, 이에 따라 상기 예비 스트링들 내의 예비 게이트 구조물들(162, 164) 사이에는 제1 에어 갭(190)이 형성된다.
예시적인 실시예들에 따르면, 제2 절연막(200)은 플라즈마 증대 산화물(PEOX) 혹은 중온 산화물(MTO) 등과 같은 실리콘 산화물을 사용하여 화학 기상 증착(CVD) 공정, 플라즈마 증대 화학 기상 증착(PE-CVD) 공정 혹은 저압 화학 기상 증착(LP-CVD) 공정에 의해 형성될 수 있다. 이때, 제2 절연막(200)은 예비 게이트 구조물들(162, 164) 사이를 매립하지 않도록 스텝 커버리지 특성이 낮은 공정 조건으로 형성될 수 있다. 이에 따라, 예비 게이트 구조물들(162, 164) 사이에는 제1 절연막(180) 및 제2 절연막(200)에 의해 정의되는 제1 에어 갭(190)이 형성될 수 있다.
예시적인 실시예들에 따르면, 제3 절연막(210)은 고온 산화물(HTO)과 같은 실리콘 산화물을 사용하여 화학 기상 증착(CVD) 공정, 플라즈마 증대 화학 기상 증착(PE-CVD) 공정 혹은 저압 화학 기상 증착(LP-CVD) 공정에 의해 형성될 수 있다.
제3 절연막(210)은 제2 절연막(200)에 비해 상대적으로 갭필 특성이 우수한 물질을 사용하여 형성될 수 있으며, 제2 절연막(200) 상에 컨포멀하게(conformally) 형성될 수 있다. 이에 따라, 상기 예비 스트링들 사이, 보다 구체적으로 제2 예비 게이트 구조물들(164)의 일 측벽 상의 제1 절연막(180) 부분 상에 제2 절연막(200)이 충분한 두께로 형성되지 않더라도, 제3 절연막(210)은 충분한 두께로 형성될 수 있다.
도 6을 참조하면, 제3 절연막(210) 상에 마스크(220)를 형성하고 이를 식각 마스크로 사용하여, 제3 절연막(210), 제2 절연막(200), 제1 절연막(180) 및 터널 절연막(110)을 부분적으로 식각하여 기판(100) 상면을 노출시킨다.
마스크(220)는 제2 예비 게이트 구조물들(164) 일부 및 제1 예비 게이트 구조물들(162)에 오버랩되도록 형성된다. 예시적인 실시예들에 따르면, 마스크(220)는 포토레지스트 패턴을 사용하여 형성된다.
상기 식각 공정에 의해 예비 게이트 구조물들(162, 164) 상에 잔류하는 제2 및 제3 절연막들(200, 210)은 각각 제2 및 제3 절연막 패턴들(203, 213)로 변환되고, 각 제2 예비 게이트 구조물들(164)의 일 측벽 상에 잔류하는 제2 및 제3 절연막들(200, 210)은 각각 제1 및 제2 스페이서들(205, 215)로 변환된다. 이때, 제1 및 제2 스페이서들(205, 215)은 함께 스페이서 구조물(217)로 정의될 수 있다. 또한, 상기 식각 공정에 의해 제2 게이트 마스크(154) 상의 제1 절연막(180) 부분 및 제2 게이트 마스크(154)가 일부 제거될 수 있으나, 제2 예비 컨트롤 게이트(144)가 노출되지는 않는다.
한편, 상기 식각 공정에 의해 노출되는 기판(100) 상부에 제2 불순물을 주입하여 제2 불순물 영역(103)을 형성할 수 있다.
도 7을 참조하면, 제2 및 제3 절연막 패턴들(203, 213), 제2 예비 게이트 구조물들(164), 스페이서 구조물들(217) 및 기판(100) 상에 버퍼막(230) 및 식각 저지막(240)을 순차적으로 형성하고, 스페이서 구조물들(217) 사이를 충분히 매립하는 제1 층간 절연막(250)을 식각 저지막(240) 상에 형성한다.
예시적인 실시예들에 따르면, 버퍼막(230)은 산화물을 사용하여 형성되고, 식각 저지막(240)은 실리콘 질화물을 사용하여 형성된다. 또한, 제1 층간 절연막(250)은 비피에스지(BPSG), 유에스지(USG) 및 에스오지(SOG) 등과 같은 산화물을 사용하여 형성될 수 있다. 버퍼막(230)은 실리콘 혹은 실리콘 산화물을 포함하는 기판(100) 혹은 스페이서 구조물들(217)과 실리콘 질화물을 포함하는 식각 저지막(240) 사이의 스트레스를 완화하기 위해 형성될 수 있다.
도 8을 참조하면, 제2 절연막 패턴(203) 상면이 노출될 때까지 제1 층간 절연막(250), 식각 저지막(240), 버퍼막(230) 및 제3 절연막 패턴(213)을 평탄화한다.
구체적으로, 먼저 식각 저지막(240)을 평탄화 종점으로 사용하여 제1 층간 절연막(250)을 평탄화한다. 상기 평탄화 공정은 화학 기계적 연마(CMP) 공정 및/또는 에치 백(etch back) 공정을 통해 수행될 수 있다. 이후, 제2 절연막 패턴(203) 상면이 노출될 때까지 제1 층간 절연막(250), 식각 저지막(240) 및 버퍼막(230)의 일부와 제3 절연막 패턴(213)을 제거할 수 있으며, 이에 따라 제1 층간 절연막 패턴(255), 식각 저지막 패턴(245) 및 버퍼막 패턴(235)이 형성될 수 있다.
제1 층간 절연막 패턴(255), 식각 저지막 패턴(245) 및 버퍼막 패턴(235)과 스페이서 구조물들(217)은 함께 절연막 구조물(257)을 형성할 수 있다.
도 9를 참조하면, 제2 절연막 패턴(203)을 제거하여 제1 에어 갭(190)을 노출시킨다.
예시적인 실시예들에 따르면, 암모니아 가스를 기판(100) 상에 공급하고 열처리를 수행함으로써 제2 절연막 패턴(203)을 제거할 수 있다. 이때 예비 게이트 구조물들(162, 164) 상면의 제1 절연막 부분(180)도 함께 제거되어 게이트 마스크들(152, 154)이 노출될 수 있으며, 제1 층간 절연막 패턴(255), 식각 저지막 패턴(245) 및 버퍼막 패턴(235) 상부도 제거되어 게이트 마스크들(152, 154)과 동일한 높이를 가질 수 있다.
한편, 제1 에어 갭(190)이 노출됨에 따라, 예비 게이트 구조물들(162, 164) 사이에는 제1 개구(193)가 정의될 수 있다.
도 10을 참조하면, 절연막 구조물(257), 예비 게이트 구조물들(162, 164) 및 제1 절연막(180) 상에 희생막(260)을 형성하여, 예비 게이트 구조물들(162, 164) 사이의 공간을 충전한다.
희생막(260)은 화학 증착 공정(CVD), 원자층 증착 공정(ALD), 물리 증착 공정(PVD) 등을 통해 형성할 수 있다. 예시적인 실시예들에 따르면, 희생막(260)은 탄소 기반의 스핀 온 게이트 마스크(C-SOH) 혹은 실리콘 기반의 스핀 온 게이트 마스크(Si-SOH)를 사용하여 형성된다.
도 11을 참조하면, 희생막(260) 상부를 제거하여 희생막 패턴(265)을 형성하며, 이에 따라 절연막 구조물(257)의 상면 및 예비 게이트 구조물들(162, 164) 상부 측벽 상의 제1 절연막(180) 부분이 노출된다. 예시적인 실시예들에 따르면, 희생막(260) 상부는 에치-백(etch-back) 공정을 통해 제거될 수 있다.
도 12를 참조하면, 노출된 제1 절연막 부분(180)을 제거하여 제1 절연막 패턴(185)을 형성하며, 이에 따라 예비 게이트 구조물들(162, 164) 상부 측벽이 노출된다. 예시적인 실시예들에 따르면, 각 예비 게이트 구조물들(162, 164)의 예비 컨트롤 게이트들(142, 144) 상부가 노출될 수 있다.
예시적인 실시예들에 따르면, 암모니아 가스를 기판(100) 상에 공급하고 열처리를 수행함으로써 제1 절연막(180)을 부분적으로 제거할 수 있다. 이때 절연막 구조물(257) 상부도 함께 제거될 수 있다.
도 13을 참조하면, 노출된 예비 컨트롤 게이트들(142, 144) 상부, 절연막 구조물(257), 희생막 패턴(265) 및 제1 절연막 패턴(185) 상에 제1 도전막(270)을 형성한다.
예시적인 실시예들에 따르면, 제1 도전막(270)은 코발트, 니켈 등의 금속을 사용하여 물리 기상 증착(PVD) 공정에 의해 형성될 수 있다.
도 14를 참조하면, 제1 및 제2 예비 컨트롤 게이트들(142, 144)을 제1 도전막(270)과 반응시켜 제1 및 제2 상부 도전 패턴들(292, 294)을 각각 형성한다. 제1 및 제2 예비 컨트롤 게이트들(142, 144) 중 반응하지 않은 나머지 부분은 각각 제1 및 제2 하부 도전 패턴들(282, 284)로 정의한다. 제1 및 제2 상부 도전 패턴들(292, 294) 및 제1 및 제2 하부 도전 패턴들(282, 284)은 제1 및 제2 컨트롤 게이트들을 각각 정의할 수 있다.
예시적인 실시예들에 따르면, 도핑된 폴리실리콘을 포함하는 예비 컨트롤 게이트들(142, 144) 부분이 금속을 포함하는 제1 도전막(270)과 반응하여, 금속 실리사이드막을 형성할 수 있다. 상기 실리사이데이션(silicidation) 공정은 열처리를 통해 수행될 수 있다.
제1 도전막(270)이 코발트를 포함하는 경우, 코발트 실리사이드막이 반응 방지막 역할을 수행하는 제1 절연막 패턴(185)의 상면과 실질적으로 동일한 하면을 갖도록 형성될 수 있다. 이와는 달리 제1 도전막(270)이 니켈을 포함하는 경우, 니켈 실리사이드막은 반응 방지막 역할을 수행하는 제1 절연막 패턴(185)의 상면보다 낮은 하면을 갖도록 형성될 수 있다.
본 실시예에서는 제1 도전막(270)과 예비 컨트롤 게이트들(142, 144) 사이의 반응으로서 금속과 실리콘 사이의 실리사이데이션 반응을 설명하였으나 반드시 이에 국한되지는 않는다. 즉, 노출된 예비 컨트롤 게이트들(142, 144) 상에 형성된 제1 도전막(270)과의 반응에 의해 예비 컨트롤 게이트들(142, 144)의 특성(예를 들어, 저항 특성 등)이 향상될 수 있으면 어떠한 반응도 본 발명의 범위에 포함될 수 있다.
상기 실리사이데이션 공정을 수행함에 따라, 제1 플로팅 게이트(122), 제1 유전막 패턴(132) 및 상기 제1 컨트롤 게이트(282, 292)를 각각 포함하는 제1 게이트 구조물들(302)과, 제2 플로팅 게이트(124), 제2 유전막 패턴(134) 및 상기 제2 컨트롤 게이트(284, 294)를 각각 포함하는 제2 게이트 구조물들(304)이 형성될 수 있다. 이와는 달리, 도 3에서 도시된 바와 같이 제1 및 제2 터널 절연막 패턴들(112, 114)을 포함하도록 제3 및 제4 예비 게이트 구조물들(172, 174)이 정의되는 경우, 제1 및 제2 터널 절연막 패턴들(112, 114)을 각각 포함하는 제3 및 제3 게이트 구조물들(도시되지 않음)이 정의될 수도 있다. 한편, 제1 게이트 구조물들(302) 및 제1 게이트 구조물들(302) 양측의 제2 게이트 구조물들(304)은 하나의 스트링을 형성할 수 있다.
예시적인 실시예들에 따르면, 제1 게이트 구조물들(302)의 상기 제1 컨트롤 게이트(282, 292)는 워드 라인의 기능을 수행할 수 있고, 제2 게이트 구조물들(304)의 상기 제2 컨트롤 게이트(284, 294)는 스트링 선택 라인(SSL) 혹은 그라운드 선택 라인(GSL)의 기능을 수행할 수 있다.
이후, 제1 도전막(270) 중 예비 컨트롤 게이트들(142, 144)과 반응하지 않은 부분 및 희생막 패턴(265)을 제거할 수 있으며, 이에 따라 게이트 구조물들(302, 304) 사이에는 제2 개구(195)가 형성될 수 있다.
예시적인 실시예들에 따르면, 상기 미반응 제1 도전막(270) 부분 및 희생막 패턴(265)은 황산을 사용하는 스트립(stripping) 공정에 의해 제거될 수 있다.
도 15를 참조하면, 희생막 패턴(265)이 제거됨에 따라 노출되는 제1 절연막 패턴(185) 부분을 제거할 수 있다.
즉, 제1 게이트 구조물들(302)의 측벽, 제2 게이트 구조물들(304)의 일 측벽 및 제1 및 제2 게이트 구조물들(302, 304) 사이의 기판(100) 상에 형성된 제1 절연막 패턴(185) 부분을 제거할 수 있다. 예시적인 실시예들에 따르면, 불화수소(HF)를 포함하는 세정액을 사용하여 제1 절연막 패턴(185)을 제거할 수 있다.
한편, 도 16을 참조하면, 제1 게이트 구조물들(302)의 측벽, 제2 게이트 구조물들(304)의 일 측벽 및 제1 및 제2 게이트 구조물들(302, 304) 사이의 기판(100) 상에 형성된 제1 절연막 패턴(185) 부분 전체가 제거되지 않고 일부만이 제거될 수도 있다. 이에 따라, 당초 두께에 비해 작은 두께를 갖는 제1 절연막 패턴(185)이 잔류할 수 있다.
도 17을 참조하면, 캐핑막(310)을 게이트 구조물들(302, 304), 절연막 구조물(257) 및 제1 절연막 패턴(185) 상에 형성하여 게이트 구조물들(302, 304) 사이에 제2 에어 갭(197)을 형성한다.
예시적인 실시예들에 따르면, 캐핑막(310)은 플라즈마 증대 산화물(PEOX) 혹은 중온 산화물(MTO) 등과 같은 실리콘 산화물을 사용하여 화학 기상 증착(CVD) 공정, 플라즈마 증대 화학 기상 증착(PE-CVD) 공정 혹은 저압 화학 기상 증착(LP-CVD) 공정에 의해 형성될 수 있다. 즉, 캐핑막(310)은 제2 절연막(200) 형성 공정과 유사하게, 게이트 구조물들(302, 304) 사이를 매립하지 않도록 스텝 커버리지 특성이 낮은 공정 조건으로 형성될 수 있다. 이에 따라, 게이트 구조물들(302, 304) 사이에는 제2 에어 갭(197)이 형성될 수 있다.
도 18을 참조하면, 캐핑막(310), 절연막 구조물(257) 및 터널 절연막(110) 일부를 제거하여 기판(100)의 제2 불순물 영역(103)을 노출시킨다. 이에 따라, 캐핑막(310)은 캐핑막 패턴(315)으로 변환된다. 예시적인 실시예들에 따르면, 절연막 구조물(257) 중 제1 층간 절연막(255), 식각 저지막 패턴(245) 및 버퍼막 패턴(235)이 제거될 수 있다.
이후, 캐핑막 패턴(315) 및 기판(100) 상에 제2 층간 절연막(320)을 형성하고, 제2 불순물 영역(103)을 노출시키며 제2 층간 절연막(320)을 관통하는 제3 개구(도시되지 않음)를 형성한 후, 상기 제3 개구를 매립하는 공통 소스 라인(CSL)(330)을 형성한다. 제2 층간 절연막(320)은 비피에스지(BPSG), 유에스지(USG) 및 에스오지(SOG) 등과 같은 산화물을 사용하여 형성될 수 있다. 또한, 공통 소스 라인(330)은 도핑된 폴리실리콘, 금속 혹은 금속 실리사이드를 사용하여 형성될 수 있다.
이후, 제2 층간 절연막(320) 및 공통 소스 라인(330) 상에 제3 층간 절연막(340)을 형성하고, 제2 및 제3 층간 절연막들(320, 340)을 관통하는 비트 라인 콘택(도시되지 않음)을 형성한다. 상기 비트 라인 콘택은 금속, 도핑된 폴리실리콘 등을 사용하여 형성될 수 있다. 또한, 제3 층간 절연막(340) 상에 상기 비트 라인 콘택과 전기적으로 연결되는 비트 라인(350)을 형성한다. 비트 라인(350)은 상기 제1 방향으로 연장되도록 형성될 수 있다. 비트 라인은 금속, 도핑된 폴리실리콘 등을 사용하여 형성될 수 있다.
전술한 공정들을 수행함으로써, 예시적인 실시예들에 따른 반도체 소자가 제조될 수 있다. 도 1 내지 도 18에서는, 예시적으로 낸드(NAND) 플래시 메모리 소자의 제조 방법에 관해 설명했지만, 본 발명의 사상은 노아(NOR) 플래시 메모리 소자, DRAM, 소자 등 다른 반도체 소자들의 제조 방법에도 사용될 수 있음은 자명하다.
상기 반도체 소자를 제조하는 방법에서, 상대적으로 간격이 큰 제2 예비 게이트 구조물들(164) 사이에 절연막 구조물(257)을 형성함으로써, 금속 실리사이드를 포함하는 게이트 구조물들(302, 304)을 형성하기 위한 반응 방지막 역할을 하는 제1 절연막(180)을 보호할 수 있다. 이에 따라, 낮은 저항 특성을 갖는 게이트 구조물들(302, 304)을 형성하면서도, 상대적으로 간격이 작은 제1 게이트 구조물들(302) 사이에 제2 에어 갭(197)을 형성하여 기생 커패시턴스를 줄일 수 있다.
도 19 내지 도 20은 다른 실시예들에 따른 반도체 소자 제조 방법을 설명하기 위한 단면도들이다. 상기 반도체 소자 제조 방법은 도전막 형성 및 희생막 패턴 제거 순서를 제외하고는 도 1 내지 도 18을 참조로 설명한 반도체 소자 제조 방법과 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고 중복 설명은 생략한다.
먼저 도 1 내지 도 12를 참조로 설명한 공정들을 수행한다.
이후, 도 19를 참조하면, 희생막 패턴(265)을 제거하여 제1 절연막 패턴(185)을 노출시킨다. 예시적인 실시예들에 따르면, 희생막 패턴(265)은 황산을 사용하는 스트립 공정을 통해 제거될 수 있다.
도 20을 참조하면, 노출된 예비 컨트롤 게이트들(142, 144) 상부, 절연막 구조물(257) 및 노출된 제1 절연막 패턴(185) 상에 제2 도전막(275)을 형성한다. 예시적인 실시예들에 따르면, 제2 도전막(275)은 코발트, 니켈 등의 금속을 사용하여 물리 기상 증착(PVD) 공정에 의해 형성될 수 있다.
다시 도 14를 참조하면, 제1 및 제2 예비 컨트롤 게이트들(142, 144)을 제2 도전막(275)과 반응시켜 제1 및 제2 상부 도전 패턴들(292, 294)을 각각 형성한다.
이후, 미반은 제2 도전막(275) 부분을 제거한다. 예시적인 실시예들에 따르면, 황산을 사용하는 스트립 공정을 통해 상기 미반응 제2 도전막(275) 부분을 제거할 수 있다.
이후, 도 15 내지 도 18을 참조로 설명한 공정들을 수행함으로써 상기 반도체 소자를 제조할 수 있다.
상술한 바와 같이 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 기판 101, 103: 제1, 제2 불순물 영역
110: 터널 절연막 112, 114: 제1, 제2 터널 절연막 패턴
120: 플로팅 게이트막 122, 124: 제1, 제2 플로팅 게이트
130: 유전막 132, 134: 제1, 제2 유전막 패턴
140: 예비 컨트롤 게이트막
142, 144: 제1, 제2 예비 컨트롤 게이트
150: 게이트 마스크막 152, 154: 제1, 제2 게이트 마스크
162, 164: 제1, 제2 예비 게이트 구조물
172, 174: 제3, 제4 예비 게이트 구조물
180: 제1 절연막 185: 제1 절연막 패턴
190, 197: 제1, 제2 에어 갭 193, 195: 제1, 제2 개구
200, 210: 제2, 제3 절연막 203, 213: 제2, 제3 절연막 패턴
220: 마스크 230: 버퍼막
235: 버퍼막 패턴 240: 식각 저지막
245: 식각 저지막 패턴
250, 320, 340: 제1, 제2, 제3 층간 절연막
255: 제1 층간 절연막 패턴 257: 절연막 구조물
260: 희생막 265: 희생막 패턴
270, 275: 제1, 제2 도전막 282, 284: 제1, 제2 하부 도전 패턴
292, 294: 제1, 제2 상부 도전 패턴 302, 304: 제1, 제2 게이트 구조물
310: 캐핑막 315: 캐핑막 패턴
330: 공통 소스 라인 350: 비트 라인

Claims (10)

  1. 제1 간격으로 서로 이격된 복수 개의 제1 예비 게이트 구조물들 및 상기 제1 예비 게이트 구조물들 양측의 제2 예비 게이트 구조물들을 각각 포함하며, 상기 제1 간격보다 큰 제2 간격으로 서로 이격된 복수 개의 예비 스트링들을 기판 상에 형성하는 단계;
    상기 예비 게이트 구조물들을 커버하는 제1 절연막을 상기 기판 상에 형성하는 단계;
    상기 예비 스트링들 사이를 매립하는 절연막 구조물을 상기 제1 절연막 상에 형성하는 단계;
    상기 예비 게이트 구조물들 사이를 부분적으로 매립하는 희생막 패턴을 상기 제1 절연막 상에 형성하고, 상기 희생막 패턴에 의해 커버되지 않은 상기 제1 절연막 부분을 제거하여 제1 절연막 패턴을 형성하는 단계;
    상기 제1 절연막 패턴에 의해 커버되지 않은 상기 예비 게이트 구조물들 부분에 도전막을 반응시켜 각각 제1 및 제2 게이트 구조물들을 형성함으로써, 각각 제1 및 제2 스트링들을 형성하는 단계; 및
    상기 게이트 구조물들 상에 캐핑막을 형성하여 상기 게이트 구조물들 사이에 제2 에어 갭을 형성하는 단계를 포함하는 반도체 소자 제조 방법.
  2. 제1항에 있어서, 상기 절연막 구조물을 형성하는 단계는,
    상기 예비 게이트 구조물들의 상면 및 상기 각 제2 예비 게이트 구조물들의 일 측벽 상의 상기 제1 절연막 부분 상에 제2 절연막을 형성하여 상기 예비 게이트 구조물들 사이에 제1 에어 갭을 형성하는 단계;
    상기 제2 절연막을 부분적으로 제거하여 상기 제1 예비 게이트 구조물들 상면 및 상기 제2 예비 게이트 구조물들 상면 일부를 덮는 제2 절연막 패턴과, 상기 각 제2 예비 게이트 구조물들의 일 측벽을 덮는 스페이서들을 형성하는 단계;
    상기 스페이서들 사이를 매립하는 층간 절연막을 상기 제2 절연막 패턴, 상기 제2 예비 게이트 구조물들, 상기 스페이서들 및 상기 기판 상에 형성하는 단계; 및
    상기 층간 절연막 및 상기 제2 절연막 패턴 상부를 평탄화하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  3. 제2항에 있어서, 상기 제2 절연막을 부분적으로 제거하기 이전에, 상기 제2 절연막 상에 제3 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  4. 제3항에 있어서, 상기 제2 절연막은 상기 제3 절연막에 비해 낮은 갭필 특성을 갖는 물질을 사용하여 형성되는 것을 특징으로 하는 반도체 소자 제조 방법.
  5. 제2항에 있어서, 상기 층간 절연막을 형성하기 이전에,
    상기 제2 절연막 패턴, 상기 제2 예비 게이트 구조물들, 상기 스페이서들 및 상기 기판 상에 버퍼막을 형성하는 단계; 및
    상기 버퍼막 상에 식각 저지막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  6. 제1항에 있어서, 상기 제1 및 제2 게이트 구조물들을 형성하는 단계는,
    상기 예비 게이트 구조물들, 상기 희생막 패턴, 상기 제1 절연막 패턴 및 상기 절연막 구조물 상에 금속막을 형성하는 단계; 및
    상기 기판에 열처리를 수행하여 상기 예비 게이트 구조물들과 상기 금속막을 반응시키는 단계를 포함하며,
    상기 제1 및 제2 게이트 구조물들을 형성하는 단계 이후에, 상기 희생막 패턴을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  7. 제6항에 있어서, 상기 희생막 패턴을 제거하는 단계 이후에, 상기 제1 절연막 패턴을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  8. 제1항에 있어서, 상기 제1 및 제2 게이트 구조물들을 형성하는 단계 이전에, 상기 희생막 패턴을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  9. 제8항에 있어서, 상기 제1 및 제2 게이트 구조물들을 형성하는 단계는,
    상기 예비 게이트 구조물들, 상기 희생막 패턴, 상기 제1 절연막 패턴 및 상기 절연막 구조물 상에 금속막을 형성하는 단계; 및
    상기 기판에 열처리를 수행하여 상기 예비 게이트 구조물들과 상기 금속막을 반응시키는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  10. 제9항에 있어서, 상기 예비 게이트 구조물들과 상기 금속막을 반응시키는 단계 이후에, 불화수소(HF)를 사용하여 상기 금속막 중에서 상기 예비 게이트 구조물들과 반응하지 않은 부분을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
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Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012204537A (ja) * 2011-03-24 2012-10-22 Toshiba Corp 半導体記憶装置およびその製造方法
KR20120131879A (ko) * 2011-05-26 2012-12-05 삼성전자주식회사 반도체 소자 및 그 제조 방법
US8865595B2 (en) * 2012-01-05 2014-10-21 Taiwan Semiconductor Manufacturing Company, Ltd. Device and methods for forming partially self-aligned trenches
TWI473206B (zh) * 2012-07-03 2015-02-11 Powerchip Technology Corp 接觸窗的形成方法
KR20140020149A (ko) * 2012-08-08 2014-02-18 에스케이하이닉스 주식회사 반도체 메모리 소자 및 이의 제조방법
KR102054264B1 (ko) * 2012-09-21 2019-12-10 삼성전자주식회사 반도체 소자 및 그의 제조 방법
US20140159132A1 (en) * 2012-12-06 2014-06-12 Micron Technology, Inc. Memory arrays with air gaps between conductors and the formation thereof
KR20140085657A (ko) * 2012-12-26 2014-07-08 에스케이하이닉스 주식회사 에어갭을 구비한 반도체장치 및 그 제조 방법
KR102017613B1 (ko) 2013-02-19 2019-09-03 삼성전자주식회사 반도체 소자 및 그 제조 방법
US20150179580A1 (en) * 2013-12-24 2015-06-25 United Microelectronics Corp. Hybrid interconnect structure and method for fabricating the same
US9337208B2 (en) * 2014-09-24 2016-05-10 Macronix International Co., Ltd. Semiconductor memory array with air gaps between adjacent gate structures and method of manufacturing the same
CN105514100B (zh) * 2014-09-25 2019-06-11 旺宏电子股份有限公司 半导体元件及其制造方法
KR102199851B1 (ko) * 2014-10-21 2021-01-08 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR20160120891A (ko) 2015-04-09 2016-10-19 삼성전자주식회사 반도체 장치
CN106684041B (zh) * 2015-11-10 2020-12-08 联华电子股份有限公司 半导体元件及其制作方法
US10605573B2 (en) * 2016-04-15 2020-03-31 Honeywell International Inc. High buoyancy composite materials
CN107464813A (zh) * 2016-05-26 2017-12-12 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制作方法和电子装置
KR20180022361A (ko) * 2016-08-24 2018-03-06 삼성전자주식회사 반도체 소자 및 그 제조 방법
CN108346663B (zh) * 2017-01-23 2020-12-18 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制作方法、电子装置
CN110061007B (zh) * 2018-01-18 2021-06-08 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN110211959B (zh) * 2018-02-28 2022-04-12 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US11322623B2 (en) * 2020-09-29 2022-05-03 Winbond Electronics Corp. Non-volatile memory structure and method of manufacturing the same
KR20220064231A (ko) * 2020-11-11 2022-05-18 삼성전자주식회사 전계 효과 트랜지스터, 전계 효과 트랜지스터 어레이 구조 및 전계 효과 트랜지스터 제조 방법

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040028384A (ko) * 2002-09-30 2004-04-03 삼성전자주식회사 불휘발성 메모리 장치 및 그 제조방법
JP2009194305A (ja) * 2008-02-18 2009-08-27 Toshiba Corp 半導体記憶装置及びその製造方法
JP2010040753A (ja) * 2008-08-05 2010-02-18 Toshiba Corp 不揮発性半導体記憶装置の製造方法
JP2010225786A (ja) * 2009-03-23 2010-10-07 Toshiba Corp 半導体記憶装置及びその半導体記憶装置の製造方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060120977A (ko) 2005-05-23 2006-11-28 주식회사 하이닉스반도체 플래시 메모리 소자의 제조방법
KR100784860B1 (ko) * 2005-10-31 2007-12-14 삼성전자주식회사 비휘발성 메모리 장치 및 그 제조 방법
KR100833434B1 (ko) 2006-06-30 2008-05-29 주식회사 하이닉스반도체 플래쉬 메모리 소자의 제조 방법
KR20100040219A (ko) 2008-10-09 2010-04-19 삼성전자주식회사 게이트 금속 실리사이드막을 갖는 집적 회로 반도체 소자의제조방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040028384A (ko) * 2002-09-30 2004-04-03 삼성전자주식회사 불휘발성 메모리 장치 및 그 제조방법
JP2009194305A (ja) * 2008-02-18 2009-08-27 Toshiba Corp 半導体記憶装置及びその製造方法
JP2010040753A (ja) * 2008-08-05 2010-02-18 Toshiba Corp 不揮発性半導体記憶装置の製造方法
JP2010225786A (ja) * 2009-03-23 2010-10-07 Toshiba Corp 半導体記憶装置及びその半導体記憶装置の製造方法

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