KR20120131879A - 반도체 소자 및 그 제조 방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 108
- 238000000034 method Methods 0.000 title claims abstract description 40
- 238000004519 manufacturing process Methods 0.000 title abstract description 52
- 125000006850 spacer group Chemical group 0.000 claims abstract description 248
- 239000000758 substrate Substances 0.000 claims abstract description 37
- 230000002093 peripheral effect Effects 0.000 claims description 45
- 239000010410 layer Substances 0.000 description 190
- 239000011229 interlayer Substances 0.000 description 46
- 229920002120 photoresistant polymer Polymers 0.000 description 46
- 229910052751 metal Inorganic materials 0.000 description 30
- 239000002184 metal Substances 0.000 description 30
- 238000005498 polishing Methods 0.000 description 29
- 239000000463 material Substances 0.000 description 20
- 238000000926 separation method Methods 0.000 description 18
- 229910052581 Si3N4 Inorganic materials 0.000 description 12
- 229910021332 silicide Inorganic materials 0.000 description 12
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 12
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 12
- 102100026620 E3 ubiquitin ligase TRAF3IP2 Human genes 0.000 description 10
- 101710140859 E3 ubiquitin ligase TRAF3IP2 Proteins 0.000 description 10
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 10
- 150000004767 nitrides Chemical class 0.000 description 10
- 239000002019 doping agent Substances 0.000 description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 8
- 229910052710 silicon Inorganic materials 0.000 description 8
- 239000010703 silicon Substances 0.000 description 8
- 229910052814 silicon oxide Inorganic materials 0.000 description 8
- 239000007787 solid Substances 0.000 description 8
- 102100031102 C-C motif chemokine 4 Human genes 0.000 description 7
- 101000777470 Mus musculus C-C motif chemokine 4 Proteins 0.000 description 7
- 238000005530 etching Methods 0.000 description 7
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 238000013500 data storage Methods 0.000 description 5
- 238000009413 insulation Methods 0.000 description 5
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 4
- 229910052721 tungsten Inorganic materials 0.000 description 4
- 239000010937 tungsten Substances 0.000 description 4
- 238000002955 isolation Methods 0.000 description 3
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 229910052681 coesite Inorganic materials 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 229910052906 cristobalite Inorganic materials 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000020169 heat generation Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 229910052682 stishovite Inorganic materials 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 229910052905 tridymite Inorganic materials 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
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- H01L21/76—Making of isolation regions between components
- H01L21/764—Air gaps
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- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28123—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects
- H01L21/28141—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects insulating part of the electrode is defined by a sidewall spacer, e.g. dummy spacer, or a similar technique, e.g. oxidation under mask, plating
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/41—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region of a memory region comprising a cell select transistor, e.g. NAND
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/42—Simultaneous manufacture of periphery and memory cells
- H10B41/49—Simultaneous manufacture of periphery and memory cells comprising different types of peripheral transistor
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- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
반도체 소자 및 그의 제조 방법을 제공한다. 상기 반도체 소자는 제 1 영역 및 제 2 영역을 포함하는 기판, 상기 기판의 상기 제 1 영역에 위치하며, 다수의 셀 게이트 패턴들 및 선택 게이트 패턴을 포함하는 게이트 그룹, 상기 기판의 상기 제 2 영역에 위치하는 제 1 게이트 패턴, 상기 게이트 그룹의 상면 및 측면을 덮고, 측면에 제1 변곡점을 갖는 그룹 스페이서, 및 상기 제 1 게이트 패턴의 상면 및 측면을 덮고, 측면에 제2 변곡점을 갖는 제 1 패턴 스페이서를 포함한다.
Description
본 발명은 스페이서를 포함하는 반도체 소자 및 그 제조 방법에 관한 것이다.
일반적으로 반도체 소자는 디램(Dynamic Random Access Memory; DRAM) 소자 및 에스램(Static Random Access Memory; SRAM) 소자와 같은 휘발성 메모리 소자 및 비휘발성 메모리 소자를 포함한다. 상기 비휘발성 메모리 소자는 이이피룸(Electrically Erasable and Programming ROM; EEPROM) 및 플래시(Flash) 메모리 소자를 포함할 수 있다.
본 발명이 해결하려는 과제는 배선을 형성하기 위한 포토 공정을 용이하게 수행할 수 있으며, 신뢰성을 향상시킬 수 있는 반도체 소자 및 그의 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 과제는 상기 반도체 소자를 포함하는 데이터 저장 장치 및 전자 장치를 제공하는 것이다.
본 발명이 해결하려는 과제는 앞서 언급한 과제로 한정되지 않는다. 여기서 언급되지 않은 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 것이다.
상기 해결하려는 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 반도체 소자는 제 1 영역 및 제 2 영역을 포함하는 기판, 상기 기판의 상기 제 1 영역에 위치하며, 다수의 셀 게이트 패턴들 및 선택 게이트 패턴을 포함하는 게이트 그룹, 상기 기판의 상기 제 2 영역에 위치하는 제 1 게이트 패턴, 상기 게이트 그룹의 상면 및 측면을 덮고, 측면에 제1 변곡점을 갖는 그룹 스페이서, 및 상기 제 1 게이트 패턴의 상면 및 측면을 덮고, 측면에 제2 변곡점을 갖는 제 1 패턴 스페이서를 포함할 수 있다.
상기 해결하려는 다른 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 반도체 소자는 셀 영역 및 주변 영역을 가진 기판, 상기 셀 영역에 위치하며, 다수의 워드 라인들 및 선택 라인들을 포함하는 스트링, 상기 주변 영역에 위치하는 주변 게이트 패턴, 상기 스트링의 상면 및 측면을 덮고, 측면에 제1 불연속점을 갖는 셀 스페이서, 및 상기 주변 게이트 패턴의 상면 및 측면을 덮고, 측면에 제2 불연속점을 갖는 주변 스페이서를 포함할 수 있다.
본 발명의 기술적 사상에 따른 반도체 소자는 기판의 제 1 영역에 위치하는 게이트 그룹의 상면과 측면을 덮는 그룹 스페이서 및 상기 기판의 제 2 영역에 위치하는 제 2 게이트 패턴의 상면과 측면을 덮는 제 1 패턴 스페이서를 포함한다. 이에 따라 본 발명의 기술적 사상에 따른 반도체 소자는 배선을 형성하기 위한 포토 공정을 용이하게 수행할 수 있는 효과가 있다.
본 발명의 기술적 사상에 따른 반도체 소자는 상기 그룹 스페이서가 상기 게이트 그룹의 측면에 위치하는 제 1 변곡점을 포함하고, 상기 제 1 패턴 스페이서가 상기 제 2 게이트 패턴의 측면에 위치하는 제 2 변곡점을 포함한다. 이에 따라 본 발명의 기술적 사상에 따른 반도체 소자는 신뢰성을 향상시키는 효과가 있다.
도 1은 본 발명의 제 1 실시 예에 따른 반도체 소자를 나타낸 레이-아웃(lay-out)도이다.
도 2a는 도 1의 I-I' 및 II-II' 따라 절단한 단면도이다.
도 2b는 도 2a의 K영역을 확대한 단면도이다.
도 3은 본 발명의 제 2 실시 예에 따른 반도체 소자를 나타낸 단면도이다.
도 4는 본 발명의 제 3 실시 예에 따른 반도체 소자를 나타낸 단면도이다.
도 5는 본 발명의 제 4 실시 예에 따른 반도체 소자를 나타낸 단면도이다.
도 6a 내지 6x는 본 발명의 제 1 실시 예에 따른 반도체 소자의 제조 방법을 순차적으로 나타낸 단면도들이다.
도 7a 내지 7c는 본 발명의 제 4 실시 예에 따른 반도체 소자의 제조 방법을 순차적으로 나타낸 단면도들이다.
도 8은 본 발명의 기술적 사상에 따른 반도체 소자를 포함하는 데이터 저장 장치를 나타낸 구성도이다.
도 9는 본 발명의 기술적 사상에 따른 반도체 소자를 포함하는 전자 장치를 나타낸 구성도이다.
도 2a는 도 1의 I-I' 및 II-II' 따라 절단한 단면도이다.
도 2b는 도 2a의 K영역을 확대한 단면도이다.
도 3은 본 발명의 제 2 실시 예에 따른 반도체 소자를 나타낸 단면도이다.
도 4는 본 발명의 제 3 실시 예에 따른 반도체 소자를 나타낸 단면도이다.
도 5는 본 발명의 제 4 실시 예에 따른 반도체 소자를 나타낸 단면도이다.
도 6a 내지 6x는 본 발명의 제 1 실시 예에 따른 반도체 소자의 제조 방법을 순차적으로 나타낸 단면도들이다.
도 7a 내지 7c는 본 발명의 제 4 실시 예에 따른 반도체 소자의 제조 방법을 순차적으로 나타낸 단면도들이다.
도 8은 본 발명의 기술적 사상에 따른 반도체 소자를 포함하는 데이터 저장 장치를 나타낸 구성도이다.
도 9는 본 발명의 기술적 사상에 따른 반도체 소자를 포함하는 전자 장치를 나타낸 구성도이다.
본 발명의 상기 목적과 기술적 구성 및 이에 따른 작용 효과에 관한 자세한 사항은 본 발명의 실시 예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 더욱 명확하게 이해될 것이다. 여기서, 본 발명의 실시 예들은 당업자에게 본 발명의 기술적 사상이 충분히 전달될 수 있도록 하기 위하여 제공되는 것이므로, 본 발명은 이하 설명되는 실시 예들에 한정되지 않도록 다른 형태로 구체화될 수 있다.
또한, 명세서 전체에 걸쳐서 동일한 참조 번호로 표시된 부분들은 동일한 구성 요소들을 의미하며, 도면들에 있어서 층 또는 영역의 길이와 두께는 편의를 위하여 과장되어 표현될 수 있다. 덧붙여, 제 1 구성 요소가 제 2 구성 요소 "상"에 있다고 기재되는 경우, 상기 제 1 구성 요소가 상기 제 2 구성 요소와 직접 접촉하는 상측에 위치하는 것뿐만 아니라, 상기 제 1 구성 요소와 상기 제 2 구성 요소 사이에 제 3 구성 요소가 위치하는 경우도 포함한다.
여기서, 상기 제 1, 제 2 등의 용어는 다양한 구성 요소를 설명하기 위한 것으로, 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로 사용된다. 다만, 본 발명의 기술적 사상을 벗어나지 않는 범위에서는 제 1 구성 요소와 제 2 구성 요소는 당업자의 편의에 따라 임의로 명명될 수 있다.
본 발명의 명세서에서 사용하는 용어는 단지 특정한 실시 예를 설명하기 위해 사용되는 것으로, 본 발명을 한정하려는 의도가 아니다. 예를 들어, 단수로 표현된 구성 요소는 문맥상 명백하게 단수만을 의미하지 않는다면 복수의 구성 요소를 포함한다. 또한, 본 발명의 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
덧붙여, 다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미가 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미가 있는 것으로 해석되어야 하며, 본 발명의 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
본 명세서에서, "동일하다"는 설명은 동일하거나, 서로 ±10% 이내의 수치적 오차를 갖는다는 것을 의미할 수 있다.
(제 1 실시 예)
도 1은 본 발명의 제 1 실시 예에 따른 반도체 소자를 나타낸 레이-아웃(lay-out)도이다. 도 2a는 도 1의 I-I' 및 II-II' 따라 절단한 단면도이다. 도 2b는 도 2a의 K영역을 확대한 단면도이다.
도 1, 2a 및 2b를 참조하면, 본 발명의 제 1 실시 예에 따른 반도체 소자는 제 1 영역(CA) 및 제 2 영역(PA)을 포함하는 기판(100)을 포함할 수 있다. 상기 반도체 기판(100)은 실리콘 웨이퍼 또는 에스오아이(Silicon On Insulator; SOI) 웨이퍼와 같은 반도체 기판일 수 있다. 본 발명의 제 1 실시 예에 따른 반도체 소자는 플래시 메모리 소자일 수 있다.
상기 기판(100)의 상기 제 1 영역(CA)은 메모리 셀(memory cell)이 위치하는 셀 영역일 수 있다. 상기 기판(100)의 상기 제 2 영역(PA)은 상기 메모리 셀에 연결되는 주변 회로가 위치하는 주변 영역일 수 있다.
상기 기판(100)의 상기 제 1 영역(CA)은 소자분리패턴(Shallow Trench Isolation; STI, 미도시)에 의해 정의되는 제 1 활성부(ACT1)를 포함할 수 있다. 상기 기판(100)의 상기 제 2 영역(PA)은 상기 소자분리패턴에 의해 정의되는 제 2 활성부(ACT2)를 포함할 수 있다. 상기 소자분리패턴은 실리콘 산화막(SiO) 또는 실리콘 질화막(SiN)일 수 있다.
상기 제 1 활성부(ACT1) 및 상기 제 2 활성부(ACT2)는 동일한 도전형 도펀트(dopant)로 도핑(doping)될 수 있다. 예를 들어, 상기 제 1 활성부(ACT1) 및 상기 제 2 활성부(ACT2)는 P형 도펀트로 도핑될 수 있다.
이와 달리, 상기 제 1 활성부(ACT1)는 상기 제 2 활성부(ACT2)와 상이한 도전형 도펀트로 도핑될 수 있다. 예를 들어, 상기 제 1 활성부(ACT1)는 P형 도펀트로 도핑되고, 상기 제 2 활성부(ACT2)는 N형 도펀트로 도핑될 수 있다.
상기 제 1 영역(CA)은 상기 제 1 활성부(ACT1)를 가로지르는 접지 선택 라인(GSL), 다수의 워드 라인들(WL) 및 스트링 선택 라인(SSL)을 포함할 수 있다. 상기 다수의 워드 라인들(WL)은 상기 접지 선택 라인(GSL) 및 상기 스트링 선택 라인(SSL) 사이에 위치할 수 있다. 상기 접지 선택 라인(GSL), 상기 다수의 워드 라인들(WL) 및 상기 스트링 선택 라인(SSL)은 게이트 그룹(G)을 구성할 수 있다. 상기 제 2 영역(PA)은 상기 제 2 활성부(ACT2)를 가로지르는 주변 게이트(141)를 포함할 수 있다.
상기 다수의 워드 라인들(WL)은 각각 상기 제 1 활성부(ACT1)에 위치하는 셀 게이트 패턴(11)을 포함할 수 있다. 상기 접지 선택 라인(GSL) 및 상기 스트링 선택 라인(SSL)은 상기 제 1 활성부(ACT1)에 위치하는 선택 게이트 패턴(12)을 포함할 수 있다. 이에 따라, 상기 게이트 그룹(G)은 다수의 셀 게이트 패턴들(11) 및 선택 게이트 패턴(12)을 포함하는 다수의 제 1 게이트 패턴들(10)을 포함할 수 있다. 상기 셀 게이트 패턴들(11)은 제 1 크기로 형성될 수 있고, 상기 선택 게이트 패턴(12)은 상기 제 1 크기보다 큰 제 2 크기로 형성될 수 있다. 상기 크기는 폭을 의미할 수 있다. 상기 게이트 그룹(G)은 상기 다수의 제 1 게이트 패턴들(10) 사이에 위치하는 에어 갭(ag)을 포함할 수 있다. 또, 상기 선택 게이트 패턴(12)은 상기 셀 게이트 패턴들보다 높게 형성될 수 있다.
상기 셀 게이트 패턴(11)은 터널 절연막(110a), 플로팅 게이트(120a), 게이트간 절연막(130a), 컨트롤 게이트(140a), 제 1 금속 실리사이드(145a), 제 1 금속 게이트(150a) 및 하드 마스크 패턴(160p)을 포함할 수 있다.
상기 터널 절연막(110a)은 실리콘 산화막(SiO2) 또는 실리콘 질화막(SiN)을 포함할 수 있다. 상기 게이트간 절연막(130a)은 산화막, 질화막 또는 이들의 적층 구조일 수 있다. 예를 들어, 상기 게이트간 절연막(130a)은 산화막/질화막/산화막 (Oxide/Nitride/Oxide)의 적층 구조인 ONO막일 수 있다.
상기 플로팅 게이트(120a) 및 상기 컨트롤 게이트(140a)는 동일한 물질을 포함할 수 있다. 상기 플로팅 게이트(120a) 및 상기 컨트롤 게이트(140a)는 실리콘을 포함할 수 있다. 예를 들어, 상기 플로팅 게이트(120a) 및 상기 컨트롤 게이트(140a)는 다결정 실리콘을 포함할 수 있다. 상기 제 1 금속 게이트(150a)는 텡스텐을 포함할 수 있다.
상기 선택 게이트 패턴(12)은 제 1 게이트 절연막(110b), 하부 선택 게이트(120b), 제 1 게이트간 절연 패턴(130b), 상부 선택 게이트(140b), 제 2 금속 실리사이드(145b) 및 제 2 금속 게이트(150b) 및 하드 마스크 패턴(160p)을 포함할 수 있다.
상기 제 1 게이트 절연막(110b)은 실리콘 산화막 또는 실리콘 질화막을 포함할 수 있다. 상기 제 1 게이트간 절연 패턴(130b)은 상기 게이트간 절연막(130a)과 동일한 물질을 포함할 수 있다.
상기 하부 선택 게이트(120b)와 상기 상부 선택 게이트(140b)는 전기적으로 연결될 수 있다. 상기 하부 선택 게이트(120b) 및 상기 상부 선택 게이트(140b)는 동일한 물질을 포함할 수 있다. 상기 하부 선택 게이트(120b) 및 상기 상부 선택 게이트(140b)는 실리콘을 포함할 수 있다. 예를 들어, 상기 하부 선택 게이트(120b) 및 상기 상부 선택 게이트(140b)는 다결정 실리콘을 포함할 수 있다. 상기 제 2 금속 게이트(150b)는 상기 제 1 금속 게이트(150a)와 동일한 물질을 포함할 수 있다.
상기 주변 게이트(141)는 상기 제 2 활성부(ACT2)에 위치하는 제 2 게이트 패턴(20)을 포함할 수 있다. 상기 제 2 게이트 패턴(20)은 제 2 게이트 절연막(110c), 제 1 하부 주변 게이트(120c), 제 2 게이트간 절연 패턴(130c) 및 제 1 상부 주변 게이트(140c)를 포함할 수 있다. 상기 주변 게이트(141)은 상기 제 1 크기 및 상기 제 2 크기보다 큰 제 3 크기로 형성될 수 있다.
상기 제 2 게이트 절연막(110c)은 실리콘 산화막 또는 실리콘 질화막일 수 있다. 상기 제 2 게이트 절연막(110c)은 상기 터널 절연막(110a) 및 상기 제 1 게이트 절연막(110b)과 비교하여 상대적으로 큰 두께를 가질 수 있다. 이에 따라 상기 제 2 게이트 패턴(20)은 상기 다수의 제 1 게이트 패턴들(10)와 비교하여 상대적으로 큰 높이를 가질 수 있다. 상기 제 2 게이트간 절연 패턴(130c)은 산화막, 질화막 또는 이들의 적층 구조일 수 있다. 예를 들어, 상기 제 2 게이트간 절연 패턴(130c)는 ONO막일 수 있다.
상기 제 1 하부 주변 게이트(120c)와 상기 제 1 상부 주변 게이트(140c)는 전기적으로 연결될 수 있다. 상기 제 1 하부 주변 게이트(120c) 및 상기 제 1 상부 주변 게이트(140c)는 동일한 물질을 포함할 수 있다. 상기 제 1 하부 주변 게이트(120c) 및 상기 제 1 상부 주변 게이트(140c)는 실리콘을 포함할 수 있다. 예를 들어, 상기 제 1 하부 주변 게이트(120c) 및 상기 제 1 상부 주변 게이트(140c)는 다결정 실리콘을 포함할 수 있다.
상기 제 2 게이트 패턴(20)은 상기 제 1 상부 주변 게이트(140c) 상에 위치하는 제 3 금속 실리사이드(145c) 및 제 3 금속 게이트(150c)를 더 포함할 수 있다. 상기 제 3 금속 게이트(150c)는 텅스텐일 수 있다. 상기 제 1 하부 주변 게이트(120c), 상기 제 1 상부 주변 게이트(140c), 상기 제 3 금속 실리사이드(145c) 및 상기 제 3 금속 게이트(150c)는 상기 주변 게이트(141)를 구성할 수 있다.
상기 제 1 영역(CA)은 상기 게이트 그룹(G)을 덮는 제 1 그룹 스페이서(185)를 포함할 수 있다. 상기 제 1 그룹 스페이서(185)는 셀 스페이서 또는 스트링 스페이서로 이해될 수 있다. 상기 제 1 그룹 스페이서(185)는 상기 게이트 그룹(G)과 접촉하는 제 1 스페이서(181c) 및 상기 제 1 스페이서(181c) 상에 위치하는 제 2 스페이서(182c)를 포함할 수 있다. 상기 제 1 스페이서(181c)는 상기 제 2 스페이서(182c)와 비교하여 상대적으로 갭필(gap-fill) 특성이 낮은 물질을 포함할 수 있다. 상기 제 2 스페이서(182c)는 상기 제 1 스페이서(181c)와 비교하여 상대적으로 치밀한(denser) 물질막을 포함할 수 있다.
상기 제 1 스페이서(181c)는 플라즈마 강화 화학 기상 증착(Plasma Enhanced Chemical Vapor Deposition; PE-CVD) 공정에 의해 형성된 플라즈마 산화막을 포함할 수 있다. 예를 들어, 상기 제 1 스페이서(181c)는 테오스(TEOS) 막을 포함할 수 있다.
상기 제 2 스페이서(182c)는 화학 기상 증착(Chemical Vapor Deposition; CVD) 공정으로 형성될 수 있다. 예를 들어, 상기 제 2 스페이서(182c)는 고온 열 산화막(High temperature Thermal Oxide; HTO)를 포함할 수 있다. 고온 열 산화막은 통상적으로 1000℃ 이상의 공정 온도에서 형성된 산화막을 의미할 수 있다.
상기 제 1 그룹 스페이서(185)는 상기 게이트 그룹(G)의 측면 또는 측방향에 위치하는 제 1 변곡점(CV)을 포함할 수 있다. 상기 제 1 변곡점(CV)은 상기 게이트 그룹(G)의 측면과 제 1 수평 거리(d1)를 가질 수 있다. 상기 제 1 변곡점(CV)은 상기 기판(100)으로부터 제 1 높이(h1)를 가질 수 있다. 상기 제 1 변곡점(CV)은 상기 게이트 그룹(G)의 좌측 또는 우측에 각각 좌단부 및 우단부에 위치한 게이트 패턴들의 측면들과 각각 인접하게 위치할 수 있다. 예를 들면, 좌측 변곡점 및 우측 변곡점이 형성될 수 있다. 상기 게이트 그룹(G)의 좌단부 및 우단부에서는 각각 접지 선택 게이트 패턴과 스트링 선택 게이트 패턴이 위치할 수 있다. 두 개의 게이트 그룹(G)이 미러링 형태로 형성될 수 있다. 즉 인접하는 두 개의 게이트 그룹(G)은 대칭 형태이다. 따라서, 좌단부 및 우단부의 게이트 패턴들 중, 어느 것이 접지 선택 게이트 패턴이고 어느 것이 스트링 선택 게이트 패턴인가를 정하는 것은 무의미하다.
상기 제 1 그룹 스페이서(185)는 측면이 불연속적일 수 있다. 상세하게, 상기 제 1 그룹 스페이서(185)는 측면에 불연속점을 가질 수 있다. 예를 들어, 상기 제 1 변곡점(CV)에서 불연속적일 수 있다. 그러므로, 상기 제 1 그룹 스페이서(185)는 상기 제 1 변곡점(CV)의 상측에 위치하는 상부 그룹 스페이서(185a) 및 상기 제 1 변곡점(CV)의 하측에 위치하는 하부 그룹 스페이서(185b)를 포함할 수 있다. 상기 상부 그룹 스페이서(185a)의 측면은 상기 하부 그룹 스페이서(185b)의 측면과 상이한 곡률을 가질 수 있다.
상기 제 2 영역(PA)은 상기 제 2 게이트 패턴(20)을 덮는 제 1 패턴 스페이서(186)를 포함할 수 있다. 상기 제 1 패턴 스페이서(186)는 주변 스페이서로 이해될 수 있다. 상기 제 1 패턴 스페이서(186)는 상기 제 2 게이트 패턴(20)과 접촉하는 제 3 스페이서(181p) 및 상기 제 3 스페이서(181p) 상에 위치하는 제 4 스페이서(182p)를 포함할 수 있다.
상기 제 3 스페이서(181p)는 상기 제 4 스페이서(182p)와 비교하여 상대적으로 갭필 특성이 낮은 물질을 포함할 수 있다. 상기 제 3 스페이서(181p)는 상기 제 1 스페이서(181c)와 동일한 물질을 포함할 수 있다. 상기 제 4 스페이서(182p)는 상기 제 2 스페이서(182c)와 동일한 물질을 포함할 수 있다. 즉, 상기 제 3 스페이서(181p)는 플라즈마 산화막을 포함할 수 있다. 상기 제 4 스페이서(182p)는 고온 열 산화막(HTO)을 포함할 수 있다.
상기 제 1 패턴 스페이서(186)는 상기 제 2 게이트 패턴(20)의 측면 또는 측방향에 위치하는 제 2 변곡점(PV)을 포함할 수 있다. 상기 제 2 변곡점(PV)은 상기 제 2 게이트 패턴(20)의 측면과 제 2 수평 거리(d2)를 가질 수 있다. 상기 제 2 수평 거리(d2)는 상기 제 1 수평 거리(d1)와 동일한 값일 수 있다.
상기 제 2 변곡점(PV)은 상기 기판(100)으로부터 제 2 높이(h2)를 가질 수 있다. 상기 제 2 높이(h2)는 상기 제 1 높이(h1)와 상이한 높이일 수 있다. 예를 들어, 상기 제 2 높이(h2)는 상기 제 1 높이(h1)와 비교하여 상대적으로 높은 높이일 수 있다. 상기 제 1 높이(h1)와 상기 제 2 높이(h2)의 높이 차는 상기 터널 절연막(110a) 또는 상기 제 1 게이트 절연막(110b)과 상기 제 2 게이트 절연막(110c) 사이의 두께 차와 동일한 값일 수 있다.
상기 제 1 패턴 스페이서(186)는 측면이 불연속적일 수 있다. 상세하게, 상기 제1 패턴 스페이서(186)는 측면에 불연속점을 가질 수 있다. 예를 들어, 상기 제 2 변곡점(PV)에서 불연속적일 수 있다. 그러므로, 상기 제 1 패턴 스페이서(186)는 상기 제 2 변곡점(PV)의 상측에 위치하는 제 1 상부 패턴 스페이서(186a) 및 상기 제 2 변곡점(PV)의 하측에 위치하는 제 1 하부 패턴 스페이서(186b)를 포함할 수 있다. 상기 제 1 상부 패턴 스페이서(186a)의 측면은 상기 제 1 하부 패턴 스페이서(186b)와 상이한 곡률을 가질 수 있다.
상기 제 1 패턴 스페이서(186)의 하단부는 상기 제 1 그룹 스페이서(185)의 하단부와 동일한 폭(W)을 가질 수 있다. 이에 따라, 상기 하부 그룹 스페이서(185b)의 측면은 상기 제 1 하부 패턴 스페이서(186b)의 측면과 상이한 곡률을 가질 수 있다.
본 발명의 제 1 실시 예에 따른 반도체 소자는 상기 제 1 그룹 스페이서(185) 및 상기 제 1 패턴 스페이서(186) 상에 위치하는 연마 정지막(polishing stopper, 190) 및 상기 연마 정지막(190) 상에 위치하는 제 1 층간 절연막(191)을 포함할 수 있다.
상기 연마 정지막(190) 및 상기 제 1 층간 절연막(191)은 실리콘 질화막, 실리콘 산화막 또는 이들의 적층 구조일 수 있다. 상기 연마 정지막(190)은 상기 제 1 층간 절연막(191)과 상이한 식각률을 갖는 물질막을 포함할 수 있다. 예를 들어, 상기 연마 정지막(190)은 실리콘 질화막을 포함할 수 있고, 상기 제 1 층간 절연막(191)은 실리콘 산화막을 포함할 수 있다.
상기 게이트 그룹(G)의 상면과 상기 연마 정지막(190) 사이는 제 1 수직 거리(t1)를 가질 수 있다. 상기 제 2 게이트 패턴(20)의 상면과 상기 연마 정지막(190) 사이는 제 2 수직 거리(t2)를 가질 수 있다. 상기 제 1 수직 거리(t1)는 상기 제 2 수직 거리(t2)와 동일한 값일 수 있다.
이에 따라, 상기 제 1 영역(CA)의 상기 제 1 층간 절연막(191)과 상기 제 2 영역(PA)의 상기 제 1 층간 절연막(191) 사이의 단차는 상기 제 1 변곡점(CV)과 상기 제 2 변곡점(PV) 사이의 높이차와 동일한 값일 수 있다.
상기 제 1 영역(CA)은 상기 게이트 그룹(G)의 측면에 인접하게 위치하는 제 1 소오스/드레인 영역(101)을 포함할 수 있다. 상기 제 1 영역(CA)은 상기 제 1 소오스/드레인 영역(101)의 일부를 노출시키는 제 1 컨택홀(192)을 포함할 수 있다. 상기 제 1 영역(CA)은 상기 제 1 컨택홀(192)을 통해 상기 제 1 소오스/드레인 영역(101)과 전기적으로 연결되는 제 1 배선(194c)을 포함할 수 있다.
상기 제 2 영역(PA)은 상기 제 2 게이트 패턴(20)의 측면에 인접하게 위치하는 제 2 소오스/드레인 영역(102)을 포함할 수 있다. 상기 제 2 영역(PA)은 상기 제 2 소오스/드레인 영역(PA)의 일부를 노출시키는 제 2 컨택홀(193)을 포함할 수 있다. 상기 제 2 영역(PA)은 상기 제 2 컨택홀(193)을 통해 상기 제 2 소오스/드레인 영역(PA)과 전기적으로 연결되는 제 2 배선(194p)을 포함할 수 있다.
본 발명의 제 1 실시 예에 따른 반도체 소자는 상기 제 1 층간 절연막(191) 상에 위치하며 상기 제 1 배선(194c) 및 상기 제 2 배선(194p)을 덮는 제 2 층간 절연막(195)을 포함할 수 있다. 상기 제 2 층간 절연막(195)은 산화막, 질화막 또는 이들의 적층 구조일 수 있다. 상기 제 2 층간 절연막(195)는 상기 제 1 층간 절연막(191)과 동일 물질일 수 있다.
결과적으로 본 발명의 제 1 실시 예에 따른 반도체 소자는 상기 제 1 영역(CA)의 게이트 그룹(G)을 덮는 제 1 그룹 스페이서(185) 및 상기 제 2 영역(PA)의 제 2 게이트 패턴(20)을 덮는 제 1 패턴 스페이서(186)를 포함할 수 있다. 이에 따라 본 발명의 제 1 실시 예에 따른 반도체 소자는 상기 제 1 영역(CA)의 상기 제1 층간 절연막(191)과 상기 제 2 영역(PA)의 상기 제 1 층간 절연막(191) 사이의 단차를 감소시킬 수 있다. 따라서, 본 발명의 제 1 실시 예에 따른 반도체 소자는 상기 제 1 층간 절연막(191) 상에 배선을 형성하기 위한 포토 공정에 있어서 초점 심도(DOF, Depth of Focus), 및 포커스 마진(focus margin)을 증가시킬 수 있다.
(제 2 실시 예)
도 3은 본 발명의 제 2 실시 예에 따른 반도체 소자를 나타낸 단면도이다.
이하에서는 도 3을 참조하여, 본 발명의 제 1 실시 예에 따른 반도체 소자와 상이한 점을 중심으로 본 발명의 제 2 실시 예에 따른 반도체 소자를 설명한다. 이에 따라, 본 발명의 제 1 실시 예에 따른 반도체 소자와 동일 또는 유사한 구성 요소에 대한 구체적인 설명을 생략한다.
도 3을 참조하면, 본 발명의 제 2 실시 예에 따른 반도체 소자는 제 1 영역(CA) 및 제 2 영역(PA)을 포함하는 기판(100)을 포함할 수 있다. 상기 기판(100)의 상기 제 1 영역(CA)은 다수의 제 1 게이트 패턴들(10)을 포함하는 게이트 그룹(G)을 포함할 수 있다. 상기 다수의 제 1 게이트 패턴들(10)은 다수의 셀 게이트 패턴들(11) 및 선택 게이트 패턴(12)을 포함할 수 있다. 상기 게이트 그룹(G)은 상기 다수의 제 1 게이트 패턴들(10) 사이에 위치하는 에어 갭(ag)을 포함할 수 있다.
상기 제 1 영역(CA)은 상기 게이트 그룹(G)의 상면 및 측면을 덮는 제 1 그룹 스페이서(185)를 포함할 수 있다. 상기 제 1 그룹 스페이서(185)는 상기 게이트 그룹(G)과 접촉하는 제 1 스페이서(181c) 및 상기 제 1 스페이서(181c) 상에 위치하는 제 2 스페이서(182c)를 포함할 수 있다.
상기 제 1 그룹 스페이서(185)는 측면이 불연속적일 수 있다. 상세하게, 상기 제 1 그룹 스페이서(185)는 측면에 불연속점을 가질 수 있다. 예를 들어, 상기 제 1 그룹 스페이서(185)는 상기 게이트 그룹(G)의 측면에 위치하는 제 1 변곡점(CV)을 포함할 수 있다. 상기 기판(100)의 상기 제 2 영역(PA)은 제 3 영역(HV) 및 제 4 영역(LV)을 포함할 수 있다. 상기 제 3 영역(HV)은 하부 주변 게이트(120d)에 고전압이 인가되는 고전압 영역일 수 있다. 상기 제 4 영역(LV)은 하부 주변 게이트(120d)에 저전압이 인가되는 저전압 영역일 수 있다. 또는, 응용 실시예에서, 상기 제 4 영역(LV)은 더미 패턴(dummy pattern)이 형성되는 더미 영역일 수 있다.
상기 제 3 영역(HV)은 제 2 게이트 패턴(20)을 포함할 수 있다. 상기 제 3 영역(HV)은 상기 제 2 게이트 패턴(20)의 상면 및 측면을 덮는 제 1 패턴 스페이서(186)을 포함할 수 있다. 상기 제 1 패턴 스페이서(186)는 상기 제 2 게이트 패턴(20)과 접촉하는 제 3 스페이서(181p) 및 상기 제 3 스페이서(181p) 상에 위치하는 제 4 스페이서(182p)를 포함할 수 있다.
상기 제 1 패턴 스페이서(186)는 측면이 불연속적일 수 있다. 상세하게, 상기 제1 패턴 스페이서(186)는 측면에 불연속점을 가질 수 있다. 예를 들어, 상기 제 1 패턴 스페이서(186)는 상기 제 2 게이트 패턴(20)의 측면에 위치하는 제 2 변곡점(PV)을 포함할 수 있다.
상기 제 4 영역(LV)은 상기 제 2 게이트 패턴(20)과 상이한 높이를 갖는 제 3 게이트 패턴(30)을 포함할 수 있다. 상기 제 3 게이트 패턴(30)은 더미 패턴일 수 있다. 상기 제 3 게이트 패턴(30)은 제 3 게이트 절연막(110d), 제 2 하부 주변 게이트(120d), 제 3 게이트간 절연 패턴(130d) 및 제 2 상부 주변 게이트(140d)를 포함할 수 있다.
상기 제 3 게이트 절연막(110d)은 실리콘 산화막 또는 실리콘 질화막을 포함할 수 있다. 상기 제 3 게이트 절연막(110d)은 상기 제 2 게이트 절연막(110c)과 비교하여 상대적으로 얇은 두께를 가질 수 있다. 이에 따라, 상기 제 3 게이트 패턴(30)은 상기 제 2 게이트 패턴(20)와 비교하여 상대적으로 낮은 높이를 가질 수 있다. 상기 제 3 게이트 패턴(30)은 상기 선택 게이트 패턴(12)과 동일한 높이를 가질 수 있다.
상기 제 3 게이트간 절연 패턴(130d)은 상기 제 2 하부 주변 게이트(120d)와 상기 제 2 상부 주변 게이트(140d)를 전기적으로 연결할 수 있다. 상기 제 3 게이트간 절연 패턴(130d)은 산화막, 질화막 또는 이들의 적층 구조를 포함할 수 있다. 예를 들어, 상기 제 3 게이트간 절연 패턴(130d)는 ONO막을 포함할 수 있다.
상기 제 2 하부 주변 게이트(120d) 및 상기 제 2 상부 주변 게이트(140d)는 동일한 물질을 포함할 수 있다. 상기 제 2 하부 주변 게이트(120d) 및 상기 제 2 상부 주변 게이트(140d)는 실리콘을 포함할 수 있다. 예를 들어, 상기 제 2 하부 주변 게이트(120d) 및 상기 제 2 상부 주변 게이트(140d)는 다결정 실리콘을 포함할 수 있다.
상기 제 3 게이트 패턴(30)은 상기 제 2 상부 주변 게이트(140d) 상에 위치하는 제 4 금속 실리사이드(145d) 및 제 4 금속 게이트(150d)를 더 포함할 수 있다. 상기 제 4 금속 게이트(150d)는 텅스텐을 포함할 수 있다.
상기 제 4 영역(LV)은 상기 제 3 게이트 패턴(30)의 상면 및 측면을 덮는 제 2 패턴 스페이서(187)를 포함할 수 있다. 상기 제 2 패턴 스페이서(187)의 하단부는 상기 제 1 그룹 스페이서(185)의 하단부 및 상기 제 1 패턴 스페이서(186)의 하단부와 동일한 폭(W)을 가질 수 있다.
상기 제 2 패턴 스페이서(187)는 상기 제 3 게이트 패턴(20)과 접촉하는 제 5 스페이서(181n) 및 상기 제 5 스페이서(181n) 상에 위치하는 제 6 스페이서(182n)를 포함할 수 있다.
상기 제 5 스페이서(181n)는 상기 제 6 스페이서(182n)와 비교하여 상대적으로 갭필 특성이 낮은 물질을 포함할 수 있다. 상기 제 5 스페이서(181n)는 상기 제 1 스페이서(181c)와 동일 물질을 포함할 수 있다. 상기 제 6 스페이서(182n)는 상기 제 2 스페이서(182c)와 동일한 물질을 포함할 수 있다. 즉, 상기 제 5 스페이서(181n)는 플라즈마 산화막을 포함할 수 있다. 상기 제 6 스페이서(182n)는 고온 열 산화막(HTO) 을 포함할 수 있다.
본 발명의 제 2 실시 예에 따른 반도체 소자는 상기 제 1 그룹 스페이서(185), 상기 제 1 패턴 스페이서(186) 및 상기 제 2 패턴 스페이서(187) 상에 위치하는 연마 정지막(190) 및 상기 연마 정지막(190) 상에 위치하는 제 1 층간 절연막(191)을 포함할 수 있다.
상기 제 1 영역(CA)은 상기 게이트 그룹(G)에 인접하게 위치하는 제 1 소오스/드레인 영역(101)을 포함할 수 있다. 상기 제 1 영역(CA)은 상기 제 1 소오스/드레인 영역(101)의 일부를 노출하는 제 1 컨택홀(192) 및 상기 제 1 컨택홀(192)을 통해 상기 제 1 소오스/드레인 영역(101)과 전기적으로 연결되는 제 1 배선(194c)을 포함할 수 있다.
상기 제 3 영역(HV)은 상기 제 2 게이트 패턴(20)에 인접하게 위치하는 제 2 소오스/드레인 영역(102)을 포함할 수 있다. 상기 제 3 영역(HV)은 상기 제 2 소오스/드레인 영역(102)의 일부를 노출하는 제 2 컨택홀(193) 및 상기 제 2 컨택홀(193)을 통해 상기 제 2 소오스/드레인 영역(102)과 전기적으로 연결되는 제 2 배선(194p)을 포함할 수 있다.
상기 제 4 영역(LV)은 상기 제 3 게이트 패턴(30)에 인접하게 위치하는 제 3 소오스/드레인 영역(103)을 포함할 수 있다. 상기 제 4 영역(LV)은 상기 제 3 소오스/드레인 영역(103)의 일부를 노출하는 제 3 컨택홀(196) 및 상기 제 3 컨택홀(196)을 통해 상기 제 3 소오스/드레인 영역(103)과 전기적으로 연결되는 제 3 배선(194n)을 포함할 수 있다.
본 발명의 제 2 실시 예에 따른 반도체 소자는 상기 제 1 층간 절연막(191) 상에 위치하며 상기 제 1 배선(194c), 상기 제 2 배선(194p) 및 상기 제 3 배선(194n)을 덮는 제 2 층간 절연막(195)을 포함할 수 있다.
(제 3 실시 예)
도 4는 본 발명의 제 3 실시 예에 따른 반도체 소자를 나타낸 단면도이다.
이하에서는 도 4를 참조하여, 본 발명의 제 1 실시 예에 따른 반도체 소자와 상이한 점을 중심으로 본 발명의 제 3 실시 예에 따른 반도체 소자를 설명한다. 이에 따라, 본 발명의 제 1 실시 예에 따른 반도체 소자와 동일 또는 유사한 구성 요소에 대한 구체적인 설명을 생략한다.
도 4를 참조하면, 본 발명의 제 3 실시 예에 따른 반도체 소자는 제 1 영역(CA) 및 제 2 영역(PA)을 포함하는 기판(100)을 포함할 수 있다. 상기 기판(100)의 상기 제 1 영역(CA)은 다수의 제 1 게이트 패턴들(10)을 포함하는 게이트 그룹(G)을 포함할 수 있다. 상기 다수의 제 1 게이트 패턴들(10)은 다수의 셀 게이트 패턴들(11) 및 선택 게이트 패턴(12)을 포함할 수 있다. 상기 게이트 그룹(G)은 상기 다수의 제 1 게이트 패턴들(10) 사이에 위치하는 에어 갭(ag)을 포함할 수 있다.
상기 제 1 영역(CA)은 상기 게이트 그룹(G)의 상면 및 측면을 덮는 제 2 그룹 스페이서(189c)를 포함할 수 있다. 상기 제 2 그룹 스페이서(189c)는 측면이 불연속적일 수 있다. 상세하게, 상기 제 2 그룹 스페이서(189c)는 측면에 불연속점을 가질 수 있다. 예를 들어, 상기 제 2 그룹 스페이서(189c)는 상기 게이트 그룹(G)의 측면에 위치하는 제 1 변곡점(CV)을 포함할 수 있다.
상기 기판(100)의 상기 제 2 영역(PA)은 제 2 게이트 패턴(20)을 포함할 수 있다. 상기 제 2 영역(PA)은 상기 제 2 게이트 패턴(20)의 상면 및 측면을 덮는 제 3 패턴 스페이서(189p)을 포함할 수 있다. 상기 제 3 패턴 스페이서(189c)는 측면이 불연속적일 수 있다. 상세하게, 상기 제 3 패턴 스페이서(189c)는 측면에 불연속점을 가질 수 있다. 예를 들어, 상기 제 3 패턴 스페이서(189p)는 상기 제 2 게이트 패턴(20)의 측면에 위치하는 제 2 변곡점(PV)을 포함할 수 있다.
상기 제 2 그룹 스페이서(189c) 및 상기 제 3 패턴 스페이서(189p)는 단일막일 수 있다. 상기 제 2 그룹 스페이서(189c) 및 상기 제 3 패턴 스페이서(189p)는 플라즈마 강화 화학 기상 증착(Plasma Enhanced Chemical Vapor Deposition; PE-CVD) 공정으로 형성될 수 있다. 이에 따라, 상기 제 2 그룹 스페이서(189c) 및 상기 제 3 패턴 스페이서(189p)는 플라즈마 산화막을 포함할 수 있다. 예를 들어, 상기 제 2 그룹 스페이서(189c) 및 상기 제 3 패턴 스페이서(189p)는 플라즈마 강화 화학 기상 증착 공정으로 형성된 테오스(TEOS) 막을 포함할 수 있다.
본 발명의 제 3 실시 예에 따른 반도체 소자는 상기 제 2 그룹 스페이서(189c) 및 상기 제 3 패턴 스페이서(189p) 상에 위치하는 연마 정지막(190) 및 상기 연마 정지막(190) 상에 위치하는 제 1 층간 절연막(191)을 포함할 수 있다.
상기 제 1 영역(CA)은 상기 게이트 그룹(G)에 인접하게 위치하는 제 1 소오스/드레인 영역(101)을 포함할 수 있다. 상기 제 1 영역(CA)은 상기 제 1 소오스/드레인 영역(101)의 일부를 노출하는 제 1 컨택홀(192) 및 상기 제 1 컨택홀(192)을 통해 상기 제 1 소오스/드레인 영역(101)과 전기적으로 연결되는 제 1 배선(194c)을 포함할 수 있다.
상기 제 2 영역(PA)은 상기 제 2 게이트 패턴(20)에 인접하게 위치하는 제 2 소오스/드레인 영역(102)을 포함할 수 있다. 상기 고전압 영역(HV)은 상기 제 2 소오스/드레인 영역(102)의 일부를 노출하는 제 2 컨택홀(193) 및 상기 제 2 컨택홀(193)을 통해 상기 제 2 소오스/드레인 영역(102)과 전기적으로 연결되는 제 2 배선(194p)을 포함할 수 있다.
본 발명의 제 3 실시 예에 따른 반도체 소자는 상기 제 1 층간 절연막(191) 상에 위치하며 상기 제 1 배선(194c) 및 상기 제 2 배선(194p)을 덮는 제 2 층간 절연막(195)을 포함할 수 있다.
(제 4 실시 예)
도 5는 본 발명의 제 4 실시 예에 따른 반도체 소자를 나타낸 단면도이다.
이하에서는 도 5를 참조하여, 본 발명의 제 1 실시 예에 따른 반도체 소자와 상이한 점을 중심으로 본 발명의 제 4 실시 예에 따른 반도체 소자를 설명한다. 이에 따라, 본 발명의 제 1 실시 예에 따른 반도체 소자와 동일 또는 유사한 구성 요소에 대한 구체적인 설명을 생략한다.
도 5를 참조하면, 본 발명의 제 4 실시 예에 따른 반도체 소자는 제 1 영역(CA) 및 제 2 영역(PA)을 포함하는 기판(100)을 포함할 수 있다. 상기 기판(100)의 상기 제 1 영역(CA)은 다수의 제 1 게이트 패턴들(10)을 포함하는 게이트 그룹(G)을 포함할 수 있다. 상기 다수의 제 1 게이트 패턴들(10)은 다수의 셀 게이트 패턴들(11) 및 선택 게이트 패턴(12)을 포함할 수 있다. 상기 게이트 그룹(G)은 상기 다수의 제 1 게이트 패턴들(10) 사이에 위치하는 에어 갭(ag)을 포함할 수 있다.
상기 제 1 영역(CA)은 상기 게이트 그룹(G)의 상면 및 측면을 덮는 제 2 그룹 스페이서(183)를 포함할 수 있다. 상기 제 2 그룹 스페이서(183)는 상기 게이트 그룹(G)과 접촉하는 제 7 스페이서(183a) 및 상기 제 7 스페이서(183a) 상에 위치하는 제 8 스페이서(183b)를 포함할 수 있다.
상기 제 2 그룹 스페이서(183)는 양 측면들이 각각 불연속적일 수 있다. 상세하게, 상기 제 2 그룹 스페이서(183)는 양 측면들에 각각 독립적인 불연속점들을 가질 수 있다. 예를 들어, 상기 제 2 그룹 스페이서(183)는 상기 게이트 그룹(G)의 제 1 측면에 위치하는 제 1 측면 변곡점(CV1) 및 상기 게이트 그룹(G)의 제 2 측면에 위치하는 제 2 측면 변곡점(CV2)을 포함할 수 있다. 상기 제 1 측면 변곡점(CV1)은 제 3 높이(h3)를 가질 수 있다. 상기 제 2 측면 변곡점(CV2)은 제 4 높이(h4)를 가질 수 있다. 상기 제 3 높이(h3)는 상기 제 4 높이(h4)와 상이한 높이일 수 있다. 이에 따라, 상기 제 2 그룹 스페이서(183)는 상기 게이트 그룹(G)의 제 1 측면과 상기 게이트 그룹(G)의 제 2 측면에서 서로 상이한 곡률을 가질 수 있다.
상기 기판(100)의 상기 제 2 영역(PA)은 제 2 게이트 패턴(20)을 포함할 수 있다. 상기 제 2 영역(PA)은 상기 제 2 게이트 패턴(20)의 상면 및 측면을 덮는 제 4 패턴 스페이서(184)을 포함할 수 있다. 상기 제 4 패턴 스페이서(184)는 상기 제 2 게이트 패턴(20)과 접촉하는 제 9 스페이서(184a) 및 상기 제 9 스페이서(184a) 상에 위치하는 제 10 스페이서(184b)를 포함할 수 있다.
상기 제 4 패턴 스페이서(184)는 양 측면들이 각각 불연속적일 수 있다. 상세하게, 상기 제 4 패턴 스페이서(184)는 양 측면들에 각각 독립적인 불연속점들을 가질 수 있다. 예를 들어, 상기 제 4 패턴 스페이서(184)는 상기 제 2 게이트 패턴(20)의 제 1 측면에 위치하는 제 3 측면 변곡점(PV1) 및 상기 제 2 게이트 패턴(20)의 제 2 측면에 위치하는 제 4 측면 변곡점(PV2)을 포함할 수 있다. 상기 제 3 측면 변곡점(PV1)은 제 5 높이(h5)를 가질 수 있다. 상기 제 4 측면 변곡점(PV2)은 제 6 높이(h6)를 가질 수 있다. 상기 제 5 높이(h5)는 상기 제 6 높이(h6)와 상이한 높이일 수 있다. 이에 따라, 상기 제 4 패턴 스페이서(184)는 상기 제 2 게이트 패턴(20)의 제 1 측면과 상기 제 2 게이트 패턴(20)의 제 2 측면에서 서로 상이한 곡률을 가질 수 있다.
본 발명의 제 4 실시 예에 따른 반도체 소자는 상기 제 3 그룹 스페이서(183) 및 상기 제 4 패턴 스페이서(184) 상에 위치하는 연마 정지막(190) 및 상기 연마 정지막(190) 상에 위치하는 제 1 층간 절연막(191)을 포함할 수 있다.
상기 제 1 영역(CA)은 상기 게이트 그룹(G)에 인접하게 위치하는 제 1 소오스/드레인 영역(101)을 포함할 수 있다. 상기 제 1 영역(CA)은 상기 제 1 소오스/드레인 영역(101)의 일부를 노출하는 제 1 컨택홀(192) 및 상기 제 1 컨택홀(192)을 통해 상기 제 1 소오스/드레인 영역(101)과 전기적으로 연결되는 제 1 배선(194c)을 포함할 수 있다.
상기 제 2 영역(PA)은 상기 제 2 게이트 패턴(20)에 인접하게 위치하는 제 2 소오스/드레인 영역(102)을 포함할 수 있다. 상기 제 2 영역(PA)은 상기 제 2 소오스/드레인 영역(102)의 일부를 노출하는 제 2 컨택홀(193) 및 상기 제 2 컨택홀(193)을 통해 상기 제 2 소오스/드레인 영역(102)과 전기적으로 연결되는 제 2 배선(194p)을 포함할 수 있다.
본 발명의 제 4 실시 예에 따른 반도체 소자는 상기 제 1 층간 절연막(191) 상에 위치하며 상기 제 1 배선(194c) 및 상기 제 2 배선(194p)을 덮는 제 2 층간 절연막(195)을 포함할 수 있다.
(제 5 실시 예)
도 6a 내지 6x는 본 발명의 제 1 실시 예에 따른 반도체 소자의 제조 방법을 순차적으로 나타낸 단면도들이다.
도 2a 및 6a 내지 6x를 참조하여 본 발명의 제 1 실시 예에 따른 반도체 소자의 제조 방법을 설명한다. 먼저, 본 발명의 제 1 실시 예에 따른 반도체 소자의 제조 방법은 도 6a에 도시된 바와 같이, 제 1 영역(CA) 및 제 2 영역(PA)를 포함하는 기판(100)을 준비하는 공정을 포함할 수 있다.
상기 제 1 영역(CA)은 메모리 셀이 형성되는 셀 영역일 수 있다. 상기 제 2 영역(PA)은 상기 메모리 셀을 위한 주변 회로가 형성되는 주변 영역일 수 있다.
계속해서, 본 발명의 제 1 실시 예에 따른 반도체 소자의 제조 방법은 상기 기판(100)의 상기 제 1 영역(CA)에 위치하는 제 1 절연막(111) 및 상기 기판(100)의 상기 제 2 영역(PA)에 위치하는 제 2 절연막(112)을 형성하는 공정을 포함할 수 있다.
상기 제 1 절연막(111) 및 상기 제 2 절연막(112)는 실리콘 산화막(SiO2) 또는 실리콘 질화막(SiN)일 수 있다. 상기 제 2 영역(PA)은 상기 제 1 영역(CA)과 상이한 전압이 인가될 수 있다. 이에 따라, 상기 제 1 절연막(111)은 상기 제 2 절연막(112)과 상이한 두께를 가질 수 있다. 예를 들어 상기 제 2 절연막(112)은 상기 제 1 절연막(111)과 비교하여 상대적으로 두꺼울 수 있다.
상기 제 1 절연막(111) 및 상기 제 2 절연막(112)을 형성하는 공정은 다양하게 실시될 수 있다. 예를 들어, 상기 제 1 절연막(111) 및 상기 제 2 절연막(112)을 형성하는 공정은 상기 기판(100) 상에 상기 제 2 절연막(112)와 동일한 두께를 갖는 제 1 절연층(미도시)을 형성하고, 상기 제 1 영역(CA)의 상기 제 1 절연층을 일정 두께만큼 식각하여 상기 제 1 절연막(111)을 형성하는 공정을 포함할 수 있다. 또는 각각 독립적으로 형성될 수도 있다. 부가하여, 상기 제 1 절연막(111)은 상기 제 2 절연막(112)와 상이한 물질로 형성될 수 있다.
본 발명의 제 1 실시 예에 따른 반도체 소자의 제조 방법은 상기 제 1 절연막(111) 및 상기 제 2 절연막(112)이 모두 형성된 것으로 가정하여 설명한다.
도 6b를 참조하면,, 본 발명의 제 1 실시 예에 따른 반도체 소자의 제조 방법은 상기 제 1 절연막(111) 및 상기 제 2 절연막(112) 상에 제 1 게이트층(120)을 형성하는 공정을 가질 수 있다.
상기 제 1 게이트층(120)은 실리콘을 포함할 수 있다. 예를 들어, 상기 제 1 게이트층(120)은 다결정 실리콘을 포함할 수 있다. 상기 제 1 게이트층(120)은 도 1에 도시된 제 1 활성부(ACT1)와 동일한 방향으로 연장되는 라인(Line) 형상으로 형성될 수 있다. 즉, 상기 제 1 게이트층(120)은 상기 제 1 활성부(ACT1)와 같이, 도 1에 도시된 상기 다수의 워드 라인들(WL) 방향으로 서로 분리된 다수 개로 형성될 수 있다.
다음으로, 본 발명의 제 1 실시 예에 따른 반도체 소자의 제조 방법은 상기 기판(100) 상에 상기 제 1 게이트층(120)을 덮는 제 1 게이트간 절연층(130p)을 형성하는 공정을 포함할 수 있다.
상기 제 1 게이트간 절연층(130p)은 산화막, 질화막 또는 이들의 적층 구조일 수 있다. 예를 들어 상기 제 1 게이트간 절연층(130p)은 산화막/질화막/산화막(Oxide/Nitride/Oxide)의 적층 구조인 ONO막일 수 있다. 상기 제 1 게이트간 절연층(130p)에 상기 제 1 영역(CA)에 위치하는 제 1 홀(131h) 및 상기 제 2 영역(PA)에 위치하는 제 2 홀(132h)을 포함할 수 있다.
상기 제 1 홀(131h)은 후속 공정에 의해 형성되는 하부 선택 게이트(120b)와 상부 선택 게이트(140b)가 전기적으로 연결되도록 할 수 있다. 상기 제 2 홀(132h)은 후속 공정에 의해 형성되는 하부 주변 게이트(120c)와 상부 주변 게이트(140c)가 전기적으로 연결되도록 할 수 있다.
도 6b를 참조하면, 본 발명의 제 1 실시 예에 따른 반도체 소자의 제조 방법은 상기 제 1 게이트간 절연층(130p) 상에 제 2 게이트층(140), 금속 실리사이드층(145), 금속 게이트층(150) 및 하드 마스크 패턴(160p)을 순차적으로 형성하는 공정을 포함할 수 있다.
상기 제 2 게이트층(140)은 실리콘일 수 있다. 상기 제 2 게이트층(140)은 다결정 실리콘일 수 있다. 상기 제 2 게이트층(140)은 상기 제 1 게이트층(120)과 동일 물질일 수 있다. 상기 금속 게이트층(150)은 텅스텐을 포함할 수 있다. 상기 금속 실리사이드층(145)은 상기 금속 게이트층(150)에 의해 형성될 수 있다. 상기 금속 실리사이드층(145)은 텅스텐 실리사이드를 포함할 수 있다.
도 6d를 참조하면, 본 발명의 제 1 실시 예에 따른 반도체 소자의 제조 방법은 상기 하드 마스크 패턴(160p)을 이용하여 상기 제 1 절연막(111), 상기 제 2 절연막(112), 상기 제 1 게이트층(120), 상기 제 1 게이트간 절연층(130p), 상기 제 2 게이트층(140), 상기 금속 실리사이드층(145) 및 상기 금속 게이트층(150)을 식각하는 공정을 포함할 수 있다. 이에 따라 상기 제 1 영역(CA)에 게이트 그룹(G)이 형성될 수 있다. 또한, 상기 제 2 영역(PA)에 제 2 게이트 패턴(20)이 형성될 수 있다.
상기 게이트 그룹(G)은 다수의 제 1 게이트 패턴들(10)을 포함할 수 있다. 상기 다수의 제 1 게이트 패턴들(10)은 다수의 셀 게이트 패턴들(11) 및 선택 게이트 패턴(12)을 포함할 수 있다.
상기 다수의 셀 게이트 패턴들(11)은 각각 터널 절연막(110a), 플로팅 게이트(120a), 게이트간 절연막(130a), 컨트롤 게이트(140a), 제 1 금속 실리사이드(145a) 및 제 1 금속 게이트(150a)를 포함할 수 있다. 상기 선택 게이트 패턴(12)은 제 1 게이트 절연막(110b), 하부 선택 게이트(120b), 제 1 게이트간 절연 패턴(130b), 상부 선택 게이트(140b), 제 2 금속 실리사이드(145b) 및 제 2 금속 게이트(150b)를 포함할 수 있다.
상기 제 2 게이트 패턴(20)은 제 2 게이트 절연막(110c), 제 1 하부 주변 게이트(120c), 제 2 게이트간 절연 패턴(130c), 제 1 상부 주변 게이트(140c), 제 3 금속 실리사이드(145c) 및 제 3 금속 게이트(150c)를 포함할 수 있다.
도 6d를 참조하면, 본 발명의 제 1 실시 예에 따른 반도체 소자의 제조 방법은 상기 게이트 그룹(G) 및 상기 제 2 게이트 패턴(20) 상에 제 1 포토레지스트 패턴(171)을 형성하는 공정을 포함할 수 있다.
상기 제 1 포토레지스트 패턴(171)은 상기 게이트 그룹(G)의 측면에 인접한 상기 제 1 영역(CA) 및 상기 제 2 게이트 패턴(20)의 측면에 인접한 상기 제 2 영역(PA)을 노출시킬 수 있다.
도 6f를 참조하면, 본 발명의 제 1 실시 예에 따른 반도체 소자의 제조 방법은 상기 제 1 포토레지스트 패턴(171)을 이온 주입 마스크로 이용하여 도전성 도펀트를 도핑하는 공정을 포함할 수 있다. 상기 도전성 도펀트는 비소(As) 또는 인(P) 같은 N형 또는 붕소(B) 같은 P형 도펀트일 수 있다.
이에 따라 상기 게이트 그룹(G)의 측면에 인접한 상기 제 1 영역(CA)에 제 1 소오스/드레인 영역(101)이 형성될 수 있다. 또한, 상기 제 2 게이트 패턴(20)의 측면에 인접한 상기 제 2 영역(PA)에 제 2 소오스/드레인 영역(102)이 형성될 수 있다.
본 발명의 제 1 실시 예에 따른 반도체 소자의 제조 방법에서 상기 제 1 소오스/드레인 영역(101) 및 상기 제 2 소오스/드레인 영역(102)을 동시에 형성되는 것으로 설명되었으나, 상기 제 1 소오스/드레인 영역(101)은 상기 제 2 소오스/드레인 영역(102)과 개별적 공정에 의해 형성되는 것으로 이해되어야 한다. 상기 제 1 소오스/드레인 영역(101)은 상기 제 2 소오스/드레인 영역(102)과 상이한 도전형 도펀트로 도핑될 수 있다.
도 6d를 참조하면, 본 발명의 제 1 실시 예에 따른 반도체 소자의 제조 방법은 상기 게이트 그룹(G) 및 상기 제 2 게이트 패턴(20) 상에 위치하는 제 1 포토레지스트 패턴(171)을 제거하는 공정을 포함할 수 있다.
다음으로, 본 발명의 제 1 실시 예에 따른 반도체 소자의 제조 방법은 도 6h에 도시된 바와 같이, 상기 기판(100) 상에 상기 게이트 그룹(G) 및 상기 제 2 게이트 패턴(20)를 덮는 제 1 스페이서 절연층(181)을 형성하는 공정을 포함할 수 있다.
상기 제 1 스페이서 절연층(181)은 갭필 특성이 낮은 물질막일 수 있다. 이에 따라 상기 다수의 제 1 게이트 패턴들(10) 사이에 에어 갭(air-gap; ag)이 형성될 수 있다. 상기 제 1 스페이서 절연층(181)은 플라즈마 강화 화학 기상 증착(PE-CVD) 공정을 이용하여 형성할 수 있다. 상기 제 1 스페이서 절연층(181)은 플라즈마 산화막을 포함할 수 있다.
도 6i를 참조하면, 본 발명의 제 1 실시 예에 따른 반도체 소자의 제조 방법은 상기 제 1 스페이서 절연층(181) 상에 제 2 스페이서 절연층(182)을 형성하는 공정을 포함할 수 있다.
상기 제 2 스페이서 절연층(182)은 상기 제 1 스페이서 절연층(181)과 비교하여 상대적으로 치밀한 물질막일 수 있다. 상기 제 2 스페이서 절연층(182)은 화학 기상 증착(CVD) 공정을 이용하여 형성할 수 있다. 상기 제 2 스페이서 절연층(182)은 고온 열 산화막(HTO)을 포함할 수 있다.
도 6j를 참조하면, 본 발명의 제 1 실시 예에 따른 반도체 소자의 제조 방법은 상기 제 2 스페이서 절연층(182) 상에 제 2 포토레지스트 패턴(180m)을 형성하는 공정을 포함할 수 있다.
상기 제 2 포토레지스트 패턴(180m)은 상기 게이트 그룹(G)의 상면에 위치하는 제 3 포토레지스트 패턴(180c) 및 상기 제 2 게이트 패턴(20)의 상면에 위치하는 제 4 포토레지스트 패턴(180p)으로 변형될 수 있다.
상기 제 3 포토레지스트 패턴(180c)은 상기 게이트 그룹(G)과 비교하여 상대적으로 넓은 제 1 패턴폭(mw1)을 가질 수 있다. 이에 따라, 상기 제 3 포토레지스트 패턴(180c)의 측면은 상기 게이트 그룹(G)의 측면으로부터 제 1 이격 거리(wd1)만큼 넓게 형성될 수 있다.
상기 제 4 포토레지스트 패턴(180p)은 상기 제 2 게이트 패턴(20)과 비교하여 상대적으로 넓은 제 2 패턴폭(mw2)을 가질 수 있다. 이에 따라, 상기 제 4 포토레지스트 패턴(180p)의 측면은 상기 제 2 게이트 패턴(20)의 측면으로부터 제 2 이격 거리(wd2)만큼 넓게 형성될 수 있다. 상기 제 2 이격 거리(wd2)는 상기 제 1 이격 거리(wd1)과 동일한 값일 수 있다.
도 6k를 참조하면, 본 발명의 제 1 실시 예에 따른 반도체 소자의 제조 방법은 상기 제 3 포토레지스트 패턴(180c) 및 상기 제 4 포토레지스트 패턴(180p)을 이용하여 상기 제 1 스페이서 절연층(181) 및 상기 제 2 스페이서 절연층(182)을 식각하는 공정을 포함할 수 있다. 이에 따라 상기 게이트 그룹(G)의 상면 및 측면을 덮는 제 1 그룹 스페이서(185)가 형성될 수 있다. 또한, 상기 제 2 게이트 패턴(20)의 상면 및 측면을 덮는 제 1 패턴 스페이서(186)가 형성될 수 있다.
상기 제 1 스페이서 절연층(181) 및 상기 제 2 스페이서 절연층(182)을 식각하는 공정은 상기 제 1 스페이서 절연층(181) 및 상기 제 2 스페이서 절연층(182)을 이방성 식각하는 공정을 포함할 수 있다.
상기 제 1 그룹 스페이서(185)는 상기 게이트 그룹(G)과 접촉하는 제 1 스페이서(181c) 및 상기 제 1 스페이서(181c) 상에 위치하는 제 2 스페이서(182c)를 포함할 수 있다. 상기 제 1 패턴 스페이서(186)는 상기 제 2 게이트 패턴(20)과 접촉하는 제 3 스페이서(181p) 및 상기 제 3 스페이서(181p) 상에 위치하는 제 4 스페이서(182p)를 포함할 수 있다.
상기 제 1 그룹 스페이서(185)는 상기 제 3 포토레지스트 패턴(180c)에 의해 상대적으로 적은 양이 식각된 제 1 상부 그룹 스페이서(185a) 및 상기 제 1 상부 그룹 스페이서(185a)의 하측에 위치하는 제 1 하부 그룹 스페이서(185b)를 포함할 수 있다.
상기 제 1 상부 그룹 스페이서(185a)의 측면은 상기 제 1 하부 그룹 스페이서(185b)의 측면과 상이한 곡률을 가질 수 있다. 이에 따라, 상기 제 1 그룹 스페이서(185)는 상기 게이트 그룹(G)의 측면에 위치하는 제 1 변곡점(CV)을 포함할 수 있다.
상기 게이트 그룹(G)의 측면과 상기 제 1 변곡점(CV) 사이는 제 1 수평 거리(d1)를 가질 수 있다. 상기 제 1 수평 거리(d1)는 상기 제 1 이격 거리(wd1)와 동일한 값일 수 있다. 상기 제 1 변곡점(CV)은 제 1 높이(h1)를 가질 수 있다.
상기 제 1 패턴 스페이서(186)는 상기 제 4 포토레지스트 패턴(180p)에 의해 상대적으로 적은 양이 식각된 제 1 상부 패턴 스페이서(186a) 및 상기 제 1 상부 패턴 스페이서(186a)의 하측에 위치하는 제 1 하부 패턴 스페이서(186b)를 포함할 수 있다.
상기 제 1 상부 패턴 스페이서(186a)의 측면은 상기 제 1 하부 패턴 스페이서(186b)의 측면과 상이한 곡률을 가질 수 있다. 이에 따라, 상기 제 1 패턴 스페이서(186)는 상기 제 2 게이트 패턴(20)의 측면에 위치하는 제 2 변곡점(PV)을 포함할 수 있다.
상기 제 2 게이트 패턴(20)의 측면과 상기 제 2 변곡점(PV) 사이는 제 2 수평 거리(d2)를 가질 수 있다. 상기 제 2 수평 거리(d2)는 상기 제 2 이격 거리(wd2)와 동일한 값일 수 있다. 이에 따라, 상기 제 2 수평 거리(d2)는 상기 제 1 수평 거리(d1)과 동일한 값일 수 있다.
상기 제 2 변곡점(PV)은 제 2 높이(h2)를 가질 수 있다. 상기 제 2 높이(h2)는 상기 제 1 높이(h1)와 상이한 높이일 수 있다. 상기 제 2 게이트 패턴(20)은 상기 제 1 절연층(111)과 상기 제 2 절연층(112) 사이의 높이 차만큼 상기 다수의 제 1 게이트 패턴들(10)보다 높은 높이를 가질 수 있다. 이에 따라 상기 제 1 높이(h1)와 상기 제 2 높이(h2) 사이의 높이 차는 상기 제 1 절연층(111)과 상기 제 2 절연층(112) 사이의 높이 차와 동일한 값일 수 있다. 즉, 상기 제 1 변곡점(CV)과 상기 제 2 변곡점(PV)은 상기 터널 절연막(110a) 또는 상기 제 1 게이트 절연막(110b)과 상기 제 2 게이트 절연막(110c) 사이의 두께 차와 동일한 높이 차를 가질 수 있다.
상기 제 1 그룹 스페이서(185)의 하단부는 상기 제 1 패턴 스페이서(186)의 하단부와 동일한 폭(W)을 가질 수 있다. 이에 따라 상기 제 1 하부 그룹 스페이서(185b)의 측면은 상기 제 1 하부 패턴 스페이서(186b)의 측면과 상이한 곡률을 가질 수 있다.
도 6l을 참조하면, 본 발명의 제 1 실시 예에 따른 반도체 소자의 제조 방법은 상기 제 3 포토레지스트 패턴(180c) 및 상기 제 4 포토레지스트 패턴(180p)을 제거하는 공정을 포함할 수 있다.
도 6m을 참조하면, 본 발명의 제 1 실시 예에 따른 반도체 소자의 제조 방법은 상기 기판(100) 상에 상기 제 1 그룹 스페이서(185) 및 상기 제 1 패턴 스페이서(186)를 덮는 연마 정지막(190)을 형성하는 공정을 포함할 수 있다.
상기 연마 정지막(190)은 산화막, 질화막 또는 이들의 적층 구조일 수 있다. 본 실시예에서, 상기 연마 정지막(190)은 고온 열 산화막 또는 실리콘 질화막을 포함할 수 있다. 상기 게이트 그룹(G)의 상면과 상기 연마 정지막(190) 사이는 제 1 수직 거리(t1)를 가질 수 있다. 상기 제 2 게이트 패턴(20)의 상면과 상기 연마 정지막(190) 사이는 제 2 수직 거리(t2)를 가질 수 있다.
상기 게이트 그룹(G)의 상면에 위치하는 상기 제 1 그룹 스페이서(185)와 상기 제 2 게이트 패턴(20)의 상면에 위치하는 상기 제 1 패턴 스페이서(186)는 상기 제 3 포토레지스트 패턴(180c) 및 상기 제 4 포토레지스트 패턴(180p)에 의해 식각되지 않을 수 있다. 이에 따라, 상기 제 1 상기 제 1 수직 거리(t1)은 상기 제 2 수직 거리(t2)와 동일한 값일 수 있다.
도 6n을 참조하면, 본 발명의 제 1 실시 예에 따른 반도체 소자의 제조 방법은 상기 연마 정지막(190) 상에 제 1 층간 절연막(191)을 형성하는 공정을 포함할 수 있다.
상기 제 1 층간 절연막(191)은 산화막, 질화막 또는 이들의 적층 구조일 수 있다. 상기 제 1 층간 절연막(191)은 상기 연마 정지막(190)과 상이한 식각률을 가질 수 있다. 예를 들어, 상기 연마 정지막(190)은 질화막이고, 상기 제 1 층간 절연막(191)은 산화막일 수 있다.
도 6o를 참조하면, 본 발명의 제 1 실시 예에 따른 반도체 소자의 제조 방법은 상기 제 1 층간 절연막(191)을 상기 연마 정지막(190)의 상면이 노출될 때까지 평탄화하는 공정을 포함할 수 있다. 상기 제 1 층간 절연막(191)을 평탄화하는 공정은 화학적 기계적 연마(Chemical Mechanical Polishing; CMP) 공정을 포함할 수 있다.
이 때, 상기 게이트 그룹(G)의 상면과 상기 연마 정지막(190) 사이의 상기 제 1 수직 거리(t1)는 상기 제 2 게이트 패턴(20)의 상면과 상기 연마 정지막(190) 사이의 제 2 수직 거리(t2)와 동일한 값을 가질 수 있다. 이에 따라 상기 제 1 층간 절연막은 상기 제 1 영역(CA)과 상기 제 2 영역(PA)에서 상기 제 1 변곡점(CV)과 상기 제 2 변곡점(PV) 사이의 높이 차만큼의 단차를 가질 수 있다.
도 6p를 참조하면, 본 발명의 제 1 실시 예에 따른 반도체 소자의 제조 방법은 상기 제 1 층간 절연막 상에 포토레지스트층(200)을 형성하는 공정을 포함할 수 있다.
도 6q를 참조하면, 본 발명의 제 1 실시 예에 따른 반도체 소자의 제조 방법은 제 1 마스크 패턴(210)을 이용하여 상기 포토레지스트층(200)의 일정 영역(201)을 노광하는 공정을 포함할 수 있다.
상기 포토레지스트층(200)의 상기 일정 영역(201)을 노광하기 위하여 조사되는 광의 초점 심도 및 포커스 마진(focus margin)은 상기 제 1 영역(CA)에 위치하는 상기 제 1 층간 절연막(191)과 상기 제 2 영역(PA)에 위치하는 상기 제 1 층간 절연막(191) 사이의 단차에 크게 영향을 받는다. 본 발명의 제 1 실시 예에 따른 반도체 소자는 상기 게이트 그룹(G)을 덮는 상기 제 1 그룹 스페이서(185)와 상기 제 2 게이트 패턴(20)을 덮는 상기 제 1 패턴 스페이서(186)을 이용하여 상기 상기 제 1 수직 거리(t1)와 상기 제 2 수직 거리(t2)가 동일한 값을 갖도록 할 수 있다. 이에 따라 본 발명의 제 1 실시 예에 따른 반도체 소자는 상기 포토레지스트층(200)의 상기 일정 영역(201)을 노광하는 포토리소그래피 공정의 초점 심도 및 포커스 마진을 증가시킬 수 있다.
도 6r을 참조하면, 본 발명의 제 1 실시 예에 따른 반도체 소자의 제조 방법은 상기 포토레지스트층(200)의 일정 영역(201)을 제거하는 공정을 포함할 수 있다. 이에 따라 상기 제 1 층간 절연막(191) 상에 제 1 공정홀(200h)을 포함하는 제 5 포토레지스트 패턴(200p)이 형성될 수 있다.
도 6s를 참조하면, 본 발명의 제 1 실시 예에 따른 반도체 소자의 제조 방법은 상기 제 5 포토레지스트 패턴(200p)을 이용하여 상기 제 1 층간 절연막(191)을 식각하는 공정을 포함할 수 있다. 이에 따라 상기 제 1 영역(CA)에 제 1 컨택홀(192)이 형성될 수 있다. 또한, 상기 제 2 영역(PA)에 제 2 컨택홀(193)이 형성될 수 있다.
다음으로, 본 발명의 제 1 실시 예에 따른 반도체 소자의 제조 방법은 도 6t에 도시된 바와 같이, 상기 제 5 포토레지스트 패턴(200p)을 제거하는 공정을 포함할 수 있다.
도 6t를 참조하면, 본 발명의 제 1 실시 예에 따른 반도체 소자의 제조 방법은 상기 제 1 층간 절연막(191) 상에 상기 제 1 컨택홀(192) 및 상기 제 2 컨택홀(193)을 채우는 배선층(194)을 형성하는 공정을 포함할 수 있다. 상기 배선층(194)은 금속일 수 있다.
도 6u를 참조하면, 본 발명의 제 1 실시 예에 따른 반도체 소자의 제조 방법은 상기 배선층(194) 상에 포토레지스트층(300)을 형성하는 공정을 포함할 수 있다.
도 6v를 참조하면, 본 발명의 제 1 실시 예에 따른 반도체 소자의 제조 방법은 제 2 마스크 패턴(310)을 이용하여 상기 포토레지스트층(300)의 일정 영역(301)을 노광하는 공정을 포함할 수 있다.
도 6w를 참조하면, 본 발명의 제 1 실시 예에 따른 반도체 소자의 제조 방법은 상기 포토레지스트층(300)의 일정 영역(301)을 제거하여 제 6 포토레지스트 패턴(300p)을 형성하는 공정을 포함할 수 있다.
도 6x를 참조하면, 본 발명의 제 1 실시 예에 따른 반도체 소자의 제조 방법은 상기 제 6 포토레지스트 패턴(300p)을 이용하여 상기 배선층(194)을 패터닝하는 공정을 포함할 수 있다.
이에 따라, 상기 제 1 소오스/드레인 영역(101)과 연결되는 제 1 배선(194c)이 형성될 수 있다. 또한, 상기 제 2 소오스/드레인 영역(102)과 연결되는 제 2 배선(194p)이 형성될 수 있다.
다음으로, 본 발명의 제 1 실시 예에 따른 반도체 소자의 제조 방법은 도 2에 도시된 바와 같이, 상기 제 1 층간 절연막(191) 상에 상기 제 1 배선(194c) 및 상기 제 2 배선(194p)을 덮는 제 2 층간 절연막(195)을 형성하는 공정을 포함할 수 있다.
(제 6 실시 예)
도 7a 내지 7c는 본 발명의 제 4 실시 예에 따른 반도체 소자의 제조 방법을 순차적으로 나타낸 단면도들이다.
이하에서는 도 5 및 7a 내지 7c를 참조하여, 본 발명의 제 1 실시 예에 따른 반도체 소자의 제조 방법과 상이한 점을 중심으로 본 발명의 제 4 실시 예에 따른 반도체 소자의 제조 방법을 설명한다.
먼저 도 7a를 참조하면, 본 발명의 제 4 실시 예에 따른 반도체 소자의 제조 방법은 게이트 그룹(G)이 위치하는 제 1 영역(CA) 및 제 2 게이트 패턴(20)이 위치하는 제 2 영역(PA)을 포함하는 기판(110)을 준비하는 공정을 포함할 수 있다. 상기 게이트 그룹(G)은 다수의 제 1 게이트 패턴들(10)을 포함할 수 있다. 상기 다수의 제 1 게이트 패턴들(10)은 다수의 셀 게이트 패턴(11) 및 선택 게이트 패턴(12)을 포함할 수 있다.
이어서, 본 발명의 제 4 실시 예에 따른 반도체 소자의 제조 방법은 상기 게이트 그룹(G)의 측면에 인접한 상기 제 1 영역(CA)에 제 1 소오스/드레인 영역(101)을 형성하고, 상기 제 2 게이트 패턴(20)의 측면에 인접한 상기 제 2 영역(PA)에 제 2 소오스/드레인 영역을 형성하는 공정을 포함할 수 있다.
다음으로, 본 발명의 제 4 실시 예에 따른 반도체 소자의 제조 방법은 상기 게이트 그룹(G) 및 상기 제 2 게이트 패턴(20)을 덮는 제 1 스페이서 절연층(181) 및 제 2 스페이서 절연층(182)을 형성하는 공정을 포함할 수 있다.
계속해서, 본 발명의 제 4 실시 예에 따른 반도체 소자의 제조 방법은 상기 제 2 스페이서 절연층(182) 상에 제 3 포토레지스트 패턴(180c) 및 제 4 포토 레지스트패턴(180p)을 포함하는 제 2 포토레지스트 패턴(180m)을 형성하는 공정을 포함할 수 있다.
상기 제 3 포토레지스트 패턴(180c)은 상기 게이트 그룹(G)과 비교하여 상대적으로 넓은 제 1 패턴 폭(mw1)을 가질 수 있다. 상기 제 3 포토레지스트 패턴(180c)의 제 1 측면은 상기 게이트 그룹(G)의 제 1 측면으로부터 제 3 이격 거리(wd3)만큼 넓을 수 있다. 상기 제 3 포토레지스트 패턴(180c)의 제 2 측면은 상기 게이트 그룹(G)의 제 2 측면으로부터 제 4 이격 거리(wd4)만큼 이격될 수 있다. 상기 제 3 이격 거리(wd3)은 상기 제 4 이격 거리(wd4)와 상이한 값을 가질 수 있다.
상기 제 4 포토레지스트 패턴(180p)은 상기 제 2 게이트 패턴(20)과 비교하여 상대적으로 넓은 제 2 패턴폭(mw2)을 가질 수 있다. 상기 제 4 포토레지스트 패턴(180p)의 제 1 측면은 상기 제 2 게이트 패턴(20)의 제 1 측면으로부터 제 5 이격 거리(wd5)만큼 이격될 수 있다. 상기 제 3 포토레지스트 패턴(180c)의 제 2 측면은 상기 제 2 게이트 패턴(20)의 제 2 측면으로부터 제 6 이격 거리(wd6)만큼 이격될 수 있다. 상기 제 5 이격 거리(wd5)은 상기 제 6 이격 거리(wd6)와 상이한 값을 가질 수 있다.
상기 제 3 이격 거리(wd3)는 상기 제 5 이격 거리(wd5)과 동일한 값일 수 있다. 상기 제 4 이격 거리(wd4)는 상기 제 6 이격 거리(wd6)과 동일한 값일 수 있다.
도 7b를 참조하면, 본 발명의 제 4 실시 예에 따른 반도체 소자의 제조 방법은 상기 제 3 포토레지스트 패턴(180c) 및 상기 제 4 포토레지스트 패턴(180p)을 이용하여 상기 제 1 스페이서 절연층(181) 및 상기 제 2 스페이서 절연층(182)을 식각하는 공정을 포함할 수 있다. 이에 따라 상기 게이트 그룹(G)의 상면 및 측면을 덮는 제 2 그룹 스페이서(183)가 형성될 수 있다. 또한, 상기 제 2 게이트 패턴(20)의 상면 및 측면을 덮는 제 4 패턴 스페이서(184)가 형성될 수 있다.
상기 제 2 그룹 스페이서(183)는 상기 게이트 그룹(G)과 접촉하는 제 5 스페이서(183a) 및 상기 제 5 스페이서(183a) 상에 위치하는 제 6 스페이서(183b)를 포함할 수 있다. 상기 제 4 패턴 스페이서(184)는 상기 제 2 게이트 패턴(20)과 접촉하는 제 7 스페이서(184a) 및 상기 제 7 스페이서(184a) 상에 위치하는 제 8 스페이서(184b)를 포함할 수 있다.
상기 제 2 그룹 스페이서(183)는 상기 제 3 포토레지스트 패턴(180c)에 의해 제 1 측면과 제 2 측면에서 상이한 비율로 식각될 수 있다. 이에 따라, 상기 제 2 그룹 스페이서(183)의 제 1 측면은 제 3 높이(h3)를 제 1 측면 변곡점(CV1)을 포함할 수 있다. 상기 제 2 그룹 스페이서(183)의 제 2 측면은 제 4 높이(h4)를 갖는 제 2 측면 변곡점(CV2)을 포함할 수 있다. 상기 제 3 높이(h3)는 상기 제 4 높이(h4)와 상이한 값을 가질 수 있다. 이에 따라 상기 제 2 그룹 스페이서(183)의 제 1 측면은 상기 제 2 그룹 스페이서(183)의 제 2 측면과 상이한 곡률을 가질 수 있다.
상기 제 4 패턴 스페이서(184)는 상기 제 4 포토레지스트 패턴(180p)에 의해 제 1 측면과 제 2 측면에서 상이한 비율로 식각될 수 있다. 이에 따라, 상기 제 4 패턴 스페이서(184)의 제 1 측면은 제 5 높이(h5)를 제 3 측면 변곡점(PV1)을 포함할 수 있다. 상기 제 4 패턴 스페이서(184)의 제 2 측면은 제 6 높이(h6)를 갖는 제 4 측면 변곡점(PV2)을 포함할 수 있다. 상기 제 5 높이(h5)는 상기 제 6 높이(h6)와 상이한 값을 가질 수 있다. 이에 따라 상기 제 4 패턴 스페이서(184)의 제 1 측면은 상기 제 4 패턴 스페이서(184)의 제 2 측면과 상이한 곡률을 가질 수 있다.
상기 제 3 높이(h3)는 상기 제 5 높이(h5)와 동일한 값을 가질 수 있다. 상기 제 4 높이(h4)는 상기 제 6 높이(h6)와 동일한 값을 가질 수 있다. 상기 제 2 그룹 스페이서(183)의 하단부는 상기 제 4 패턴 스페이서(184)의 하단부와 동일한 폭(W)을 가질 수 있다.
도 7c를 참조하면, 본 발명의 제 4 실시 예에 따른 반도체 소자의 제조 방법은 상기 제 2 그룹 스페이서(183) 및 상기 제 4 패턴 스페이서(184) 상에 연마 정지막(190)을 형성하는 공정을 포함할 수 있다.
계속해서, 본 발명의 제 4 실시 예에 따른 반도체 소자의 제조 방법은 도 5에 도시된 바와 같이, 상기 연마 정지막(190) 상에 제 1 층간 절연막(191)을 형성하는 공정을 포함할 수 있다.
이어서, 본 발명의 제 4 실시 예에 따른 반도체 소자의 제조 방법은 상기 제 1 층간 절연막(191)을 상기 연마 정지막(190)의 상면이 노출될 때까지 평탄화하는 공정을 포함할 수 있다.
다음으로, 본 발명의 제 4 실시 예에 따른 반도체 소자의 제조 방법은 상기 제 1 영역(CA)에 위치하는 제 1 컨택홀(192) 및 상기 제 2 영역(PA)에 위치하는 제 2 컨택홀(193)을 형성하는 공정을 포함할 수 있다.
계속해서, 본 발명의 제 4 실시 예에 따른 반도체 소자의 제조 방법은 상기 제 1 층간 절연막(191) 상에 상기 제 1 컨택홀(192)을 통해 상기 제 1 소오스/드레인 영역(101)과 연결되는 제 1 배선(194c) 및 상기 제 2 컨택홀(193)을 통해 상기 제 2 소오스/드레인 영역(102)과 연결되는 제 2 배선(194p)을 형성하는 공정을 포함할 수 있다.
다음으로, 본 발명의 제 2 실시 예에 따른 반도체 소자의 제조 방법은 도 5에 도시된 바와 같이, 상기 제 1 층간 절연막(191) 상에 상기 제 1 배선(194c) 및 상기 제 2 배선(194p)을 덮는 제 2 층간 절연막(195)을 형성하는 공정을 포함할 수 있다.
(제 7 실시 예)
도 8은 본 발명의 기술적 사상에 따른 반도체 소자를 포함하는 데이터 저장 장치를 나타낸 구성도이다. 상기 데이터 저장 장치는 솔리드 스테이트 디스크(Solid State Disk; SSD, 1000)일 수 있다.
도 8을 참조하면, 상기 솔리드 스테이트 디스크(SSD; 1000)는 비휘발성 메모리(non-volatile memory; 1100), 버퍼 메모리(buffer memory; 1200), 제어기(controller; 1300) 및 인터페이스(1400)를 포함할 수 있다. 상기 비휘발성 메모리(non-volatile memory; 1100)는 본 발명의 기술적 사상에 따른 반도체 소자를 포함할 수 있다. 예를 들면, 상기 비휘발성 메모리(1100)는 도 2에 도시된 본 발명의 제 1 실시 예와 같이 제 1 그룹 스페이서 및 제 1 패턴 스페이서를 포함하는 반도체 소자를 포함할 수 있다.
상기 솔리드 스테이트 디스크(1000)는 반도체 소자를 이용하여 정보를 저장하는 장치이다. 상기 솔리드 스테이트 디스크(1000)는 하드 디스크 드라이브(Hard Disk Drive; HDD)에 비하여 속도가 빠르고 기계적 지연이나 실패율, 발열, 소음도 적으며, 소형화, 경량화할 수 있는 장점이 있다. 상기 솔리드 스테이트 디스크(1000)는 노트북PC, 데스크톱PC, MP3 플레이어, 또는 휴대용 저장장치에 사용될 수 있다.
상기 제어기(1300)는 상기 인터페이스(1400)에 인접하게 형성되고 전기적으로 접속될 수 있다. 상기 제어기(1300)는 메모리 제어기 및 버퍼 제어기를 포함하는 마이크로프로세서(microprocessor)일 수 있다. 상기 비휘발성 메모리(1100)는 상기 제어기(1300)에 인접하게 형성되고 전기적으로 접속될 수 있다. 상기 솔리드 스테이트 디스크(1000)의 데이터 저장용량은 상기 비휘발성 메모리(1100)에 대응할 수 있다. 상기 버퍼 메모리(1200)는 상기 제어기(1300)에 인접하게 형성되고 전기적으로 접속될 수 있다.
상기 인터페이스(1400)는 호스트(Host; 1002)에 접속될 수 있으며 데이터와 같은 전기신호들을 송수신하는 역할을 할 수 있다. 예를 들면, 상기 인터페이스(1400)는 SATA, IDE, SCSI, 및/또는 이들의 조합과 같은 규격을 사용하는 장치일 수 있다. 상기 비휘발성 메모리(1100)는 상기 제어기(1300)를 경유하여 상기 인터페이스(1400)에 접속될 수 있다. 상기 비휘발성 메모리(1100)는 상기 인터페이스(1400)를 통하여 수신된 데이터를 저장하는 역할을 할 수 있다. 상기 솔리드 스테이트 디스크(1000)에 전원공급이 차단된다 할지라도, 상기 비휘발성 메모리(1100)에 저장된 데이터는 보존되는 특성이 있다.
상기 버퍼 메모리(1200)는 휘발성 메모리(volatile memory)를 포함할 수 있다. 상기 휘발성 메모리는 디램(DRAM), 및/또는 에스램(SRAM)일 수 있다. 상기 버퍼 메모리(1200)는 상기 비휘발성 메모리(1200)에 비하여 상대적으로 빠른 동작속도를 보인다.
상기 인터페이스(1400)의 데이터 처리속도는 상기 비 휘발성 메모리(1100)의 동작속도에 비하여 상대적으로 빠를 수 있다. 여기서, 상기 버퍼 메모리(1200)는 데이터를 임시 저장하는 역할을 할 수 있다. 상기 인터페이스(1400)를 통하여 수신된 데이터는, 상기 제어기(1300)를 경유하여 상기 버퍼 메모리(1200)에 임시 저장된 후, 상기 비휘발성 메모리(1100)의 데이터 기록(write) 속도에 맞추어 상기 비 휘발성 메모리(1100)에 영구 저장될 수 있다. 또한, 상기 비휘발성 메모리(1100)에 저장된 데이터들 중 자주 사용되는 데이터들은 사전에 읽기(read) 하여 상기 버퍼 메모리(1200)에 임시 저장할 수 있다. 즉, 상기 버퍼 메모리(1200)는 상기 솔리드 스테이트 디스크(1100)의 유효 동작속도를 증가시키고 에러(error) 발생률을 감소하는 역할을 할 수 있다.
(제 8 실시 예)
도 9는 본 발명의 기술적 사상에 따른 반도체 소자를 포함하는 전자 장치를 나타낸 구성도이다.
도 9를 참조하면, 본 발명의 기술적 사상에 따르는 전자 장치(4000)는 인터페이스(4100), 메모리(4200), 입력/ 출력 장치(4300) 및 컨트롤러(4400)를 포함할 수 있다. 상기 인터페이스(4100)는 버스(4500)를 통해서 메모리(4200), 입력/ 출력 장치(4300) 및 컨트롤러(4400)와 전기적으로 접속할 수 있다.
상기 인터페이스(4100)는 외부 시스템(External System)과 데이터를 교환할 수 있다. 상기 메모리(4200)는 본 발명의 기술적 사상에 따른 반도체 소자를 포함하는 비휘발성 메모리 장치일 수 있다. 예를 들면, 상기 메모리(4200)는 도 2에 도시된 본 발명의 제 1 실시 예와 같이 제 1 그룹 스페이서 및 제 1 패턴 스페이서를 갖는 반도체 소자를 포함하는 비휘발성 메모리 장치일 수 있다. 상기 메모리(4200)는 상기 컨트롤러(4400) 및/또는 데이터에 의해서 수행된 명령(Command)을 저장할 수 있다.
상기 컨트롤러(4400)는 마이크로 프러세서(Microprocessor), 디지털 프로세서(Digital Processor), 또는 마이크로 컨트롤러(Microcontroller)를 포함할 수 있다. 상기 전자 장치(4000)는 PDA, 휴대용 컴퓨터(Portable Computer), 웹 테블릿(Web Tablet), 무선 폰(Wireless Phone), 모바일 폰(Mobile Phone), or 디지털 뮤직 플레이어(Digital Music Player) 를 포함할 수 있다.
100 : 기판 185 : 제 1 그룹 스페이서
186 : 제 1 패턴 스페이서 190 : 연마 정지막
191 : 제 1 층간 절연막 195 : 제 2 층간 절연막
CV : 제 1 변곡점 PV : 제 2 변곡점
186 : 제 1 패턴 스페이서 190 : 연마 정지막
191 : 제 1 층간 절연막 195 : 제 2 층간 절연막
CV : 제 1 변곡점 PV : 제 2 변곡점
Claims (10)
- 제 1 영역 및 제 2 영역을 포함하는 기판;
상기 기판의 상기 제 1 영역에 위치하며, 다수의 셀 게이트 패턴들 및 선택 게이트 패턴을 포함하는 게이트 그룹;
상기 기판의 상기 제 2 영역에 위치하는 제 1 게이트 패턴;
상기 게이트 그룹의 상면 및 측면을 덮고, 측면에 제1 변곡점을 갖는 그룹 스페이서; 및
상기 제 1 게이트 패턴의 상면 및 측면을 덮고, 측면에 제2 변곡점을 갖는 제 1 패턴 스페이서를 포함하는 반도체 소자. - 제 1 항에 있어서,
상기 제 1 변곡점은 상기 주변 게이트 패턴의 측방향에 위치하고, 상기 제 2 변곡점은 상기 제 1 게이트 패턴의 측방향에 위치하는 반도체 소자. - 제 1 항에 있어서,
상기 그룹 스페이서는,
상기 제1 변곡점의 상부에 형성된 상부 그룹 스페이서와 상기 제1 변곡점의 하부에 형성된 하부 그룹 스페이서를 포함하고,
상기 상부 그룹 스페이서와 상기 하부 그룹 스페이서의 측면이 서로 다른 곡률을 갖는 반도체 소자. - 제 3 항에 있어서,
상기 제1 패턴 스페이서는,
상기 제2 변곡점의 상부에 형성된 제1 상부 패턴 스페이서와 상기 제1 변곡점의 하부에 형성된 제1 하부 패턴 스페이서를 포함하고,
상기 제1 상부 패턴 스페이서와 상기 제1 하부 패턴 스페이서의 측면이 서로 다른 곡률을 갖는 반도체 소자. - 제 4 항에 있어서,
상기 제 1 변곡점은 상기 제 2 변곡점과 상이한 높이를 갖는 반도체 소자. - 제 1 항에 있어서,
상기 그룹 스페이서는 상기 다수의 셀 게이트 패턴들 및 상기 선택 게이트 패턴들과 접촉하는 하부 스페이서 및 상기 하부 스페이서 상에 위치하는 상부 스페이서를 포함하되, 상기 상부 스페이서는 상기 하부 스페이서 보다 치밀한 반도체 소자. - 제 1 항에 있어서,
상기 다수의 셀 게이트 패턴들은 제 1 높이로 형성되고, 상기 선택 게이트 패턴은 상기 제 1 높이보다 높은 제 2 높이로 형성되는 반도체 소자. - 제 7 항에 있어서,
상기 다수의 셀 게이트 패턴들은 제 1 폭으로 형성되고, 상기 선택 게이트 패턴은 상기 제 1 폭보다 큰 제 2 폭으로 형성되는 반도체 소자.
- 제 1 항에 있어서,
상기 게이트 그룹은 상기 다수의 셀 게이트 패턴들 사이에 위치하는 다수의 에어 갭들을 포함하는 반도체 소자. - 제 1 항에 있어서,
상기 게이트 그룹은,
좌단부에 접지 선택 게이트, 우단부에 스트링 선택 게이트, 및 상기 접지 선택 게이트와 상기 스트링 선택 게이트의 사이에 위치하는 다수의 셀 게이트들을 포함하고,
상기 제 1 변곡점은,
상기 접지 선택 게이트의 측면에 인접하는 좌측 변곡점, 및
상기 스트링 선택 게이트의 측면에 인접하는 우측 변곡점을 포함하는 반도체 소자.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020110050357A KR20120131879A (ko) | 2011-05-26 | 2011-05-26 | 반도체 소자 및 그 제조 방법 |
| US13/412,863 US8680602B2 (en) | 2011-05-26 | 2012-03-06 | Semiconductor device and method of manufacturing the same |
| US14/192,140 US20140179096A1 (en) | 2011-05-26 | 2014-02-27 | Method of manufacturing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020110050357A KR20120131879A (ko) | 2011-05-26 | 2011-05-26 | 반도체 소자 및 그 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20120131879A true KR20120131879A (ko) | 2012-12-05 |
Family
ID=47218657
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020110050357A KR20120131879A (ko) | 2011-05-26 | 2011-05-26 | 반도체 소자 및 그 제조 방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US8680602B2 (ko) |
| KR (1) | KR20120131879A (ko) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20140020149A (ko) * | 2012-08-08 | 2014-02-18 | 에스케이하이닉스 주식회사 | 반도체 메모리 소자 및 이의 제조방법 |
| JP2014183209A (ja) * | 2013-03-19 | 2014-09-29 | Toshiba Corp | 半導体装置及び半導体装置の製造方法 |
| US9362355B1 (en) * | 2015-11-13 | 2016-06-07 | International Business Machines Corporation | Nanosheet MOSFET with full-height air-gap spacer |
| US10388766B2 (en) | 2017-10-23 | 2019-08-20 | International Business Machines Corporation | Vertical transport FET (VFET) with dual top spacer |
| US10522557B2 (en) * | 2017-10-30 | 2019-12-31 | Taiwan Semiconductor Manufacturing Co., Ltd. | Surface topography by forming spacer-like components |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3662137B2 (ja) | 1999-03-12 | 2005-06-22 | 株式会社東芝 | 不揮発性半導体記憶装置の製造方法 |
| US6740549B1 (en) * | 2001-08-10 | 2004-05-25 | Integrated Device Technology, Inc. | Gate structures having sidewall spacers using selective deposition and method of forming the same |
| KR100991379B1 (ko) | 2003-11-29 | 2010-11-02 | 주식회사 하이닉스반도체 | 반도체소자 제조 방법 |
| US7186607B2 (en) * | 2005-02-18 | 2007-03-06 | Infineon Technologies Ag | Charge-trapping memory device and method for production |
| KR100645066B1 (ko) * | 2005-06-27 | 2006-11-10 | 삼성전자주식회사 | 비휘발성 메모리 장치 및 그 형성 방법 |
| JP2008078298A (ja) * | 2006-09-20 | 2008-04-03 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP5118341B2 (ja) * | 2006-12-22 | 2013-01-16 | 株式会社東芝 | 半導体記憶装置及びその製造方法 |
| JP4772709B2 (ja) * | 2007-01-31 | 2011-09-14 | 株式会社東芝 | 半導体記憶装置 |
| US7790360B2 (en) | 2007-03-05 | 2010-09-07 | Micron Technology, Inc. | Methods of forming multiple lines |
| KR100905999B1 (ko) * | 2007-06-12 | 2009-07-06 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
| WO2009045964A1 (en) * | 2007-10-01 | 2009-04-09 | Applied Materials, Inc. | Low temperature conformal oxide formation and applications |
| KR20100012504A (ko) | 2008-07-29 | 2010-02-08 | 주식회사 하이닉스반도체 | 반도체 장치의 제조 방법 |
| KR101692403B1 (ko) * | 2010-12-16 | 2017-01-04 | 삼성전자주식회사 | 반도체 소자 제조 방법 |
-
2011
- 2011-05-26 KR KR1020110050357A patent/KR20120131879A/ko not_active Application Discontinuation
-
2012
- 2012-03-06 US US13/412,863 patent/US8680602B2/en active Active
-
2014
- 2014-02-27 US US14/192,140 patent/US20140179096A1/en not_active Abandoned
Also Published As
| Publication number | Publication date |
|---|---|
| US20140179096A1 (en) | 2014-06-26 |
| US20120299077A1 (en) | 2012-11-29 |
| US8680602B2 (en) | 2014-03-25 |
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