KR101926359B1 - 반도체 소자 및 그의 제조 방법 - Google Patents
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Abstract
반도체 소자 및 그의 제조 방법을 제공한다. 상기 반도체 소자는 게이트 구조물들 및 에어 갭들을 포함한다. 상기 게이트 구조물들은 기판의 활성 영역 및 필드 영역을 가로지른다. 상기 에어 갭들은 상기 게이트 구조물들 사이에 위치한다. 상기 에어 갭들의 상기 필드 영역에서의 하부 레벨은 상기 게이트 구조물들의 상기 활성 영역에서의 하부 레벨보다 낮다.
Description
본 발명은 에어 갭 및 불순물 영역을 갖는 반도체 소자 및 그의 제조 방법에 관한 것이다.
반도체 소자는 게이트 구조물들 및 불순물 영역들을 포함한다. 반도체 소자에서는 상기 게이트 구조물들 사이의 기생 커패시턴스 및 상기 불순물 영역들 사이의 숏채널 효과를 개선하기 위한 다양한 연구들이 진행되고 있다.
본 발명이 해결하고자 하는 과제는 소오스/드레인 영역들 사이의 숏채널 효과(Short-Channel Effect; SCE) 및 게이트 구조물들 사이의 기생 커패시턴스(parasitic capacitance)를 개선할 수 있는 반도체 소자 및 그의 제조 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 과제들은 앞서 언급한 과제로 한정되지 않는다. 여기서 언급되지 않은 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 것이다.
상기 해결하고자 하는 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 반도체 소자는 활성 영역 및 필드 영역을 포함하는 기판; 상기 기판의 상기 활성 영역 상에 위치하는 제 1 게이트 구조물들; 상기 제 1 게이트 구조물들 사이에 위치하는 제 1 에어 갭들; 상기 기판의 상기 필드 영역 상에 위치하는 제 2 게이트 구조물들; 상기 제 2 게이트 구조물들 사이에 위치하는 제 2 에어 갭들; 및 상기 제 1 게이트 구조물들, 상기 제 1 에어 갭들, 상기 제 2 게이트 구조물들 및 상기 제 2 에어 갭들 상에 위치하는 층간 절연막을 포함한다. 상기 제 2 에어 갭들의 하부 레벨은 상기 제 1 게이트 구조물들의 하부 레벨보다 낮다.
상기 제 2 에어 갭들은 상기 제 2 게이트 구조물들의 언더컷(under-cut)을 포함할 수 있다.
상기 제 1 에어 갭들의 하부 레벨은 상기 제 1 게이트 구조물들의 하부 레벨과 동일할 수 있다.
상기 제 1 게이트 구조물들의 하부 레벨은 상기 활성 영역의 상부 레벨과 동일할 수 있다.
상기 필드 영역은 트랜치 및 상기 트랜치를 채우는 필드 절연물을 포함할 수 있다. 상기 필드 절연물은 상기 제 2 게이트 구조물들 사이에 위치하는 리세스 영역들을 포함할 수 있다. 상기 제 2 에어 갭들은 상기 리세스 영역들의 내측으로 연장될 수 있다.
상기 활성 영역은 상기 제 1 게이트 구조물들 사이에 위치하는 불순물 영역들을 포함할 수 있다. 상기 불순물 영역들의 수직 깊이는 상기 리세스 영역들의 하부 레벨과 상기 제 2 게이트 구조물들의 하부 레벨 사이의 수직 길이보다 작을 수 있다.
상기 필드 절연물의 상부 레벨은 상기 제 2 게이트 구조물들의 하부 레벨보다 낮을 수 있다.
상기 활성 영역의 상부 레벨은 상기 필드 절연물의 상부 레벨과 상기 제 2 게이트 구조물들의 하부 레벨 사이에 위치할 수 있다.
상기 제 1 게이트 구조물들의 수직 높이와 상기 제 1 에어 갭들의 수직 높이 사이의 차이는 상기 제 2 게이트 구조물들의 수직 높이와 상기 제 2 에어 갭들의 수직 높이 사이의 차이보다 작을 수 있다.
상기 제 1 게이트 구조물들의 수직 높이는 상기 제 2 게이트 구조물들의 수직 높이보다 클 수 있다.
상기 해결하고자 하는 다른 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 반도체 소자는 활성 영역 및 필드 영역을 포함하는 기판; 상기 활성 영역 및 상기 필드 영역을 가로지르는 게이트 구조물들; 상기 게이트 구조물들 사이에 위치하는 에어 갭들; 및 상기 게이트 구조물들 및 상기 에어 갭들 상에 위치하는 층간 절연막을 포함한다. 상기 에어 갭들의 최하 레벨은 상기 게이트 구조물들의 최하 레벨보다 낮을 수 있다.
상기 에어 갭들의 최하 레벨은 상기 필드 영역 상에 위치할 수 있다.
상기 게이트 구조물들의 최하 레벨은 상기 활성 영역 상에 위치할 수 있다.
상기 에어 갭들의 하부 레벨 프로파일의 최상 레벨은 상기 게이트 구조물들의 하부 레벨 프로파일의 최하 레벨보다 낮을 수 있다.
상기 에어 갭들의 하부 레벨 프로파일의 단차는 상기 에어 갭들의 상부 레벨 프로파일의 단차보다 클 수 있다.
본 발명의 기술적 사상에 따른 반도체 소자 및 그의 제조 방법은 소오스/드레인 영역들 사이의 숏채널 효과(SCE) 및 게이트 구조물들 사이의 기생 커패시턴스를 개선하여 신뢰성을 향상시키는 효과가 있다.
도 1은 본 발명의 일 실시 예에 따른 반도체 소자를 나타낸 레이아웃(layout) 도이다.
도 2a는 도 1의 I-I'선 및 II-II'선을 따라 절단한 단면도이다.
도 2b는 도 1의 III-III'선 및 IV-IV'선을 따라 절단한 단면도이다.
도 3a 및 3b는 본 발명의 다른 실시 예에 따른 반도체 소자를 나타낸 단면도들이다.
도 4a 및 4b는 본 발명의 또다른 실시 예에 따른 반도체 소자를 나타낸 단면도들이다.
도 5a 및 5b는 본 발명의 또다른 실시 예에 따른 반도체 소자를 나타낸 단면도들이다.
도 6a 및 6b은 본 발명의 또다른 실시 예에 따른 반도체 소자를 나타낸 단면도들이다.
도 7a 내지 25a 및 7b 내지 25b는 본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법을 순차적으로 나타낸 단면도들이다.
도 26은 본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 플로차트(flow chart)이다.
도 27a 내지 30a 및 27b 내지 30b는 본 발명의 다른 실시 예에 따른 반도체 소자의 제조 방법을 순차적으로 나타낸 단면도들이다.
도 31은 본 발명의 다른 실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 플로차트이다.
도 32a, 32b, 33a 및 33b는 본 발명의 또다른 실시 예에 따른 반도체 소자의 제조 방법을 순차적으로 나타낸 단면도들이다.
도 34는 본 발명의 기술적 사상에 따른 반도체 소자를 포함하는 모바일 시스템을 나타낸 구성도이다.
도 35는 본 발명의 기술적 사상에 따른 반도체 소자를 포함하는 전자 장치를 나타낸 구성도이다.
도 36은 본 발명의 기술적 사상에 따른 반도체 소자를 포함하는 메모리 모듈을 나타낸 구성도이다.
도 37은 본 발명의 기술적 사상에 따른 반도체 소자를 포함하는 전자 시스템을 나타낸 구성도이다.
도 2a는 도 1의 I-I'선 및 II-II'선을 따라 절단한 단면도이다.
도 2b는 도 1의 III-III'선 및 IV-IV'선을 따라 절단한 단면도이다.
도 3a 및 3b는 본 발명의 다른 실시 예에 따른 반도체 소자를 나타낸 단면도들이다.
도 4a 및 4b는 본 발명의 또다른 실시 예에 따른 반도체 소자를 나타낸 단면도들이다.
도 5a 및 5b는 본 발명의 또다른 실시 예에 따른 반도체 소자를 나타낸 단면도들이다.
도 6a 및 6b은 본 발명의 또다른 실시 예에 따른 반도체 소자를 나타낸 단면도들이다.
도 7a 내지 25a 및 7b 내지 25b는 본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법을 순차적으로 나타낸 단면도들이다.
도 26은 본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 플로차트(flow chart)이다.
도 27a 내지 30a 및 27b 내지 30b는 본 발명의 다른 실시 예에 따른 반도체 소자의 제조 방법을 순차적으로 나타낸 단면도들이다.
도 31은 본 발명의 다른 실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 플로차트이다.
도 32a, 32b, 33a 및 33b는 본 발명의 또다른 실시 예에 따른 반도체 소자의 제조 방법을 순차적으로 나타낸 단면도들이다.
도 34는 본 발명의 기술적 사상에 따른 반도체 소자를 포함하는 모바일 시스템을 나타낸 구성도이다.
도 35는 본 발명의 기술적 사상에 따른 반도체 소자를 포함하는 전자 장치를 나타낸 구성도이다.
도 36은 본 발명의 기술적 사상에 따른 반도체 소자를 포함하는 메모리 모듈을 나타낸 구성도이다.
도 37은 본 발명의 기술적 사상에 따른 반도체 소자를 포함하는 전자 시스템을 나타낸 구성도이다.
본 발명의 상기 목적과 기술적 구성 및 이에 따른 작용 효과에 관한 자세한 사항은 본 발명의 실시 예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 더욱 명확하게 이해될 것이다. 여기서, 본 발명의 실시 예들은 당업자에게 본 발명의 기술적 사상이 충분히 전달될 수 있도록 하기 위하여 제공되는 것이므로, 본 발명은 이하 설명되는 실시 예들에 한정되지 않도록 다른 형태로 구체화될 수 있다.
또한, 명세서 전체에 걸쳐서 동일한 참조 번호로 표시된 부분들은 동일한 구성 요소들을 의미하며, 도면들에 있어서 층 또는 영역의 길이와 두께는 편의를 위하여 과장되어 표현될 수 있다. 덧붙여, 제 1 구성 요소가 제 2 구성 요소 "상"에 있다고 기재되는 경우, 상기 제 1 구성 요소가 상기 제 2 구성 요소와 직접 접촉하는 상측에 위치하는 것뿐만 아니라, 상기 제 1 구성 요소와 상기 제 2 구성 요소 사이에 제 3 구성 요소가 위치하는 경우도 포함한다.
여기서, 상기 제 1, 제 2 등의 용어는 다양한 구성 요소를 설명하기 위한 것으로, 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로 사용된다. 다만, 본 발명의 기술적 사상을 벗어나지 않는 범위에서는 제 1 구성 요소와 제 2 구성 요소는 당업자의 편의에 따라 임의로 명명될 수 있다.
본 발명의 명세서에서 사용하는 용어는 단지 특정한 실시 예를 설명하기 위해 사용되는 것으로, 본 발명을 한정하려는 의도가 아니다. 예를 들어, 단수로 표현된 구성 요소는 문맥상 명백하게 단수만을 의미하지 않는다면 복수의 구성 요소를 포함한다. 또한, 본 발명의 명세서에서, "포함하다" 또는 "가지다"등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
덧붙여, 다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미가 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미가 있는 것으로 해석되어야 하며, 본 발명의 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1은 본 발명의 일 실시 예에 따른 반도체 소자를 나타낸 레이아웃 도이다.
도 1을 참조하면, 본 발명의 일 실시 예에 따른 반도체 소자는 활성 영역(ACT) 및 필드 영역(FLD)을 포함할 수 있다. 상기 활성 영역(ACT)은 상기 필드 영역(FLD)에 의해 정의될 수 있다. 본 발명의 일 실시 예에 따른 반도체 소자는 접지 선택 라인(GSL), 스트링 선택 라인(SSL) 및 다수의 워드 라인(WL)들을 더 포함할 수 있다. 상기 접지 선택 라인(GSL), 상기 스트링 선택 라인(SSL) 및 상기 다수의 워드 라인(WL)들은 상기 활성 영역(ACT) 및 상기 필드 영역(FLD)과 교차할 수 있다. 상기 접지 선택 라인(GSL), 상기 스트링 선택 라인(SSL) 및 상기 다수의 워드 라인(WL)들은 서로 평행할 수 있다. 상기 다수의 워드 라인(WL)들은 상기 접지 선택 라인(GSL) 및 상기 스트링 선택 라인(SSL) 사이에 위치할 수 있다.
도 2a 및 2b는 본 발명의 일 실시 예에 따른 반도체 소자를 나타낸 단면도들이다. 도 2a는 도 1의 I-I'선 및 II-II'선을 따라 절단한 단면도이다. 도 2b는 III-III'선 및 IV-IV'선을 따라 절단한 단면도이다.
도 2a 및 2b를 참조하면, 본 발명의 일 실시 예에 따른 반도체 소자는 기판(100), 게이트 구조물들(gate structures, 200), 에어 갭들(300) 및 층간 절연막(500)을 포함할 수 있다. 상기 게이트 구조물들(200)은 상기 다수의 워드 라인(WL)들을 의미할 수 있다. 상기 게이트 구조물들(200)은 제 1 게이트 구조물들(201) 및 제 2 게이트 구조물들(206)을 포함할 수 있다. 상기 제 1 게이트 구조물들(201)은 상기 활성 영역(ACT) 상에 위치할 수 있다. 상기 제 2 게이트 구조물들(206)은 상기 필드 영역(FLD) 상에 위치할 수 있다. 상기 제 1 게이트 구조물들(201) 및 상기 제 2 게이트 구조물들(206)은 각각 상기 게이트 구조물들(200)의 일 부분을 의미할 수 있다. 예를 들어, 상기 제 1 게이트 구조물들(201)은 상기 활성 영역(ACT) 상에 위치한 상기 게이트 구조물들(200)의 일부를 의미할 수 있다. 상기 제 2 게이트 구조물들(206)은 상기 필드 영역(FLD) 상에 위치한 상기 게이트 구조물들(200)의 일부를 의미할 수 있다.
상기 에어 갭들(300)은 상기 게이트 구조물들(200) 사이에 위치할 수 있다. 상기 층간 절연막(500)은 상기 게이트 구조물들(200) 및 상기 에어 갭들(300) 상에 위치할 수 있다. 예를 들어, 본 발명의 일 실시 예에 따른 반도체 소자는 플래시 메모리 소자를 포함할 수 있다.
상기 기판(100)은 실리콘 웨이퍼 또는 에스오아이(Silicon On Insulator; SOI) 웨이퍼와 같은 반도체 기판을 포함할 수 있다. 상기 기판(100)은 상기 활성 영역(ACT) 및 상기 필드 영역(FLD)을 포함할 수 있다. 상기 활성 영역(ACT) 상에서, 상기 게이트 구조물들(200)이 상기 기판(100) 상에 직접적으로 형성될 수 있다. 예를 들어, 활성 영역(ACT) 상에서, 상기 활성 영역(ACT)의 상부 표면은 상기 게이트 구조물들(200)의 최하 레벨과 동일할 수 있다.
상기 게이트 구조물들(200)의 최하단 구성 요소(211)는 상기 게이트 구조물들(200)의 측면들로부터 수평 방향으로 돌출할 수 있다. 예를 들어, 상기 게이트 구조물들(200)의 최하단 구성 요소들(211)의 측단부들은 상기 활성 영역(ACT)의 상부 표면 상으로 연장하여 테이퍼진 받침(footing) 모양으로 돌출할 수 있다.
상기 활성 영역(ACT)은 불순물 영역들(100a)을 포함할 수 있다. 상기 불순물 영역들(100a)은 상기 게이트 구조물들(200) 사이에 형성될 수 있다. 상기 불순물 영역들(100a)은 소오스/드레인 영역들을 포함할 수 있다. 예를 들어, 상기 불순물 영역들(100a)은 N형 도펀트를 포함할 수 있다. 상기 불순물 영역들(100a)은 상기 활성 영역(ACT)의 상부 표면으로부터 벌크 방향으로 제 1 수직 깊이(Vd1)를 가질 수 있다.
상기 불순물 영역들(100a)은 상기 활성 영역(ACT)의 상부 표면에서 최대 수평 폭(Wd)을 가질 수 있다. 상기 불순물 영역들(100a)의 최대 수평 폭(Wd)은 상기 게이트 구조물들(200)의 최하단 구성 요소들(211)의 받침 모양의 끝부분과 정렬되지 않을 수 있다. 예를 들어, 상기 불순물 영역들(100a)의 최대 수평 폭(Wd)은 상기 게이트 구조물들(200)의 최하단 구성 요소들(211)의 받침 모양의 끝부분들의 최대 수평 폭보다 작을 수 있다. 상기 불순물 영역들(100a)의 최대 수평 폭(Wd)은 상기 게이트 구조물들(200) 사이의 게이트간 이격 거리(Hg)보다 작을 수 있다. (Wd < Hg)
상기 불순물 영역들(100a)은 불순물 영역간 이격 거리(Hd)로 서로 이격될 수 있다. 상기 불순물 영역간 이격 거리(Hd)는 상기 활성 영역(ACT)의 상부 표면에서 상기 불순물 영역들(100a)이 이격된 간격을 의미할 수 있다.
본 발명의 일 실시 예에 따른 반도체 소자는 기존의 반도체 소자보다 상대적으로 좁아진 상기 불순물 영역들(100a)의 최대 수평 폭(Wd)과 상대적으로 넓어진 상기 불순물 영역간 이격 거리(Hd)를 가질 수 있다. 예를 들어, 본 발명의 일 실시 예에 따른 반도체 소자는 소오스/드레인 영역들의 수평 폭이 좁아진 만큼 채널 길이가 길어질 수 있다. 이에 따라, 본 발명의 일 실시 예에 따른 반도체 소자에서, 숏채널 효과(Short-Channel Effect; SCE)가 개선될 수 있다.
상기 필드 영역(FLD)은 상기 기판(100) 내의 트랜치(100t) 및 상기 트랜치(100t)를 채우는 필드 절연물(field insulator, 101)을 포함할 수 있다. 상기 필드 절연물(101)의 상부 표면은 상기 활성 영역(ACT)의 상부 표면보다 높게 위치할 수 있다. 상기 필드 절연물(101)은 산화물, 질화물 또는 이들의 조합을 포함할 수 있다. 예를 들어, 상기 필드 절연물(101)은 실리콘 산화물 및/또는 실리콘 질화물을 포함할 수 있다.
상기 필드 절연물(101)은 리세스 영역들(101r)을 포함할 수 있다. 상기 에어 갭들(300)은 상기 리세스 영역들(101r)의 내부로 연장할 수 있다. 상기 에어 갭들(300)은 상기 리세스 영역들(101r)의 리세스된 표면 상의 공간을 포함할 수 있다. 상기 리세스 영역들(101r)의 최하 레벨은 상기 불순물 영역들(100a)의 최하 레벨보다 높을 수 있다. 상기 리세스 영역들(101r)의 최하 레벨은 상기 리세스 영역들(101r)의 리세스된 표면의 최하 레벨을 의미할 수 있다. 상기 리세스 영역들(101r)은 상기 필드 절연물(101)의 상부 표면으로부터 벌크 방향으로 제 2 수직 깊이(Vd2)를 가질 수 있다. 상기 제 2 수직 깊이(Vd2)는 상기 리세스 영역들(101r)의 최하 레벨과 상기 필드 영역(FLD) 상에서 상기 게이트 구조물들(200)의 최하 레벨 사이의 수직 길이를 의미할 수 있다. 상기 제 2 수직 깊이(Vd2)는 상기 제 1 수직 깊이(Vd1)보다 깊을 수 있다.
상기 리세스 영역들(101r)은 상기 필드 절연물(101)의 상부 표면에서 최대 수평 폭(Wr1)을 가질 수 있다. 상기 리세스 영역들(101r)의 최대 수평 폭(Wr1)은 상기 불순물 영역들(100a)의 최대 수평 폭(Wd)보다 클 수 있다. (Wr1 > Wd)
상기 리세스 영역들(101r)은 제 1 리세스간 이격 거리(Hb1)로 서로 이격될 수 있다. 상기 제 1 리세스간 이격 거리(Hb1)는 상기 필드 구조물(101)의 상부 표면에서 상기 리세스 영역들(101r)이 이격된 간격을 의미할 수 있다. 상기 제 1 리세스간 이격 거리(Hb1)는 상기 불순물 영역간 이격 거리(Hd)보다 작을 수 있다. (Hb1 < Hd) 상기 리세스 영역들(101r)은 상기 게이트 구조물들(200)과 부분적으로 중첩될 수 있다. 예를 들어, 상기 리세스 영역들(101r)은 상기 게이트 구조물들(200)의 하부에서 언더컷을 포함할 수 있다.
상기 게이트 구조물들(200)은 터널 절연 패턴(211), 플로팅 게이트(220), 게이트간 절연 패턴(230) 및 컨트롤 게이트(240)를 포함할 수 있다. 상기 게이트 수평 폭(Wg)은 상기 게이트 구조물들(200)의 어느 한 구성 요소의 수평 폭을 의미할 수 있다. 예를 들어, 상기 게이트 수평 폭(Wg)은 상기 컨트롤 게이트(240)의 수평 폭을 의미할 수 있다. 상기 게이트간 이격 거리(Hg)는 상기 게이트 구조물들(200)의 동일 구성 요소 사이의 이격 거리를 의미할 수 있다. 예를 들어, 상기 게이트간 이격 거리(Hg)는 상기 게이트 구조물들(200)의 상기 컨트롤 게이트(240) 사이의 이격 거리를 의미할 수 있다. 상기 게이트 구조물들(200)의 상기 게이트 수평 폭(Wg)은 상기 활성 영역(ACT) 및 상기 필드 영역(FLD) 상에서 동일할 수 있다. 상기 게이트 구조물들(200)의 상기 게이트간 이격 거리(Hg)는 상기 활성 영역(ACT) 및 상기 필드 영역(FLD) 상에서 동일할 수 있다. 상기 게이트 구조물들(200)의 게이트 수평 폭(Wg)은 상기 불순물 영역간 이격 거리(Hd)는 보다 작을 수 있다. (Wg < Hd) 상기 게이트간 이격 거리(Hg)는 상기 리세스 영역들(101r)의 최대 수평 폭(Wr1)보다 작을 수 있다. (Hg < Wr1) 상기 게이트 수평 폭(Wg)은 상기 제 1 리세스간 이격 거리(Hb1)보다 클 수 있다. (Wg > Hb1)
상기 터널 절연 패턴(211)은 상기 활성 영역(ACT) 상에 직접적으로 형성될 수 있다. 상기 터널 절연 패턴(211)은 상기 필드 영역(FLD) 상에 형성되지 않을 수 있다. 상기 터널 절연 패턴(211)의 측면은 상기 트랜치(100t)의 측벽과 수직으로 정렬될 수 있다. 상기 터널 절연 패턴(211)은 산화된 실리콘(oxidized silicon)을 포함할 수 있다. 예를 들어, 상기 터널 절연 패턴(211)은 상기 기판(100)의 표면을 산화시켜 형성될 수 있다.
상기 터널 절연 패턴(211)은 돌출 영역(211p)을 포함할 수 있다. 상기 돌출 영역(211p)은 상기 활성 영역(ACT)의 상부 표면을 따라 수평적으로 연장할 수 있다. 상기 돌출 영역(211p)은 상기 플로팅 게이트(220)의 측면보다 돌출할 수 있다. 상기 돌출 영역(211p)은 경사진 측면(211s)을 포함할 수 있다. 상기 돌출 영역(211p)은 상기 불순물 영역들(100a)과 이격될 수 있다.
상기 플로팅 게이트(220)는 상기 터널 절연 패턴(211) 상에 위치할 수 있다. 상기 플로팅 게이트(220)는 상기 활성 영역(ACT) 상에 위치할 수 있다. 상기 플로팅 게이트(220)의 측면은 상기 트랜치(100t)의 측벽과 수직으로 정렬될 수 있다.
상기 플로팅 게이트(220)는 도전체를 포함할 수 있다. 예를 들어, 상기 플로팅 게이트(220)는 도핑된 다결정 실리콘을 포함할 수 있다.
상기 게이트간 절연 패턴(230)은 상기 플로팅 게이트(220) 상에 위치할 수 있다. 상기 게이트간 절연 패턴(230)은 상기 활성 영역(ACT) 및 상기 필드 영역(FLD) 상에 모두 형성될 수 있다. 상기 게이트간 절연 패턴(230)은 상기 활성 영역(ACT) 및 상기 필드 영역(FLD)을 가로지를 수 있다. 상기 게이트간 절연 패턴(230)은 상기 플로팅 게이트(220)의 측면을 부분적으로 덮을 수 있다. 상기 플로팅 게이트(220)의 사이에서 상기 게이트간 절연 패턴(230)은 상기 필드 절연물(101)과 접촉할 수 있다. 상기 게이트간 절연 패턴(230)은 다층의 유전층들을 포함할 수 있다. 예를 들어, 상기 게이트간 절연 패턴(230)은 적층된 산화막/질화막/산화막(Oxide/Nitride/Oxide)을 포함할 수 있다. 예를 들어, 상기 게이트간 절연 패턴(230)은 적층된 실리콘 산화막/실리콘 질화막/금속 산화막을 포함할 수 있다. 금속 산화막은 알루미늄 산화막, 하프늄 산화막, 기타 다양한 금속 산화막을 포함할 수 있다. 상기 게이트간 절연 패턴(230)은 반복되는 요철 형상을 가질 수 있다. 상기 게이트간 절연 패턴(230)은 상기 활성 영역(ACT) 상에서 상기 필드 영역(FLD) 상보다 높은 레벨을 가질 수 있다. 상기 게이트간 절연 패턴(230)은 상기 터널 절연 패턴(211)보다 두꺼울 수 있다.
상기 컨트롤 게이트(240)는 상기 게이트간 절연 패턴(230) 상에 직접적으로 형성될 수 있다. 상기 컨트롤 게이트(240)는 상기 활성 영역(ACT) 및 상기 필드 영역(FLD)을 가로지를 수 있다. 상기 컨트롤 게이트(240)는 상기 게이트간 절연 패턴(230)을 따라 연장할 수 있다. 상기 컨트롤 게이트(240)의 하부 레벨 프로파일은 반복되는 요철 형상일 수 있다. 상기 하부 레벨 프로파일은 해당 구성 요소의 하부 레벨을 따라 연장되는 선을 의미할 수 있다. 상기 컨트롤 게이트(240)는 도전체를 포함할 수 있다. 예를 들어, 상기 컨트롤 게이트(240)는 다결정 실리콘을 포함할 수 있다. 상기 컨트롤 게이트(240)는 도펀트를 포함할 수 있다. 상기 도펀트는 P형 도펀트일 수 있다. 예를 들어, 상기 컨트롤 게이트(240)은 탄소가 함유된 다결정 실리콘을 포함할 수 있다. 상기 활성 영역(ACT) 상에서 상기 컨트롤 게이트(240)는 제 1 수직 두께(Vt1)를 가질 수 있다. 상기 필드 영역(FLD) 상에서 상기 컨트롤 게이트(240)는 제 2 수직 두께(Vt2)를 가질 수 있다. 상기 제 2 수직 두께(Vt2)는 상기 제 1 수직 두께(Vt1)보다 두꺼울 수 있다. 상기 컨트롤 게이트(240)의 상부 표면의 프로파일은 물결 형상일 수 있다. 상기 컨트롤 게이트(240)의 상부 표면은 상기 활성 영역(ACT) 상에서 상기 필드 영역(FLD) 상에서 보다 상대적으로 높을 수 있다.
상기 게이트 구조물들(200)은 상기 컨트롤 게이트(240) 상에 형성된 금속 실리사이드(250) 및 상기 금속 실리사이드(250) 상에 형성된 금속 게이트(260)를 더 포함할 수 있다. 상기 금속 실리사이드(250)와 상기 금속 게이트(260)는 동일한 금속을 포함할 수 있다. 예를 들어, 상기 금속 게이트(260)는 텅스텐을 포함할 수 있다. 상기 금속 실리사이드(250)는 텅스텐 실리사이드를 포함할 수 있다. 상기 금속 실리사이드(250) 및/또는 상기 금속 게이트(260)는 금속 수평 폭(Wm)을 가질 수 있다. 상기 금속 수평 폭(Wm)은 상기 게이트 수평 폭(Wg)보다 작을 수 있다. (Wm < Wg) 상기 금속 실리사이드(250) 및/또는 상기 금속 게이트(260)의 양 측면은 내측 방향으로 리세스될 수 있다. 상기 금속 실리사이드(250)의 리세스된 양 측면은 상기 금속 게이트(260)의 리세스된 양 측면과 수직 정렬될 수 있다.
상기 게이트 구조물들(200)은 상기 금속 실리사이드(250) 및/또는 상기 금속 게이트(260)의 리세스된 양 측면을 덮는 보호 패턴(181)을 더 포함할 수 있다. 상기 보호 패턴(181)은 상기 금속 게이트(260)의 측면의 전부를 덮을 수 있다. 상기 보호 패턴(181)의 외측 측면은 상기 컨트롤 게이트(240)의 측면과 수직 정렬될 수 있다. 상기 보호 패턴(181)은 질화물 또는 산화물을 포함할 수 있다. 예를 들어, 상기 보호 패턴(181)은 실리콘 질화물을 포함할 수 있다. 상기 보호 패턴(181)은 상기 금속 실리사이드(250)의 측면의 전부를 덮을 수 있다. 상기 컨트롤 게이트(240)의 상부 영역(240u)의 양 측면들은 내측으로 리세스될 수 있다. 상기 보호 패턴(181)은 상기 컨트롤 게이트(240)의 상기 리세스된 상부 영역(240u)의 양 측면들을 덮을 수 있다. 상기 컨트롤 게이트(240)의 상기 상부 영역(240u)의 수평 폭은 상기 금속 수평 폭(Wm)과 동일할 수 있다. 상기 보호 패턴(181)은 상기 금속 실리사이드(250) 및/또는 금속 게이트(260)의 측면을 따라 연장할 수 있다.
상기 게이트 구조물들(200)은 하드 마스크 패턴(420)을 더 포함할 수 있다. 상기 하드 마스크 패턴(420)은 하부 하드 마스크 패턴(421) 및 상부 하드 마스크 패턴(422)을 포함할 수 있다. 상기 하부 하드 마스크 패턴(421)은 상기 금속 게이트(260) 상에 형성될 수 있다. 상기 하부 하드 마스크 패턴(421)은 실리콘 질화물(SiN)을 포함할 수 있다. 상기 상부 하드 마스크 패턴(422)은 상기 하부 하드 마스크 패턴(421) 상에 위치할 수 있다. 상기 상부 하드 마스크 패턴(422)은 실리콘 산질화물(SiON)을 포함할 수 있다. 상기 상부 하드 마스크 패턴(422)은 상기 하부 하드 마스크 패턴(421)보다 두꺼울 수 있다. 상기 상부 하드 마스크 패턴(422)은 반사 방지층으로 이용될 수 있다.
상기 제 1 게이트 구조물들(201)은 상기 터널 절연 패턴(211), 상기 플로팅 게이트(220), 상기 게이트간 절연 패턴(230), 상기 컨트롤 게이트(240), 상기 금속 실리사이드(250), 상기 금속 게이트(260) 및 상기 하드 마스크 패턴(420)의 적층 구조를 포함할 수 있다. 상기 제 1 게이트 구조물들(201)의 상기 터널 절연 패턴(211)이 상기 활성 영역(ACT)의 표면과 직접적으로 접촉할 수 있다.
상기 제 2 게이트 구조물들(206)은 상기 게이트간 절연 패턴(230), 상기 컨트롤 게이트(240), 상기 금속 실리사이드(250), 상기 금속 게이트(260) 및 상기 하드 마스크 패턴(420)의 적층 구조를 포함할 수 있다. 상기 제 2 게이트 구조물들(206)의 상기 게이트간 절연 패턴(230)이 상기 필드 절연물(101)과 직접적으로 접촉할 수 있다.
상기 제 2 게이트 구조물들(206)의 최하 레벨은 상기 제 1 게이트 구조물들의 최하 레벨보다 높을 수 있다. 상기 게이트 구조물들(200)의 하부 레벨 프로파일은 상기 활성 영역(ACT) 상에서 상기 필드 영역(FLD) 상에서 보다 낮을 수 있다. 상기 게이트 구조물들(200)의 최하 레벨은 상기 활성 영역(ACT) 상에 위치할 수 있다.
상기 게이트 구조물들(200)의 하부 레벨 프로파일은 제 1 수직 단차(Vg1)를 가질 수 있다. 상기 제 1 수직 단차(Vg1)는 상기 제 1 게이트 구조물들(201)의 최하 레벨과 상기 제 2 게이트 구조물들(206)의 최하 레벨의 높이 차이를 의미할 수 있다. 또는, 상기 제 1 수직 단차(Vg1)는 상기 활성 영역(ACT)의 상부 표면과 상기 필드 절연물(101)의 상부 표면 사이의 높이 차이를 의미할 수 있다.
상기 제 1 게이트 구조물들(201)은 제 1 수직 높이(Vh1)를 가질 수 있다. 상기 제 1 수직 높이(Vh1)는 상기 제 1 터널 절연 패턴(211)의 최하 레벨과 상기 활성 영역(ALD) 상에서 상기 하드 마스크 패턴(420)의 최상 레벨 사이의 수직 길이를 의미할 수 있다. 상기 제 1 수직 높이(Vh1)는 상기 활성 영역(ACT) 상에서 상기 활성 영역(ACT)의 상부 표면으로부터 상기 하드 마스크 패턴(420)의 상부 표면 사이의 수직 길이를 의미할 수 있다.
상기 제 2 게이트 구조물들(206)은 제 2 수직 높이(Vh2)를 가질 수 있다. 상기 제 2 수직 높이(Vh2)는 상기 게이트간 절연 패턴(230)의 최하 레벨과 상기 필드 영역(FLD) 상에서 상기 하드 마스크 패턴(420)의 최상 레벨 사이의 수직 길이를 의미할 수 있다. 상기 제 2 수직 높이(Vh2)는 상기 필드 영역(FLD) 상에서 상기 필드 절연물(101)의 상부 표면과 상기 하드 마스크 패턴(420)의 상부 표면 사이의 수직 길이를 의미할 수 있다.
상기 제 2 수직 높이(Vh2)는 상기 제 1 수직 높이(Vh1)보다 작을 수 있다. 상기 제 1 게이트 구조물들(201)의 최상 레벨은 상기 제 2 게이트 구조물들(206)의 최상 레벨보다 높을 수 있다.
상기 게이트 구조물들(200)의 상부 레벨 프로파일은 제 2 수직 단차(Vg2)를 가질 수 있다. 상기 제 2 수직 단차(Vg2)는 상기 게이트 구조물들(200)의 상부 레벨 프로파일의 최상 레벨과 상기 게이트 구조물들(200)의 상부 레벨 프로파일의 최하 레벨 사이의 높이 차이를 의미할 수 있다. 상기 제 2 수직 단차(Vg2)는 상기 제 1 게이트 구조물들(201)의 최상 레벨과 상기 제 2 게이트 구조물들(200)의 최상 레벨 사이의 높이 차이를 의미할 수 있다.
상기 제 2 수직 단차(Vg2)는 상기 제 1 수직 단차(Vg1)보다 작을 수 있다. 상기 게이트 구조물들(200)의 상부 레벨 프로파일의 단차(Vg2)는 상기 게이트 구조물들(200)의 하부 레벨 프로파일의 단차(Vg1)보다 작을 수 있다. (Vg1 > Vg2)
상기 에어 갭들(300)은 상기 활성 영역(ACT) 및 상기 필드 영역(FLD)을 가로지를 수 있다. 상기 에어 갭들(300)은 상기 게이트 구조물들(200)과 평행할 수 있다. 상기 에어 갭들(300)은 상기 기판(100), 상기 게이트 구조물들(200) 및 상기 층간 절연막(500)에 의해 정의될 수 있다.
상기 에어 갭들(300)은 제 1 에어 갭들(301) 및 제 2 에어 갭들(306)을 포함할 수 있다. 상기 제 1 에어 갭들(301)은 상기 활성 영역(ACT) 상에 위치할 수 있다. 상기 제 2 에어 갭들(306)은 상기 필드 영역(FLD) 상에 위치할 수 있다. 상기 제 1 에어 갭들(301) 및 상기 제 2 에어 갭들(306)은 각각 상기 에어 갭들(300)의 일 부분을 의미할 수 있다. 예를 들어, 상기 제 1 에어 갭들(301)은 상기 활성 영역(ACT) 상에 위치한 상기 에어 갭들(300)의 일부를 의미할 수 있다. 상기 제 2 에어 갭들(306)은 상기 필드 영역(FLD) 상에 위치한 상기 에어 갭들(300)의 일부를 의미할 수 있다.
상기 제 1 에어 갭들(301)의 최하 레벨은 상기 제 1 게이트 구조물들(201)의 최하 레벨과 동일할 수 있다. 상기 제 1 에어 갭들(301)의 최하 레벨은 상기 활성 영역(ACT)의 상부 표면과 동일할 수 있다.
상기 제 2 에어 갭들(306)은 상기 리세스 영역들(101r)의 내부로 연장할 수 있다. 상기 제 2 에어 갭들(306)은 상기 리세스 영역들(101r)의 내부에서 상기 제 2 게이트 구조물들(206)의 하부와 부분적으로 수직 중첩될 수 있다. 예를 들어, 상기 제 2 에어 갭들(306)은 상기 제 2 게이트 구조물들(206)의 아래에 형성된 언더컷(under-cut)을 포함할 수 있다.
상기 제 2 에어 갭들(306)의 최하 레벨은 상기 활성 영역(ACT)의 상부 표면보다 낮을 수 있다. 상기 제 2 에어 갭들(306)의 최하 레벨은 상기 제 1 에어 갭들(301)의 최하 레벨보다 낮을 수 있다. 상기 에어 갭들(300)의 최하 레벨은 상기 필드 영역(FLD) 상에 위치할 수 있다. 상기 에어 갭들(300)의 하부 레벨 프로파일의 최상 레벨은 상기 활성 영역(ACT)의 상부 표면과 동일할 수 있다.
상기 에어 갭들(300)의 하부 레벨 프로파일은 제 3 수직 단차(Vg3)를 가질 수 있다. 상기 제 3 수직 단차(Vg3)는 상기 제 1 에어 갭들(301)의 최하 레벨과 상기 제 2 에어 갭들(306)의 최하 레벨의 높이 차이를 의미할 수 있다. 상기 제 3 수직 단차(Vg3)는 상기 리세스 영역들(101r)의 최하 레벨과 상기 활성 영역(ACT)의 상부 표면의 높이 차이를 의미할 수 있다. 상기 제 3 수직 단차(Vg3)는 상기 제 1 수직 깊이(Vd1)보다 작을 수 있다. (Vg3 < Vd1) 상기 제 3 수직 단차(Vg3)는 상기 제 1 수직 단차(Vg1)보다 작을 수 있다. (Vg3 < Vd1)
상기 제 1 에어 갭들(301)은 제 3 수직 높이(Vh3)를 가질 수 있다. 상기 제 3 수직 높이(Vh3)는 상기 활성 영역(ACT)의 상부 표면과 상기 활성 영역(ACT)에서 상기 층간 절연막(500)의 하부 표면의 수직 길이를 의미할 수 있다. 상기 제 3 수직 높이(Vh3)는 상기 제 1 수직 높이(Vh1)보다 클 수 있다. (Vh3 > Vh1) 상기 활성 영역(ACT) 상에서, 상기 층간 절연막(500)의 하부 표면의 최상 레벨은 상기 제 1 게이트 구조물들(201)의 최상 레벨보다 높을 수 있다.
상기 제 2 에어 갭들(306)은 제 4 수직 높이(Vh4)를 가질 수 있다. 상기 제 4 수직 높이(Vh4)는 상기 리세스 영역들(101r)의 최하 레벨과 상기 필드 영역(FLD)에서 상기 층간 절연막(500)의 하부 표면의 수직 길이를 의미할 수 있다. 상기 제 4 수직 높이(Vh4)는 상기 제 2 수직 높이(Vh2)보다 클 수 있다. (Vh4 > Vh2) 상기 제 4 수직 높이(Vh4)는 상기 제 2 수직 높이(Vh2)와 상기 제 2 수직 깊이(Vd2)의 합보다 클 수 있다. (Vh4 > Vh2 + Vd2) 상기 필드 영역(FLD) 상에서 상기 층간 절연막(500)의 하부 표면의 최상 레벨은 상기 제 2 게이트 구조물들(206)의 최상 레벨보다 높을 수 있다. 상기 에어 갭들(300)의 최상 레벨은 상기 활성 영역(ACT) 상에 위치할 수 있다.
상기 에어 갭들(300)의 상부 레벨 프로파일은 제 4 수직 단차(Vg4)를 가질 수 있다. 상기 제 4 수직 단차(Vg4)는 상기 제 1 에어 갭들(301)의 최상 레벨과 상기 제 2 에어 갭들(306)의 최상 레벨의 높이 차이를 의미할 수 있다. 상기 제 4 수직 단차(Vg4)는 상기 제 3 수직 단차(Vg2)와 동일하거나 작을 수 있다. (Vg4 ≤ Vg2) 상기 제 4 수직 높이(Vh4)는 상기 제 3 수직 높이(Vh3)와 동일하거나 클 수 있다. (Vh4 ≥ Vh3) 상기 제 1 게이트 구조물들(201)의 제 1 수직 높이(Vh1)와 상기 제 1 에어 갭들(301)의 제 3 수직 높이(Vh3)의 높이 차이는 상기 제 2 게이트 구조물들(206)의 제 2 수직 높이(Vh2)와 상기 제 2 에어 갭들(306)의 제 4 수직 높이(Vh4)의 높이 차이보다 작을 수 있다. (Vh1 - Vh3 < Vh2 - Vh4)
본 발명의 일 실시 예에 따른 반도체 소자는 상기 필드 절연물(101)에 위치하는 상기 리세스 영역들(101r)의 내측으로 상기 제 2 에어 갭들(306)이 연장될 수 있다. 본 발명의 일 실시 예에 따른 반도체 소자에서 상기 제 1 게이트 구조물들(201)의 최하 레벨은 상기 제 2 에어 갭들(306)의 최하 레벨보다 높을 수 있다. 예를 들어, 본 발명의 일 실시 예에 따른 반도체 소자에서 상기 에어 갭들(300)의 최하 레벨은 상기 게이트 구조물들(200)의 하부 레벨 프로파일의 최하 레벨보다 낮을 수 있다. 이에 따라, 본 발명의 일 실시 예에 따른 반도체 소자에서, 게이트 구조물들 사이에 존재하는 기생 커패시턴스가 감소될 수 있다.
상기 층간 절연막(500)은 상기 활성 영역(ACT) 및 상기 필드 영역(FLD) 상에 위치할 수 있다. 상기 층간 절연막(500)은 산화물, 질화물 또는 이들의 조합을 포함할 수 있다. 예를 들어, 상기 층간 절연막(500)은 실리콘 산화물을 포함할 수 있다.
도 3a 및 3b는 본 발명의 일 실시 예에 따른 반도체 소자를 나타낸 단면도들이다.
도 3a 및 3b를 참조하면, 본 발명의 일 실시 예에 따른 반도체 소자는 기판(100), 게이트 구조물들(200), 에어 갭들(300) 및 층간 절연막(500)을 포함할 수 있다. 상기 기판(100)의 필드 영역(FLD)은 트랜치(100t) 및 필드 절연물(102)을 포함할 수 있다. 상기 게이트 구조물들(200)에서, 터널 절연막(212)의 측면은 플로팅 게이트(220)의 측면과 수직 정렬될 수 있다.
상기 필드 절연물(102)은 상기 트랜치(100t)를 채울 수 있다. 상기 필드 절연물(102)은 상기 게이트 구조물들(200)과 이격될 수 있다. 상기 필드 영역(FLD)에서, 상기 필드 절연물(102)의 최상 레벨은 제 2 게이트 구조물들(206)의 최하 레벨보다 낮을 수 있다. 상기 필드 절연물(102)의 최상 레벨은 활성 영역(ACT)의 상부 표면보다 낮을 수 있다. 상기 에어 갭들(300)의 하부 레벨 프로파일의 최상 레벨은 상기 활성 영역(ACT)의 상부 표면보다 낮을 수 있다. 상기 에어 갭들(300)의 하부 레벨 프로파일의 최상 레벨은 상기 게이트 구조물들(200)의 하부 레벨 프로파일의 최하 레벨보다 낮을 수 있다. 상기 필드 절연물(102)의 최상 레벨은 불순물 영역들(100a)의 최하 레벨과 동일하거나 높을 수 있다. 상기 필드 절연물(102)은 리세스 영역들(102r)을 포함할 수 있다. 상기 리세스 영역들(102r)은 공간적으로 서로 연결될 수 있다. 상기 리세스 영역들(102r)의 최하 레벨은 상기 불순물 영역들(100a)의 최하 레벨보다 낮을 수 있다.
상기 제 1 에어 갭들(301)과 상기 제 2 에어 갭들(306)은 상기 게이트 구조물들(200)과 평행하는 방향으로 서로 공간적으로 연결될 수 있다. 상기 필드 절연물(102)의 상부 표면을 따라 인접하는 상기 제 2 에어 갭들(306)은 상기 제 2 게이트 구조물들(206)의 하부 영역들을 통하여 서로 공간적으로 연결될 수 있다. 상기 활성 영역(ACT) 및 상기 필드 영역(FDL)을 가로지르는 방향으로 인접하는 상기 제 1 에어 갭들(301)은 상기 제 2 에어 갭들(306) 및 상기 제 2 게이트 구조물들(206)의 하부 영역들을 통하여 서로 공간적으로 연결될 수 있다. 상기 제 2 게이트 구조물들(206)의 하부 표면 상에는 상기 에어 갭들(300)이 형성될 수 있다.
도 4a 및 4b는 본 발명의 일 실시 예에 따른 반도체 소자를 나타난 단면도들이다. 도 4a 및 4b를 참조하면, 본 발명의 일 실시 예에 따른 반도체 소자는 기판(100), 게이트 구조물들(200), 에어 갭들(300) 및 층간 절연막(500)을 포함할 수 있다. 상기 기판(100)의 필드 영역(FLD)은 트랜치(100t) 및 상기 트랜치(100t)를 채우는 필드 절연물(103)을 포함할 수 있다. 상기 필드 절연물(103)의 상부 표면은 제 2 게이트 구조물들(206)의 최하 레벨과 동일할 수 있다. 상기 필드 절연물(103)은 리세스 영역들(103r)을 포함할 수 있다. 상기 리세스 영역들(102r)의 최하 레벨은 불순물 영역들(100a)의 최하 레벨보다 낮을 수 있다.
도 5a 및 5b는 본 발명의 일 실시 예에 따른 반도체 소자를 나타낸 단면도들이다. 도 5a 및 5b를 참조하면, 본 발명의 일 실시 예에 따른 반도체 소자는 기판(100), 게이트 구조물들(200), 에어 갭들(300) 및 층간 절연막(500)을 포함할 수 있다. 상기 기판(100)의 필드 영역(FLD)은 트랜치(100t) 및 상기 트랜치(100t)를 채우는 필드 절연물(104)을 포함할 수 있다. 상기 필드 절연물(104)의 최상 레벨은 불순물 영역들(100a)의 최하 레벨보다 낮을 수 있다. 상기 필드 절연물(104)의 최상 레벨은 리세스 영역들(104r)의 최하 레벨과 상기 불순물 영역들(100a)의 최하 레벨 사이에 위치할 수 있다. 상기 에어 갭들(300)은 상기 활성 영역(ACT) 및 상기 필드 영역(FLD)을 가로지르는 방향으로 인접한 불순물 영역들(100a) 사이에 위치할 수 있다. 상기 에어 갭들(300)의 하부 레벨 프로파일의 단차는 상기 에어 갭들(300)의 상부 레벨 프로파일의 단차보다 클 수 있다. 상기 에어 갭들(300)의 하부 레벨 프로파일의 단차는 상기 게이트 구조물들(200)의 하부 레벨 프로파일의 단차보다 클 수 있다.
도 6a 및 6b는 본 발명의 일 실시 예에 따른 반도체 소자를 나타낸 단면도들이다. 도 6a 및 6b를 참조하면, 본 발명의 일 실시 예에 따른 반도체 소자는 기판(100), 게이트 구조물들(200), 에어 갭들(300) 및 층간 절연막(500)을 포함할 수 있다. 상기 기판(100)의 필드 영역(FLD)에서, 필드 절연물(105)의 최상 레벨은 상기 기판(100)의 활성 영역(ACT)의 상부 표면과 불순물 영역(100b)의 최하 레벨 사이에 위치할 수 있다. 상기 필드 절연물(105)의 리세스 영역들(105r)의 최하 레벨은 상기 불순물 영역들(100b)의 최하 레벨보다 낮을 수 있다. 상기 불순물 영역들(100b)의 최하 레벨은 상기 리세스 영역들(105r)의 최하 레벨과 상기 필드 절연물(105)의 최상 레벨 사이에 위치할 수 있다. 도 7a 내지 25a 및 7b 내지 25b는 본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법을 순차적으로 나타낸 단면도들이다. 도 26은 본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 플로차트(flow chart)이다.
도 2a, 2b, 7a 내지 25a, 7b 내지 25b 및 26을 참조하여 본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법을 설명한다. 먼저, 도 7a, 7b 및 26을 참조하면, 본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법은 기판(100) 상에 터널 절연막(110), 플로팅 게이트층(120) 및 마스크 패턴(410)을 형성하는 공정(S101)을 포함할 수 있다.
기판(100) 상에 터널 절연막(110), 플로팅 게이트층(120) 및 마스크 패턴(410)을 형성하는 공정은 상기 기판(100)을 준비하는 공정, 상기 기판(100) 상에 상기 터널 절연막(110)을 형성하는 공정, 상기 터널 절연막(110) 상에 상기 플로팅 게이트층(120)을 형성하는 공정 및 상기 플로팅 게이트층(120) 상에 상기 마스크 패턴(410)을 형성하는 공정을 포함할 수 있다.
상기 기판(100)은 실리콘 웨이퍼 또는 에스오아이(SOI) 웨이퍼와 같은 반도체 기판일 수 있다. 상기 기판(100) 상에 상기 터널 절연막(110)을 형성하는 공정은 상기 기판(100)의 표면을 산화(oxidation)시키는 공정을 포함할 수 있다. 상기 기판(100)의 표면을 산화시키는 공정은 건식 산화(dry oxidation) 공정을 포함할 수 있다. 상기 산화 공정은 열 산화(thermal oxidation) 공정을 포함할 수 있다. 상기 터널 절연막(110)을 형성하는 공정은 산화물층을 형성하는 공정을 포함할 수 있다. 예를 들어, 상기 터널 절연막(110)을 형성하는 공정은 실리콘 산화물층을 형성하는 공정을 포함할 수 있다.
상기 터널 절연막(110) 상에 플로팅 게이트층(120)을 형성하는 공정은 화학 기상 증착(CVD) 공정을 포함할 수 있다. 상기 화학 기상 증착(CVD) 공정은 저압 화학 기상 증착(Low Pressure CVD; LPCVD) 공정 및 플라즈마 강화 화학 기상 증착(Plasma Enhanced CVD; PECVD) 공정을 포함할 수 있다. 상기 플로팅 게이트층(120)을 형성하는 공정은 도전체층을 형성하는 공정을 포함할 수 있다. 예를 들어, 상기 플로팅 게이트층(120)을 형성하는 공정은 다결정 실리콘층을 형성하는 공정을 포함할 수 있다.
상기 플로팅 게이트층(120) 상에 마스크 패턴(410)을 형성하는 공정을 포함할 수 있다. 상기 마스크 패턴(410)은 활성 영역(ACT) 및 필드 영역(FLD)을 정의할 수 있다. 상기 마스크 패턴(410)은 단층 또는 다층의 마스크 물질층들을 포함할 수 있다. 예를 들어, 상기 마스크 패턴(410)은 실리콘 질화물, 실리콘 산화물, SOH (spin-on-hard mask) 및/또는 포토레지스트를 포함할 수 있다.
도 8a, 8b 및 26을 참조하면, 본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법은 예비 플로팅 게이트(121), 예비 터널 절연 패턴(111) 및 상기 기판(100)에 트랜치(100t)를 형성하는 공정(S102)을 포함할 수 있다. 상기 트랜치(100t)가 형성되는 영역은 필드 영역(FLD)으로 정의될 수 있다. 상기 예비 터널 절연 패턴(111)은 상기 마스크 패턴(410)을 식각 마스크로 이용하여 상기 터널 절연막(110)을 식각하여 형성될 수 있다. 상기 예비 플로팅 게이트(121)는 상기 마스크 패턴(410)을 식각 마스크로 이용하여 상기 플로팅 게이트층(120)을 식각하여 형성될 수 있다. 상기 예비 플로팅 게이트(121)의 측면, 상기 예비 터널 절연패턴(111)의 측면 및 상기 트랜치(100t)의 측벽은 수직 정렬될 수 있다.
도 9a, 9b 및 26을 참조하면, 본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법은 상기 기판(100) 상에 필드 절연막(field insulating layer, 130)을 형성하는 공정(S103)을 포함할 수 있다. 상기 필드 절연막(130)을 형성하는 공정은 코팅 공정 또는 화학 기상 증착(CVD) 공정을 포함할 수 있다. 상기 필드 절연막(130)은 산화물, 질화물 또는 이들의 조합을 포함할 수 있다. 상기 필드 절연막(130)은 상기 트랜치(100t)를 채우도록 형성될 수 있다. 상기 필드 절연막(130)은 상기 예비 터널 절연 패턴(111) 및 상기 예비 플로팅 게이트(121)의 측면들을 덮도록 형성될 수 있다.
도 10a, 10b 및 26을 참조하면, 본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법은 상기 트랜치(100t)를 채우는 제 1 예비 필드 절연물(preliminary field insulator, 131)을 형성하는 공정(S104)을 포함할 수 있다. 상기 제 1 예비 필드 절연물(131)을 형성하는 공정은 상기 필드 절연막(130)을 평탄화하는 공정을 포함할 수 있다. 상기 필드 절연막(130)을 평탄화하는 공정은 화학적 기계적 연마(Chemical Mechanical Polishing; CMP) 공정 또는 에치백(etch back) 공정을 포함할 수 있다. 상기 제 1 예비 필드 절연물(131)을 형성하는 공정은 상기 예비 플로팅 게이트(121)의 상면을 노출하는 공정을 포함할 수 있다. 상기 예비 플로팅 게이트(121)의 상면을 노출하는 공정은 상기 마스크 패턴(410)을 제거하는 공정을 포함할 수 있다. 상기 마스크 패턴(410)을 제거하는 공정은 평탄화 공정을 포함할 수 있다. 예를 들어, 상기 마스크 패턴(410)을 제거하는 공정은 화학적 기계적 연마 공정을 포함할 수 있다. 상기 마스크 패턴(410)을 제거하는 공정은 상기 제 1 예비 필드 절연물(131)을 형성하는 공정과 동시에 수행될 수 있다.
도 11a, 11b 및 26을 참조하면, 본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법은 상기 트랜치(100t) 내에 제 2 예비 필드 절연물(132)을 형성하는 공정(S105)을 포함할 수 있다. 상기 제 2 예비 필드 절연물(132)을 형성하는 공정은 상기 제 1 예비 필드 절연물(131)을 리세스하는 공정을 포함할 수 있다. 상기 제 1 예비 필드 절연물(131)을 리세스하는 공정은 에치백 공정을 포함할 수 있다. 상기 예비 플로팅 게이트(121)의 상면의 전부 및 측면의 일부가 노출될 수 있다. 상기 제 2 예비 필드 절연물(132)의 상부 레벨은 상기 예비 플로팅 게이트(121)의 하부 레벨보다 높을 수 있다.
도 12a, 12b 및 26을 참조하면, 본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법은 상기 기판(100) 상에 게이트간 절연막(140)을 형성하는 공정(S106)을 포함할 수 있다. 상기 게이트간 절연막(140)을 형성하는 공정은 화학 기상 증착(CVD) 공정 또는 원자층 증착(ALD) 공정을 포함할 수 있다. 상기 화학 기상 증착(CVD) 공정은 저압 화학 기상 증착(LPCVD) 공정 및 플라즈마 강화 화학 기상 증착(PECVD) 공정을 포함할 수 있다. 상기 게이트간 절연막(140)은 다층의 유전층들을 포함할 수 있다. 예를 들어, 상기 게이트간 절연층(140)을 형성하는 공정은 실리콘 산화막을 형성하고, 상기 실리콘 산화막 상에 실리콘 질화막을 형성하고, 상기 실리콘 질화막 상에 금속 산화막을 형성하는 공정을 포함할 수 있다. 상기 금속 산화막은 알루미늄 산화막 또는 하프늄 산화막으로 형성될 수 있다. 상기 게이트간 절연막(140)은 상기 예비 플로팅 게이트(121)의 상면 및 노출된 측면을 덮도록 형성될 수 있다. 상기 게이트간 절연막(140)은 상기 제 2 예비 필드 절연물(132)과 접촉하도록 형성될 수 있다. 상기 게이트간 절연막(140)은 상기 예비 터널 절연 패턴(111)보다 두껍게 형성될 수 있다.
도 13a, 13b 및 26을 참조하면, 본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법은 상기 게이트간 절연막(140) 상에 컨트롤 게이트층(150)을 형성하는 공정(S107)을 포함할 수 있다. 상기 컨트롤 게이트층(150)을 형성하는 공정은 화학 기상 증착(CVD) 공정을 포함할 수 있다. 상기 화학 기상 증착(CVD) 공정은 저압 화학 기상 증착(LPCVD) 공정 및 플라즈마 강화 화학 기상 증착(PECVD) 공정을 포함할 수 있다. 상기 컨트롤 게이트층(150)을 형성하는 공정은 도전체층을 형성하는 공정을 포함할 수 있다. 상기 컨트롤 게이트층(150)을 형성하는 공정은 도펀트를 도핑하는 공정을 포함할 수 있다. 예를 들어, 상기 컨트롤 게이트층(150)을 형성하는 공정은 P형 도펀트로 도핑된 다결정 실리콘을 형성하는 공정을 포함할 수 있다. 상기 컨트롤 게이트층(150)은 상기 활성 영역(ACT) 상에서 상기 필드 영역(FLD) 상에서 보다 두껍게 형성될 수 있다.
도 14a, 14b 및 26을 참조하면, 본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법은 상기 컨트롤 게이트층(150) 상에 금속 실리사이드층(160) 및 금속 게이트층(170)을 형성하는 공정(S108)을 포함할 수 있다. 상기 금속 실리사이드층(160) 및 상기 금속 게이트층(170)을 형성하는 공정은 상기 컨트롤 게이트층(150) 상에 상기 금속 실리사이드층(160)을 형성하는 공정 및 상기 금속 실리사이드층(160) 상에 상기 금속 게이트층(170)을 형성하는 공정을 포함할 수 있다. 상기 금속 실리사이드층(160)을 형성하는 공정은 화학 기상 증착(CVD) 공정 또는 원자층 증착(ALD) 공정을 포함할 수 있다. 상기 금속 게이트층(170)을 형성하는 공정은 화학 기상 증착(CVD) 공정 또는 물리 기상 증착(PVD) 공정을 포함할 수 있다. 상기 화학 기상 증착(CVD) 공정은 저압 화학 기상 증착(LPCVD) 공정, 플라즈마 강화 화학 기상 증착(PECVD) 및 금속-유기 화학 기상 증착(MOCVD) 공정을 포함할 수 있다.
도 15a, 15b 및 26을 참조하면, 본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법은 상기 금속 게이트층(170) 상에 하드 마스크 패턴(420)을 형성하는 공정(S109)을 포함할 수 있다. 상기 하드 마스크 패턴(420)은 상기 활성 영역(ACT) 및 상기 필드 영역(FLD)을 가로지르도록 형성될 수 있다. 상기 하드 마스크 패턴(420)을 형성하는 공정은 하부 하드 마스크 층 및 상부 하드 마스크 층을 형성하고, 패터닝하여 상부 하드 마스크 패턴(422) 및 하부 하드 마스크 패턴(421)을 형성하는 공정들을 포함할 수 있다. 상기 하부 하드 마스크 패턴(421)은 실리콘 질화물(SiN)으로 형성될 수 있다. 상기 상부 하드 마스크 패턴(422)은 실리콘 산질화물(SiON)로 형성될 수 있다. 상기 하드 마스크 패턴(420)은 상기 활성 영역(ACT) 및 상기 필드 영역(FLD)에서 동일한 수평 폭으로 형성될 수 있다.
도 16a, 16b 및 26을 참조하면, 본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법은 예비 금속 게이트(171) 및 예비 금속 실리사이드(161)를 형성하는 공정(S110)을 포함할 수 있다. 상기 예비 금속 게이트(171) 및 예비 금속 실리사이드(161)를 형성하는 공정은 상기 하드 마스크 패턴(420)을 식각 마스크로 이용하여 상기 금속 게이트층(170)을 식각하는 공정 및 상기 금속 실리사이드층(160)을 식각하는 공정을 포함할 수 있다. 상기 금속 게이트층(170)을 식각하는 공정 및 상기 금속 실리사이드층(160)을 식각하는 공정은 연속적으로 수행될 수 있다. 상기 금속 게이트층(170)을 식각하는 공정 및 상기 금속 실리사이드층(160)을 식각하는 공정은 이방성 건식 식각(anisotropic dry etch) 공정을 포함할 수 있다.
도 17a, 17b 및 26을 참조하면, 본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법은 금속 게이트(260)를 형성하는 공정(S111)을 포함할 수 있다. 상기 금속 게이트(260)를 형성하는 공정은 상기 예비 금속 게이트(171)의 측면을 리세스하는 공정을 포함할 수 있다. 상기 금속 게이트(260)를 형성하는 공정은 상기 예비 금속 게이트(171)의 측면을 부분적으로 제거하는 공정을 포함할 수 있다. 상기 예비 금속 게이트(171)의 측면을 부분적으로 제거하는 공정은 등방성 습식 식각(isotropic wet etch) 공정을 포함할 수 있다.
도 18a, 18b 및 26을 참조하면, 본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법은 금속 실리사이드(250)를 형성하는 공정(S112)을 포함할 수 있다. 상기 금속 실리사이드(250)를 형성하는 공정은 상기 예비 금속 실리사이드(161)의 측면을 부분적으로 제거하는 공정을 포함할 수 있다. 상기 금속 실리사이드(250)를 형성하는 공정은 상기 하드 마스크 패턴(420) 및 상기 금속 게이트(260)를 마스크로 이용하여 상기 예비 금속 실리사이드(161)를 식각하는 공정을 포함할 수 있다. 상기 금속 실리사이드(250)를 형성하는 공정은 이방성 건식 식각 공정을 포함할 수 있다. 상기 금속 실리사이드(250)의 측면은 상기 금속 게이트(260)의 측면에 수직 정렬될 수 있다. 상기 금속 실리사이드(250)를 형성하는 공정은 예비 컨트롤 게이트(151)를 형성하는 공정을 포함할 수 있다. 상기 예비 컨트롤 게이트(151)를 형성하는 공정은 상기 컨트롤 게이트층(150)의 상부를 리세스하는 공정을 포함할 수 있다. 상기 예비 컨트롤 게이트(151)를 형성하는 공정은 상기 금속 실리사이드(250)를 형성하는 공정과 연속적으로 수행될 수 있다. 상기 예비 컨트롤 게이트층(151)는 상기 금속 실리사이드(250)를 형성하는 공정에 의해 리세스된 제 1 영역(151u)을 포함할 수 있다. 상기 예비 컨트롤 게이트(151)의 상기 제 1 영역(151u)의 측면은 상기 금속 실리사이드(250)의 측면과 수직 정렬될 수 있다.
도 19a, 19b 및 26을 참조하면, 본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법은 상기 기판(100) 상에 보호막(180)을 형성하는 공정(S113)을 포함할 수 있다. 상기 보호막(180)을 형성하는 공정은 화학 기상 증착(CVD) 공정 또는 원자층 증착(ALD) 공정을 포함할 수 있다. 상기 보호막(180)은 상기 예비 컨트롤 게이트(151), 상기 금속 실리사이드(250), 상기 금속 게이트(260) 및 상기 하드 마스크 패턴(420)의 노출된 표면을 컨포멀하게 덮을 수 있다.
도 20a, 20b 및 26을 참조하면, 본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법은 상기 금속 실리사이드(250)의 측면 및 상기 금속 게이트(260)의 측면에 보호 패턴(181)을 형성하는 공정(S114)을 포함할 수 있다. 상기 보호 패턴(181)을 형성하는 공정은 이방성 건식 식각 공정을 포함할 수 있다. 상기 보호 패턴(181)은 상기 예비 컨트롤 게이트(151)의 리세스된 측면을 덮을 수 있다. 상기 보호 패턴(181)의 측면은 상기 하드 마스크 패턴(420)의 측면과 수직 정렬될 수 있다. 상기 보호 패턴(181)은 후속 공정 시 상기 금속 게이트(260)로부터 부산물이 발생하는 것을 방지할 수 있다.
도 21a, 21b 및 26을 참조하면, 본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법은 예비 게이트 구조물들(P)을 형성하는 공정(S115)을 포함할 수 있다. 상기 예비 게이트 구조물들(P)을 형성하는 공정은 컨트롤 게이트(240)를 형성하는 공정, 게이트간 절연 패턴(230)을 형성하는 공정 및 플로팅 게이트(220)를 형성하는 공정을 포함할 수 있다. 상기 예비 게이트 구조물들(P)을 형성하는 공정은 이방성 건식 식각 공정을 포함할 수 있다. 상기 예비 게이트 구조물들(P)은 상기 예비 터널 절연 패턴(111), 상기 플로팅 게이트(220), 상기 게이트간 절연 패턴(230), 상기 컨트롤 게이트(240), 상기 금속 실리사이드(250), 상기 금속 게이트(260), 상기 보호 패턴(181) 및 상기 하드 마스크 패턴(420)을 포함할 수 있다. 상기 컨트롤 게이트(240)를 형성하는 공정은 상기 하드 마스크 패턴(420)을 식각 마스크로 이용하여 상기 예비 컨트롤 게이트(151)를 식각하는 공정을 포함할 수 있다. 상기 게이트간 절연 패턴(230)을 형성하는 공정은 상기 하드 마스크 패턴(420)을 식각 마스크로 이용하여 상기 게이트간 절연막(140)을 식각하는 공정을 포함할 수 있다. 상기 플로팅 게이트(220)를 형성하는 공정은 상기 하드 마스크 패턴(420)을 식각 마스크로 이용하여 상기 예비 플로팅 게이트(121)를 식각하는 공정을 포함할 수 있다.
도 22a, 22b 및 26을 참조하면, 본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법은 상기 기판(100) 상에 버퍼막(190)을 형성하는 공정(S116)을 포함할 수 있다. 상기 버퍼막(190)을 형성하는 공정은 원자층 증착(ALD) 공정을 포함할 수 있다. 상기 버퍼막(190)은 상기 예비 게이트 구조물들(P)의 표면을 컨포멀하게 덮을 수 있다.
도 23a, 23b 및 26을 참조하면, 본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법은 상기 기판(100) 내에 불순물 영역들(100a)을 형성하는 공정(S117)을 포함할 수 있다. 상기 불순물 영역들(100a)을 형성하는 공정은 상기 기판(100) 내에 도펀트를 도핑하는 공정을 포함할 수 있다. 예를 들어, 상기 불순물 영역들(100a)을 형성하는 공정은 상기 기판(100) 내에 N형 도펀트를 주입하는 공정을 포함할 수 있다. 상기 도펀트를 주입하는 공정은 이온 주입(implantation) 공정을 포함할 수 있다. 상기 도펀트는 상기 기판(100) 내에서 확산할 수 있다. 따라서, 상기 불순물 영역들(100a)의 최대 수평 폭(Wd)은 상기 예비 게이트 구조물들(P) 사이에서 상기 버퍼막(190)의 간격(Ha)보다 커질 수 있다. 상기 불순물 영역들(100a)의 최대 수평 폭(Wd)은 상기 예비 게이트 구조물들(P) 사이의 게이트간 이격 거리(Hg)보다 작을 수 있다. 상기 불순물 영역들(100a) 사이는 불순물 영역간 이격 거리(Hd)를 가질 수 있다. 상기 불순물 영역간 이격 거리(Hd)는 상기 예비 게이트 구조물(P)의 게이트 수평 폭(Wg)보다 작을 수 있다. (Hd < Wg)
도 24a, 24b 및 26을 참조하면, 본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법은 상기 버퍼막(190)을 제거하는 공정(S118)을 포함할 수 있다. 상기 버퍼막(190)을 제거하는 공정은 등방성 습식 식각 공정을 포함할 수 있다. 상기 버퍼막(190)을 제거하는 공정은 제 3 예비 필드 절연물(133)을 형성하는 공정을 포함할 수 있다. 상기 제 3 예비 필드 절연물(133)을 형성하는 공정은 제 1 예비 리세스 영역들(133r)을 형성하는 공정을 포함할 수 있다. 상기 제 1 예비 리세스 영역들(133r)을 형성하는 공정은 상기 예비 게이트 구조물들(P)에 의해 노출되는 상기 제 2 예비 필드 절연물(132)의 상면을 리세스하는 공정을 포함할 수 있다. 상기 예비 게이트 구조물들(P)에 의해 노출되는 상기 제 2 예비 필드 절연물(132)은 도펀트를 주입하는 공정에 의해 물리적/화학적으로 손상된 영역일 수 있다. 상기 제 2 예비 필드 절연물(132)의 손상된 부분은 상기 예비 터널 절연 패턴(111)보다 쉽게 식각될 수 있다. 상기 제 1 예비 리세스 영역들(133r)을 형성하는 공정은 상기 버퍼막(190)을 제거하는 공정과 연속적으로 수행될 수 있다.
도 25a, 25b 및 26을 참조하면, 본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법은 게이트 구조물들(200)을 형성하는 공정(S119)을 포함할 수 있다. 상기 게이트 구조물들(200)을 형성하는 공정은 터널 절연 패턴(211)을 형성하는 공정을 포함할 수 있다. 상기 터널 절연 패턴(211)을 형성하는 공정은 상기 하드 마스크 패턴(420)을 식각 마스크로 이용하여 상기 예비 터널 절연 패턴(111)을 식각하는 공정을 포함할 수 있다. 상기 터널 절연 패턴(211)을 형성하는 공정은 등방성 습식 식각 공정을 포함할 수 있다. 상기 터널 절연 패턴(211)은 돌출 영역(211p)을 포함하도록 형성될 수 있다. 상기 돌출 영역(211p)은 상기 플로팅 게이트(220)의 측면으로부터 돌출될 수 있다. 상기 돌출 영역(211p)은 경사진 측면(211s)을 포함할 수 있다. 상기 돌출 영역(211p)의 단부들은 상기 불순물 영역들(100a)의 단부들과 이격되도록 형성될 수 있다. 상기 게이트 구조물들(200)을 형성하는 공정은 필드 절연물(101)을 형성하는 공정을 포함할 수 있다. 상기 필드 절연물(101)을 형성하는 공정은 리세스 영역들(101r)을 형성하는 공정을 포함할 수 있다. 상기 리세스 영역들(101r)을 형성하는 공정은 상기 예비 게이트 구조물들(P)에 의해 노출되는 상기 제 3 예비 필드 절연물(133)을 부분적으로 식각하는 공정을 포함할 수 있다. 상기 예비 게이트 구조물들(P)에 의해 노출되는 상기 제 3 예비 필드 절연물(133)은 상기 제 1 예비 리세스 영역들(133r)일 수 있다. 상기 리세스 영역들(101r)을 형성하는 공정은 상기 제 1 예비 리세스 영역들(133r)을 식각하는 공정을 포함할 수 있다. 상기 제 1 예비 리세스 영역들(133r)은 상기 예비 터널 절연 패턴(111)보다 빠르게 제거될 수 있다. 상기 리세스 영역들(101r)의 최하 레벨은 상기 불순물 영역들(100a)의 최하 레벨보다 낮을 수 있다. 상기 제 1 리세스 영역들(101r)의 최하 레벨은 상기 활성 영역(ACT)의 상부 표면보다 낮을 수 있다. 상기 리세스 영역들(101r)의 최대 수평 폭은 상기 불순물 영역들(100a)의 최대 수평 폭(Wd)보다 클 수 있다. (Wr1 > Wd) 상기 리세스 영역들(101r)의 최대 수평 폭은 상기 게이트 구조물들(200) 사이의 게이트간 이격 거리보다 클 수 있다. 상기 리세스 영역들(101r)은 상기 필드 영역(FLD) 상에서 상기 게이트 구조물들(200)과 부분적으로 중첩되도록 형성될 수 있다. 상기 게이트 구조물들(200)을 형성하는 공정은 상기 버퍼막(190)을 제거하는 공정과 연속적으로 수행될 수 있다. 상기 버퍼막(190)을 제거하는 공정 및 상기 게이트 구조물들(200)을 형성하는 공정은 단일 공정일 수 있다. 즉, 본 발명의 일 실시 예에 따른 제조 방법에 있어서, 도 24a 및 24b는 식각 공정이 수행되고 있는 중간 단계를 도시한 단면도들일 수 있다.
계속해서, 도 2a, 2b 및 26을 참조하면, 본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법은 상기 기판(100) 상에 층간 절연막(500)을 형성하는 공정(S120)을 포함할 수 있다. 상기 층간 절연막(500)을 형성하는 공정은 화학 기상 증착(CVD) 공정을 포함할 수 있다. 상기 화학 기상 증착(CVD) 공정은 저압 화학 기상 증착(LPCVD) 공정 및 플라즈마 강화 화학 기상 증착(PECVD) 공정을 포함할 수 있다. 상기 층간 절연막(500)을 형성하는 공정은 상기 게이트 구조물들(200) 사이에 에어 갭들(300)을 형성하는 공정을 포함할 수 있다. 상기 층간 절연막(500)은 상기 게이트 구조물들(200)의 상면 모서리에서 두껍게 형성될 수 있다. 상기 층간 절연막(500)은 인접한 게이트 구조물들(200)의 상면 모서리 영역에서 연결되어, 상기 인접한 게이트 구조물들(200) 사이에 상기 에어 갭들(300)이 형성되도록 할 수 있다. 상기 에어 갭들(300)은 상기 기판(100), 상기 게이트 구조물들(200) 및 상기 층간 절연막(500)에 의해 정의될 수 있다.
도 27a 내지 30a 및 27b 내지 30b는 본 발명의 다른 실시 예에 따른 반도체 소자의 제조 방법을 순차적으로 나타낸 단면도들이다. 도 31은 본 발명의 다른 실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 플로차트이다.
도 5a, 5b, 27a 내지 30a, 27b 내지 30b 및 31을 참조하여 본 발명의 다른 실시 예에 다른 반도체 소자의 제조 방법을 설명한다. 먼저, 도 27a, 27b 및 31을 참조하면, 본 발명의 다른 실시 예에 따른 반도체 소자의 제조 방법은 활성 영역(ACT) 및 필드 영역(FLD)을 포함하는 기판(100) 상에 예비 게이트 구조물들(P)을 형성하는 공정(S201), 상기 예비 게이트 구조물들(P)을 덮는 버퍼막(190)을 형성하는 공정(S202) 및 상기 기판(100)에 불순물 영역들(100a)을 형성하는 공정(S203)을 포함할 수 있다.
다음으로, 본 발명의 다른 실시 예에 따른 반도체 소자의 제조 방법은 스페이서(191)를 형성하는 공정(S204)을 포함할 수 있다. 상기 스페이서(191)를 형성하는 공정은 상기 버퍼막(190)을 이방성 건식 식각 공정을 이용하여 부분적으로 제거하는 것을 포함할 수 있다. 상기 스페이서(191)는 상기 예비 게이트 구조물들(P)의 상면을 노출시키고 측면들을 덮을 수 있다. 상기 스페이서(191)를 형성하는 공정은 제 1 예비 필드 절연물(134)을 형성하는 공정을 포함할 수 있다. 상기 제 1 예비 필드 절연물(134)을 형성하는 공정은 제 1 예비 리세스 영역들(134r)을 형성하는 공정을 포함할 수 있다. 상기 제 1 예비 리세스 영역들(134r)을 형성하는 공정은 상기 스페이서(191)에 의해 노출되는 상기 필드 영역(FLD)을 리세스하는 공정을 포함할 수 있다. 상기 스페이서(191)에 의해 노출되는 상기 필드 영역(FLD)은 도펀트를 주입하는 공정에 의해 물리적/화학적으로 손상된 영역일 수 있다. 상기 스페이서(191)를 형성하는 공정에 의해 상기 필드 영역(FLD)의 상부는 리세스될 수 있다. 상기 제 1 예비 리세스 영역들(134r)을 형성하는 공정은 상기 스페이서(191)를 형성하는 공정과 연속적으로 수행될 수 있다. 상기 제 1 예비 리세스 영역들(134r)의 최하 레벨은 상기 불순물 영역들(100a)의 최하 레벨보다 낮게 형성될 수 있다. 상기 제 1 예비 리세스 영역들(134r)의 최대 수평 폭(Wr3)은 상기 버퍼막의 간격(Ha)과 동일할 수 있다. (Wr3 = Ha) 상기 제 1 예비 리세스 영역들(134r)의 최대 수평 폭(Wr3)은 상기 불순물 영역들(100a)의 최대 수평 폭(Wd)보다 작을 수 있다. (Wr3 < Wd)
도 28a, 28b 및 31을 참조하면, 본 발명의 다른 실시 예에 따른 반도체 소자의 제조 방법은 상기 스페이서(191)를 제거하는 공정(S205)을 포함할 수 있다. 상기 스페이서(191)를 제거하는 공정은 등방성 습식 식각 공정을 포함할 수 있다. 상기 스페이서(191)를 제거하는 공정은 제 2 예비 필드 절연물(135)을 형성하는 공정을 포함할 수 있다. 상기 제 2 예비 필드 절연물(135)을 형성하는 공정은 제 2 예비 리세스 영역들(135r)을 형성하는 공정을 포함할 수 있다. 상기 제 2 예비 리세스 영역들(135r)을 형성하는 공정은 상기 게이트 구조물들(200)에 의해 노출되는 상기 필드 영역(FLD)을 리세스하는 공정을 포함할 수 있다. 상기 게이트 구조물들(200)에 의해 노출되는 상기 필드 영역(FLD)은 상기 제 1 예비 필드 절연물(134)의 상기 제 1 예비 리세스 영역들(134r)일 수 있다. 상기 게이트 구조물들(200)에 의해 노출되는 상기 필드 영역(FLD)은 상기 스페이서(191)를 제거하는 공정에 의해 리세스될 수 있다. 상기 제 1 예비 리세스 영역들(134r)을 형성하는 공정은 상기 스페이서(191)를 제거하는 공정과 연속적으로 수행될 수 있다. 상기 제 2 예비 리세스 영역들(135r)의 최하 레벨은 상기 활성 영역(ACT)의 상부 표면과 동일할 수 있다.
도 29a, 29b 및 31을 참조하면, 본 발명의 다른 실시 예에 따른 반도체 소자의 제조 방법은 게이트 구조물들(200)을 형성하는 공정(S206)을 포함할 수 있다. 상기 게이트 구조물들(200)을 형성하는 공정은 터널 절연 패턴(213)을 형성하는 공정을 포함할 수 있다. 상기 터널 절연 패턴(213)을 형성하는 공정은 상기 하드 마스크 패턴(420)을 식각 마스크로 이용하여 상기 예비 터널 절연 패턴(111)을 식각하는 공정을 포함할 수 있다. 상기 게이트 구조물들(200)을 형성하는 공정은 필드 절연물(103)을 형성하는 공정을 포함할 수 있다. 상기 필드 절연물(103)을 형성하는 공정은 리세스 영역들(103r)을 형성하는 공정을 포함할 수 있다. 상기 리세스 영역들(103r)을 형성하는 공정은 상기 예비 게이트 구조물들(P)에 의해 노출되는 상기 제 2 예비 필드 절연물(135)을 식각하는 공정을 포함할 수 있다. 상기 예비 게이트 구조물들(P)에 의해 노출되는 상기 제 2 예비 필드 절연물(135)은 상기 제 2 예비 리세스 영역들(135r)일 수 있다. 상기 리세스 영역들(103r)을 형성하는 공정은 상기 제 2 예비 리세스 영역들(135r)을 식각하는 공정을 포함할 수 있다. 상기 게이트 구조물들(200)을 형성하는 공정은 상기 스페이서(191)를 제거하는 공정과 연속적으로 수행될 수 있다. 상기 스페이서(191)를 제거하는 공정 및 상기 게이트 구조물들(200)을 형성하는 공정은 단일 공정일 수 있다. 즉, 본 발명의 다른 실시 예에 따른 제조 방법에 있어서, 도 28a 및 28b는 식각 공정이 수행되고 있는 중간 단계를 도시한 단면도들일 수 있다. 본 발명의 다른 실시 예에 따른 반도체 소자의 제조 방법은 상기 스페이서(191)를 제거하는 공정이 종료된 후, 층간 절연막(500)을 형성하는 공정을 진행할 수 있다.
도 30a, 30b 및 31을 참조하면, 본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법은 필드 절연물(104)을 형성하는 공정(S270)을 포함할 수 있다. 상기 필드 절연물(104)은 상기 필드 영역(FLD)에서 상기 게이트 구조물들(200)과 이격되도록 형성될 수 있다. 상기 필드 절연물(104)을 형성하는 공정은 상기 필드 절연물(103)을 식각하는 공정을 포함할 수 있다. 상기 필드 절연물(103)을 식각하는 공정은 등방성 습식 식각 공정을 포함할 수 있다. 상기 필드 절연물(104)의 최상 레벨은 상기 활성 영역(ACT)의 상부 표면보다 낮을 수 있다. 상기 필드 절연물(104)의 최상 레벨은 상기 불순물 영역들(100a)의 최하 레벨보다 낮을 수 있다. 상기 필드 절연물(104)을 형성하는 공정은 리세스 영역들(104r)을 형성하는 공정을 포함할 수 있다. 상기 필드 절연물(104)을 형성하는 공정은 터널 절연 패턴(214)을 형성하는 공정을 포함할 수 있다. 상기 터널 절연 패턴(214)을 형성하는 공정은 상기 터널 절연 패턴(213)의 상기 돌출 영역(213p)을 제거하는 공정을 포함할 수 있다. 상기 필드 절연물(104)을 형성하는 공정은 상기 게이트 구조물들(200)을 형성하는 공정과 연속적으로 수행될 수 있다. 스페이서(191)를 제거하는 공정, 상기 게이트 구조물들(200)을 형성하는 공정 및 상기 필드 절연물(104)을 형성하는 공정은 단일 공정일 수 있다. 즉, 본 발명의 다른 실시 예에 따른 제조 방법에 있어서, 도 28a 및 28b와 도 29a 및 29b는 식각 공정이 수행되고 있는 중간 단계를 도시한 단면도들일 수 있다.
도 5a, 5b 및 31을 참조하면, 본 발명의 다른 실시 예에 따른 반도체 소자의 제조 방법은 층간 절연막(500)을 형성하는 공정(S208)을 포함할 수 있다. 상기 층간 절연막(500)을 형성하는 공정은 상기 게이트 구조물들(200) 사이에 에어 갭들(300)을 형성하는 공정을 포함할 수 있다. 상기 에어 갭들(300)은 상기 기판(100), 상기 게이트 구조물들(200) 및 상기 층간 절연막(500)에 의해 정의될 수 있다.
도 32a, 32b, 33a 및 33b는 본 발명의 또다른 실시 예에 따른 반도체 소자의 제조 방법을 설명한 단면도들이다.
도 6a, 6b, 32a, 32b, 33a 및 33b를 참조하여 본 발명의 또다른 실시 예에 따른 반도체 소자의 제조 방법을 설명한다. 먼저 도 32a 및 32b를 참조하면, 본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법은 기판(100)에 활성 영역(ACT) 및 필드 영역(FLD)을 정의하는 공정, 상기 기판(100) 상에 예비 게이트 구조물들(P)을 형성하는 공정 및 상기 예비 게이트 구조물들(P)을 덮는 버퍼막(190)을 형성하는 공정을 포함할 수 있다.
다음으로, 본 발명의 또다른 실시 예에 따른 반도체 소자의 제조 방법은 상기 기판(100)에 불순물 영역들(100b)을 형성하는 공정을 포함할 수 있다. 상기 불순물 영역들(100b)을 형성하는 공정은 상기 기판(100)을 도펀트로 강하게 도핑하는 공정을 포함할 수 있다. 상기 불순물 영역들(100b)을 형성하는 공정은 예비 필드 절연물(136)을 형성하는 공정을 포함할 수 있다. 상기 예비 필드 절연물(136)은 상기 게이트 구조물들(200) 사이에서 불순물 영역들(100b)을 포함할 수 있다.
도 33a 및 33b을 참조하면, 본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법은 필드 절연물(105)을 형성하는 공정을 포함할 수 있다. 상기 필드 절연물(105)을 형성하는 단계는 상기 버퍼막(190)을 제거하는 공정을 포함할 수 있다. 상기 필드 절연물(105)을 형성하는 공정은 상기 예비 필드 절연물(136)을 식각하는 공정을 포함할 수 있다. 상기 예비 필드 절연물(136)을 식각하는 공정은 등방성 습식 식각 공정을 포함할 수 있다. 상기 필드 절연물(105)은 필드 영역(FLD)에서 상기 게이트 구조물들(200)과 이격되도록 형성될 수 있다. 상기 필드 절연물(105)의 최하 레벨은 상기 불순물 영역들(100b)의 최하 레벨과 상기 활성 영역(ACT)의 상부 표면 사이에 위치할 수 있다. 상기 필드 절연물(105)을 형성하는 공정은 리세스 영역들(105r)을 형성하는 공정을 포함할 수 있다. 상기 리세스 영역들(105r)의 최하 레벨은 상기 불순물 영역들(100b)의 최하 레벨보다 낮을 수 있다. 상기 불순물 영역들(100b)의 최하 레벨은 상기 리세스 영역들(105r)의 최하 레벨과 상기 필드 절연물(105)의 최상 레벨 사이에 위치할 수 있다. 상기 필드 절연물(105)을 형성하는 공정은 터널 절연 패턴(215)을 형성하는 공정을 포함할 수 있다. 상기 터널 절연 패턴(215)을 형성하는 공정은 등방성 습식 식각 공정을 포함할 수 있다. 상기 강하게 도핑된 불순물 영역(100b)에 의해 상기 예비 터널 절연 패턴(111)은 다소 손상될 수 있다. 상기 게이트 구조물들(200) 사이의 상기 예비 터널 절연 패턴(111)은 상기 게이트 구조물들(200)의 하부에 위치하는 상기 예비 터널 절연 패턴(111)보다 쉽게 제거될 수 있다. 상기 터널 절연 패턴(215)을 형성하는 공정은 상기 필드 절연물(105)을 형성하는 공정과 연속적으로 수행될 수 있다.
도 6a 및 6b를 참조하면, 본 발명의 또다른 실시 예에 따른 반도체 소자의 제조 방법은 상기 게이트 구조물들(200) 상에 층간 절연막(500)을 형성하는 공정을 포함할 수 있다. 상기 층간 절연막(500)을 형성하는 공정은 상기 게이트 구조물들(200) 사이에 에어 갭들(300)을 형성하는 공정을 포함할 수 있다.
도 34는 본 발명의 기술적 사상에 따른 반도체 소자를 포함하는 전자 장치를 나타낸 구성도이다. 도 34를 참조하면, 상기 전자 장치(1000)는 디스플레이 유닛(Display unit, 1100), 바디(Body, 1200) 및 외부 기기(external apparatus, 1300)를 포함할 수 있다. 상기 바디(1200)는 인쇄회로기판(Printed Circuit Board; PCB)을 포함하는 시스템 보드 또는 마더 보드(Mother Board)일 수 있다. 상기 바디(1200)는 마이크로 프로세서 유닛(Micro Processor Unit; 1210), 파워 유닛(Power Unit; 1220), 기능 유닛(Function Unit; 1230) 및 디스플레이 컨트롤러 유닛(Display Controller Unit; 1240)을 포함할 수 있다. 상기 마이크로 프로세서 유닛(1210), 상기 파워 유닛(1220), 상기 기능 유닛(1230) 및 상기 디스플레이 컨트롤러 유닛(1240)은 상기 바디(1200)상에 실장 또는 장착될 수 있다. 상기 마이크로 프로세서 유닛(1210)은 상기 파워 유닛(1230)으로부터 전압을 공급받아 상기 기능 유닛(1230) 및 상기 디스플레이 컨트롤 유닛(1240)을 제어할 수 있다. 상기 파워 유닛(1220)은 외부의 전원 등으로부터 일정 전압을 공급받아 이를 다양한 전압 레벨로 분기하여 상기 마이크로 프로세서 유닛(1210), 상기 기능 유닛(1230) 및 상기 디스플레이 컨트롤러 유닛(1240) 등으로 공급할 수 있다. 상기 기능 유닛(1230)은 상기 전자 장치(1000)의 다양한 기능을 수행할 수 있다. 예를 들어, 상기 기능 유닛(1230)은 다이얼링 또는 외부 유닛(External Unit; 1300)과의 교신으로 상기 디스플레이 유닛(1100)으로의 영상 출력, 스피커로의 음성 출력 등과 같은 무선 통신 기능을 수행할 수 있는 여러 구성 요소들을 포함할 수 있으며, 카메라를 포함하는 경우, 이미지 프로세서(Image Processor)의 역할을 할 수 있다. 상기 마이크로 프로세서 유닛(1210) 및 상기 기능 유닛(1230)은 다양한 신호를 처리하기 위하여 본 발명의 기술적 사상의 다양한 실시 예들에 따른 반도체 소자를 포함할 수 있다. 이에 따라 상기 전자 장치(1000)는 신뢰성이 향상될 수 있다. 상기 디스플레이 유닛(1100)은 상기 바디(2110)의 일측 표면 상에 위치할 수 있다. 상기 디스플레이 유닛(1100)은 상기 바디(1200)와 연결될 수 있다. 상기 디스플레이 유닛(1100)은 상기 바디(1200)의 상기 디스플레이 컨트롤러 유닛(1240)에 의해 프로세싱된 이미지를 구현할 수 있다. 상기 전자 장치(1000)는 용량 확장을 위해 메모리 카드 등과 연결될 수 있다. 이 경우, 상기 기능 유닛(1230)은 메모리 카드 컨트롤러를 포함할 수 있다. 상기 기능 유닛(1230)은 유선 또는 무선의 통신 유닛(Communication Unit; 1400)을 통해 외부 유닛(1300)과 신호를 주고 받을 수 있다. 또한, 상기 전자 장치(1000)는 기능 확장을 위해 유에스비(Universal Serial Bus; USB) 등을 포함할 수 있다. 이 경우, 상기 기능 유닛(1230)은 인터페이스 컨트롤러(Interface Controller)의 역할을 할 수 있다.
도 35는 본 발명의 기술적 사상에 따른 반도체 소자를 포함하는 모바일 장치를 나타낸 개략도이다. 도 35를 참조하면, 상기 모바일 장치(2000)는 모바일 무선 폰일 수 있다. 상기 모바일 장치(2000)는 태블릿 PC로 이해될 수 있다. 상기 모바일 장치(2000)는 본 발명의 기술적 사상의 다양한 실시 예들에 따른 반도체 소자를 포함할 수 있다. 이에 따라, 상기 모바일 장치(2000)의 신뢰성이 향상될 수 있다.
도 36은 본 발명의 기술적 사상에 따른 반도체 소자를 포함하는 데이터 저장 장치를 나타낸 구성도이다. 도 36을 참조하면, 상기 데이터 저장 장치(3000)는 비휘발성 메모리(non-volatile memory; 3100), 버퍼 메모리(buffer memory; 3200), 제어기(controller; 3300) 및 인터페이스(3400)를 포함할 수 있다. 상기 비휘발성 메모리(non-volatile memory; 3100)는 본 발명의 기술적 사상의 다양한 실시 예들에 따른 반도체 소자를 포함할 수 있다. 상기 데이터 저장 장치(3000)는 반도체 소자를 이용하여 정보를 저장하는 장치이다. 상기 데이터 저장 장치(3000)는 솔리드 스테이트 디스크(Solid State Disk; SSD)일 수 있다. 상기 솔리드 스테이트 디스크는 하드 디스크 드라이브(Hard Disk Drive; HDD)에 비하여 속도가 빠르고 기계적 지연이나 실패율, 발열, 소음도 적으며, 소형화, 경량화할 수 있는 장점이 있다. 상기 솔리드 스테이트 디스크는 노트북PC, 데스크톱PC, MP3 플레이어, 또는 휴대용 저장장치에 사용될 수 있다. 상기 제어기(3300)는 상기 인터페이스(3400)에 인접하게 형성되고 전기적으로 접속될 수 있다. 상기 제어기(3300)는 메모리 제어기 및 버퍼 제어기를 포함하는 마이크로프로세서(microprocessor)일 수 있다. 상기 비휘발성 메모리(3100)는 상기 제어기(3300)에 인접하게 형성되고 전기적으로 접속될 수 있다. 상기 데이터 저장 장치(3000)의 데이터 저장용량은 상기 비휘발성 메모리(3100)에 대응할 수 있다. 상기 버퍼 메모리(3200)는 상기 제어기(3300)에 인접하게 형성되고 전기적으로 접속될 수 있다. 상기 인터페이스(3400)는 호스트(Host; 3002)에 접속될 수 있으며 데이터와 같은 전기신호들을 송수신하는 역할을 할 수 있다. 예를 들면, 상기 인터페이스(3400)는 SATA, IDE, SCSI, 및/또는 이들의 조합과 같은 규격을 사용하는 장치일 수 있다. 상기 비휘발성 메모리(3100)는 상기 제어기(3300)를 경유하여 상기 인터페이스(3400)에 접속될 수 있다. 상기 비휘발성 메모리(3100)는 상기 인터페이스(3400)를 통하여 수신된 데이터를 저장하는 역할을 할 수 있다. 상기 저장 장치(3000)에 전원공급이 차단된다 할지라도, 상기 비휘발성 메모리(3100)에 저장된 데이터는 보존되는 특성이 있다. 상기 버퍼 메모리(3200)는 휘발성 메모리(volatile memory)를 포함할 수 있다. 상기 휘발성 메모리는 디램(DRAM), 및/또는 에스램(SRAM)일 수 있다. 상기 버퍼 메모리(3200)는 상기 비휘발성 메모리(3200)에 비하여 상대적으로 빠른 동작속도를 보인다. 상기 인터페이스(3400)의 데이터 처리속도는 상기 비 휘발성 메모리(3100)의 동작속도에 비하여 상대적으로 빠를 수 있다. 여기서, 상기 버퍼 메모리(3200)는 데이터를 임시 저장하는 역할을 할 수 있다. 상기 인터페이스(3400)를 통하여 수신된 데이터는, 상기 제어기(3300)를 경유하여 상기 버퍼 메모리(3200)에 임시 저장된 후, 상기 비휘발성 메모리(3100)의 데이터 기록(write) 속도에 맞추어 상기 비 휘발성 메모리(3100)에 영구 저장될 수 있다. 또한, 상기 비휘발성 메모리(3100)에 저장된 데이터들 중 자주 사용되는 데이터들은 사전에 읽기(read) 하여 상기 버퍼 메모리(3200)에 임시 저장할 수 있다. 즉, 상기 버퍼 메모리(3200)는 상기 데이터 저장 장치(3100)의 유효 동작속도를 증가시키고 에러(error) 발생률을 감소하는 역할을 할 수 있다.
도 37은 본 발명의 기술적 사상에 따른 반도체 소자를 포함하는 전자 시스템을 나타낸 구성도이다. 도 37을 참조하면, 상기 전자 시스템(4000)은 인터페이스(4100), 메모리(4200), 입력/ 출력 장치(4300) 및 컨트롤러(4400)를 포함할 수 있다. 상기 인터페이스(4100)는 버스(4500)를 통해서 메모리(4200), 입력/ 출력 장치(4300) 및 컨트롤러(4400)와 전기적으로 접속할 수 있다. 상기 인터페이스(4100)는 외부 시스템(External System)과 데이터를 교환할 수 있다. 상기 메모리(4200)는 본 발명의 기술적 사상의 다양한 실시 예들에 따른 반도체 소자를 포함하는 비휘발성 메모리 장치일 수 있다. 상기 메모리(4200)는 상기 컨트롤러(4400) 및/또는 데이터에 의해서 수행된 명령(Command)을 저장할 수 있다. 상기 컨트롤러(4400)는 마이크로 프러세서(Microprocessor), 디지털 프로세서(Digital Processor), 또는 마이크로 컨트롤러(Microcontroller)를 포함할 수 있다. 상기 전자 장치(4000)는 PDA, 휴대용 컴퓨터(Portable Computer), 웹 테블릿(Web Tablet), 무선 폰(Wireless Phone), 모바일 폰(Mobile Phone), or 디지털 뮤직 플레이어(Digital Music Player) 를 포함할 수 있다.
100 : 기판 100t : 트랜치
101, 102, 103, 104, 105 : 필드 절연물
101r, 102r, 103r, 104r, 105r : 리세스 영역들
200 : 게이트 구조물들 201 : 제 1 게이트 구조물들
206 : 제 2 게이트 구조물들 300 : 에어 갭들
301 : 제 1 에어 갭들 306 : 제 2 에어 갭들
101, 102, 103, 104, 105 : 필드 절연물
101r, 102r, 103r, 104r, 105r : 리세스 영역들
200 : 게이트 구조물들 201 : 제 1 게이트 구조물들
206 : 제 2 게이트 구조물들 300 : 에어 갭들
301 : 제 1 에어 갭들 306 : 제 2 에어 갭들
Claims (10)
- 활성 영역 및 필드 영역을 포함하는 기판;
상기 활성 영역 상에 위치하는 제 1 게이트 구조물들;
상기 제 1 게이트 구조물들 사이에 위치하는 제 1 에어 갭들;
상기 필드 영역 상에 위치하는 제 2 게이트 구조물들;
상기 제 2 게이트 구조물들 사이에 위치하며, 아래로 연장되는 제 2 에어 갭들; 및
상기 제 1 게이트 구조물들, 상기 제 1 에어 갭들, 상기 제 2 게이트 구조물들 및 상기 제 2 에어 갭들 상에 위치하는 층간 절연막을 포함하되,
상기 제 1 및 제 2 게이트 구조물들의 각각은 게이트간 절연 패턴 및 상기 게이트간 절연 패턴 상의 컨트롤 게이트를 포함하고,
각각의 상기 제 1 게이트 구조물들은 각각의 상기 제 2 게이트 구조물들 보다 터널 절연 패턴 및 플로팅 게이트를 더 포함하고,
각각의 상기 제 1 게이트 구조물들에서, 상기 터널 절연 패턴, 상기 플로팅 게이트, 상기 게이트간 절연 패턴 및 상기 컨트롤 게이트는 차례로 적층되고,
상기 제 2 에어 갭들의 하부 레벨은 상기 제 1 게이트 구조물들의 하부 레벨보다 낮고,
상기 필드 영역은 트랜치 및 상기 트랜치 내의 필드 절연물을 포함하고,
각각의 상기 제 2 게이트 구조물들에서, 상기 게이트간 절연 패턴은 상기 필드 절연물과 접촉하는 반도체 소자.
- 활성 영역 및 필드 영역을 포함하는 기판;
상기 활성 영역 상에 위치하는 제 1 게이트 구조물들;
상기 제 1 게이트 구조물들 사이에 위치하는 제 1 에어 갭;
상기 필드 영역 상에 위치하는 제 2 게이트 구조물들;
상기 제 2 게이트 구조물들 사이에 위치하며, 아래로 연장되는 제 2 에어 갭; 및
상기 제 1 게이트 구조물들, 상기 제 1 에어 갭, 상기 제 2 게이트 구조물들 및 상기 제 2 에어 갭 상에 위치하는 층간 절연막을 포함하되,
상기 제 2 에어 갭의 하부 레벨은 상기 제 1 게이트 구조물들의 하부 레벨보다 낮고,
상기 필드 영역은 트랜치 및 상기 트랜치 내의 필드 절연물을 포함하고,
상기 제 2 에어 갭은 상기 제 2 게이트 구조물들 사이로부터 상기 제 2 게이트 구조물들의 하부로 연장되고,
각각의 상기 제 2 게이트 구조물들의 바닥면의 가운데 부분은 상기 필드 절연물과 접촉하는 반도체 소자.
- 제 1 항에 있어서,
상기 제 1 에어 갭들의 하부 레벨은 상기 제 1 게이트 구조물들의 하부 레벨과 동일한 반도체 소자. - 활성 영역 및 필드 영역을 포함하는 기판;
상기 활성 영역 상에 위치하는 제 1 게이트 구조물들;
상기 제 1 게이트 구조물들 사이에 위치하는 제 1 에어 갭;
상기 필드 영역 상에 위치하는 제 2 게이트 구조물들;
상기 제 2 게이트 구조물들 사이에 위치하는 제 2 에어 갭; 및
상기 제 1 게이트 구조물들, 상기 제 1 에어 갭, 상기 제 2 게이트 구조물들 및 상기 제 2 에어 갭 상에 위치하는 층간 절연막을 포함하되,
상기 제 2 에어 갭은 상기 제 2 게이트 구조물들 사이로부터 아래로 연장되고,
상기 제 2 에어 갭의 하부 레벨은 상기 제 1 게이트 구조물들의 하부 레벨보다 낮고,
상기 제 1 게이트 구조물들의 각각은 상기 제 2 게이트 구조물들 보다 터널 절연 패턴을 더 포함하고,
상기 제 1 게이트 구조물들의 상기 터널 절연 패턴들은 상기 활성 영역과 접촉하며 서로 이격되고,
상기 터널 절연 패턴들의 각각은 상기 활성 영역의 상부 표면을 따라 수평적으로 연장되는 돌출 영역을 포함하고,
상기 터널 절연 패턴들 사이의 이격 거리는 상기 터널 절연 패턴들 상부에 위치하는 상기 제 1 게이트 구조물들 사이의 이격거리 보다 작고,
상기 제 1 게이트 구조물들의 하부 레벨은 상기 활성 영역의 상부 레벨과 동일한 반도체 소자.
- 활성 영역 및 필드 영역을 포함하는 기판;
상기 활성 영역 상에 위치하는 제 1 게이트 구조물들;
상기 제 1 게이트 구조물들 사이에 위치하는 제 1 에어 갭;
상기 필드 영역 상에 위치하는 제 2 게이트 구조물들;
상기 제 2 게이트 구조물들 사이의 제 2 에어 갭; 및
상기 제 1 게이트 구조물들, 상기 제 1 에어 갭, 상기 제 2 게이트 구조물들 및 상기 제 2 에어 갭 상에 위치하는 층간 절연막을 포함하되,
상기 필드 영역은 트랜치 및 상기 트랜치 내의 필드 절연물을 포함하고,
상기 필드 절연물의 상부 표면은 상기 활성 영역의 상부 표면, 및 상기 제 1 및 제 2 게이트 구조물들의 하부 레벨들 보다 낮은 반도체 소자.
- 제 5 항에 있어서,
상기 필드 절연물은 상기 트랜치를 채우며 리세스 영역을 포함하고,
상기 제 2 에어 갭은 상기 제 2 게이트 구조물들 사이로부터 아래로 연장되어 상기 필드 절연물의 상기 리세스 영역으로 연장하고,
상기 제 2 에어 갭의 하부 레벨은 상기 제 1 게이트 구조물들의 하부 레벨보다 낮은 반도체 소자.
- 제 5 항에 있어서,
상기 필드 절연물의 상부 레벨은 상기 제 2 게이트 구조물들의 하부 레벨보다 낮은 반도체 소자. - 제 7 항에 있어서,
상기 활성 영역의 상부 레벨은 상기 필드 절연물의 상부 레벨과 상기 제 2 게이트 구조물들의 하부 레벨 사이에 위치하는 반도체 소자. - 제 1 항에 있어서,
상기 제 1 게이트 구조물들의 수직 높이와 상기 제 1 에어 갭들의 수직 높이 사이의 차이는 상기 제 2 게이트 구조물들의 수직 높이와 상기 제 2 에어 갭들의 수직 높이 사이의 차이보다 작은 반도체 소자. - 제 2 항에 있어서,
상기 제 2 에어 갭은 상기 제 2 게이트 구조물들의 바닥면들의 하부에 형성된 언더컷(under-cut)을 포함하는 반도체 소자.
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