KR102339781B1 - 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

반도체 소자는 기판상에 형성된 복수의 라인 패턴은 연속하여 배치되고 위치에 따라 가변적인 폭을 가지는 4 개의 라인 패턴을 하나의 라인 반복 단위로 하여 연속하는 적어도 2 개의 라인 반복 단위를 포함한다. 적어도 2 개의 라인 반복 단위를 포함하는 복수의 라인 패턴을 형성하기 위하여, 피쳐층 상에 일정한 기준 피치로 반복 형성되는 복수의 기준 패턴을 형성한다. 복수의 기준 패턴 각각의 양 측벽을 덮는 복수의 제1 스페이서를 형성한다. 복수의 기준 패턴을 제거하고, 복수의 제1 스페이서 각각의 양 측벽을 덮는 복수의 제2 스페이서를 형성한다. 복수의 제1 스페이서를 제거하고, 복수의 제2 스페이서를 식각 마스크로 이용하여 피쳐층을 식각한다.

Description

반도체 소자 및 그 제조 방법 {Semiconductor device and method of manufacturing the same}
본 발명의 기술적 사상은 반도체 소자 및 그 제조 방법에 관한 것으로, 특히 상호 평행하게 연장되는 복수의 라인 패턴을 포함하는 반도체 소자 및 그 제조 방법에 관한 것이다.
고집적화된 반도체 소자를 제조하는 데 있어서 패턴 미세화가 필수적이다. 좁은 면적에 많은 소자를 집적시키기 위하여는 개별 소자의 크기를 가능한 한 작게 형성하여야 하며, 이를 위하여는 형성하고자 하는 패턴들 각각의 폭과 상기 패턴들 사이의 간격과의 합인 피치(pitch)를 작게 하여야 한다. 반도체 소자의 디자인 룰 (design rule)이 급격하게 감소됨에 따라 반도체 소자 구현에 필요한 패턴 형성을 형성하기 위한 포토리소그래피 공정에 있어서 해상 한계로 인하여 미세 피치를 가지는 패턴을 형성하는 데 한계가 있다. 또한, 고도로 스케일링된 고집적 반도체 소자를 제조하는 데 있어서, 다양한 공정 변수들을 고려하여 미세 패턴들의 CD 및 상기 미세 패턴들 각각의 사이의 스페이스의 CD를 가변시킬 필요가 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 다양한 공정 변수들에 의한 불량을 방지하기 위한 결과물로서, 포토리소그래피 공정에서의 해상 한계를 초월하는 다양한 폭을 가지는 미세 패턴들이 일정 주기로 반복적으로 형성되어 있는 반도체 소자를 제공하는 것이다.
본 발명의 기술적 사상이 이루고자 하는 다른 기술적 과제는 포토리소그래피 공정의 적용 횟수를 줄이고 다양한 공정 변수들에 의한 불량을 방지하면서 포토리소그래피 공정에서의 해상 한계를 초월하는 다양한 폭을 가지는 미세 패턴들을 동시에 형성할 수 있는 반도체 소자의 제조 방법을 제공하는 것이다.
본 발명의 기술적 사상에 의한 일 양태에 따른 반도체 소자는 기판상에 형성된 복수의 라인 패턴을 포함하고, 상기 복수의 라인 패턴은 제1 방향을 따라 연속하여 배치되고 위치에 따라 가변적인 폭을 가지는 4 개의 라인 패턴을 하나의 라인 반복 단위로 하여 연속하는 적어도 2 개의 라인 반복 단위를 포함한다. 상기 적어도 2 개의 라인 반복 단위는 동일한 폭을 가진다.
상기 복수의 라인 패턴에서 상기 하나의 라인 반복 단위는 상기 제1 방향을 따라 제1 폭을 가지는 제1 라인 패턴과, 상기 제1 라인 패턴에 이웃하고 상기 제1 방향을 따라 상기 제1 폭보다 더 큰 제2 폭을 가지는 제2 라인 패턴과, 상기 제2 라인 패턴에 이웃하고 상기 제1 방향을 따라 상기 제1 폭보다 더 큰 제3 폭을 가지는 제3 라인 패턴과, 상기 제3 라인 패턴에 이웃하고 상기 제1 방향을 따라 상기 제3 폭보다 더 작은 제4 폭을 가지는 제4 라인 패턴을 포함할 수 있다.
일부 실시예들에서, 상기 제2 폭과 상기 제3 폭은 동일한 크기일 수 있다.
일부 실시예들에서, 상기 제1 폭과 상기 제3 폭은 동일한 크기일 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 반도체 소자에서, 상기 복수의 라인 패턴은 상기 복수의 라인 패턴 각각의 사이에 하나씩 개재되는 복수의 스페이스(space)에 의해 각각의 폭이 한정될 수 있다. 상기 복수의 스페이스는 상기 제1 방향을 따라 연속하여 배치되고 위치에 따라 가변적인 폭을 가지는 4 개의 스페이스를 하나의 스페이스 반복 단위로 하여 연속하는 적어도 2 개의 스페이스 반복 단위를 포함할 수 있다. 그리고, 상기 적어도 2 개의 스페이스 반복 단위는 동일한 폭을 가질 수 있다.
상기 복수의 스페이스에서 상기 하나의 스페이스 반복 단위는 상기 제1 방향을 따라 제5 폭을 가지는 제1 스페이스와, 상기 제1 스페이스에 이웃하고 상기 제1 방향을 따라 상기 제5 폭보다 더 큰 제6 폭을 가지는 제2 스페이스와, 상기 제2 스페이스에 이웃하고 상기 제1 방향을 따라 상기 제5 폭보다 더 작은 제7 폭을 가지는 제3 스페이스와, 상기 제3 스페이스에 이웃하고 상기 제1 방향을 따라 상기 제7 폭보다 더 큰 제8 폭을 가지는 제4 스페이스를 포함할 수 있다. 일부 실시예들에서, 상기 제5 폭과 상기 제8 폭은 동일한 크기일 수 있다. 일부 실시예들에서, 상기 제6 폭과 상기 제7 폭은 동일한 크기일 수 있다. 일부 실시예들에서, 상기 제1 폭은 상기 제5 폭보다 더 작을 수 있다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 반도체 소자는 기판에 상호 평행하게 연장되는 복수의 라인 형상의 복수의 활성 영역을 한정하는 복수의 소자분리 영역을 포함하고, 상기 복수의 활성 영역은 제1 방향을 따라 연속하여 배치되고 위치에 따라 가변적인 폭을 가지는 4 개의 활성 영역을 하나의 활성 영역 반복 단위로 하여 연속하는 적어도 2 개의 활성 영역 반복 단위를 포함한다. 상기 적어도 2 개의 활성 영역 반복 단위는 동일한 폭을 가진다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 반도체 소자에서, 상기 하나의 활성 영역 반복 단위는 상기 제1 방향을 따라 제1 폭을 가지는 제1 활성 영역과, 상기 제1 활성 영역에 이웃하고 상기 제1 방향을 따라 상기 제1 폭보다 더 큰 제2 폭을 가지는 제2 활성 영역과, 상기 제2 활성 영역에 이웃하고 상기 제1 방향을 따라 상기 제1 폭보다 더 큰 제3 폭을 가지는 제3 활성 영역과, 상기 제3 활성 영역에 이웃하고 상기 제1 방향을 따라 상기 제3 폭보다 더 작은 제4 폭을 가지는 제4 활성 영역을 포함할 수 있다. 일부 실시예들에서, 상기 제2 폭과 상기 제3 폭은 동일한 크기일 수 있다. 일부 실시예들에서, 상기 제1 폭과 상기 제3 폭은 동일한 크기일 수 있다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 반도체 소자에서, 상기 복수의 활성 영역과 상기 복수의 소자분리 영역은 상기 제1 방향을 따라 1 개씩 교대로 배치될 수 있다. 그리고, 상기 복수의 소자분리 영역은 상기 제1 방향을 따라 연속하여 배치되고 위치에 따라 가변적인 폭을 가지는 4 개의 소자분리 영역을 하나의 소자분리 영역 반복 단위로 하여 연속하는 적어도 2 개의 소자분리 영역 반복 단위를 포함할 수 있다. 상기 적어도 2 개의 스페이스 반복 단위는 동일한 폭을 가질 수 있다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 반도체 소자에서, 상기 복수의 소자분리 영역은 상기 복수의 소자분리 영역에 각각 1 개씩 배치되는 복수의 소자분리용 에어 갭 (isolation air gap)을 포함할 수 있다. 상기 복수의 소자분리용 에어 갭은 상기 제1 방향을 따라 연속하여 배치되고 위치에 따라 가변적인 폭을 가지는 4 개의 소자분리용 에어 갭을 하나의 소자분리용 에어 갭 반복 단위로 하여 연속하는 적어도 2 개의 소자분리용 에어 갭 반복 단위를 포함할 수 있다.
상기 하나의 소자분리용 에어 갭 반복 단위는 상기 제1 소자분리용 에어 갭과, 상기 제1 소자분리용 에어 갭에 이웃하고 상기 제1 방향을 따라 상기 제1 소자분리용 에어 갭보다 더 큰 폭을 가지는 제2 소자분리용 에어 갭과, 상기 제2 소자분리용 에어 갭에 이웃하고 상기 제1 방향을 따라 상기 제2 소자분리용 에어 갭보다 더 작은 폭을 가지는 제3 소자분리용 에어 갭과, 상기 제3 소자분리용 에어 갭에 이웃하고 상기 제1 방향을 따라 상기 제3 소자분리용 에어 갭보다 더 큰 폭을 가지는 제4 소자분리용 에어 갭을 포함할 수 있다.
본 발명의 기술적 사상에 의한 또 다른 양태에 따른 반도체 소자는 기판상에서 상호 이격되어 상호 평행하게 연장되는 복수의 도전 라인을 포함하고, 상기 복수의 도전 라인은 제1 방향을 따라 연속하여 배치되고 위치에 따라 가변적인 폭을 가지는 4 개의 도전 라인을 하나의 도전 라인 반복 단위로 하여 연속하는 적어도 2 개의 도전 라인 반복 단위를 포함한다. 상기 적어도 2 개의 도전 라인 반복 단위는 동일한 폭을 가진다.
본 발명의 기술적 사상에 의한 또 다른 양태에 따른 반도체 소자에서, 상기 하나의 도전 라인 반복 단위는 상기 제1 방향을 따라 제1 폭을 가지는 제1 도전 라인과, 상기 제1 도전 라인에 이웃하고 상기 제1 방향을 따라 상기 제1 폭보다 더 큰 제2 폭을 가지는 제2 도전 라인과, 상기 제2 도전 라인에 이웃하고 상기 제1 방향을 따라 상기 제1 폭보다 더 큰 제3 폭을 가지는 제3 도전 라인과, 상기 제3 도전 라인에 이웃하고 상기 제1 방향을 따라 상기 제3 폭보다 더 작은 제4 폭을 가지는 제4 도전 라인을 포함할 수 있다. 일부 실시예들에서, 상기 제2 폭과 상기 제3 폭은 동일한 크기일 수 있다. 일부 실시예들에서, 상기 제1 폭과 상기 제3 폭은 동일한 크기일 수 있다.
본 발명의 기술적 사상에 의한 또 다른 양태에 따른 반도체 소자는 상기 복수의 도전 라인 각각의 사이의 공간을 채우는 복수의 도전 라인간 절연 영역을 포함할 수 있다. 상기 복수의 도전 라인간 절연 영역은 상기 제1 방향을 따라 연속하여 배치되고 위치에 따라 가변적인 폭을 가지는 4 개의 도전 라인간 절연 영역을 하나의 절연 반복 단위로 하여 연속하는 적어도 2 개의 절연 반복 단위를 포함하고, 상기 적어도 2 개의 절연 반복 단위는 동일한 폭을 가질 수 있다.
상기 복수의 도전 라인간 절연 영역은 상기 복수의 도전 라인간 절연 영역에 각각 1 개씩 배치되는 복수의 절연용 에어 갭 (insulation air gap)을 포함할 수 있다. 상기 복수의 절연용 에어 갭은 상기 제1 방향을 따라 연속하여 배치되고 위치에 따라 가변적인 폭을 가지는 4 개의 절연용 에어 갭을 하나의 절연용 에어 갭 반복 단위로 하여 연속하는 적어도 2 개의 절연용 에어 갭 반복 단위를 포함할 수 있다.
일부 실시예들에서, 상기 하나의 절연용 에어 갭 반복 단위는 상기 제1 절연용 에어 갭과, 상기 제1 절연용 에어 갭에 이웃하고 상기 제1 방향을 따라 상기 제1 절연용 에어 갭보다 더 큰 폭을 가지는 제2 절연용 에어 갭과, 상기 제2 절연용 에어 갭에 이웃하고 상기 제1 방향을 따라 상기 제2 절연용 에어 갭보다 더 작은 폭을 가지는 제3 절연용 에어 갭과, 상기 제3 절연용 에어 갭에 이웃하고 상기 제1 방향을 따라 상기 제3 절연용 에어 갭보다 더 큰 폭을 가지는 제4 절연용 에어 갭을 포함할 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 반도체 소자의 제조 방법에서는 기판상에 피쳐층 (feature layer)을 형성한다. 상기 피쳐층 상에 일정한 기준 피치로 반복 형성되는 복수의 기준 패턴을 형성한다. 상기 복수의 기준 패턴 각각의 양 측벽을 덮는 복수의 제1 스페이서를 형성한다. 상기 복수의 기준 패턴을 제거하여 상기 피쳐층의 제1 표면을 노출시킨다. 상기 복수의 제1 스페이서 각각의 양 측벽을 덮는 복수의 제2 스페이서를 형성한다. 상기 복수의 제1 스페이서를 제거한다. 상기 복수의 제2 스페이서를 식각 마스크로 이용하여 상기 피쳐층을 식각하여 복수의 라인 패턴을 형성하되, 상기 복수의 라인 패턴은 제1 방향을 따라 연속하여 배치되고 위치에 따라 가변적인 폭을 가지는 4 개의 라인 패턴을 하나의 라인 반복 단위로 하여 연속하는 적어도 2 개의 라인 반복 단위를 포함하고, 상기 적어도 2 개의 라인 반복 단위는 동일한 폭을 가지도록 상기 복수의 라인 패턴을 형성한다.
본 발명의 기술적 사상에 의한 일 양태에 따른 반도체 소자의 제조 방법에서, 상기 복수의 제2 스페이서를 형성하는 단계는 상기 복수의 제1 스페이서 각각의 노출된 표면과 상기 피쳐층의 상기 제1 표면을 균일한 두께로 덮는 제2 스페이서 형성용 라이너(liner)를 형성하는 단계와, 상기 피쳐층의 상기 제1 표면 중 일부가 노출되도록 제2 스페이서 형성용 라이너를 에치백하여 상기 제2 스페이서 형성용 라이너의 잔류 부분인 상기 복수의 제2 스페이서가 남도록 하는 단계를 포함하라 수 있다. 상기 복수의 기준 패턴을 형성하는 단계는 상기 복수의 제2 스페이서를 형성하는 단계에서의 공정 편차를 고려하여 상기 복수의 기준 패턴의 상기 제1 방향에서의 폭을 결정하는 단계를 포함할 수 있다. 상기 복수의 제1 스페이서를 형성하는 단계는 상기 복수의 제2 스페이서를 형성하는 단계에서의 공정 편차를 고려하여 상기 복수의 제1 스페이서의 상기 제1 방향에서의 폭을 결정하는 단계를 포함할 수 있다. 상기 제2 스페이서 형성용 라이너를 형성하는 단계는 상기 복수의 제2 스페이서를 형성하는 단계에서의 공정 편차를 고려하여 상기 제2 스페이서 형성용 라이너의 상기 제1 방향에서의 폭을 결정하는 단계를 포함할 수 있다.
일부 실시예들에서, 상기 제1 방향에서 최소 피쳐 사이즈가 1F일때 상기 기준 피치는 8F이고, 상기 복수의 기준 패턴을 형성하는 단계는 상기 복수의 기준 패턴 각각의 상기 제1 방향에서의 폭이 3F보다 작은 경우, 3F인 경우, 및 3F보다 큰 경우 중 하나를 선택하여 상기 복수의 기준 패턴의 폭을 결정하는 단계를 포함할 수 있다.
일부 실시예들에서, 상기 제1 방향에서 최소 피쳐 사이즈가 1F일때 상기 기준 피치는 8F이고, 상기 복수의 제1 스페이서를 형성하는 단계는 상기 복수의 제2 스페이서 각각의 상기 제1 방향에서의 폭이 1F보다 작은 경우, 1F인 경우, 및 1F보다 큰 경우 중 하나를 선택하여 상기 복수의 제2 스페이서의 폭을 결정하는 단계를 포함할 수 있다.
일부 실시예들에서, 상기 제1 방향에서 최소 피쳐 사이즈가 1F일때 상기 기준 피치는 8F이고, 상기 제2 스페이서 형성용 라이너를 형성하는 단계는 상기 제2 스페이서 형성용 라이너 중 상기 복수의 제1 스페이서의 양 측벽을 덮는 부분의 상기 제1 방향에서의 폭이 1F보다 작은 경우, 1F인 경우, 및 1F보다 큰 경우 중 하나를 선택하여 상기 제2 스페이서 형성용 라이너의 폭을 결정하는 단계를 포함할 수 있다.
일부 실시예들에서, 상기 제1 방향에서 최소 피쳐 사이즈가 1F일때 상기 기준 피치는 8F이고, 상기 복수의 기준 패턴은 상기 제1 방향에서 3F보다 큰 폭을 가지도록 형성되고, 상기 복수의 제1 스페이서는 상기 제1 방향에서 1F의 폭을 가지도록 형성되고, 상기 제2 스페이서 형성용 라이너는 상기 제1 방향에서 1F보다 작은 폭을 가지도록 형성될 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 반도체 소자의 제조 방법에서, 상기 복수의 라인 패턴을 형성하는 단계 후, 상기 복수의 라인 패턴을 식각 마스크로 이용하여 상기 기판을 식각하여 상기 기판에 복수의 활성 영역을 정의하는 단계를 더 포함할 수 있다. 상기 복수의 활성 영역을 정의하는 단계에서, 상기 복수의 활성 영역은 상기 제1 방향을 따라 연속하여 배치되고 위치에 따라 가변적인 폭을 가지는 4 개의 활성 영역을 하나의 활성 영역 반복 단위로 하여 연속하는 적어도 2 개의 활성 영역 반복 단위를 포함하도록 형성될 수 있다.
상기 복수의 활성 영역을 정의하는 단계에서, 상기 하나의 활성 영역 반복 단위는 상기 제1 방향을 따라 차례로 배치되는 제1 활성 영역, 제2 활성 영역, 제3 활성 영역, 및 제4 활성 영역을 포함하도록 형성될 수 있다. 상기 제1 활성 영역은 상기 제1 방향을 따라 제1 폭을 가지고, 상기 제2 활성 영역은 상기 제1 방향을 따라 상기 제1 폭보다 더 큰 제2 폭을 가지고, 상기 제3 활성 영역은 상기 제1 방향을 따라 상기 제1 폭보다 더 큰 제3 폭을 가지고, 상기 제4 활성 영역은 상기 제1 방향을 따라 상기 제3 폭보다 더 작은 제4 폭을 가질 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 반도체 소자의 제조 방법에서, 상기 피쳐층을 형성하기 전에, 상기 기판상에 도전층을 형성하는 단계와, 상기 복수의 라인 패턴을 형성하는 단계 후, 상기 복수의 라인 패턴을 식각 마스크로 이용하여 상기 도전층을 식각하여 복수의 도전 라인을 형성하는 단계를 더 포함할 수 있다. 상기 복수의 도전 라인을 형성하는 단계에서, 상기 복수의 도전 라인은 상기 제1 방향을 따라 연속하여 배치되고 위치에 따라 가변적인 폭을 가지는 4 개의 도전 라인을 하나의 도전 라인 반복 단위로 하여 연속하는 적어도 2 개의 도전 라인 반복 단위를 포함하도록 형성될 수 있다.
상기 복수의 도전 라인을 형성하는 단계에서, 상기 하나의 도전 라인 반복 단위는 상기 제1 방향을 따라 차례로 배치되는 제1 도전 라인, 제2 도전 라인, 제3 도전 라인, 및 제4 도전 라인을 포함하도록 형성될 수 있다. 상기 제1 도전 라인은 상기 제1 방향을 따라 제1 폭을 가지고, 상기 제2 도전 라인은 상기 제1 방향을 따라 상기 제1 폭보다 더 큰 제2 폭을 가지고, 상기 제3 도전 라인은 상기 제1 방향을 따라 상기 제1 폭보다 더 큰 제3 폭을 가지고, 상기 제4 도전 라인은 상기 제1 방향을 따라 상기 제3 폭보다 더 작은 제4 폭을 가질 수 있다.
본 발명의 기술적 사상에 의한 반도체 소자는 포토리소그래피 공정에서의 해상 한계를 초월하는 폭을 가지는 미세 패턴들이 한 방향을 따르는 위치에 따라 가변적인 폭을 가지고 일정 주기로 반복적으로 형성되어 있다. 본 발명의 기술적 사상에 따른 반도체 소자는 다양한 공정 변수들에 의한 불량을 방지할 수 있는 공정을 통해 얻어지는 결과물로서, 포토리소그래피 공정의 적용 횟수가 감소된 공정을 통해 얻어질 수 있다.
또한, 본 발명의 기술적 사상에 의한 반도체 소자의 제조 방법에 의하면, 다양한 공정 변수들에 의한 불량을 방지하면서 포토리소그래피 공정에서의 해상 한계를 초월하는 다양한 폭을 가지고 규칙적인 주기로 반복 형성되는 미세 패턴들을 동시에 형성할 수 있다.
도 1은 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 플로차트이다.
도 2a 내지 도 2j는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 3a 및 도 3b는 각각 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자의 제조 방법에서 발생될 수 있는 공정 편차의 예들을 설명하기 위한 단면도이다.
도 4a 내지 도 9c는 본 발명의 기술적 사상에 의한 다양한 실시예들에 따른 반도체 소자의 제조 방법 및 그로부터 얻어지는 다양한 배치 구조를 가지는 라인 패턴들을 설명하기 위한 도면들이다.
도 10a 내지 도 10e는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 11a 및 도 11b는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자 및 그 제조 방법을 설명하기 위한 도면들로서, 도 11a는 본 발명의 기술적 사상에 의한 실시예들에 따른 비휘발성 메모리 소자의 메모리 셀 어레이의 일부 구성의 레이아웃(layout)을 도시한 도면이고, 도 11b는 본 발명의 기술적 사상에 의한 실시예들에 따른 비휘발성 메모리 소자의 메모리 셀 어레이의 일부 구성의 사시도이다.
도 12는 본 발명의 기술적 사상에 의한 일부 실시예들에 따른 반도체 소자의 주요 구성을 보여주는 도면으로서, 도 11a의 I - I'선 단면에 대응되는 부분의 일부 구성을 개략적으로 도시한 단면도이다.
도 13은 본 발명의 기술적 사상에 의한 일부 실시예들에 따른 반도체 소자의 주요 구성을 보여주는 도면으로서, 도 11a의 II - II'선 단면에 대응되는 부분의 일부 구성을 개략적으로 도시한 단면도이다.
도 14는 본 발명의 기술적 사상에 의한 반도체 소자를 포함하는 메모리 시스템을 예시적으로 보여주는 블록도이다.
도 15는 본 발명의 기술적 사상에 의한 반도체 소자를 포함하는 다른 메모리 시스템을 예시적으로 보여주는 블록도이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것으로, 아래의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래의 실시예들로 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하며 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 영역, 층들, 부위 및/또는 구성 요소들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들, 부위 및/또는 구성 요소들은 이들 용어에 의해 한정되어서는 안 됨은 자명하다. 이들 용어는 특정 순서나 상하, 또는 우열을 의미하지 않으며, 하나의 부재, 영역, 부위, 또는 구성 요소를 다른 부재, 영역, 부위 또는 구성 요소와 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1 부재, 영역, 부위 또는 구성 요소는 본 발명의 가르침으로부터 벗어나지 않고서도 제2 부재, 영역, 부위 또는 구성 요소를 지칭할 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소도 제1 구성 요소로 명명될 수 있다.
달리 정의되지 않는 한, 여기에 사용되는 모든 용어들은 기술 용어와 과학 용어를 포함하여 본 발명 개념이 속하는 기술 분야에서 통상의 지식을 가진 자가 공통적으로 이해하고 있는 바와 동일한 의미를 지닌다. 또한, 통상적으로 사용되는, 사전에 정의된 바와 같은 용어들은 관련되는 기술의 맥락에서 이들이 의미하는 바와 일관되는 의미를 갖는 것으로 해석되어야 하며, 여기에 명시적으로 정의하지 않는 한 과도하게 형식적인 의미로 해석되어서는 아니 될 것임은 이해될 것이다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 수행될 수도 있다.
첨부 도면에 있어서, 예를 들면, 제조 기술 및/또는 공차에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예들은 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조 과정에서 초래되는 형상의 변화를 포함하여야 한다. 여기에 사용되는 모든 용어 "및/또는"은 언급된 구성 요소들의 각각 및 하나 이상의 모든 조합을 포함한다.
도 1은 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 플로차트이다.
도 2a 내지 도 2j는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 1과 도 2a 내지 도 2j를 참조하여, 1 회의 포토리소그래피 공정과 2 회의 더블 패터닝 공정을 포함하는 QPT (quadruple patterning technology) 공정을 이용하여 본 발명의 기술적 사상에 의하여 반도체 소자를 제조하는 방법을 설명한다.
도 1 및 도 2a를 참조하면, 공정 P10에서, 기판(110)상에 피쳐층 (feature layer)(120)을 형성한다.
상기 기판(110)은 반도체 기판으로 이루어질 수 있다. 일부 실시예들에서, 상기 기판(110)은 Si 또는 Ge과 같은 반도체로 이루어질 수 있다. 다른 일부 실시예들에서, 상기 기판(110)은 SiGe, SiC, GaAs, InAs, 또는 InP와 같은 화합물 반도체를 포함할 수 있다. 또 다른 일부 실시예들에서, 상기 기판(110)은 SOI (silicon on insulator) 구조를 가질 수 있다. 상기 기판(110)은 도전 영역, 예를 들면 불순물이 도핑된 웰 (well), 또는 불순물이 도핑된 구조물을 포함할 수 있다. 또한, 상기 기판(110)은 STI (shallow trench isolation) 구조와 같은 다양한 소자분리 구조를 가질 수 있다.
상기 피쳐층(120)은 절연막 또는 도전막일 수 있다. 예를 들면, 상기 피쳐층(120)은 금속, 합금, 금속 탄화물, 금속 질화물, 금속 산질화물, 금속 산탄화물, 반도체, 폴리실리콘, 산화물, 질화물, 산질화물, 탄화수소 화합물, 또는 이들의 조합으로 이루어질 수 있으나, 이들에 한정되는 것은 아니다.
도 1 및 도 2b를 참조하면, 공정 P20에서, 상기 피쳐층(120) 상에 제1 방향 (X 방향)을 따라 일정한 기준 피치(RP)로 반복 형성되는 복수의 기준 패턴(130)을 형성한다.
상기 복수의 기준 패턴(130)은 상기 피쳐층(120)과, 후속 공정에서 도 2c 및 도 2d를 참조하여 설명하는 바와 같이 형성되는 제1 스페이서 형성용 라이너(140)에 대하여 식각 선택비를 가지는 물질로 이루어진다. 일부 실시예들에서, 복수의 기준 패턴(130)은 실리콘 질화막, 실리콘 산화막, 또는 폴리실리콘막으로 이루어질 수 있으나, 상기 예시한 바에 한정되는 것은 아니다.
일부 실시예들에서, 상기 복수의 기준 패턴(130)을 형성하기 위하여, 먼저 상기 피쳐층(120) 위에 상기 복수의 기준 패턴(130) 형성용 예비 막을 형성한 후, 상기 예비 막 위에 포토리소그래피 공정에 의해 형성된 포토레지스트 패턴(도시 생략)을 형성하고, 상기 포토레지스트 패턴을 식각 마스크로 이용하여 상기 예비 막을 식각하여 상기 피쳐층(120) 위에 상기 복수의 기준 패턴(130)이 남도록 할 수 있다.
상기 복수의 기준 패턴(130)의 제1 방향 (X 방향)에서의 폭(W1)은 도 2f 및 도 2g와 도 3a 및 도 3b를 참조하여 후술하는 복수의 제2 스페이서(150S)를 형성하는 단계에서의 공정 편차를 고려하여 결정될 수 있다. 일부 실시예들에서, 제1 방향 (X 방향)에서 최소 피쳐 사이즈(feature size)가 1F일 때, 상기 기준 피치(RP)는 8F일 수 있다. 일부 실시예들에서, 상기 기준 피치(RP)가 8F인 경우, 상기 복수의 기준 패턴(130)의 폭(W1)은 도 2c 및 도 2d를 참조하여 설명하는 바에 따라 복수의 제2 스페이서(150S)를 형성하는 단계에서의 공정 편차를 고려하여 3F보다 작게 설정될 수 있다. 다른 일부 실시예들에서, 상기 기준 피치(RP)가 8F인 경우, 상기 복수의 기준 패턴(130)의 폭(W1)은 상기 복수의 제2 스페이서(150S)를 형성하는 단계에서의 공정 편차를 고려하여 3F로 설정될 수 있다. 또 다른 일부 실시예들에서, 상기 기준 피치(RP)가 8F인 경우, 상기 복수의 기준 패턴(130)의 폭(W1)은 상기 복수의 제2 스페이서(150S)를 형성하는 단계에서의 공정 편차를 고려하여 3F보다 크게 설정될 수 있다.
도 1과 도 2c 및 도 2d를 참조하면, 공정 P30에서, 상기 복수의 기준 패턴(130) 각각의 양 측벽을 덮는 복수의 제1 스페이서(140S)를 형성한다.
일부 실시예들에서, 상기 복수의 제1 스페이서(140S)를 형성하기 위하여, 도 2c에 예시한 바와 같이 복수의 기준 패턴(130) 각각의 노출된 표면들과 피쳐층(120)의 노출된 표면들을 균일한 두께로 덮는 제1 스페이서 형성용 라이너(liner)(140)를 형성한 후, 도 2d에 예시한 바와 같이 상기 복수의 기준 패턴(130) 각각의 상면과, 상기 피쳐층(120)의 상면(120T) 중 일부가 노출되도록 제1 스페이서 형성용 라이너(140)를 에치백하여 상기 제1 스페이서 형성용 라이너(140)의 잔류 부분인 상기 복수의 제1 스페이서(140S)가 남도록 할 수 있다.
다른 일부 실시예들에서, 상기 복수의 제1 스페이서(140S)를 형성하기 위하여, 도 2c에 예시한 제1 스페이서 형성용 라이너(140)를 형성하지 않고, 상기 복수의 기준 패턴(130)이 형성된 결과물에서 상기 복수의 기준 패턴(130) 각각의 사이의 공간을 채우면서 평탄한 상면을 가지는 예비 스페이서막을 형성한 후, 상기 예비 스페이서막을 에치백하는 공정을 이용할 수도 있다.
상기 복수의 제1 스페이서(140S)는 피쳐층(120), 복수의 기준 패턴(130), 및 도 2f 및 도 2g를 참조하여 설명하는 바와 같이 후속 공정에서 형성되는 복수의 제2 스페이서(150S)에 대하여 충분한 식각 선택비를 가지는 물질로 이루어질 수 있다. 일부 실시예들에서, 상기 복수의 제1 스페이서(140S)는 SOH (spin-on hardmask) 재료로 이루어질 수 있다. 일부 실시예들에서, 상기 SOH 재료는 탄소 함량이 상기 SOH 재료의 총 중량을 기준으로 약 85 중량% 내지 약 99 중량%의 비교적 높은 탄소 함량을 가지는 탄화수소 화합물 또는 그의 유도체로 이루어질 수 있다. 그러나, 본 발명의 기술적 사상에 의하면, 상기 복수의 제1 스페이서(140S)를 구성하는 재료가 상기 예시한 바에 한정되는 것은 아니다.
상기 복수의 제1 스페이서(140S)의 제1 방향 (X 방향)에서의 폭(W2)은 도 2f 및 도 2g와 도 3a 및 도 3b를 참조하여 후술하는 복수의 제2 스페이서(150S)를 형성하는 단계에서의 공정 편차를 고려하여 결정될 수 있다. 일부 실시예들에서, 제1 방향 (X 방향)에서 최소 피쳐 사이즈가 1F이고, 기준 피치(RP)가 8F인 경우, 상기 복수의 제1 스페이서(140S)의 폭(W2)은 도 2f 및 도 2g를 참조하여 설명하는 바와 같은 복수의 제2 스페이서(150S)를 형성하는 단계에서의 공정 편차를 고려하여 1F보다 작게 설정될 수 있다. 다른 일부 실시예들에서, 제1 방향 (X 방향)에서 최소 피쳐 사이즈가 1F이고, 기준 피치(RP)가 8F인 경우, 상기 복수의 제1 스페이서(140S)의 폭(W2)은 상기 복수의 제2 스페이서(150S)를 형성하는 단계에서의 공정 편차를 고려하여 1F로 설정될 수 있다. 또 다른 일부 실시예들에서, 제1 방향 (X 방향)에서 최소 피쳐 사이즈가 1F이고, 기준 피치(RP)가 8F인 경우, 상기 복수의 제1 스페이서(140S)의 폭(W2)은 상기 복수의 제2 스페이서(150S)를 형성하는 단계에서의 공정 편차를 고려하여 1F보다 크게 설정될 수 있다.
도 1 및 도 2e를 참조하면, 공정 P40에서, 복수의 기준 패턴(130)(도 2d 참조)을 제거한다.
그 결과, 피쳐층(120)의 상면(120T) 중 상기 복수의 기준 패턴(130)으로 덮여 있던 제1 표면(120T1)이 노출될 수 있다.
도 1과 도 2f 및 도 2g를 참조하면, 공정 P50에서, 복수의 제1 스페이서(140S) 각각의 양 측벽을 덮는 복수의 제2 스페이서(150S)를 형성한다.
상기 복수의 제2 스페이서(150S)를 형성하기 위하여, 도 2f에 예시한 바와 같이 복수의 제2 스페이서(150S) 각각의 노출된 표면들과 피쳐층(120)의 노출된 표면(120T)을 균일한 두께로 덮는 제2 스페이서 형성용 라이너(150)를 형성한다.
상기 제2 스페이서 형성용 라이너(150)는 피쳐층(120), 복수의 기준 패턴(130), 및 복수의 제1 스페이서(140S)에 대하여 충분한 식각 선택비를 가지는 물질로 이루어질 수 있다. 일부 실시예들에서, 상기 복수의 제2 스페이서(150S)는 실리콘 산화막으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
상기 제2 스페이서 형성용 라이너(150) 중 복수의 제1 스페이서(140S)의 양 측벽을 덮는 부분의 제1 방향 (X 방향)에서의 폭(W3)은 상기 제2 스페이서 형성용 라이너(150)를 형성하는 공정에서 발생될 수 있는 다양한 공정 편차를 고려하여 결정될 수 있다.
상기 제2 스페이서 형성용 라이너(150)의 제1 방향 (X 방향)에서의 폭(W3)은 도 3a 및 도 3b를 참조하여 후술하는 복수의 제2 스페이서(150S)를 형성하는 단계에서의 공정 편차를 고려하여 결정될 수 있다. 일부 실시예들에서, 제1 방향 (X 방향)에서 최소 피쳐 사이즈가 1F이고, 기준 피치(RP)가 8F인 경우, 상기 제2 스페이서 형성용 라이너(150) 중 상기 복수의 제1 스페이서(140S)의 양 측벽을 덮는 부분의 제1 방향 (X 방향)에서의 폭(W3)은 상기 복수의 제2 스페이서(150S)를 형성하는 단계에서의 공정 편차를 고려하여 1F보다 작게 설정될 수 있다. 다른 일부 실시예들에서, 제1 방향 (X 방향)에서 최소 피쳐 사이즈가 1F이고, 기준 피치(RP)가 8F인 경우, 상기 제2 스페이서 형성용 라이너(150)의 폭(W3)은 상기 복수의 제2 스페이서(150S)를 형성하는 단계에서의 공정 편차를 고려하여 1F로 설정될 수 있다. 또 다른 일부 실시예들에서, 제1 방향 (X 방향)에서 최소 피쳐 사이즈가 1F이고, 기준 피치(RP)가 8F인 경우, 상기 제2 스페이서 형성용 라이너(150)의 폭(W3)은 상기 복수의 제2 스페이서(150S)를 형성하는 단계에서의 공정 편차를 고려하여 1F보다 크게 설정될 수 있다.
도 3a는 제2 스페이서 형성용 라이너(150)를 형성하는 동안 발생될 수 있는 공정 편차의 예들을 설명하기 위한 단면도이다.
도 3a의 VA1으로 표시한 영역에서와 같이, 구현하고자 하는 패턴이 미세화됨에 따라 복수의 제1 스페이서(140S) 각각의 사이의 간격이 좁아지면서, 상기 복수의 제1 스페이서(140S) 위에 제2 스페이서 형성용 라이너(150)를 형성한 후, 복수의 제1 스페이서(140S)의 상단부 위에 퇴적되는 제2 스페이서 형성용 라이너(150) 형성용 물질의 퇴적량이 복수의 제1 스페이서(140S)의 하부 영역에서의 퇴적량보다 더 많아짐으로써 야기되는 오버행 (overhang) 현상이 발생될 수 있다.
또는, 도 3a에서 복수의 제1 스페이서(140S) 각각의 사이에서 양방향 화살표 CD1 또는 CD2로 표시한 영역에 마련되는 공간들의 제1 방향 (X 방향)에 따르는 CD(critical dimension)가 기판(110)상의 위치에 따라 다른 크기를 가지게 되는 CD 편차 (variation)가 발생될 수 있다.
일부 실시예들에서, 도 2f를 참조하여 설명하는 제2 스페이서 형성용 라이너(150)의 형성 공정에서, 복수의 제1 스페이서(140S) 각각의 사이에서 오버행 현상을 방지할 수 있는 공간을 확보할 수 있도록 상기 제2 스페이서 형성용 라이너(150)의 폭을 결정할 수 있다.
다른 일부 실시예들에서, 도 2f를 참조하여 설명하는 제2 스페이서 형성용 라이너(150)의 형성 공정에서, 복수의 제1 스페이서(140S) 각각의 사이에 마련되는 공간들의 제1 방향 (X 방향)에 따르는 CD 편차를 최소화할 수 있도록 상기 제2 스페이서 형성용 라이너(150)의 폭을 결정할 수 있다.
그 후, 도 2g에 예시한 바와 같이 상기 복수의 제1 스페이서(140S) 각각의 상부측 표면과 상기 피쳐층(120)의 상면(120T) 중 제1 표면(120T1)이 노출되도록 제2 스페이서 형성용 라이너(150)를 에치백하여, 상기 복수의 제1 스페이서(140S) 각각의 양 측벽 위에 상기 제2 스페이서 형성용 라이너(150)의 잔류 부분인 복수의 제2 스페이서(150S)가 남도록 할 수 있다.
도 3b는 제2 스페이서 형성용 라이너(150)(도 2f)로부터 복수의 제2 스페이서(150S)(도 2g)를 형성하는 동안 발생될 수 있는 공정 편차의 예들을 설명하기 위한 단면도이다.
기판(110)상에 구현하고자 하는 패턴이 미세화됨에 따라 복수의 제1 스페이서(140S) 각각의 사이의 간격이 좁아지면서, 상기 복수의 제1 스페이서(140S) 위에 제2 스페이서 형성용 라이너(150)를 에치백하는 동안 일부 영역에서는, 도 3b의 VA2로 표시한 영역에서와 같이, 제2 스페이서 형성용 라이너(150) 중 제거되어야 할 부분이 식각되지 않고 남게 되는 현상 (이하, "비식각(unetch) 현상"이라 함)이 발생될 수 있다. 이와 같은 비식각 현상은 예를 들면 도 3a에서 VA1으로 표시한 영역을 예로 들어 설명한 바와 같은 오버행 현상에 기인할 수 있다.
일부 실시예들에서, 도 3a를 참조하여 설명하는 바와 같은 비식각 현상을 방지하기 위하여, 도 1의 공정 P20 및 도 2b를 참조하여 설명한 기준 패턴(130)의 형성 공정시 상기 기준 패턴(130)의 폭(W1)을 조절하거나, 도 1의 공정 P30, 도 2c 및 도 2d를 참조하여 설명한 복수의 제1 스페이서(140S)의 형성 공정시 상기 복수의 제1 스페이서(140S)의 폭(W2)을 조절하거나, 도 1의 공정 P50 및 도 2f를 참조하여 설명한 제2 스페이서 형성용 라이너(150) 형성 공정시 상기 제2 스페이서 형성용 라이너(150)의 폭(W3)을 조절할 수 있다.
일부 실시예들에서, 제1 방향 (X 방향)에서 최소 피쳐 사이즈가 1F일 때, 도 2b를 참조하여 설명한 기준 피치는 8F로 설정하고, 상기 복수의 기준 패턴(130)의 폭(W1)은 3F보다 크게 되도록 형성하고, 도 2d를 참조하여 설명한 복수의 제1 스페이서(140S)의 폭(W2)은 1F로 되도록 형성하고, 도 2f를 참조하여 설명한 제2 스페이서 형성용 라이너(150)의 폭(W3)은 1F보다 작게 되도록 형성할 수 있다.
다른 일부 실시예들에서, 도 3b에서 복수의 제1 스페이서(140S) 각각의 사이에서 양방향 화살표 CD3 또는 CD4로 표시한 영역에 마련되는 공간들의 제1 방향 (X 방향)에 따르는 CD가 기판(110)상의 위치 또는 국부적 환경에 따라 변화하는 CD 편차가 발생될 수 있다. 예를 들면, 상기 CD 편차는 상기 복수의 제1 스페이서(140S) 각각의 수직 단면 형상에 기인할 수 있다. 상기 복수의 제1 스페이서(140S)의 양 측벽 중 예를 들면 도 2d에서 기준 패턴(130)의 측벽에 대면하도록 형성된 측벽은 기판(110)의 연장 방향 (예를 들면 X-Y 평면의 연장 방향)에 대하여 대략 수직 방향 (Z 방향)으로 연장되는 측벽 (이라, "수직 측벽"이라 함)(VSW)이 형성되지만, 상기 복수의 제1 스페이서(140S)의 양 측벽 중 기준 패턴(130)에 대면하는 측의 반대측 측벽은 상부로부터 하부로 갈수록 기준 패턴(130)으로부터의 거리가 점차 멀어지는 대략 라운드 형상의 측벽 (이하, "라운드 측벽"이라 함)(RSW)이 얻어질 수 있다 이에 따라, 양 측벽이 비대칭 형상인 복수의 제1 스페이서(140S)가 형성되고, 복수의 제1 스페이서(140S) 각각의 사이의 공간들 중 상부측 공간들에서, 이웃하는 2 개의 라운드 측벽(RSW) 사이의 폭이 이웃하는 2 개의 수직 측벽(VSW) 사이의 폭보다 더 클 수 있다.
이와 같이 양 측벽이 비대칭인 복수의 제1 스페이서(140S) 각각의 양 측벽에 도 2f 및 도 2g를 참조하여 설명한 바와 같은 방법으로 제2 스페이서 형성용 라이너(150)를 형성한 후 에치백하여 복수의 제2 스페이서(150S)를 형성하는 데 있어서, 상기 복수의 제1 스페이서(140S) 사이의 공간들 중 이웃하는 2 개의 라운드 측벽(RSW) 사이의 공간을 통해 식각되는 상기 제2 스페이서 형성용 라이너(150)의 식각량은 이웃하는 2 개의 수직 측벽(VSW) 사이의 공간을 통해 식각되는 상기 제2 스페이서 형성용 라이너(150)의 식각량보다 더 클 수 있다. 그 결과, 도 2g 및 도 3b에 예시한 바와 같이, 상기 복수의 제2 스페이서(150S) 중 상기 이웃하는 2 개의 라운드 측벽(RSW) 사이의 공간에 남게 되는 2 개의 제2 스페이서(150S)의 제1 방향 (X 방향)에서의 폭(WR)이, 상기 복수의 제2 스페이서(150S) 중 상기 이웃하는 2 개의 수직 측벽(VSW) 사이의 공간에 남게 되는 2 개의 제2 스페이서(150S)의 제1 방향 (X 방향)에서의 폭(WV)보다 더 작아질 수 있다.
일부 실시예들에서, 도 2g 및 도 3b에 예시한 바와 같이, 상기 복수의 제2 스페이서(150S) 중 상기 이웃하는 2 개의 라운드 측벽(RSW) 사이에 형성되는 제2 스페이서(150S)의 폭(WR)이 상기 이웃하는 2 개의 수직 측벽(VSW) 사이에 형성되는 제2 스페이서(150S)의 폭(WV)보다 더 작아짐에 따라, 상기 이웃하는 2 개의 라운드 측벽(RSW) 사이에 형성되는 2 개의 제2 스페이서(150S) 사이에 형성되는 공간의 폭(CD3)이 상기 이웃하는 2 개의 수직 측벽(VSW) 사이에 형성되는 2 개의 제2 스페이서(150S) 사이에 형성되는 공간의 폭(CD4)보다 더 커질 수 있다.
다른 일부 실시예들에서, 도 2b를 참조하여 설명한 기준 패턴(130) 형성 공정시, 피쳐 사이즈가 1F이고 기준 피치(RP)가 8F일 때, 상기 기준 패턴(130)의 폭(W1)이 3F보다 더 크게 되도록 형성할 수 있다. 이와 같이, 상기 기준 패턴(130)의 폭(W1)을 3F보다 더 크게 형성함으로써, 상기 복수의 제2 스페이서(150S) 중 상기 이웃하는 2 개의 라운드 측벽(RSW) 사이에 형성되는 제2 스페이서(150S)의 폭(WR)보다 상기 이웃하는 2 개의 수직 측벽(VSW) 사이에 형성되는 제2 스페이서(150S)의 폭(WV)이 더 커지는 경우에도, 상기 이웃하는 2 개의 라운드 측벽(RSW) 사이에 형성되는 2 개의 제2 스페이서(150S) 사이에 형성되는 공간의 폭(CD3)과, 상기 이웃하는 2 개의 수직 측벽(VSW) 사이에 형성되는 2 개의 제2 스페이서(150S) 사이에 형성되는 공간의 폭(CD4)이 서로 동일 또는 유사하게 되도록 할 수 있다.
일부 실시예들에서, 최소 피쳐 사이즈가 1F이고, 기준 피치(RP)가 8F인 경우, 도 2g를 참조하여 설명한 복수의 제2 스페이서(150S) 형성 공정에서, 상기 복수의 제2 스페이서(150S)의 제1 방향 (X 방향)에서의 폭(WR, WV)은 각각 1F보다 작게 설정될 수 있다. 다른 일부 실시예들에서, 상기 복수의 제2 스페이서(150S)의 제1 방향 (X 방향)에서의 폭(WR, WV) 중 적어도 하나가 1F로 되도록 설정될 수 있다. 또 다른 일부 실시예들에서, 상기 복수의 제2 스페이서(150S)의 제1 방향 (X 방향)에서의 폭(WR, WV)이 1F보다 크게 설정될 수 있다.
도 1 및 도 2h를 참조하면, 공정 P60에서, 복수의 제1 스페이서(140S)(도 2g 참조)를 제거한다.
그 결과, 피쳐층(120)의 상면(120T) 중 상기 복수의 제1 스페이서(150S)로 덮여 있던 부분이 노출될 수 있다.
상기 피쳐층(120) 상에 남아 있는 복수의 제2 스페이서(150S)는 도 1의 공정 P10 및 도 2b의 공정에 따라 형성된 복수의 기준 패턴(130) 중 1 개의 기준 패턴(130)으로부터 유도된 4 개의 제2 스페이서(150S1, 150S2, 150S3, 150S4)를 하나의 제2 스페이서 반복 단위(150U)로 하는 복수의 제2 스페이서 반복 단위(150U)를 포함한다.
상기 하나의 제2 스페이서 반복 단위(150U)를 구성하는 4 개의 제2 스페이서(150S1, 150S2, 150S3, 150S4)는 제1 방향 (X 방향)을 따라 연속하여 배치되고 위치에 따라 가변적인 폭을 가질 수 있다.
일부 실시예들에서, 도 2h에 예시한 바와 같이, 상기 하나의 제2 스페이서 반복 단위(150U)를 구성하는 4 개의 제2 스페이서(150S1, 150S2, 150S3, 150S4)는 비교적 작은 폭의 첫 번째 제2 스페이서(150S1), 비교적 큰 폭을 가지는 두 번째 제2 스페이서(150S2), 비교적 큰 폭을 가지는 세 번째 제2 스페이서(150S3), 및 비교적 작은 폭을 가지는 네 번째 제2 스페이서(150S4)가 제1 방향 (X 방향)을 따라 차례로 배치된 구성을 가질 수 있다. 일부 실시예들에서, 상기 하나의 제2 스페이서 반복 단위(150U)를 구성하는 4 개의 제2 스페이서(150S1, 150S2, 150S3, 150S4) 중 첫 번째 및 네 번째 제2 스페이서(150S1, 150S4)의 폭(SW1, SW4)은 두 번째 및 세 번째 제2 스페이서(150S2, 105S3)의 폭(SW2, SW3)보다 더 작을 수 있다. 또한, 상기 첫 번째 및 네 번째 제2 스페이서(150S1, 150S4)의 폭(SW1, SW4)이 상호 동일하고, 상기 두 번째 및 세 번째 제2 스페이서(150S2, 105S3)의 폭(SW2, SW3)이 상호 동일할 수 있다.
또한, 도 2h에 예시한 바와 같이, 복수의 제2 스페이서(150S) 각각의 사이에는 제1 방향 (X 방향)을 따라 복수의 갭(G)이 형성될 수 있다. 상기 복수의 갭(G)은 제1 방향 (X 방향)을 따라 연속하여 배치되고 위치에 따라 가변적인 폭을 가지는 4 개의 갭(gap)(G1, G2, G3, G4)을 하나의 갭 반복 단위(GU)로 하여, 연속적으로 배치되는 복수의 갭 반복 단위(GU)를 포함할 수 있다. 상기 하나의 갭 반복 단위(GU)를 구성하는 4 개의 갭(G1, G2, G3, G4)은 비교적 작은 폭의 제1 갭(G1), 비교적 큰 폭의 제2 갭(G2), 비교적 작은 폭의 제3 갭(G3), 및 비교적 큰 폭의 제4 갭(G4)을 포함할 수 있다. 일부 실시예들에서, 상기 하나의 갭 반복 단위(GU)를 구성하는 4 개의 갭(G1, G2, G3, G4) 중 제1 갭(G1) 및 제3 갭(G3)의 폭은 제2 갭(G2) 및 제4 갭(G4)의 폭보다 더 작을 수 있다. 또한, 상기 제1 갭(G1) 및 제3 갭(G3)의 폭이 상호 동일하고, 상기 제2 갭(G2) 및 제4 갭(G4)의 폭이 상호 동일할 수 있다.
상기 설명한 바와 같은 도 2h의 결과물은 본 발명의 기술적 사상에 의한 다양한 실시예들 중에서 선택될 수 있는 하나의 예시에 불과하며, 본 발명의 기술적 사상의 범위 내에서, 도 2h에 예시한 바와 다른 다양한 반복 단위의 배치가 가능하다.
도 1 및 도 2i를 참조하면, 공정 P70에서, 상기 복수의 제2 스페이서(150S)를 식각 마스크로 이용하여 피쳐층(120)을 식각하여 복수의 라인 패턴(120L)을 형성한다.
상기 복수의 라인 패턴(120L)은 제1 방향 (X 방향)을 따라 연속하여 배치되고 위치에 따라 가변적인 폭을 가지는 4 개의 라인 패턴(120L1, 120L2, 120L3, 120L4)을 하나의 라인 반복 단위(120U)로 하여 연속하는 복수의 라인 반복 단위(120U)를 포함할 수 있다. 상기 복수의 라인 반복 단위(120U)는 각각 동일한 폭을 가질 수 있다.
도 2j를 참조하면, 필요에 따라 복수의 라인 패턴(120L) 위에 남아 있는 복수의 제2 스페이서(150S)(도 2i 참조)를 제거할 수 있다.
일부 실시예들에서, 도 2j에 예시한 구조에서와 같이, 하나의 라인 반복 단위(120U)를 구성하는 4 개의 라인 패턴(120L1, 120L2, 120L3, 120L4)은 비교적 작은 폭의 제1 라인 패턴(120L1), 비교적 큰 폭을 가지는 제2 라인 패턴(120L2), 비교적 큰 폭을 가지는 제3 라인 패턴(120L3), 및 비교적 작은 폭을 가지는 제4 라인 패턴(120L4)이 제1 방향 (X 방향)을 따라 차례로 배치된 구성을 가질 수 있다. 일부 실시예들에서, 상기 하나의 라인 반복 단위(120U)를 구성하는 4 개의 라인 패턴(120L1, 120L2, 120L3, 120L4) 중 제1 라인 패턴(120L1) 및 제4 라인 패턴(120L4)의 폭(LW1, LW4)은 제2 라인 패턴(120L2) 및 제3 라인 패턴(120L3)의 폭(LW2, LW3)보다 더 작을 수 있다. 또한, 상기 제1 라인 패턴(120L1) 및 제4 라인 패턴(120L4)의 폭(LW1, LW4)이 상호 동일하고, 상기 제2 라인 패턴(120L2) 및 제3 라인 패턴(120L3)의 폭(LW2, LW3)이 상호 동일할 수 있다.
또한, 도 2j에 예시한 바와 같이, 복수의 라인 패턴(120L) 각각의 사이에는 복수의 스페이스(SP)가 배치된다. 상기 복수의 스페이스(SP)는 제1 방향 (X 방향)을 따라 연속하여 배치되고 위치에 따라 가변적인 폭을 가지는 4 개의 스페이스(space)(SP1, SP2, SP3, SP4)를 하나의 스페이스 반복 단위(SPU)로 하여, 연속적으로 배치되는 복수의 스페이스 반복 단위(SPU)를 포함할 수 있다. 상기 하나의 스페이스 반복 단위(SPU)를 구성하는 4 개의 스페이스(SP1, SP2, SP3, SP4)는 비교적 작은 폭의 제1 스페이스(SP1), 비교적 큰 폭의 제2 스페이스(SP2), 비교적 작은 폭의 제3 스페이스(SP3), 및 비교적 큰 폭의 제4 스페이스(SP4)를 포함할 수 있다. 일부 실시예들에서, 상기 하나의 스페이스 반복 단위(SPU)를 구성하는 4 개의 스페이스(SP1, SP2, SP3, SP4) 중 제1 스페이스(SP1) 및 제3 스페이스(SP3)의 제1 방향 (X 방향)에서의 폭은 제2 스페이스(SP2) 및 제4 스페이스(SP4)의 제1 방향 (X 방향)에서의 폭보다 더 작을 수 있다. 또한, 상기 제1 스페이스(SP1) 및 제3 스페이스(SP3)의 폭이 상호 동일하고, 상기 제2 스페이스(SP2) 및 제4 스페이스(SP4)의 폭이 상호 동일할 수 있다.
상기 설명한 바와 같은 도 2j의 결과물은 본 발명의 기술적 사상에 의한 다양한 실시예들 중에서 선택될 수 있는 하나의 예시에 불과하며, 본 발명의 기술적 사상의 범위 내에서, 도 2j에 예시한 바와 다른 다양한 반복 단위의 배치가 가능하다.
도 4a 내지 도 9c는 본 발명의 기술적 사상에 의한 다양한 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 도면들이다. 보다 구체적으로, 도 4a, 도 5a, ..., 도 9a는 도 2a 내지 도 2j를 참조하여 설명한 본 발명의 기술적 사상에 의한 반도체 소자의 제조 방법에서, 복수의 기준 패턴(130), 복수의 제1 스페이서(140S), 및 복수의 제2 스페이서(150S) 각각의 폭을 다양하게 형성하는 방법들을 예시하는 도면이다. 도 4b, 도 5b, ..., 도 9b 및 도 9c는 각각 도 4a, 도 5a, ..., 도 9a에 예시한 방법으로 얻어질 수 있는 복수의 라인 패턴의 평면도이다.
도 4a 내지 도 9c에 있어서, 도 2a 내지 도 2j에서와 동일한 참조 부호는 동일 부재를 나타내며, 따라서 이하에서는 이들에 대한 상세한 설명을 생략한다. 도 4 내지 도 9c에서, 형성하고자 하는 반도체 소자의 최소 피쳐 사이즈(feature size)는 1F이고, 기준 피치(RP)는 8F인 경우를 예로 들어 설명한다.
도 4a를 참조하면, 본 발명의 기술적 사상에 의한 반도체 소자의 제조 방법에서, 복수의 기준 패턴(130)은 3F보다 큰 폭(W1)을 가지고, 복수의 제1 스페이서(140S)는 1F의 폭(W2)을 가지고, 복수의 제2 스페이서(150S)는 1F의 폭(W4)을 가지도록 형성할 수 있다.
도 4a에서 예시하는 방법에 따라 형성된 복수의 제2 스페이서(150S)에서, 하나의 제2 스페이서 반복 단위(150U)를 구성하는 4 개의 제2 스페이서(150S)는 상호 동일하게 1F의 폭을 가질 수 있다. 그리고, 복수의 제1 스페이서(140S) 사이의 공간들 중 이웃하는 2 개의 라운드 측벽(RSW) 사이의 공간에 있는 2 개의 제2 스페이서(150S) 사이에는 비교적 좁은 폭(N), 예를 들면 1F보다 더 작은 폭(N)의 갭이 형성되고, 이웃하는 2 개의 수직 측벽(VSW) 사이의 공간에 있는 2 개의 제2 스페이서(150S) 사이에는 비교적 넓은 폭(W), 예를 들면 1F보다 더 큰 폭(W)의 갭이 형성될 수 있다.
도 4b는 도 4a에 예시한 복수의 제2 스페이서(150S)를 식각 마스크로 이용하여 도 2i를 참조하여 설명한 바와 유사하게 피쳐층(120)을 식각할 때 얻어질 수 있는 복수의 라인 패턴(121L)을 예시한다.
도 4b에 예시한 복수의 라인 패턴(121L)에서, 하나의 라인 반복 단위(121U)를 구성하는 4 개의 라인 패턴(121L1, 121L2, 121L3, 121L4)은 제1 방향 (X 방향)에서 상호 동일하게 1F의 폭을 가질 수 있다.
또한, 도 4b에 예시한 복수의 라인 패턴(121L) 각각의 사이에는 제1 방향 (X 방향)을 따라 연속하여 배치되고 위치에 따라 가변적인 폭을 가지는 4 개의 스페이스(SPA1, SPA2, SPA3, SPA4)를 하나의 스페이스 반복 단위(SPAU)로 하여, 연속적으로 배치되는 복수의 스페이스 반복 단위(SPAU)가 배치될 수 있다. 상기 하나의 스페이스 반복 단위(SPAU)를 구성하는 4 개의 스페이스(SPA1, SPA2, SPA3, SPA4)에서, 제1 스페이스(SPA1) 및 제3 스페이스(SPA3)는 상호 동일하게 1F의 폭을 가질 수 있다. 그리고, 제2 스페이스(SPA2)는 1F보다 큰 폭(W)을 가지고, 제4 스페이스(SPA4)는 1F보다 작은 폭(N)을 가질 수 있다.
도 5a를 참조하면, 본 발명의 기술적 사상에 의한 반도체 소자의 제조 방법에서, 복수의 기준 패턴(130)은 3F보다 작은 폭(W1)을 가지고, 복수의 제1 스페이서(140S)는 1F의 폭(W2)을 가지고, 복수의 제2 스페이서(150S)는 1F의 폭(W4)을 가지도록 형성할 수 있다.
도 5a에서 예시하는 방법에 따라 형성된 복수의 제2 스페이서(150S)에서, 하나의 제2 스페이서 반복 단위(150U)를 구성하는 4 개의 제2 스페이서(150S)는 상호 동일하게 1F의 폭을 가질 수 있다. 그리고, 복수의 제1 스페이서(140S) 사이의 공간들 중 이웃하는 2 개의 라운드 측벽(RSW) 사이의 공간에 있는 2 개의 제2 스페이서(150S) 사이에는 비교적 넓은 폭(W), 예를 들면 1F보다 더 큰 폭(W)의 갭이 형성되고, 이웃하는 2 개의 수직 측벽(VSW) 사이의 공간에 있는 2 개의 제2 스페이서(150S) 사이에는 비교적 좁은 폭(N), 예를 들면 1F보다 더 작은 폭(N의 갭이 형성될 수 있다.
도 5b는 도 5a에 예시한 복수의 제2 스페이서(150S)를 식각 마스크로 이용하여 도 2i를 참조하여 설명한 바와 유사하게 피쳐층(120)을 식각할 때 얻어질 수 있는 복수의 라인 패턴(122L)을 예시한다.
도 5b에 예시한 복수의 라인 패턴(122L)에서, 하나의 라인 반복 단위(122U)를 구성하는 4 개의 라인 패턴(122L1, 122L2, 122L3, 122L4)은 제1 방향 (X 방향)에서 상호 동일하게 1F의 폭을 가질 수 있다.
또한, 도 5b에 예시한 복수의 라인 패턴(122L) 각각의 사이에는 제1 방향 (X 방향)을 따라 연속하여 배치되고 위치에 따라 가변적인 폭을 가지는 4 개의 스페이스(SPB1, SPB2, SPB3, SPB4)를 하나의 스페이스 반복 단위(SPBU)로 하여, 연속적으로 배치되는 복수의 스페이스 반복 단위(SPBU)가 배치될 수 있다. 상기 하나의 스페이스 반복 단위(SPBU)를 구성하는 4 개의 스페이스(SPB1, SPB2, SPB3, SPB4)에서, 제1 스페이스(SPB1) 및 제3 스페이스(SPB3)는 상호 동일하게 1F의 폭을 가질 수 있다. 그리고, 제2 스페이스(SPB2)는 비교적 작은 폭(N), 예를 들면 1F보다 작은 폭(N)을 가지고, 제4 스페이스(SPB4)는 비교적 큰 폭(W), 예를 들면 1F보다 큰 폭(W)을 가질 수 있다.
도 6a를 참조하면, 본 발명의 기술적 사상에 의한 반도체 소자의 제조 방법에서, 복수의 기준 패턴(130)은 3F의 폭(W1)을 가지고, 복수의 제1 스페이서(140S)는 1F보다 더 큰 폭(W2)을 가지고, 복수의 제2 스페이서(150S)는 1F의 폭(W4)을 가지도록 형성할 수 있다.
도 6a에서 예시하는 방법에 따라 형성된 복수의 제2 스페이서(150S)에서, 하나의 제2 스페이서 반복 단위(150U)를 구성하는 4 개의 제2 스페이서(150S)는 상호 동일하게 1F의 폭을 가질 수 있다. 그리고, 복수의 제1 스페이서(140S) 사이의 공간들 중 이웃하는 2 개의 라운드 측벽(RSW) 사이의 공간에 있는 2 개의 제2 스페이서(150S) 사이에는 비교적 좁은 폭(N)의 갭이 형성되고, 이웃하는 2 개의 수직 측벽(VSW) 사이의 공간에 있는 2 개의 제2 스페이서(150S) 사이에는 약 1F의 폭을 가지는 갭이 형성될 수 있다.
도 6b는 도 6a에 예시한 복수의 제2 스페이서(150S)를 식각 마스크로 이용하여 도 2i를 참조하여 설명한 바와 유사하게 피쳐층(120)을 식각할 때 얻어질 수 있는 복수의 라인 패턴(123L)을 예시한다.
도 6b에 예시한 복수의 라인 패턴(123L)에서, 하나의 라인 반복 단위(123U)를 구성하는 4 개의 라인 패턴(123L1, 123L2, 123L3, 123L4)은 제1 방향 (X 방향)에서 상호 동일하게 1F의 폭을 가질 수 있다.
또한, 도 6b에 예시한 복수의 라인 패턴(123L) 각각의 사이에는 제1 방향 (X 방향)을 따라 연속하여 배치되고 위치에 따라 가변적인 폭을 가지는 4 개의 스페이스(SPC1, SPC2, SPC3, SPC4)를 하나의 스페이스 반복 단위(SPCU)로 하여, 연속적으로 배치되는 복수의 스페이스 반복 단위(SPCU)가 배치될 수 있다. 상기 하나의 스페이스 반복 단위(SPCU)를 구성하는 4 개의 스페이스(SPC1, SPC2, SPC3, SPC4)에서, 제1 스페이스(SPC1) 및 제3 스페이스(SPC3)는 각각 비교적 큰 폭(W), 예를 들면 1F보다 더 큰 폭(W)을 가질 수 있다. 그리고, 제2 스페이스(SPC2)는 1F의 폭을 가지고, 제4 스페이스(SPC4)는 비교적 작은 폭(N), 예를 들면 1F보다 작은 폭(N)을 가질 수 있다.
도 7a를 참조하면, 본 발명의 기술적 사상에 의한 반도체 소자의 제조 방법에서, 복수의 기준 패턴(130)은 3F의 폭(W1)을 가지고, 복수의 제1 스페이서(140S)는 1F보다 더 작은 폭(W2)을 가지고, 복수의 제2 스페이서(150S)는 1F의 폭(W4)을 가지도록 형성할 수 있다.
도 7a에서 예시하는 방법에 따라 형성된 복수의 제2 스페이서(150S)에서, 하나의 제2 스페이서 반복 단위(150U)를 구성하는 4 개의 제2 스페이서(150S)는 상호 동일하게 1F의 폭을 가질 수 있다. 그리고, 복수의 제1 스페이서(140S) 사이의 공간들 중 이웃하는 2 개의 라운드 측벽(RSW) 사이의 공간에 있는 2 개의 제2 스페이서(150S) 사이에는 비교적 넓은 폭(W)의 갭이 형성되고, 이웃하는 2 개의 수직 측벽(VSW) 사이의 공간에 있는 2 개의 제2 스페이서(150S) 사이에는 약 1F의 폭을 가지는 갭이 형성될 수 있다.
도 7b는 도 7a에 예시한 복수의 제2 스페이서(150S)를 식각 마스크로 이용하여 도 2i를 참조하여 설명한 바와 유사하게 피쳐층(120)을 식각할 때 얻어질 수 있는 복수의 라인 패턴(124L)을 예시한다.
도 7b에 예시한 복수의 라인 패턴(124L)에서, 하나의 라인 반복 단위(124U)를 구성하는 4 개의 라인 패턴(124L1, 124L2, 124L3, 124L4)은 제1 방향 (X 방향)에서 상호 동일하게 1F의 폭을 가질 수 있다.
또한, 도 7b에 예시한 복수의 라인 패턴(124L) 각각의 사이에는 제1 방향 (X 방향)을 따라 연속하여 배치되고 위치에 따라 가변적인 폭을 가지는 4 개의 스페이스(SPD1, SPD2, SPD3, SPD4)를 하나의 스페이스 반복 단위(SPDU)로 하여, 연속적으로 배치되는 복수의 스페이스 반복 단위(SPDU)가 배치될 수 있다. 상기 하나의 스페이스 반복 단위(SPDU)를 구성하는 4 개의 스페이스(SPD1, SPD2, SPD3, SPD4)에서, 제1 스페이스(SPD1) 및 제3 스페이스(SPD3)는 비교적 작은 폭(N), 예를 들면 1F보다 더 작은 폭(N)을 가질 수 있다. 그리고, 제2 스페이스(SPD2)는 1F의 폭을 가지고, 제4 스페이스(SPD4)는 비교적 큰 폭(W), 예를 들면 1F보다 더 큰 폭(W)을 가질 수 있다.
도 8a를 참조하면, 본 발명의 기술적 사상에 의한 반도체 소자의 제조 방법에서, 복수의 기준 패턴(130)은 3F의 폭(W1)을 가지고, 복수의 제1 스페이서(140S)는 1F의 폭(W2)을 가지고, 복수의 제2 스페이서(150S)는 1F보다 더 큰 폭(W4)을 가지도록 형성할 수 있다.
도 8a에서 예시하는 방법에 따라 형성된 복수의 제2 스페이서(150S)에서, 하나의 제2 스페이서 반복 단위(150U)를 구성하는 4 개의 제2 스페이서(150S)는 상호 동일하게 1F보다 더 큰 폭(W4)을 가질 수 있다. 그리고, 복수의 제1 스페이서(140S) 사이의 공간들 중 이웃하는 2 개의 라운드 측벽(RSW) 사이의 공간에 있는 2 개의 제2 스페이서(150S) 사이와, 이웃하는 2 개의 수직 측벽(VSW) 사이의 공간에 있는 2 개의 제2 스페이서(150S) 사이에는 각각 1F보다 작은 비교적 좁은 폭(N)의 갭이 형성될 수 있다.
도 8b는 도 8a에 예시한 복수의 제2 스페이서(150S)를 식각 마스크로 이용하여 도 2i를 참조하여 설명한 바와 유사하게 피쳐층(120)을 식각할 때 얻어질 수 있는 복수의 라인 패턴(125L)을 예시한다.
도 8b에 예시한 복수의 라인 패턴(125L)에서, 하나의 라인 반복 단위(125U)를 구성하는 4 개의 라인 패턴(125L1, 125L2, 125L3, 125L4)은 제1 방향 (X 방향)에서 상호 동일하게 1F보다 더 큰 폭을 가질 수 있다.
또한, 도 8b에 예시한 복수의 라인 패턴(125L) 각각의 사이에는 제1 방향 (X 방향)을 따라 연속하여 배치되고 위치에 따라 가변적인 폭을 가지는 4 개의 스페이스(SPE1, SPE2, SPE3, SPE4)를 하나의 스페이스 반복 단위(SPEU)로 하여, 연속적으로 배치되는 복수의 스페이스 반복 단위(SPEU)가 배치될 수 있다. 상기 하나의 스페이스 반복 단위(SPEU)를 구성하는 4 개의 스페이스(SPE1, SPE2, SPE3, SPE4)에서, 제1 스페이스(SPE1) 및 제3 스페이스(SPE3)는 상호 동일하게 1F의 폭을 가질 수 있다. 그리고, 제2 스페이스(SPE2) 및 제4 스페이스(SPE4)는 비교적 작은 폭(N), 예를 들면 1F보다 작은 폭(N)을 가질 수 있다.
도 9a를 참조하면, 본 발명의 기술적 사상에 의한 반도체 소자의 제조 방법에서, 복수의 기준 패턴(130)은 3F의 폭(W1)을 가지고, 복수의 제1 스페이서(140S)는 1F의 폭(W2)을 가지고, 복수의 제2 스페이서(150S)는 1F보다 작은 폭(W4)을 가지도록 형성할 수 있다.
도 9a에서 예시하는 방법에 따라 형성된 복수의 제2 스페이서(150S)에서, 하나의 제2 스페이서 반복 단위(150U)를 구성하는 4 개의 제2 스페이서(150S)는 상호 동일하게 1F보다 더 작은 폭을 가질 수 있다. 그리고, 복수의 제1 스페이서(140S) 사이의 공간들 중 이웃하는 2 개의 라운드 측벽(RSW) 사이의 공간에 있는 2 개의 제2 스페이서(150S) 사이와, 이웃하는 2 개의 수직 측벽(VSW) 사이의 공간에 있는 2 개의 제2 스페이서(150S) 사이에는 각각 1F 보다 더 큰 비교적 넓은 폭(W)의 갭이 형성될 수 있다.
도 9b는 도 9a에 예시한 복수의 제2 스페이서(150S)를 식각 마스크로 이용하여 피쳐층(120)을 식각할 때 얻어질 수 있는 복수의 라인 패턴(126L)을 예시한다.
도 9b에 예시한 복수의 라인 패턴(126L)에서, 하나의 라인 반복 단위(126U)를 구성하는 4 개의 라인 패턴(126L1, 126L2, 126L3, 126L4)은 제1 방향 (X 방향)에서 상호 동일하게 1F보다 더 작은 폭을 가질 수 있다.
또한, 도 9b에 예시한 복수의 라인 패턴(126L) 각각의 사이에는 제1 방향 (X 방향)을 따라 연속하여 배치되고 위치에 따라 가변적인 폭을 가지는 4 개의 스페이스(SPF1, SPF2, SPF3, SPF4)를 하나의 스페이스 반복 단위(SPFU)로 하여, 연속적으로 배치되는 복수의 스페이스 반복 단위(SPFU)가 배치될 수 있다. 상기 하나의 스페이스 반복 단위(SPFU)를 구성하는 4 개의 스페이스(SPF1, SPF2, SPF3, SPF4)에서, 제1 스페이스(SPF1) 및 제3 스페이스(SPF3)는 상호 동일하게 1F의 폭을 가질 수 있다. 그리고, 제2 스페이스(SPF2) 및 제4 스페이스(SPF4)는 비교적 큰 폭(W), 예를 들면 1F보다 더 큰 폭(W)을 가질 수 있다.
도 9c는 도 9a에 예시한 바와 같이 설계된 복수의 제2 스페이서(150S)의 형성 과정에 따라 복수의 제2 스페이서(150S)를 형성하였을 때 얻어질 수 있는 다른 배치 구조를 가지는 복수의 라인 패턴(120L)의 평면도이다.
보다 상세히 설명하면, 도 9a에 예시한 복수의 제2 스페이서(150S)를 형성하기까지 다양한 공정 편차들이 발생될 수 있다. 그에 따라, 예를 들면 도 2g에 예시한 바와 같은 배치 구조를 가지는 복수의 제2 스페이서(150S)가 얻어질 수 있다.
도 2g에 예시한 복수의 제2 스페이서(150S)를 식각 마스크로 이용하여 도 2i를 참조하여 설명한 바와 유사하게 피쳐층(120)을 식각함으로써 얻어지는 복수의 라인 패턴(120L)은 도 9c에 예시한 바와 같이, 제1 방향 (X 방향)을 따라 연속하여 배치되고 위치에 따라 가변적인 폭을 가지는 4 개의 라인 패턴(120L1, 120L2, 120L3, 120L4)을 하나의 라인 반복 단위(126U)로 하여, 연속하는 적어도 2 개의 라인 반복 단위(126U)를 포함한다.
상기 하나의 라인 반복 단위(120U)를 구성하는 4 개의 라인 패턴(120L1, 120L2, 120L3, 120L4)은 1F보다 더 작은 폭(LW1)을 가지는 제1 라인 패턴(120L1), 1F보다 더 큰 폭(LW2)을 가지는 제2 라인 패턴(120L2), 1F보다 더 큰 폭(LW3)을 가지는 제3 라인 패턴(120L3), 및 1F보다 더 작은 폭(LW4)을 가지는 제4 라인 패턴(120L4)이 제1 방향 (X 방향)을 따라 차례로 배치된 구성을 가질 수 있다.
또한, 도 9c에 예시한 바와 같이, 복수의 라인 패턴(120L) 각각의 사이에는 복수의 스페이스(SP)가 배치된다. 상기 복수의 스페이스(SP)는 제1 방향 (X 방향)을 따라 연속하여 배치되고 위치에 따라 가변적인 폭을 가지는 4 개의 스페이스(space)(SP1, SP2, SP3, SP4)를 하나의 스페이스 반복 단위(SPU)로 하여, 연속적으로 배치되는 복수의 스페이스 반복 단위(SPU)가 배치될 수 있다. 상기 하나의 스페이스 반복 단위(SPU)를 구성하는 4 개의 스페이스(SP1, SP2, SP3, SP4)는 1F의 폭을 가지는 제1 스페이스(SP1), 1F보다 더 큰 폭을 가지는 제2 스페이스(SP2), 1F의 폭을 가지는 제3 스페이스(SP3), 및 1F보다 더 큰 폭을 가지는 제4 스페이스(SP4)를 포함할 수 있다.
도 10a 내지 도 10e는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 10a 내지 도 10e에 있어서, 도 2a 내지 도 9c에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 설명의 간략화를 위하여 이들에 대한 상세한 설명을 생략한다.
도 10a를 참조하면, 기판(110) 위에 패드 산화막(202)을 형성한다. 그리고, 상기 패드 산화막(202) 위에 제1 하드마스크층(204), 제2 하드마스크층(206) 및 피쳐층(120)을 차례로 형성한다.
일부 실시예들에서, 상기 제1 하드마스크층(204) 및 제2 하드마스크층(206)은 각각 단일층으로 이루어질 수 있다. 또는, 상기 제1 하드마스크층(204) 및 제2 하드마스크층(206)은 각각 소정의 식각 조건 하에서 서로 다른 식각 특성을 가지는 2 층 이상의 복수의 하드마스크층이 적층된 다중층 구조를 가질 수도 있다. 예를 들면, 상기 제1 하드마스크층(204)은 실리콘 질화막으로 이루어지고, 상기 제2 하드마스크층(206)은 실리콘 산화막으로 이루어질 수 있다.
일부 실시예들에서, 상기 제1 하드마스크층(204) 및 제2 하드마스크층(206) 중 적어도 하나는 생략 가능하다.
도 10b를 참조하면, 도 2a 내지 도 2j를 참조하여 설명한 바와 같은 방법으로 QPT 공정을 이용하여 피쳐층(120)을 패터닝하여 복수의 라인 패턴(120L)을 형성한다.
도 10c를 참조하면, 복수의 라인 패턴(120L)을 식각 마스크로 이용하여 상기 제2 하드마스크층(206) 및 제1 하드마스크층(204)을 차례로 식각하여, 복수의 제1 하드마스크 패턴(204A) 및 복수의 제2 하드마스크 패턴(206A)을 형성한다.
도 10d를 참조하면, 복수의 제1 하드마스크 패턴(504A) 및 복수의 제2 하드마스크 패턴(506A)을 식각 마스크로 이용하여 상기 패드 산화막(202) 및 기판(110)을 식각하여 상기 기판(110)에 복수의 트렌치(230)를 형성한다.
상기 복수의 트렌치(230)가 형성된 후, 복수의 라인 패턴(120L)(도 10c 참조)은 소모되거나 제거되어 복수의 제2 하드마스크 패턴(506A)의 상면이 노출될 수 있다.
상기 복수의 트렌치(230)는 제1 방향 (X 방향)을 따라 연속하여 배치되고 위치에 따라 가변적인 폭을 가지는 4 개의 트렌치(230A, 230B, 230C, 230D)를 하나의 트렌치 반복 단위(230U)로 하여, 연속적으로 배치되는 복수의 트렌치 반복 단위(230U)를 포함할 수 있다. 상기 하나의 트렌치 반복 단위(230U)를 구성하는 4 개의 트렌치(230A, 230B, 230C, 230D)는 비교적 작은 폭(T1)의 제1 트렌치(230A), 비교적 큰 폭(T2)의 제2 트렌치(230B), 비교적 작은 폭(T3)의 제3 트렌치(230C), 및 비교적 큰 폭(T4)의 제4 트렌치(230D)를 포함할 수 있다. 일부 실시예들에서, 상기 하나의 트렌치 반복 단위(230U)를 구성하는 4 개의 트렌치(230A, 230B, 230C, 230D) 중 제1 트렌치(230A) 및 제3 트렌치(230C)의 폭(T1, T3)은 제2 트렌치(230B) 및 제4 트렌치(230D)의 폭(T2, T4)보다 더 작을 수 있다. 일부 실시예들에서, 상기 제1 트렌치(230A) 및 제3 트렌치(230C)의 폭(T1, T3)이 상호 동일하고, 상기 제2 트렌치(230C) 및 제4 트렌치(230D)의 폭(T2, T4)이 상호 동일할 수 있다.
상기 설명한 바와 같은 도 10d의 결과물은 본 발명의 기술적 사상에 의한 다양한 실시예들 중에서 선택될 수 있는 하나의 예시에 불과하며, 본 발명의 기술적 사상의 범위 내에서, 도 10d에 예시한 바와 다른 다양한 트렌치 반복 단위를 가지는 복수의 트렌치(230)를 형성할 수 있다.
도 10e를 참조하면, 상기 복수의 트렌치(230) 내부가 완전히 채워지기에 충분한 두께로 상기 기판(110)상에 절연 물질을 증착한 후, 상기 복수의 제1 하드마스크 패턴(204A)이 노출될 때까지 CMP (chemical mechanical polishing) 공정에 의해 평탄화하는 공정을 이용하여 상기 복수의 트렌치(230) 내에 절연막을 채워 복수의 소자분리 영역(240)을 형성한다.
상기 복수의 소자분리 영역(240)에 의해 상기 기판(110)에 복수의 활성 영역(AC)이 정의된다.
상기 복수의 활성 영역(AC)은 상호 평행하게 연장되는 라인 형상을 가질 수 있다.
상기 복수의 활성 영역(AC)은 제1 방향 (X 방향)을 따라 연속하여 배치되고 위치에 따라 가변적인 폭을 가지는 4 개의 활성 영역(AC1, AC2, AC3, AC4)을 하나의 활성 영역 반복 단위(ACU)로 하여 연속하는 복수의 활성 영역 반복 단위(ACU)를 포함할 수 있다. 상기 복수의 활성 영역 반복 단위(ACU)는 각각 동일한 폭을 가질 수 있다.
일부 실시예들에서, 상기 하나의 활성 영역 반복 단위(ACU)를 구성하는 4 개의 4 개의 활성 영역(AC1, AC2, AC3, AC4)은 비교적 작은 폭(A1)의 제1 활성 영역(AC1), 비교적 큰 폭(A2)을 가지는 제2 활성 영역(AC2), 비교적 큰 폭(A3)을 가지는 제3 활성 영역(AC3), 및 비교적 작은 폭(A4)을 가지는 제4 활성 영역(AC4)이 제1 방향 (X 방향)을 따라 차례로 배치된 구성을 가질 수 있다. 일부 실시예들에서, 상기 하나의 활성 영역 반복 단위(ACU)를 구성하는 4 개의 활성 영역(AC1, AC2, AC3, AC4) 중 제1 활성 영역(AC1) 및 제4 활성 영역(AC4)의 폭(A1, A4)은 제2 활성 영역(AC2) 및 제3 활성 영역(AC3)의 폭(A2, A3)보다 더 작을 수 있다. 또한, 상기 제1 활성 영역(AC1) 및 제4 활성 영역(AC4)의 폭(A1, A4)이 상호 동일하고, 상기 제2 활성 영역(AC2) 및 제3 활성 영역(AC3)의 폭(A2, A3)이 상호 동일할 수 있다.
상기 복수의 소자분리 영역(240)은, 도 10d를 참조하여 복수의 트렌치(230)에 대하여 설명한 바와 유사하게, 제1 방향 (X 방향)을 따라 연속하여 배치되고 위치에 따라 가변적인 폭을 가지는 4 개의 소자분리 영역(240A, 240B, 240C, 240D)을 하나의 소자분리 영역 반복 단위(240U)로 하여, 연속적으로 배치되는 복수의 소자분리 영역반복 단위(240U)를 포함할 수 있다. 상기 하나의 소자분리 영역 반복 단위(240U)를 구성하는 4 개의 소자분리 영역(240A, 240B, 240C, 240D)은 비교적 작은 폭(IS1)의 제1 소자분리 영역(240A), 비교적 큰 폭(IS)의 제2 소자분리 영역(240B), 비교적 작은 폭(IS3)의 제3 소자분리 영역(240C), 및 비교적 큰 폭(IS4)의 제4 소자분리 영역(240D)을 포함할 수 있다. 일부 실시예들에서, 상기 하나의 소자분리 영역 반복 단위(240U)를 구성하는 4 개의 소자분리 영역(240A, 240B, 240C, 240D) 중 제1 소자분리 영역(240A) 및 제3 소자분리 영역(240C)의 폭(IS1, IS3)은 제2 소자분리 영역(240C) 및 제4 소자분리 영역(240D)의 폭(IS2, IS4)보다 더 작을 수 있다. 일부 실시예들에서, 상기 제1 소자분리 영역(240A) 및 제3 소자분리 영역(240C)의 폭(IS1, IS3)이 상호 동일하고, 상기 제2 소자분리 영역(240C) 및 제4 소자분리 영역(240D)의 폭(IS2, IS4)이 상호 동일할 수 있다.
도 11a 및 도 11b는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자 및 그 제조 방법을 설명하기 위한 도면들로서, 도 11a는 본 발명의 기술적 사상에 의한 실시예들에 따른 비휘발성 메모리 소자의 메모리 셀 어레이의 일부 구성의 레이아웃(layout)을 도시한 도면이다. 도 11b는 본 발명의 기술적 사상에 의한 실시예들에 따른 비휘발성 메모리 소자의 메모리 셀 어레이의 일부 구성의 사시도이다.
도 11a 및 도 11b에는 비휘발성 메모리 소자의 일 예인 NAND 플래시 메모리 소자의 메모리 셀 어레이(300)의 일부 구성이 예시되어 있다. 도 11b에는 도 11a의 NAND 플래시 메모리 소자의 메모리 셀 어레이(300)를 구성하는 일부 구성 요소들, 예를 들면 비트 라인이 생략되어 있다. 도 11a 및 도 11b에 있어서, 도 2a 내지 도 10e에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명은 생략한다.
도 11a 및 도 11b를 참조하면, 메모리 셀 어레이(300)는 기판(110)에 형성된 복수의 소자분리 영역(340)에 의해 정의되는 복수의 활성 영역(AC)을 포함할 수 있다. 상기 복수의 활성 영역(AC)은 상호 평행한 복수의 라인 패턴으로 이루어질 수 있다.
상기 복수의 활성 영역(AC) 상에 상기 복수의 활성 영역(AC)의 상부를 가로지르는 스트링 선택 라인(String Selection Line: SSL) 및 접지 선택 라인(Ground Selection Line: GSL)이 위치할 수 있다. 상기 스트링 선택 라인(SSL) 및 상기 접지 선택 라인(GSL)의 사이에 상기 복수의 활성 영역(AC)의 상부를 가로지르는 복수의 워드 라인(WL1, WL2, ..., WLn-1, WLn)이 배치될 수 있다. 상기 스트링 선택 라인(SSL), 상기 접지 선택 라인(GSL) 및 상기 복수의 워드 라인(WL1, WL2, ..., WLn-1, WLn)은 서로 평행할 수 있다.
상기 복수의 워드 라인(WL1, WL2, ..., WLn-1, WLn), 상기 스트링 선택 라인(SSL) 및 상기 접지 선택 라인(GSL)의 양측에 인접한 복수의 활성 영역(AC)에 복수의 불순물 영역(302)이 형성될 수 있다. 이에 따라, 직렬로 연결된 스트링 선택 트랜지스터, 메모리 셀 트랜지스터들 및 접지 선택 트랜지스터가 형성될 수 있다. 상기 스트링 선택 트랜지스터, 상기 접지 선택 트랜지스터 및 그들 사이에 위치하는 메모리 셀 트랜지스터들은 하나의 단위 메모리 스트링(string)을 구성할 수 있다.
상기 스트링 선택 라인(SSL)에 인접하고 상기 접지 선택 라인(GSL)의 반대편에 위치한 복수의 활성 영역(AC)은 각 스트링 선택 트랜지스터의 드레인 영역으로 정의될 수 있다. 또한, 상기 접지 선택 라인(GSL)에 인접하고 상기 스트링 선택 라인(SSL)의 반대편에 위치한 복수의 활성 영역(AC)은 접지 선택 트랜지스터의 소스 영역으로 정의될 수 있다.
상기 복수의 워드 라인(WL1, WL2, ..., WLn-1, WLn)은 각각 복수의 활성 영역(AC)과 교차하는 방향으로 연장될 수 있다. 상기 복수의 워드 라인(WL1, WL2, ..., WLn-1, WLn)은 기판(110) 상에 차례로 적층된 터널링 절연층(tunneling insulating layer)(352), 전하 저장층(354), 블로킹 절연층(blocking insulating layer)(356), 및 게이트 전극층(358)을 포함할 수 있다.
상기 터널링 절연층(352) 및 상기 전하 저장층(354)은 복수의 워드 라인(WL1, WL2, WLn-1, WLn)의 연장 방향으로 인접하는 메모리 셀 트랜지스터들 별로 분리되어 있는 구조를 가질 수 있다.
상기 터널링 절연층(352)은 실리콘 산화물, 실리콘 산질화물, 불순물이 도핑된 실리콘 산화물, 또는 실리콘 산화물보다 유전율이 더 작은 저유전 물질로 이루어질 수 있다. 상기 전하 저장층(354)은 전하 트랩층 또는 도전층일 수 있다. 상기 전하 저장층(354)은 도펀트(dopant)로 도핑된 반도체, 예를 들면 도핑된 폴리실리콘을 포함할 수 있다. 상기 전하 저장층(354)은 상기 터널링 절연층(352)과 상기 블로킹 절연층(356)에 의해 서로 전기적으로 절연될 수 있다.
상기 블로킹 절연층(356)은 복수의 워드 라인(WL1, WL2, ..., WLn-1, WLn)의 연장 방향을 따라 인접해 있는 메모리 셀 트랜지스터들에 공유될 수 있다. 상기 블로킹 절연층(356)은 실리콘 산화막, 실리콘 질화막, 또는 이들의 조합으로 이루어지는 적층 구조일 수 있다. 일부 실시예들에서, 상기 블로킹 절연층(356)은 ONO (Oxide-Nitride-Oxide) 막으로 이루어질 수 있다. 또는, 상기 블로킹 절연층(356)은 실리콘 산화물보다 유전율이 더 큰 고유전(high k) 물질을 포함할 수 있다.
상기 게이트 전극층(358)는 프로그램 및 소거 동작을 제어하는 전극일 수 있다. 상기 게이트 전극층(358)은 상기 복수의 워드 라인(WL1, WL2, ..., WLn-1, WLn)의 연장 방향을 따라 인접해 있는 셀 트랜지스터들 사이에 상호 연결되도록 형성될 수 있다. 일부 실시예들에서, 상기 게이트 전극층(358)은 도핑된 반도체, 금속 실리사이드(silicide), 또는 이들의 조합을 포함하는 도전성 막일 수 있다. 예를 들면, 상기 게이트 전극층(358)은 도핑된 폴리실리콘을 포함할 수 있다.
상기 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL) 중 적어도 하나는 상기 복수의 활성 영역(AC)과 교차하는 영역에서 상기 복수의 워드 라인(WL1, WL2, ..., WLn-1, WLn)의 적층 구조와 동일한 적층 구조를 가질 수 있다. 일부 실시예들에서, 상기 전하 저장층(354) 및 게이트 전극층(358)이 전기적으로 연결된 구조를 가질 수 있다. 상기 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)의 폭은 복수의 워드 라인(WL1, WL2, ..., WLn-1, WLn) 각각의 폭에 비하여 클 수 있다. 그러나, 이는 예시에 불과하며, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
도 11a에 예시한 바와 같이, 메모리 셀 어레이(300)는 상기 복수의 워드 라인(WL1, WL2, ..., WLn-1, WLn)의 상부를 가로지르는 복수의 비트 라인(BL1, BL2, ..., BLm-1, BLm)을 포함할 수 있다. 상기 복수의 비트 라인(BL1, BL2, ..., BLm-1, BLm)은 비트 라인 콘택(BC)을 통해 상기 스트링 선택 라인(SSL)의 드레인 영역에 접속할 수 있다. 상기 복수의 비트 라인(BL1, BL2, ..., BLm-1, BLm)은 복수의 활성 영역(AC)과 평행하게 배치될 수 있다.
도 11a 및 도 11b에 예시한 복수의 활성 영역(AC) 및/또는 복수의 워드 라인(WL1, WL2, ..., WLn-1, WLn)은 도 2j 및 도 9c에 예시한 복수의 라인 패턴(120L)과, 도 4b, 도 5b, ..., 도 8b, 및 도 9b에 예시한 복수의 라인 패턴(121L, 122L, 123L, 124L, 125L, 126L) 중 어느 하나의 배치 구성, 또는 이들로부터 본 발명의 기술적 사상의 범위 내에서 변형 및 변경된 배치 구성을 가질 수 있다.
도 11b에 예시한 복수의 소자분리 영역(340)은 도 2j 및 도 9c에 예시한 복수의 스페이스(SP), 또는 도 10e에 예시한 복수의 소자분리 영역(240)과 유사하게, 제1 방향 (X 방향)을 따라 연속하여 배치되고 위치에 따라 가변적인 폭을 가지는 4 개의 소자분리 영역을 하나의 소자분리 영역 반복 단위로 하여, 연속적으로 배치되는 복수의 소자분리 영역 반복 단위를 포함할 수 있다. 상기 복수의 소자분리 영역(340)에서, 상기 하나의 소자분리 영역 반복 단위는 도 2j 및 도 9c를 참조하여 복수의 스페이스(SP)의 스페이스 반복 단위(SPU), 또는 도 10e를 참조하여 복수의 소자분리 영역(240)의 소자분리 영역 반복 단위(240U)에 대하여 설명한 바와 동일 또는 유사한 배치 구성을 가질 수 있다.
도 12는 본 발명의 기술적 사상에 의한 일부 실시예들에 따른 반도체 소자의 주요 구성을 보여주는 도면으로서, 도 11a의 I - I'선 단면에 대응되는 부분의 일부 구성을 개략적으로 도시한 단면도이다. 도 12에 있어서, 도 11a 및 도 11b에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명은 생략한다.
도 12를 참조하면, 복수의 소자분리 영역(340)은 상기 복수의 소자분리 영역(340) 각각의 내부에 1 개씩 배치되는 복수의 소자분리용 에어 갭(isolation air gap)(AG)을 포함할 수 있다.
일부 실시예들에서, 상기 복수의 소자분리용 에어 갭(AG)을 형성하기 위하여, 기판(110)의 일부를 식각하여 복수의 소자분리용 트렌치(342)를 형성한 후, 상기 복수의 소자분리용 트렌치(342)의 내벽을 덮도록 절연 물질을 퇴적하여 상기 복수의 소자분리용 에어 갭(AG)의 저면을 제공하는 제1 절연막(344)을 형성할 수 있다. 상기 제1 절연막(344)은 복수의 소자분리 영역(340)의 일부를 구성할 수 있다. 상기 제1 절연막(344)은 산화막, 질화막, 또는 이들의 조합으로 이루어질 수 있다. 그 후, 상기 소자 분리용 트렌치(342) 내에 소자분리용 에어 갭(AG)이 남도록 상기 소자 분리용 트렌치(342)의 상부에 제2 절연막(346)을 형성할 수 있다. 상기 제2 절연막(346) 형성을 위한 퇴적 공정을 수행하는 데 있어서, 상기 소자분리용 트렌치(342)의 내부 공간을 완전히 채우지 않고 상기 소자분리용 에어 갭(AG)이 남도록 퇴적 공정 조건을 제어할 수 있다. 일부 실시예들에서, 상기 제2 절연막(346)이 형성된 후 상기 소자분리용 트렌치(342) 내에 소자분리용 에어 갭(AG)이 남도록 하기 위하여, 상기 제2 절연막(346)의 퇴적 공정시 비교적 열화된 스텝 커버리지 (step coverage)를 가지는 공정 조건을 채택할 수 있다. 일부 실시예들에서, 상기 제2 절연막(346)은 HDP (high density plasma) 산화막, 또는 TEOS (tetraethylorthosilicate) 산화막으로 이루어질 수 있다. 상기 제1 절연막(344) 및 제2 절연막(346)은 복수의 소자분리 영역(340)을 구성할 수 있다. 일부 실시예들에서, 상기 제1 절연막(344)의 형성 공정을 생략할 수도 있다.
도 12에 나타낸 복수의 소자분리용 에어 갭(AG)의 단면 형상은 예시에 불과한 것으로서, 상기 복수의 소자분리용 에어 갭(AG)의 단면 형상이 도 12에 예시한 바에 한정되는 것은 아니다. 예를 들면, 상기 복수의 소자분리용 에어 갭(AG)은 원, 타원, 다각형 등 다양한 단면 형상을 가질 수 있다.
상기 복수의 소자분리용 에어 갭(AG)은 제2 방향 (Y 방향)을 따라 상호 평행하게 연장될 수 있다. 상기 복수의 소자분리 영역(340) 내에 복수의 소자분리용 에어 갭(AG)이 형성됨으로써, 복수의 활성 영역(AC) 및 복수의 전하 저장층(354) 각각의 사이에서의 기생 커패시턴스를 감소시켜, 메모리 셀의 동작 특성 및 신뢰도를 향상시킬 수 있다.
상기 복수의 소자분리용 에어 갭(AG)은 제1 방향 (X 방향)을 따라 연속하여 배치되고 위치에 따라 가변적인 폭을 가지는 4 개의 소자분리용 에어 갭(AG1, AG2, AG3, AG4)을 하나의 소자분리용 에어 갭 반복 단위(AGU)로 하여 연속하는 적어도 2 개의 소자분리용 에어 갭 반복 단위(AGU)를 포함할 수 있다.
상기 하나의 소자분리용 에어 갭 반복 단위(AGU)는 하나의 소자분리 영역 반복 단위(340U) 중 첫 번째 소자분리 영역(340A) 내에 형성된 제1 소자분리용 에어 갭(AG1)과, 두 번째 소자분리 영역(340B) 내에 형성된 제2 소자분리용 에어 갭(AG2)과, 세 번째 소자분리 영역(340C) 내에 형성된 제3 소자분리용 에어 갭(AG3)과, 네 번째 소자분리 영역(340D) 내에 형성된 제4 소자분리용 에어 갭(AG4)을 포함한다.
상기 제1 소자분리용 에어 갭(AG1)은 제1 방향 (X 방향)을 따라 비교적 작은 폭(G1)을 가질 수 있다. 상기 제2 소자분리용 에어 갭(AG2)은 상기 제1 소자분리용 에어 갭(AG1)에 이웃하는 것으로서, 제1 방향 (X 방향)을 따라 상기 제1 소자분리용 에어 갭(AG1)보다 더 큰 폭(G2)을 가질 수 있다. 상기 제3 소자분리용 에어 갭(AG3)은 상기 제2 소자분리용 에어 갭(AG2)에 이웃하는 것으로서, 제1 방향 (X 방향)을 따라 상기 제2 소자분리용 에어 갭(AG2)보다 더 작은 폭(G3)을 가질 수 있다. 그리고, 상기 제4 소자분리용 에어 갭(AG4)은 상기 제3 소자분리용 에어 갭(AG3)에 이웃하는 것으로서, 제1 방향 (X 방향)을 따라 상기 제3 소자분리용 에어 갭(AG3)보다 더 큰 폭(G4)을 가질 수 있다.
일부 실시예들에서, 상기 복수의 소자분리 영역(340) 중 적어도 하나의 소자분리 영역(340)에는 상기 복수의 소자분리용 에어 갭(AG)이 형성되지 않을 수 있다.
도 13은 본 발명의 기술적 사상에 의한 일부 실시예들에 따른 반도체 소자의 주요 구성을 보여주는 도면으로서, 도 11a의 II - II'선 단면에 대응되는 부분의 일부 구성을 개략적으로 도시한 단면도이다. 도 13에 있어서, 도 11a 및 도 11b에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명은 생략한다.
도 13을 참조하면, 기판(110) 상에 복수의 워드 라인 구조체(WLS)가 형성되어 있다. 상기 복수의 워드 라인 구조체(WLS)는 도 11a에 예시한 복수의 워드 라인(WL1, WL2, ..., WLn-1, WLn)을 구성할 수 있다. 상기 복수의 워드 라인 구조체(WLS)는 기판(110)상에 차례로 적층된 터널링 절연층(352), 전하 저장층(354), 블로킹 절연층(356), 및 게이트 전극층(358)을 포함한다.
상기 복수의 워드 라인 구조체(WLS)는 제2 방향 (Y 방향)을 따라 연속하여 배치되고 위치에 따라 가변적인 폭을 가지는 4 개의 워드 라인 구조체(WLA, WLB, WLC, WLD)를 하나의 워드 라인 반복 단위로 하여, 연속하는 복수의 워드 라인 반복 단위(WLU)를 포함한다.
상기 복수의 워드 라인 구조체(WLS)를 구성하는 복수의 워드 라인 반복 단위WLU)는 도 2j 및 도 9c를 참조하여 복수의 라인 패턴(120L)의 반복 단위(120U)에 대하여 설명한 바와 같은 배치 구성, 또는 이들로부터 본 발명의 기술적 사상의 범위 내에서 변형 및 변경된 배치 구성을 가질 수 있다.
상기 복수의 워드 라인 구조체(WLS)는 절연막(370)으로 덮여 있다. 상기 절연막(370)은 상기 복수의 워드 라인 구조체(WLS) 각각의 사이의 공간을 채우도록 상기 복수의 워드 라인 구조체(WLS) 각각의 사이마다 배치되는 복수의 도전 라인간 절연 영역(370A)을 포함한다.
상기 복수의 도전 라인간 절연 영역(370A)은 제2 방향 (Y 방향)을 따라 연속하여 배치되고 위치에 따라 가변적인 폭을 가지는 4 개의 도전 라인간 절연 영역(370A1, 370A2, 370A3, 370A4)을 하나의 절연 반복 단위(370AU)로 하여, 연속하는 복수의 절연 반복 단위(370AU)를 포함한다. 상기 복수의 절연 반복 단위(370AU)는 서로 동일한 폭을 가질 수 있다.
상기 하나의 절연 반복 단위(370AU)를 구성하는 4 개의 도전 라인간 절연 영역(370A1, 370A2, 370A3, 370A4)은 도 2j 및 도 9c에 예시한 복수의 스페이스(SP)의 스페이스 반복 단위(SPU)에 대하여 설명한 바와 동일 또는 유사한 배치 구성을 가질 수 있다.
상기 복수의 도전 라인간 절연 영역(370A)은 상기 복수의 도전 라인간 절연 영역(370A)에 각각 1 개씩 배치되는 복수의 절연용 에어 갭 (insulation air gap)(BG)을 포함할 수 있다.
상기 절연막(370) 중 복수의 도전 라인간 절연 영역(370A)에 상기 복수의 절연용 에어 갭(BG)이 형성되도록 하기 위하여, 기판(110) 상에 복수의 워드 라인 구조체(WLS)가 형성된 결과물상에 상기 절연막(370)을 형성할 때, 상기 복수의 워드 라인 구조체(WLS) 각각의 사이의 공간이 완전히 채워지지 않고 상기 절연용 에어 갭(BG)이 남도록 퇴적 공정 조건을 제어할 수 있다. 일부 실시예들에서, 상기 절연막(370)이 형성된 후 상기 복수의 워드 라인 구조체(WLS) 각각의 사이에 상기 절연용 에어 갭(BG)이 남도록 하기 위하여, 상기 절연막(370)의 퇴적 공정시 비교적 열화된 스텝 커버리지를 가지는 공정 조건을 채택할 수 있다. 일부 실시예들에서, 상기 절연막(370)은 HDP 산화막, 또는 TEOS 산화막으로 이루어질 수 있다.
도 13에 나타낸 복수의 절연용 에어 갭(BG)의 단면 형상은 예시에 불과한 것으로서, 상기 복수의 절연용 에어 갭(BG)의 단면 형상이 도 13에 예시한 바에 한정되는 것은 아니다. 예를 들면, 상기 복수의 절연용 에어 갭(BG)은 원, 타원, 다각형 등 다양한 단면 형상을 가질 수 있다.
상기 복수의 절연용 에어 갭(BG)은 제1 방향 (X 방향)을 따라 상호 평행하게 연장될 수 있다. 상기 절연막(370)의 복수의 도전 라인간 절연 영역(370A)에 복수의 절연용 에어 갭(BG)이 형성됨으로써, 워드 라인 커플링이 감소될 수 있으며, 이에 따라 메모리 셀의 문턱 전압 산포가 개선되어, 메모리 셀의 동작 특성 및 신뢰도를 향상시킬 수 있다.
일부 실시예들에서, 본 발명의 기술적 사상에 의한 반도체 소자는 도 12에 예시한 바와 같이 복수의 소자분리용 에어 갭(AG)이 내부에 형성된 복수의 소자분리 영역(340)과, 도 13에 예시한 바와 같이 복수의 절연용 에어 갭(BG)이 내부에 형성된 절연막(370)을 포함할 수 있다. 이 경우, 상기 복수의 소자분리용 에어 갭(AG) 중 적어도 일부는 상기 복수의 절연용 에어 갭(BG) 중 적어도 일부와 상호 연통될 수 있다.
상기 복수의 절연용 에어 갭(BG)은 제2 방향 (Y 방향)을 따라 연속하여 배치되고 위치에 따라 가변적인 폭을 가지는 4 개의 절연용 에어 갭(BG1, BG2, BG3, BG4)을 하나의 절연용 에어 갭 반복 단위(BGU)로 하여, 연속하는 복수의 절연용 에어 갭 반복 단위(BGU)를 포함할 수 있다.
상기 하나의 절연용 에어 갭 반복 단위(BGU)는 제2 방향 (Y 방향)을 따라 비교적 작은 폭(S1)을 가지는 제1 절연용 에어 갭(BG1)과, 상기 제1 절연용 에어 갭(BG1)에 이웃하고 제2 방향 (Y 방향)을 따라 상기 제1 절연용 에어 갭(BG1)보다 더 큰 폭(S2)을 가지는 제2 절연용 에어 갭(BG2)과, 상기 제2 절연용 에어 갭(BG2)에 이웃하고 제2 방향 (Y 방향)을 따라 상기 제2 절연용 에어 갭(BG3)보다 더 작은 폭을 가지는 제3 절연용 에어 갭(BG3)과, 상기 제3 절연용 에어 갭(BG3)에 이웃하고 제2 방향 (Y 방향)을 따라 상기 제3 절연용 에어 갭(BG3)보다 더 큰 폭을 가지는 제4 절연용 에어 갭(BG4)을 포함할 수 있다.
도 14는 본 발명의 기술적 사상에 의한 반도체 소자를 포함하는 메모리 시스템(800)을 예시적으로 보여주는 블록도이다.
도 14를 참조하면, 메모리 시스템(800)은 시스템 버스 (System Bus)(810), 중앙 처리 장치 (Central Processing Unit)(820), RAM (Random Access Memory)(830), 사용자 인터페이스 (User Interface)(840), 메모리 소자(850) 및 전원 장치 (Power Supply)(860)를 포함한다.
메모리 소자(850)는 시스템 버스(810)를 통해 메모리 시스템(800)에 전기적으로 연결된다. 메모리 소자(850)는 메모리 콘트롤러(853) 및 비휘발성 메모리 소자(857)를 포함한다. 비휘발성 메모리 소자(857)에는 사용자 인터페이스(840)를 통해서 제공되거나 또는 중앙 처리 장치(820)에 의해서 처리된 데이터가 메모리 콘트롤러(853)를 통해 저장된다.
메모리 시스템(800)은 도 1 내지 도 13을 참조하여 설명한 본 발명의 기술적 사상에 의한 반도체 소자들, 및 본 발명의 기술적 사상에 의한 방법을 통해 얻어진 반도체 소자들 중 적어도 하나의 반도체 소자를 포함한다.
상기 메모리 시스템(800)에는 응용 칩셋 (Application Chipset), 카메라 이미지 프로세서 (Camera Image Processor) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 가진 자들에게 자명하다.
도 15는 본 발명의 기술적 사상에 의한 반도체 소자를 포함하는 다른 메모리 시스템(900)을 예시적으로 보여주는 블록도이다.
도 15를 참조하면, 메모리 시스템(900)은 메모리 콘트롤러(950) 및 비휘발성 메모리 소자(990)를 포함할 수 있다.
상기 메모리 콘트롤러(950) 및 비휘발성 메모리 소자(990) 중 적어도 하나는 도 1 내지 도 13을 참조하여 설명한 본 발명의 기술적 사상에 의한 반도체 소자들, 및 본 발명의 기술적 사상에 의한 방법을 통해 얻어진 반도체 소자들 중 적어도 하나의 반도체 소자를 포함한다.
메모리 콘트롤러(950)는 호스트 (Host)(910) 및 비휘발성 메모리 소자(990)에 연결된다. 호스트(910)로부터의 요청에 응답하여, 메모리 콘트롤러(950)는 비휘발성 메모리 소자(990)를 액세스하도록 구성된다. 예를 들면, 메모리 콘트롤러(950)는 비휘발성 메모리 소자(990)의 읽기, 쓰기 그리고 소거 동작을 제어하도록 구성된다. 메모리 콘트롤러(950)는 비휘발성 메모리 소자(990) 및 호스트(910) 사이에 인터페이스를 제공하도록 구성된다. 메모리 콘트롤러(950)는 비휘발성 메모리 소자(990)를 제어하기 위한 펌웨어(Firmware)를 구동하도록 구성된다.
메모리 콘트롤러(950)는 RAM (Random Access Memory)(951), 중앙처리장치 (Central Processing Unit: CPU)(953), 호스트 인터페이스 (Host Interface)(955), 에러 정정 블록 (Error Correcting Code: ECC)(957), 및 메모리 인터페이스 (Memory Interface)(959)와 같은 구성 요소들을 포함할 수 있다. RAM(951)은 중앙처리장치(953)의 동작 메모리 (working memory)로써 이용될 수 있다. 중앙처리장치(953)는 메모리 콘트롤러(950)의 제반 동작을 제어할 수 있다.
호스트 인터페이스(955)는 호스트(910) 및 메모리 콘트롤러(950) 사이의 데이터 교환을 수행하기 위한 프로토콜 (Protocol)을 포함할 수 있다. 예를 들면, 메모리 콘트롤러(950)는 USB (Universal Serial Bus) 프로토콜, MMC (Multimedia Card) 프로토콜, PCI (Peripheral Component Interconnection) 프로토콜, PCI-E (PCI-Express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, SATA(Serial ATA) 프로토콜, SCSI(Small Computer Small Interface) 프로토콜, ESDI (Enhanced Small Disk Interface) 프로토콜, 및 IDE (Integrated Drive Electronics) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부, 예를 들면, 호스트와 통신하도록 구성될 수 있다.
에러 정정 블록(957)은 비휘발성 메모리 소자(990)로부터 읽어진 데이터의 오류를 검출하고, 정정하도록 구성될 수 있다. 에러 정정 블록(957)은 메모리 콘트롤러(950)의 구성 요소로 제공될 수 있다. 다른 예로서, 에러 정정 블록(957)은 비휘발성 메모리 소자(990)의 구성 요소로 제공될 수 있다. 메모리 인터페이스(959)는 비휘발성 메모리 소자(990)와 인터페이싱(interfacing)할 수 있다. 메모리 시스템(900)은 호스트(910)와의 인터페이싱을 위한 코드 데이터(Code Data)를 저장하는 ROM (Read Only Memory)등을 더 포함할 있다.
메모리 콘트롤러(950) 및 비휘발성 메모리 소자(990)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 메모리 콘트롤러(950) 및 비휘발성 메모리 소자(990)는 하나의 반도체 장치로 집적되어 PCMCIA (Personal Computer Memory Card International Association) 카드, CF (Compact Flash) 카드, 스마트 미디어 (Smart Media) 카드, 메모리 스틱 (Memory Stick), 멀티 미디어 (Multi Media) 카드 (MMC, RS-MMC, MMCmicro), SD (Secure Digital) 카드 (SD, Mini-SD, Micro-SD, SDHC), UFS (Universal Flash Storage) 등을 구성할 수 있다.
다른 예로서, 메모리 시스템(900)은 반도체 드라이브 (Solid State Drive: SSD), 컴퓨터, 휴대용 컴퓨터 (Portable Computer), UMPC (Ultra Mobile Personal Computer), 워크스테이션 (Work Station), 넷북 (Net Book), PDA (Personal Digital Assistant), 웹 타블렛 (Web Tablet), 무선 전화기 (Wireless Phone), 모바일 폰 (Mobile Phone), 디지털 카메라 (Digital Camera), 디지털 음성 녹음기 (Digital Audio Recorder), 디지털 음성 재생기 (Digital Audio Player), 디지털 동영상 녹화기 (Digital Video Recorder), 디지털 동영상 재생기 (Digital Video Player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크 (Home Network)를 구성하는 다양한 전자 장치들, 컴퓨터 네트워크 (Computer Network)를 구성하는 다양한 전자 장치들, 텔레매틱스 네트워크 (Telematics Network)를 구성하는 다양한 전자 장치들, 컴퓨터 시스템(Computer System)을 구성하는 다양한 구성 요소들, RFID (Radio Frequency Identification) 장치 또는 임베디드 시스템 (Embedded System) 중 적어도 하나에 적용될 수 있다.
다른 예로서, 비휘발성 메모리 소자(990) 또는 메모리 시스템(900)은 다양한 형태들의 패키지(Package)로 실장될 수 있다. 예를 들면, 비휘발성 메모리 소자(990) 또는 메모리 시스템(900)은 POP (Package on Package), Ball grid arrays (BGAs), Chip Scale Packages (CSPs), Plastic Leaded Chip Carrier (PLCC), Plastic Dual In-Line Package (PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board (COB), Ceramic Dual In-Line Package (CERDIP), Plastic Metric Quad Flat Pack (MQFP), Thin Quad Flatpack (TQFP), Small Outline (SOIC), Shrink Small Outline Package (SSOP), Thin Small Outline (TSOP), Thin Quad Flatpack (TQFP), System In Package (SIP), Multi Chip Package (MCP), Wafer-level Fabricated Package (WFP), Wafer-Level Processed Stack Package (WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
120: 피쳐층, 120L: 라인 패턴, 130: 기준 패턴, 140: 제1 스페이서 형성용 라이너, 140S: 제1 스페이서, 150: 제2 스페이서 형성용 라이너, 150S: 제2 스페이서.

Claims (20)

  1. 기판상에 형성된 복수의 라인 패턴을 포함하고,
    상기 복수의 라인 패턴은 제1 방향을 따라 연속하여 배치되고 위치에 따라 가변적인 폭을 가지는 4 개의 라인 패턴을 하나의 라인 반복 단위로 하여 연속하는 적어도 2 개의 라인 반복 단위를 포함하고,
    상기 적어도 2 개의 라인 반복 단위는 동일한 폭을 가지고,
    상기 복수의 라인 패턴에서 상기 하나의 라인 반복 단위는
    상기 제1 방향을 따라 제1 폭을 가지는 제1 라인 패턴과,
    상기 제1 라인 패턴에 이웃하고 상기 제1 방향을 따라 상기 제1 폭보다 더 큰 제2 폭을 가지는 제2 라인 패턴과,
    상기 제2 라인 패턴에 이웃하고 상기 제1 방향을 따라 상기 제1 폭보다 더 큰 제3 폭을 가지는 제3 라인 패턴과,
    상기 제3 라인 패턴에 이웃하고 상기 제1 방향을 따라 상기 제3 폭보다 더 작은 제4 폭을 가지는 제4 라인 패턴을 포함하는 것을 특징으로 하는 반도체 소자.
  2. 삭제
  3. 제1항에 있어서,
    상기 복수의 라인 패턴은 상기 복수의 라인 패턴 각각의 사이에 하나씩 개재되는 복수의 스페이스(space)에 의해 각각의 폭이 한정되고,
    상기 복수의 스페이스는 상기 제1 방향을 따라 연속하여 배치되고 위치에 따라 가변적인 폭을 가지는 4 개의 스페이스를 하나의 스페이스 반복 단위로 하여 연속하는 적어도 2 개의 스페이스 반복 단위를 포함하고,
    상기 적어도 2 개의 스페이스 반복 단위는 동일한 폭을 가지는 것을 특징으로 하는 반도체 소자.
  4. 제3항에 있어서,
    상기 복수의 스페이스에서 상기 하나의 스페이스 반복 단위는
    상기 제1 방향을 따라 제5 폭을 가지는 제1 스페이스와,
    상기 제1 스페이스에 이웃하고 상기 제1 방향을 따라 상기 제5 폭보다 더 큰 제6 폭을 가지는 제2 스페이스와,
    상기 제2 스페이스에 이웃하고 상기 제1 방향을 따라 상기 제5 폭보다 더 작은 제7 폭을 가지는 제3 스페이스와,
    상기 제3 스페이스에 이웃하고 상기 제1 방향을 따라 상기 제7 폭보다 더 큰 제8 폭을 가지는 제4 스페이스를 포함하는 것을 특징으로 하는 반도체 소자.
  5. 기판에 상호 평행하게 연장되는 복수의 라인 형상의 복수의 활성 영역을 한정하는 복수의 소자분리 영역을 포함하고,
    상기 복수의 활성 영역은 제1 방향을 따라 연속하여 배치되고 위치에 따라 가변적인 폭을 가지는 4 개의 활성 영역을 하나의 활성 영역 반복 단위로 하여 연속하는 적어도 2 개의 활성 영역 반복 단위를 포함하고,
    상기 적어도 2 개의 활성 영역 반복 단위는 동일한 폭을 가지는 것을 특징으로 하는 반도체 소자.
  6. 제5항에 있어서,
    상기 하나의 활성 영역 반복 단위는
    상기 제1 방향을 따라 제1 폭을 가지는 제1 활성 영역과,
    상기 제1 활성 영역에 이웃하고 상기 제1 방향을 따라 상기 제1 폭보다 더 큰 제2 폭을 가지는 제2 활성 영역과,
    상기 제2 활성 영역에 이웃하고 상기 제1 방향을 따라 상기 제1 폭보다 더 큰 제3 폭을 가지는 제3 활성 영역과,
    상기 제3 활성 영역에 이웃하고 상기 제1 방향을 따라 상기 제3 폭보다 더 작은 제4 폭을 가지는 제4 활성 영역을 포함하는 것을 특징으로 하는 반도체 소자.
  7. 제5항에 있어서,
    상기 복수의 활성 영역과 상기 복수의 소자분리 영역은 상기 제1 방향을 따라 1 개씩 교대로 배치되고,
    상기 복수의 소자분리 영역은 상기 제1 방향을 따라 연속하여 배치되고 위치에 따라 가변적인 폭을 가지는 4 개의 소자분리 영역을 하나의 소자분리 영역 반복 단위로 하여 연속하는 적어도 2 개의 소자분리 영역 반복 단위를 포함하고,
    상기 적어도 2 개의 소자분리 영역 반복 단위는 동일한 폭을 가지는 것을 특징으로 하는 반도체 소자.
  8. 제5항에 있어서,
    상기 복수의 소자분리 영역은 상기 복수의 소자분리 영역에 각각 1 개씩 배치되는 복수의 소자분리용 에어 갭 (isolation air gap)을 포함하고,
    상기 복수의 소자분리용 에어 갭은 상기 제1 방향을 따라 연속하여 배치되고 위치에 따라 가변적인 폭을 가지는 4 개의 소자분리용 에어 갭을 하나의 소자분리용 에어 갭 반복 단위로 하여 연속하는 적어도 2 개의 소자분리용 에어 갭 반복 단위를 포함하는 것을 특징으로 하는 반도체 소자.
  9. 삭제
  10. 기판상에서 상호 이격되어 상호 평행하게 연장되는 복수의 도전 라인을 포함하고,
    상기 복수의 도전 라인은 제1 방향을 따라 연속하여 배치되고 위치에 따라 가변적인 폭을 가지는 4 개의 도전 라인을 하나의 도전 라인 반복 단위로 하여 연속하는 적어도 2 개의 도전 라인 반복 단위를 포함하고,
    상기 적어도 2 개의 도전 라인 반복 단위는 동일한 폭을 가지고,
    상기 복수의 도전 라인에서 상기 하나의 도전 라인 반복 단위는
    상기 제1 방향을 따라 제1 폭을 가지는 제1 라인 패턴과,
    상기 제1 라인 패턴에 이웃하고 상기 제1 방향을 따라 상기 제1 폭보다 더 큰 제2 폭을 가지는 제2 라인 패턴과,
    상기 제2 라인 패턴에 이웃하고 상기 제1 방향을 따라 상기 제1 폭보다 더 큰 제3 폭을 가지는 제3 라인 패턴과,
    상기 제3 라인 패턴에 이웃하고 상기 제1 방향을 따라 상기 제3 폭보다 더 작은 제4 폭을 가지는 제4 라인 패턴을 포함하는 것을 특징으로 하는 반도체 소자.
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 기판상에 피쳐층 (feature layer)을 형성하는 단계와,
    상기 피쳐층 상에 일정한 기준 피치로 반복 형성되는 복수의 기준 패턴을 형성하는 단계와,
    상기 복수의 기준 패턴 각각의 양 측벽을 덮는 복수의 제1 스페이서를 형성하는 단계와,
    상기 복수의 기준 패턴을 제거하여 상기 피쳐층의 제1 표면을 노출시키는 단계와,
    상기 복수의 제1 스페이서 각각의 양 측벽을 덮는 복수의 제2 스페이서를 형성하는 단계와,
    상기 복수의 제1 스페이서를 제거하는 단계와,
    상기 복수의 제2 스페이서를 식각 마스크로 이용하여 상기 피쳐층을 식각하여 복수의 라인 패턴을 형성하되, 상기 복수의 라인 패턴은 제1 방향을 따라 연속하여 배치되고 위치에 따라 가변적인 폭을 가지는 4 개의 라인 패턴을 하나의 라인 반복 단위로 하여 연속하는 적어도 2 개의 라인 반복 단위를 포함하고, 상기 적어도 2 개의 라인 반복 단위는 동일한 폭을 가지도록 상기 복수의 라인 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
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