KR20090028015A - 반도체 패턴 및 그의 배치방법 - Google Patents

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KR20090028015A KR1020070093263A KR20070093263A KR20090028015A KR 20090028015 A KR20090028015 A KR 20090028015A KR 1020070093263 A KR1020070093263 A KR 1020070093263A KR 20070093263 A KR20070093263 A KR 20070093263A KR 20090028015 A KR20090028015 A KR 20090028015A
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Abstract

본 발명은 반도체 패턴 및 반도체 패턴의 배치방법에 관한 것으로, 더욱 상세하게는 콘택 패턴과 전기적으로 연결하기 위한 목적으로 형성되는 반도체 패턴 및 그의 배치방법에 관한 것이다.
본 발명의 일실시에에 따른 반도체 패턴은 복수개의 콘택 패턴의 상에 또는 하에 상기 복수개의 콘택 패턴과 전기적으로 연결하기 위한 목적으로 샷(shot) 단위영역으로 반복하여 배치되는 복수개의 반도체 패턴을 포함하고, 상기 샷 단위영역은 x,y 좌표로 이루어지며, 상기 샷 단위영역 중 그 중심에서 우측 상방향 영역과 좌측 하방향 영역에서는 상기 복수개의 반도체 패턴의 각각은 그 장방향 축이 x축과 0°< θ2 < 90°의 각도를 이루도록 기울어져 배치되고, 상기 샷 단위영역 중 그 중심에서 우측 하방향 영역과 좌측 상방향 영역에서는 상기 복수개의 반도체 패턴의 각각은 그 장방향 축이 x축과 90°< θ3 < 180°의 각도를 이루도록 기울어져 배치된다. 본 발명에 의한 반도체 패턴에 따르면, 콘택 패턴과 반도체 패턴 사이의 오정렬 불량을 최소화할 수 있다.
오정렬, 콘택 패턴, 액티브 패턴, 오프셋, 샷 스케일

Description

반도체 패턴 및 그의 배치방법{Semiconductor pattern and methods of arraying the same}
본 발명은 반도체 패턴 및 반도체 패턴의 배치방법에 관한 것으로, 더욱 상세하게는 콘택 패턴과 전기적으로 연결하기 위한 목적으로 형성되는 반도체 패턴 및 그의 배치방법에 관한 것이다.
일반적으로 반도체 패턴은 여러 층으로 적층된 패턴들이 배치되어 형성되는데, 상층의 패턴과 하층의 패턴은 콘택 패턴에 의해 전기적으로 연결된다. 따라서 콘택 패턴은 상기 상층의 패턴 및 하층의 패턴과 구조적으로 연결되도록 형성되어야 하는데, 반도체 패턴의 제조공정의 한계에 의해 오정렬(misalign) 마진의 확보가 중요하다.
도 1a는 종래 기술에 따른 이상적인 반도체 패턴의 배치도이다.
도 1a를 참조하면, 복수개의 반도체 패턴(11a)이 기판(미도시) 상에서 샷(shot) 단위영역(10a)으로 반복하여 배치된다. 복수개의 반도체 패턴(11a)은 그 상에 또는 그 하에 복수개의 콘택 패턴(12a)과 전기적으로 연결된다. 예를 들어 복수개의 반도체 패턴(11a)은 액티브 패턴일 수 있으며, 복수개의 콘택 패턴(12a)은 워드라인(wordline)과 비트라인(bitline)과 전기적으로 연결될 수 있다. 편의상 샷 단위영역(10a)은 x,y 좌표를 이용하여 설명할 수 있다.
복수개의 반도체 패턴(11a)은 반도체 패턴의 집적을 위해서 기울어져 배치될 수 있는데 샷 단위영역(10a) 내에서 복수개의 반도체 패턴(11a)은 모두 동일한 각도로 기울어져 배치된다. 예를 들어, 샷 단위영역(10a) 내의 중심을 기준으로 우측 상방향 영역(I), 좌측 상방향 영역(Ⅱ), 좌측 하방향 영역(Ⅲ) 및 우측 하방향 영역(Ⅳ)에서 복수개의 반도체 패턴(11a)의 각각은 x축의 양의 방향과 θ1의 동일한 각도를 형성한다. 도 1a에서는 90°< θ1 < 180°의 범위에서 θ1의 동일한 각도를 형성한다. 이상적인 경우에는 복수개의 반도체 패턴(11a)의 각각의 중앙부에 복수개의 콘택 패턴(12a)의 각각이 정렬(align)된다.
도 1b는 웨이퍼 오프셋(offset)이 존재할 경우의 종래 기술에 따른 반도체 패턴의 배치도이다.
도 1b를 참조하면, 복수개의 반도체 패턴(11b)이 기판(미도시) 상에서 샷(shot) 단위영역(10b)으로 반복하여 배치된다. 복수개의 콘택 패턴(12b)은 복수개의 반도체 패턴(11b)의 상에 또는 하에 복수개의 반도체 패턴(11b)과 전기적으로 연결되는 목적을 가지고 형성된다. 예를 들어 복수개의 반도체 패턴(11b)은 액티브 패턴일 수 있으며, 복수개의 콘택 패턴(12b)은 워드라인(wordline)과 비트라인(bitline)과 전기적으로 연결될 수 있다. 편의상 샷 단위영역(10b)은 x,y 좌표를 이용하여 설명할 수 있다.
복수개의 반도체 패턴(11b)은 반도체 패턴의 집적을 위해서 기울어져 배치될 수 있는데 샷 단위영역(10b) 내에서 복수개의 반도체 패턴(11b)은 모두 동일한 각도로 기울어져 배치된다. 예를 들어, 샷 단위영역(10b) 내의 중심을 기준으로 우측 상방향 영역(I), 좌측 상방향 영역(Ⅱ), 좌측 하방향 영역(Ⅲ) 및 우측 하방향 영역(Ⅳ)에서 복수개의 반도체 패턴(11b)의 각각은 x축의 양의 방향과 θ1의 동일한 각도를 형성한다. 도 1b에서는 90°< θ1 < 180°의 범위에서 θ1의 동일한 각도를 형성한다. 웨이퍼 오프셋(offset)이 존재할 경우, 즉 복수개의 콘택 패턴(12b)과 복수개의 반도체 패턴(11b)들 간에 오프셋이 존재하는 경우, 복수개의 콘택 패턴(12b)의 각각은 복수개의 반도체 패턴(11b)의 각각과 전기적으로 연결이 되지 않을 정도로 오정렬이 발생할 수 있다. 예를 들어, 복수개의 반도체 패턴(11b)이 먼저 형성된 후에 복수개의 콘택 패턴(12b)이 샷 단위영역(10b)의 중심에서 좌측 하방으로 오프셋이 된다면 모두 오정렬에 기인하여 전기적으로 연결이 되지 않아 소자 동작의 불량을 유발할 수 있다. 이 경우, 샷 단위영역(10b) 내의 중심을 기준으로 우측 상방향 영역(I), 좌측 상방향 영역(Ⅱ), 좌측 하방향 영역(Ⅲ) 및 우측 하방향 영역(Ⅳ)에서 모두 소자 동작의 불량이 발생하여 반도체 소자의 수율은 0%가 된다.
도 1c는 샷 스케일(shot scale)이 존재할 경우의 종래 기술에 따른 반도체 패턴의 배치도이다.
도 1c를 참조하면, 복수개의 반도체 패턴(11c)이 기판(미도시) 상에서 샷(shot) 단위영역(10c)으로 반복하여 배치된다. 복수개의 콘택 패턴(12c)은 복수개의 반도체 패턴(11c)의 상에 또는 하에 복수개의 반도체 패턴(11c)과 전기적으로 연결되는 목적을 가지고 형성된다. 예를 들어 복수개의 반도체 패턴(11c)은 액티브 패턴일 수 있으며, 복수개의 콘택 패턴(12c)은 워드라인(wordline)과 비트라인(bitline)과 전기적으로 연결될 수 있다. 편의상 샷 단위영역(10c)은 x,y 좌표를 이용하여 설명할 수 있다.
복수개의 반도체 패턴(11c)은 반도체 패턴의 집적을 위해서 기울어져 배치될 수 있는데 샷 단위영역(10c) 내에서 복수개의 반도체 패턴(11c)은 모두 동일한 각도로 기울어져 배치된다. 예를 들어, 샷 단위영역(10c) 내의 중심을 기준으로 우측 상방향 영역(I), 좌측 상방향 영역(Ⅱ), 좌측 하방향 영역(Ⅲ) 및 우측 하방향 영역(Ⅳ)에서 복수개의 반도체 패턴(11c)의 각각은 x축의 양의 방향과 θ1의 동일한 각도를 형성한다. 도 1c에서는 90°< θ1 < 180°의 범위에서 θ1의 동일한 각도를 형성한다. 샷 스케일이 존재할 경우, 즉 복수개의 콘택 패턴(12c)의 샷 스케일이 존재하는 경우, 복수개의 콘택 패턴(12c)의 각각은 복수개의 반도체 패턴(11c)의 각각과 전기적으로 일부 연결이 되지 않을 정도로 오정렬이 발생할 수 있다. 예를 들어, 복수개의 반도체 패턴(11c)이 먼저 형성된 후에 복수개의 콘택 패턴(12c)이 샷 단위영역(10c)의 중심으로 모이는 샷 스케일이 발생하여 형성된다면 오정렬에 기인하여 전기적으로 연결이 되지 않아 소자 동작의 불량을 유발할 수 있다. 이 경우, 샷 단위영역(10c) 내의 중심을 기준으로 우측 상방향 영역(I), 좌측 하방향 영 역(Ⅲ)에서 소자 동작의 불량이 발생하여 반도체 소자의 수율은 50%가 된다.
도 1d는 기타의 오정렬 현상이 발생할 경우의 종래 기술에 따른 반도체 패턴의 배치도이다.
도 1d를 참조하면, 복수개의 반도체 패턴(11d)이 기판(미도시) 상에서 샷(shot) 단위영역(10d)으로 반복하여 배치된다. 복수개의 콘택 패턴(12d)은 복수개의 반도체 패턴(11d)의 상에 또는 하에 복수개의 반도체 패턴(11d)과 전기적으로 연결되는 목적을 가지고 형성된다. 예를 들어 복수개의 반도체 패턴(11d)은 액티브 패턴일 수 있으며, 복수개의 콘택 패턴(12d)은 워드라인(wordline)과 비트라인(bitline)과 전기적으로 연결될 수 있다. 편의상 샷 단위영역(10d)은 x,y 좌표를 이용하여 설명할 수 있다.
복수개의 반도체 패턴(11d)은 반도체 패턴의 집적을 위해서 기울어져 배치될 수 있는데 샷 단위영역(10d) 내에서 복수개의 반도체 패턴(11d)은 모두 동일한 각도로 기울어져 배치된다. 예를 들어, 샷 단위영역(10d) 내의 중심을 기준으로 우측 상방향 영역(I), 좌측 상방향 영역(Ⅱ), 좌측 하방향 영역(Ⅲ) 및 우측 하방향 영역(Ⅳ)에서 복수개의 반도체 패턴(11d)의 각각은 x축의 양의 방향과 θ1의 동일한 각도를 형성한다. 도 1d에서는 90°< θ1 < 180°의 범위에서 θ1의 동일한 각도를 형성한다. 기타의 오정렬이 존재할 경우, 즉 복수개의 콘택 패턴(12d)의 오정렬이 존재하는 경우, 복수개의 콘택 패턴(12d)의 각각은 복수개의 반도체 패턴(11d)의 각각과 전기적으로 일부 연결이 되지 않을 정도로 오정렬이 발생할 수 있다. 예를 들어, 복수개의 반도체 패턴(11d)이 먼저 형성된 후에 복수개의 콘택 패턴(12d)이 기타의 오정렬이 발생하여 형성된다면 오정렬에 기인하여 전기적으로 연결이 되지 않아 소자 동작의 불량을 유발할 수 있다. 이 경우, 샷 단위영역(10d) 내의 중심을 기준으로 좌측 상방향 영역(Ⅱ), 좌측 하방향 영역(Ⅲ) 및 우측 하방향 영역(Ⅳ)에서 소자 동작의 불량이 발생하여 반도체 소자의 수율은 25%가 된다.
따라서, 복수개의 콘택 패턴의 상에 또는 하에 전기적으로 연결하기 위한 목적으로 배치되는 복수개의 반도체 패턴을 효율적으로 배치하는 것이 필요하게 되었다.
본 발명이 이루고자 하는 기술적 과제는 콘택 패턴과 오정렬 불량을 최소화할 수 있는 반도체 패턴을 제공하는 데 있다.
또한, 본 발명이 이루고자 하는 또 다른 기술적 과제는 콘택 패턴과 오정렬 불량을 최소화할 수 있는 반도체 패턴의 배치방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 일실시예에 따른 반도체 패턴은 복수개의 콘택 패턴의 상에 또는 하에 상기 복수개의 콘택 패턴과 전기적으로 연결하기 위한 목적으로 샷(shot) 단위영역으로 반복하여 배치되는 복수개의 반도체 패턴을 포함한다. 상기 샷 단위영역은 x,y 좌표로 이루어지며, 상기 샷 단위영역 중 그 중심에서 우측 상방향 영역과 좌측 하방향 영역에서는 상기 복수개의 반도체 패턴의 각각은 그 장방향 축이 x축과 0°< θ2 < 90°의 각도를 이루도록 기울어져 배치되고, 상기 샷 단위영역 중 그 중심에서 우측 하방향 영역과 좌측 상방향 영역에서는 상기 복수개의 반도체 패턴의 각각은 그 장방향 축이 x축과 90°< θ3 < 180°의 각도를 이루도록 기울어져 배치된다. 바람직하게는 상기 반도체 패턴은 액티브 패턴이고, 상기 콘택 패턴은 워드라인과 비트라인과 전기적으로 연결된다. 상기 복수개의 반도체 패턴의 각각은 상기 장방향 축을 따라 신장하는 형상을 가지는 셀 패턴일 수 있다.
상기 또 다른 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 패턴의 배치방법은 복수개의 콘택 패턴의 상에 또는 하에 전기적으로 연결하기 위한 목적으로 형성되는 복수개의 반도체 패턴을 배치하는 방법에 있어서, 상기 복수개의 반도체 패턴은 x,y 좌표로 이루어지는 샷(shot) 단위영역으로 반복하여 배치되고, 상기 샷 단위영역 중 그 중심에서 우측 상방향 영역과 좌측 하방향 영역에서는 상기 복수개의 반도체 패턴의 각각은 그 장방향 축이 x축과 0°< θ2 < 90°의 각도를 이루도록 기울어져 배치되고, 상기 샷 단위영역 중 그 중심에서 우측 하방향 영역과 좌측 상방향 영역에서는 상기 복수개의 반도체 패턴의 각각은 그 장방향 축이 x축과 90°< θ3 < 180°의 각도를 이루도록 기울어져 배치되는 것을 특징으로 한다.
본 발명에 의한 반도체 패턴 및 그 배치방법에 따르면, 콘택 패턴과 반도체 패턴 사이의 오정렬 불량을 최소화할 수 있다.
첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하여 위하여 과장되어진 것이다.
명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다. 명세서 전체에 걸쳐서 막, 영역, 또는 기판등과 같은 하나의 구성요소가 또 다른 구성요소 "상에" 위치한다고 언급할 때는, 상기 하나의 구성요소가 다른 구성요소에 직접 접촉하거나 중간에 개재되는 구성요소들이 존재할 수 있다고 해석될 수 있다. 또한, "상의" 또는 "위의" 및 "하의" 또는 "아래의"와 같은 상대적인 용어들은 도면들에서 도해되는 것처럼 다른 요소들에 대한 어떤 요소들의 관계를 기술하기 위해 여기에서 사용될 수 있다. 상대적 용어들은 도면들에서 묘사되는 방향에 추가하여 소자의 다른 방향들을 포함하는 것을 의도한다고 이해될 수 있다. 예를 들어, 도면들에서 소자가 뒤집어 진다면(turned over), 다른 요소들의 상부의 면 상에 존재하는 것으로 묘사되는 요소들은 상기 다른 요소들의 하부의 면 상에 방향을 가지게 된다. 그러므로, 예로써 든 "상의"라는 용어는, 도면의 특정한 방향에 의존하여 "하의" 및 "상의" 방향 모두를 포함할 수 있다.
도 2a는 본 발명에 따른 이상적인 반도체 패턴의 배치도이다.
도 2a를 참조하면, 복수개의 반도체 패턴(110a)이 기판(미도시) 상에서 샷(shot) 단위영역(100a)으로 반복하여 배치된다. 복수개의 반도체 패턴(110a)은 그 상에 또는 그 하에 복수개의 콘택 패턴(120a)과 전기적으로 연결된다. 예를 들어 복수개의 반도체 패턴(110a)은 액티브 패턴일 수 있으며, 복수개의 콘택 패턴(120a)은 워드라인(wordline)과 비트라인(bitline)과 전기적으로 연결될 수 있다. 복수개의 반도체 패턴(110a)은 바람직하게는 장방향 축을 따라 신장하는 형상 을 가질 수 있으며 예를 들어 장방향 축을 따라 신장하는 타원형의 형상을 가질 수 있다. 그리고 복수개의 반도체 패턴(110a)의 각각은 셀 영역을 구성하는 셀 패턴일 수 있다. 편의상 샷 단위영역(100a)은 x,y 좌표를 이용하여 설명할 수 있다.
복수개의 반도체 패턴(110a)은 반도체 패턴의 집적을 위해서 기울어져 배치될 수 있는데 샷 단위영역(100a) 내에서 복수개의 반도체 패턴(110a)은 기울어져 배치된다. 샷 단위영역(100a) 내의 중심을 기준으로 우측 상방향 영역(I) 및 좌측 하방향 영역(Ⅲ)에서 복수개의 반도체 패턴(110a)의 각각은 x축의 양의 방향과 임의의 θ2의 각도를 형성한다. 여기에서는 0°< θ2 < 90°의 범위에서 θ2의 임의의 각도를 형성한다. 한편, 샷 단위영역(100a) 내의 중심을 기준으로 좌측 상방향 영역(Ⅱ) 및 우측 하방향 영역(Ⅳ)에서 복수개의 반도체 패턴(110a)의 각각은 x축의 양의 방향과 임의의 θ3의 각도를 형성한다. 여기에서는 90°< θ3< 180°의 범위에서 θ3의 임의의 각도를 형성한다. 이상적인 경우에는 복수개의 반도체 패턴(110a)의 각각의 중앙부에 복수개의 콘택 패턴(120a)의 각각이 정렬(align)된다.
도 2b는 웨이퍼 오프셋(offset)이 존재할 경우에서 본 발명의 일실시예에 따른 반도체 패턴의 배치도이다.
도 2b를 참조하면, 복수개의 반도체 패턴(110b)이 기판(미도시) 상에서 샷(shot) 단위영역(100b)으로 반복하여 배치된다. 복수개의 반도체 패턴(110b)은 그 상에 또는 그 하에 복수개의 콘택 패턴(120b)과 전기적으로 연결된다. 예를 들어 복수개의 반도체 패턴(110b)은 액티브 패턴일 수 있으며, 복수개의 콘택 패 턴(120b)은 워드라인(wordline)과 비트라인(bitline)과 전기적으로 연결될 수 있다. 복수개의 반도체 패턴(110b)은 바람직하게는 장방향 축을 따라 신장하는 형상을 가질 수 있으며 예를 들어 장방향 축을 따라 신장하는 타원형의 형상을 가질 수 있다. 그리고 복수개의 반도체 패턴(110b)의 각각은 셀 영역을 구성하는 셀 패턴일 수 있다. 편의상 샷 단위영역(100b)은 x,y 좌표를 이용하여 설명할 수 있다.
복수개의 반도체 패턴(110b)은 반도체 패턴의 집적을 위해서 기울어져 배치될 수 있는데 샷 단위영역(100b) 내에서 복수개의 반도체 패턴(110b)은 기울어져 배치된다. 샷 단위영역(100b) 내의 중심을 기준으로 우측 상방향 영역(I) 및 좌측 하방향 영역(Ⅲ)에서 복수개의 반도체 패턴(110b)의 각각은 x축의 양의 방향과 임의의 θ2의 각도를 형성한다. 여기에서는 0°< θ2 < 90°의 범위에서 θ2의 임의의 각도를 형성한다. 한편, 샷 단위영역(100b) 내의 중심을 기준으로 좌측 상방향 영역(Ⅱ) 및 우측 하방향 영역(Ⅳ)에서 복수개의 반도체 패턴(110b)의 각각은 x축의 양의 방향과 임의의 θ3의 각도를 형성한다. 여기에서는 90°< θ3< 180°의 범위에서 θ3의 임의의 각도를 형성한다. 웨이퍼 오프셋(offset)이 존재할 경우, 즉 복수개의 콘택 패턴(120b)과 복수개의 반도체 패턴(110b)들 간에 오프셋이 존재하는 경우, 복수개의 콘택 패턴(120b)의 각각은 복수개의 반도체 패턴(110b)의 각각과 전기적으로 연결이 되지 않을 정도로 오정렬이 발생할 수 있다. 예를 들어, 복수개의 반도체 패턴(110b)이 먼저 형성된 후에 복수개의 콘택 패턴(120b)이 샷 단위영역(100b)의 중심에서 좌측 하방으로 오프셋이 된다면 오정렬에 기인하여 전기적으 로 연결이 되지 않아 소자 동작의 불량을 유발할 수 있다. 그러나 종래 기술에서의 반도체 패턴과는 다르게, 이러한 오프셋의 경우에도 샷 단위영역(100b) 내의 중심을 기준으로 좌측 상방향 영역(Ⅱ) 및 우측 하방향 영역(Ⅳ)에서만 소자 동작의 불량이 발생하여 반도체 소자의 수율은 50%가 된다. 즉, 종래 기술에 따른 반도체 패턴에서는 반도체 소자의 수율이 0%임에 반해 본 발명에 따른 반도체 패턴을 적용한 경우 반도체 소자의 수율이 50%을 확보할 수 있다.
도 2c는 샷 스케일(shot scale)이 존재할 경우에서 본 발명의 일실시예에 따른 반도체 패턴의 배치도이다.
도 2c를 참조하면, 복수개의 반도체 패턴(110c)이 기판(미도시) 상에서 샷(shot) 단위영역(100c)으로 반복하여 배치된다. 복수개의 반도체 패턴(110c)은 그 상에 또는 그 하에 복수개의 콘택 패턴(120c)과 전기적으로 연결된다. 예를 들어 복수개의 반도체 패턴(110c)은 액티브 패턴일 수 있으며, 복수개의 콘택 패턴(120c)은 워드라인(wordline)과 비트라인(bitline)과 전기적으로 연결될 수 있다. 복수개의 반도체 패턴(110c)은 바람직하게는 장방향 축을 따라 신장하는 형상을 가질 수 있으며 예를 들어 장방향 축을 따라 신장하는 타원형의 형상을 가질 수 있다. 그리고 복수개의 반도체 패턴(110c)의 각각은 셀 영역을 구성하는 셀 패턴일 수 있다. 편의상 샷 단위영역(100c)은 x,y 좌표를 이용하여 설명할 수 있다.
복수개의 반도체 패턴(110c)은 반도체 패턴의 집적을 위해서 기울어져 배치될 수 있는데 샷 단위영역(100c) 내에서 복수개의 반도체 패턴(110c)은 기울어져 배치된다. 샷 단위영역(100c) 내의 중심을 기준으로 우측 상방향 영역(I) 및 좌측 하방향 영역(Ⅲ)에서 복수개의 반도체 패턴(110c)의 각각은 x축의 양의 방향과 임의의 θ2의 각도를 형성한다. 여기에서는 0°< θ2 < 90°의 범위에서 θ2의 임의의 각도를 형성한다. 한편, 샷 단위영역(100c) 내의 중심을 기준으로 좌측 상방향 영역(Ⅱ) 및 우측 하방향 영역(Ⅳ)에서 복수개의 반도체 패턴(110c)의 각각은 x축의 양의 방향과 임의의 θ3의 각도를 형성한다. 여기에서는 90°< θ3< 180°의 범위에서 θ3의 임의의 각도를 형성한다. 샷 스케일이 존재할 경우에도, 즉 복수개의 콘택 패턴(120c)의 샷 스케일이 존재하는 경우에도, 복수개의 콘택 패턴(120c)의 각각은 복수개의 반도체 패턴(110c)의 각각과 오정렬이 발생하여도 전기적으로 연결이 될 수 있다. 예를 들어, 복수개의 반도체 패턴(110c)이 먼저 형성된 후에 복수개의 콘택 패턴(120c)이 샷 단위영역(100c)의 중심으로 모이는 샷 스케일이 발생하여 형성된다면 오정렬이 발생할 수 있으나 복수개의 반도체 패턴(110c)의 배치에 의해 소자 동작의 불량을 방지할 수 있다. 즉, 종래 기술에 따른 반도체 패턴에서는 반도체 소자의 수율이 50%임에 반해 본 발명에 따른 반도체 패턴을 적용한 경우 반도체 소자의 수율이 100%을 확보할 수 있다.
도 2d는 기타의 오정렬 현상이 발생할 경우에서 본 발명의 일실시예에 따른 반도체 패턴의 배치도이다.
도 2d를 참조하면, 복수개의 반도체 패턴(110d)이 기판(미도시) 상에서 샷(shot) 단위영역(100d)으로 반복하여 배치된다. 복수개의 반도체 패턴(110d)은 그 상에 또는 그 하에 복수개의 콘택 패턴(120d)과 전기적으로 연결된다. 예를 들 어 복수개의 반도체 패턴(110d)은 액티브 패턴일 수 있으며, 복수개의 콘택 패턴(120d)은 워드라인(wordline)과 비트라인(bitline)과 전기적으로 연결될 수 있다. 복수개의 반도체 패턴(110d)은 바람직하게는 장방향 축을 따라 신장하는 형상을 가질 수 있으며 예를 들어 장방향 축을 따라 신장하는 타원형의 형상을 가질 수 있다. 그리고 복수개의 반도체 패턴(110d)의 각각은 셀 영역을 구성하는 셀 패턴일 수 있다. 편의상 샷 단위영역(100d)은 x,y 좌표를 이용하여 설명할 수 있다.
복수개의 반도체 패턴(110d)은 반도체 패턴의 집적을 위해서 기울어져 배치될 수 있는데 샷 단위영역(100d) 내에서 복수개의 반도체 패턴(110d)은 기울어져 배치된다. 샷 단위영역(100d) 내의 중심을 기준으로 우측 상방향 영역(I) 및 좌측 하방향 영역(Ⅲ)에서 복수개의 반도체 패턴(110d)의 각각은 x축의 양의 방향과 임의의 θ2의 각도를 형성한다. 여기에서는 0°< θ2 < 90°의 범위에서 θ2의 임의의 각도를 형성한다. 한편, 샷 단위영역(100d) 내의 중심을 기준으로 좌측 상방향 영역(Ⅱ) 및 우측 하방향 영역(Ⅳ)에서 복수개의 반도체 패턴(110d)의 각각은 x축의 양의 방향과 임의의 θ3의 각도를 형성한다. 여기에서는 90°< θ3< 180°의 범위에서 θ3의 임의의 각도를 형성한다. 도 1d에서 발생되는 기타의 오정렬이 존재할 경우, 즉 복수개의 콘택 패턴(120d)의 오정렬이 존재하는 경우, 복수개의 콘택 패턴(120d)의 각각은 복수개의 반도체 패턴(110d)의 각각과 전기적으로 일부 연결이 되지 않을 정도로 오정렬이 발생할 수 있다. 예를 들어, 복수개의 반도체 패턴(110d)이 먼저 형성된 후에 복수개의 콘택 패턴(120d)이 기타의 오정렬이 발생하 여 형성된다면 오정렬에 기인하여 전기적으로 연결이 되지 않아 소자 동작의 불량을 유발할 수 있다. 이 경우, 샷 단위영역(100d) 내의 중심을 기준으로 좌측 상방향 영역(Ⅱ) 및 우측 하방향 영역(Ⅳ)에서 소자 동작의 불량이 발생하여 반도체 소자의 수율은 50%가 된다. 즉, 종래 기술에 따른 반도체 패턴에서는 반도체 소자의 수율이 25%임에 반해 본 발명에 따른 반도체 패턴을 적용한 경우 반도체 소자의 수율이 50%을 확보할 수 있다.
발명의 특정 실시예들에 대한 이상의 설명은 예시 및 설명을 목적으로 제공되었다. 따라서, 본 발명은 상기 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 해당 분야에서 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
도 1a는 종래 기술에 따른 이상적인 반도체 패턴의 배치도이고,
도 1b는 웨이퍼 오프셋(offset)이 존재할 경우의 종래 기술에 따른 반도체 패턴의 배치도이고,
도 1c는 샷 스케일(shot scale)이 존재할 경우의 종래 기술에 따른 반도체 패턴의 배치도이고,
도 1d는 기타의 오정렬 현상이 발생할 경우의 종래 기술에 따른 반도체 패턴의 배치도이고,
도 2a는 본 발명에 따른 이상적인 반도체 패턴의 배치도이고,
도 2b는 웨이퍼 오프셋(offset)이 존재할 경우에서 본 발명의 일실시예에 따른 반도체 패턴의 배치도이고,
도 2c는 샷 스케일(shot scale)이 존재할 경우에서 본 발명의 일실시예에 따른 반도체 패턴의 배치도이고, 그리고
도 2d는 기타의 오정렬 현상이 발생할 경우에서 본 발명의 일실시예에 따른 반도체 패턴의 배치도이다.
<도면의 주요 부분에 대한 부호의 설명>
110a, 110b, 110c, 110d : 복수개의 반도체 패턴
120a, 120b, 120c, 120d : 복수개의 콘택 패턴
100a, 100b, 100c, 100d : 샷 단위영역

Claims (10)

  1. 복수개의 콘택 패턴의 상에 또는 하에 상기 복수개의 콘택 패턴과 전기적으로 연결하기 위한 목적으로 샷(shot) 단위영역으로 반복하여 배치되는 복수개의 반도체 패턴을 포함하고,
    상기 샷 단위영역은 x,y 좌표로 이루어지며, 상기 샷 단위영역 중 그 중심에서 우측 상방향 영역과 좌측 하방향 영역에서는 상기 복수개의 반도체 패턴의 각각은 그 장방향 축이 x축과 0°< θ2 < 90°의 각도를 이루도록 기울어져 배치되고, 상기 샷 단위영역 중 그 중심에서 우측 하방향 영역과 좌측 상방향 영역에서는 상기 복수개의 반도체 패턴의 각각은 그 장방향 축이 x축과 90°< θ3 < 180°의 각도를 이루도록 기울어져 배치되는 것을 특징으로 하는 반도체 패턴.
  2. 제1항에 있어서, 상기 반도체 패턴은 액티브 패턴인 것을 특징으로 하는 반도체 셀 패턴.
  3. 제2항에 있어서, 상기 콘택 패턴은 워드라인과 비트라인과 전기적으로 연결되는 것을 특징으로 하는 반도체 패턴.
  4. 제1항에 있어서, 상기 복수개의 반도체 패턴의 각각은 상기 장방향 축을 따 라 신장하는 형상을 가지는 것을 특징으로 하는 반도체 패턴.
  5. 제4항에 있어서, 상기 복수개의 반도체 패턴의 각각은 셀 패턴인 것을 특징으로 하는 반도체 패턴.
  6. 복수개의 콘택 패턴의 상에 또는 하에 전기적으로 연결하기 위한 목적으로 형성되는 복수개의 반도체 패턴을 배치하는 방법에 있어서,
    상기 복수개의 반도체 패턴은 x,y 좌표로 이루어지는 샷(shot) 단위영역으로 반복하여 배치되고, 상기 샷 단위영역 중 그 중심에서 우측 상방향 영역과 좌측 하방향 영역에서는 상기 복수개의 반도체 패턴의 각각은 그 장방향 축이 x축과 0°< θ2 < 90°의 각도를 이루도록 기울어져 배치되고, 상기 샷 단위영역 중 그 중심에서 우측 하방향 영역과 좌측 상방향 영역에서는 상기 복수개의 반도체 패턴의 각각은 그 장방향 축이 x축과 90°< θ3 < 180°의 각도를 이루도록 기울어져 배치되는 것을 특징으로 하는 반도체 패턴의 배치방법.
  7. 제6항에 있어서, 상기 복수개의 반도체 패턴은 액티브 패턴인 것을 특징으로 하는 반도체 패턴의 배치방법.
  8. 제7항에 있어서, 상기 복수개의 콘택 패턴은 워드라인과 비트라인과 전기적 으로 연결되는 것을 특징으로 하는 반도체 패턴의 배치방법.
  9. 제6항에 있어서, 상기 복수개의 반도체 패턴의 각각은 상기 장방향 축을 따라 신장하는 형상을 가지는 것을 특징으로 하는 반도체 패턴의 배치방법.
  10. 제6항에 있어서, 상기 복수개의 반도체 패턴의 각각은 셀 패턴인 것을 특징으로 하는 반도체 패턴의 배치방법.
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* Cited by examiner, † Cited by third party
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