KR101566405B1 - 반도체 소자의 패턴 형성 방법 - Google Patents

반도체 소자의 패턴 형성 방법 Download PDF

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Abstract

다양한 폭을 가지는 패턴들을 동시에 형성하면서 일부 영역에서는 더블 패터닝 기술에 의해 패턴 밀도를 배가시키는 반도체 소자의 패턴 형성 방법에 관하여 개시한다. 본 발명에 따른 반도체 소자의 패턴 형성 방법에서는 기판상에 서로 다른 폭을 가지는 제1 몰드 마스크 패턴 및 제2 몰드 마스크 패턴을 형성한다. 제1 몰드 마스크 패턴의 양 측벽을 덮는 한 쌍의 제1 스페이서와, 제2 몰드 마스크 패턴의 양 측벽을 덮는 한 쌍의 제2 스페이서를 형성한다. 제1 몰드 마스크 패턴 및 제2 몰드 마스크 패턴을 제거하고, 제2 스페이서를 덮는 광폭 마스크 패턴을 형성한다. 제1 스페이서 및 제2 스페이서와 광폭 마스크 패턴을 식각 마스크로 이용하여 하부막을 식각한다.
Figure R1020090001245
몰드 마스크 패턴, 스페이서, 광폭 마스크 패턴, 얼라인, DBARC

Description

반도체 소자의 패턴 형성 방법 {Method of forming patterns of semiconductor device}
반도체 소자의 패턴 형성 방법에 관한 것으로, 특히 고밀도 패턴 형성용 협폭 (narrow-width) 패턴들과 광폭 (wide-width) 패턴들을 포함하는 다양한 폭의 패턴들을 동시에 형성하는 반도체 소자의 패턴 형성 방법에 관한 것이다.
고도로 스케일링된 고집적 반도체 소자를 제조하는 데 있어서, 미세한 폭을 가지고 미세한 피치로 반복 형성되는 미세한 협폭 패턴들과 비교적 큰 폭을 가지는 광폭 패턴들을 동시에 이용하여 반도체 소자의 패턴들을 형성하기 위하여, 포토리소그래피 공정의 적용 횟수를 줄이면서 다양한 패턴들을 동시에 형성할 수 있는 기술이 필요하다. 또한, 이와 같은 기술을 적용할 수 있는 새로운 배치 구조를 가지는 반도체 소자가 필요하다.
본 발명의 목적은 상기한 종래 기술에서의 문제점을 해결하고자 하는 것으로, 고밀도 패턴 형성용 협폭 패턴들과 광폭 패턴들을 포함하는 다양한 폭의 패턴들을 동시에 형성하는 데 있어서, 이들 사이에 발생될 수 있는 미스얼라인 문제를 근본적으로 해결할 수 있는 반도체 소자의 패턴 형성 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명의 제1 양태에 따른 반도체 소자의 패턴 형성 방법에서는 기판상에 서로 다른 폭을 가지는 제1 몰드 마스크 패턴 및 제2 몰드 마스크 패턴을 형성한다. 상기 제1 몰드 마스크 패턴의 양 측벽을 덮는 한 쌍의 제1 스페이서와, 상기 제2 몰드 마스크 패턴의 양 측벽을 덮는 한 쌍의 제2 스페이서를 형성한다. 상기 제1 몰드 마스크 패턴 및 제2 몰드 마스크 패턴을 제거하여 상기 한 쌍의 제1 스페이서 사이의 제1 갭과 상기 한 쌍의 제2 스페이서 사이의 제2 갭에서 상기 기판을 노출시킨다. 상기 제2 갭 내부 및 상기 제2 스페이서를 덮는 광폭 마스크 패턴을 형성한다. 상기 제1 스페이서 및 제2 스페이서와 상기 광폭 마스크 패턴을 식각 마스크로 이용하여 상기 기판을 식각한다.
상기 광폭 마스크 패턴은 상기 제2 갭의 내부를 완전히 채우도록 형성될 수 있다. 그리고, 상기 광폭 마스크 패턴은 상기 한 쌍의 제2 스페이서의 최외측 측벽 사이의 거리보다 더 작은 폭을 가지고 상기 한 쌍의 제2 스페이서를 각각 덮도록 형성될 수 있다. 또한, 상기 광폭 마스크 패턴이 형성된 후 상기 광폭 마스크 패턴 의 양 측벽 주위에서 상기 한 쌍의 제2 스페이서의 최외측 측벽이 노출될 수 있다.
상기 광폭 마스크 패턴은 한 쌍의 제2 스페이서중 1 개의 제2 스페이서만을 덮도록 형성될 수도 있다.
본 발명의 제1 양태에 따른 반도체 소자의 패턴 형성 방법에서, 상기 기판은 반도체 기판과, 상기 반도체 기판 위에 형성된 피식각막을 포함할 수 있다. 그리고, 상기 기판을 식각하는 단계에서는 상기 피식각막을 식각하여 폭이 서로 다른 제1 패턴 및 제2 패턴을 동시에 형성할 수 있다. 또한, 상기 기판은 메모리 셀 영역을 포함하고, 상기 제1 패턴은 상기 메모리 셀 영역에 형성되는 제1 도전 라인이고, 상기 제2 패턴은 상기 제1 도전 라인에 이웃하고 있는 제2 도전 라인일 수 있다.
또한, 본 발명의 제1 양태에 따른 반도체 소자의 패턴 형성 방법에서, 상기 기판은 반도체 기판과, 상기 반도체 기판 위에 형성된 피식각막을 포함할 수 있다. 그리고, 상기 기판을 식각하는 단계는 상기 피식각막을 식각하여 폭이 서로 다른 제1 패턴 및 제2 패턴을 동시에 형성하는 단계와, 상기 제1 패턴 및 제2 패턴을 식각 마스크로 이용하여 상기 기판을 식각하여 상기 기판에 복수의 트렌치를 형성할 수 있다.
또한, 상기 목적을 달성하기 위하여, 본 발명의 제2 양태에 따른 반도체 소자의 패턴 형성 방법에서는 제1 영역 및 제2 영역을 포함하는 기판상에 하드마스크층을 형성한다. 상기 제1 영역에서 상기 하드마스크층 위에 위치되는 복수의 협폭 몰드 마스크 패턴과, 상기 제2 영역에서 상기 하드마스크층 위에 위치되는 복수의 광폭 몰드 마스크 패턴을 형성한다. 상기 복수의 협폭 몰드 마스크 패턴 각각의 측벽을 덮는 복수의 제1 스페이서와, 상기 복수의 광폭 몰드 마스크 패턴 각각의 측벽을 덮는 복수의 제2 스페이서를 동시에 형성한다. 상기 제1 영역 및 제2 영역에서 복수의 협폭 몰드 마스크 패턴 및 복수의 광폭 몰드 마스크 패턴을 제거한다. 상기 제2 영역에서 복수의 제2 스페이서중 일부를 덮는 광폭 마스크 패턴을 형성한다. 상기 복수의 제1 스페이서, 상기 복수의 제2 스페이서, 및 상기 광폭 마스크 패턴을 식각 마스크로 이용하여 상기 하드마스크층을 식각하여 협폭 하드마스크 패턴 및 광폭 하드마스크 패턴을 포함하는 복수의 하드마스크 패턴을 형성한다.
본 발명에 따른 반도체 소자의 패턴 형성 방법에서는 복수의 도전 라인을 형성하는 데 필요한 포토리소그래피 공정과, 이들을 주변 회로에 연결시키기 위한 복수의 콘택 패드, 메모리 셀 영역에 형성되는 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL), 주변회로 영역에 형성되는 주변회로용 도전 패턴 등과 같은 비교적 큰 패턴들을 형성하기 위한 포토리소그래피 공정을 별도의 공정으로 행하지 않고 1 회의 포토리소그래피 공정을 통해 동시에 형성함으로써 이들 사이에 발생될 수 있는 미스얼라인 문제를 근본적으로 해결할 수 있다. 또한, 기판상의 패턴 밀도가 서로 다른 각 영역에서 서로 다른 사이즈 및 폭을 가지는 다양한 패턴들을 형성하기 위한 식각 공정을 동시에 행할 때, 1 회의 포토리소그래피 공정을 통해 얻어지는 식각 마스크를 이용하여 식각 공정을 행하므로, 서로 다른 패턴 밀도 및 서로 다른 패턴 폭을 가지는 다양한 형상의 패턴들을 동시에 형성하는 데 있어서, 패턴간 미 스얼라인에 따른 문제 없이 패턴 균일도를 향상시킬 수 있다.
다음에, 본 발명의 바람직한 실시예들에 대하여 첨부 도면을 참조하여 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러가지 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들에 한정되는 것으로 해석되어져서는 안된다. 본 발명의 실시예들은 본 발명을 보다 완전하게 설명하기 위하여 제공되어지는 것이다. 첨부 도면들에서, 층들 및 영역들 각각의 두께 및 폭은 명세서의 명확성을 위해 과장된 것이다. 첨부 도면에서 동일한 부호는 동일한 요소를 지칭한다. 또한, 도면에서의 다양한 요소와 영역은 개략적으로 도시된 것이다. 따라서, 본 발명은 첨부한 도면에 그려진 상대적인 크기나 간격에 의해 제한되지 않는다.
도 1은 본 발명에 따른 반도체 소자의 패턴 형성 방법을 적용하여 구현할 수 있는 예시적인 반도체 소자의 메모리 시스템(100)을 개략적으로 도시한 블록도이다.
도 1을 참조하면, 반도체 소자의 메모리 시스템(100)은 호스트(10), 메모리 콘트롤러(20), 및 플래시 메모리(30)를 구비한다.
상기 메모리 콘트롤러(20)는 호스트(10)와 플래시 메모리(30) 사이의 인터페이스 역할을 하며, 버퍼 메모리(22)를 포함한다. 도시하지는 았았으나, 상기 메모리 콘트롤러(20)는 CPU, ROM, RAM 및 인터페이스 블록들을 더 포함할 수 있다.
상기 플래시 메모리(30)는 셀 어레이(32), 디코더(34), 페이지 버퍼(36), 비트 라인 선택 회로(38), 데이터 버퍼(42), 및 제어 유니트(44)를 더 포함할 수 있 다.
상기 호스트(10)로부터 데이터 및 쓰기 명령 (write command)이 메모리 콘트롤러(20)에 입력되고, 상기 메모리 콘트롤러(20)에서는 입력된 명령에 따라 데이터가 셀 어레이(32)에 쓰여지도록 플래시 메모리(30)를 제어한다. 또한, 메모리 콘트롤러(20)는 호스트(10)로부터 입력되는 읽기 명령 (read command)에 따라, 셀 어레이(32)에 저장되어 있는 데이터가 읽어지도록 플래시 메모리(30)를 제어한다. 상기 버퍼 메모리(22)는 호스트(10)와 플래시 메모리(30) 사이에서 전송되는 데이터를 임시 저장하는 역할을 한다.
상기 플래시 메모리(30)의 셀 어레이(32)는 복수의 메모리 셀로 구성된다. 상기 디코더(34)는 워드 라인(WL0, WL1, ..., WLn)을 통해 셀 어레이(32)와 연결되어 있다. 상기 디코더(34)는 메모리 콘트롤러(20)로부터 어드레스를 입력받고, 1 개의 워드 라인(WL0, WL1, ..., WLn)을 선택하거나, 비트 라인(BL0, BL1, ..., BLm)을 선택하도록 선택 신호(Yi)를 발생한다. 페이지 버퍼(36)는 비트 라인(BL0, BL1, ..., BLm)을 통해 셀 어레이(32)와 연결된다.
도 2는 본 발명에 따른 반도체 소자의 패턴 형성 방법에 따라 구현될 수 있는 일 예에 따른 반도체 소자의 구성을 부분적으로 예시한 평면도이다. 도 2에는, NAND 플래시 메모리 소자의 메모리 셀 영역(200A)의 일부와, 상기 메모리 셀 영역(200A)의 셀 어레이를 구성하는 복수의 도전 라인, 예를 들면 워드 라인 또는 비트 라인을 디코더와 같은 외부 회로(도시 생략)에 연결시키기 위한 접속 영역(200B)의 일부와, 주변회로 영역(200C)의 일부의 레이아웃이 예시되어 있다.
도 2를 참조하면, 상기 메모리 셀 영역(200A)에는 복수의 메모리 셀 블록(240)이 형성되어 있다. 도 2에는 1 개의 메모리 셀 블록(240) 만 도시하였다. 상기 메모리 셀 블록(240)에는 스트링 선택 라인(SSL)과 접지 선택 라인(GSL)과의 사이에 1 개의 셀 스트링을 구성하는 데 필요한 복수의 도전 라인(201, 202, ..., 232)이 제1 방향 (도 2에서 "x 방향")으로 상호 평행하게 연장되어 있다. 상기 복수의 도전 라인(201, 202, ..., 232)은 각각 상기 메모리 셀 영역(200A) 및 접속 영역(200B)에 걸쳐서 연장되어 있다.
상기 복수의 도전 라인(201, 202, ..., 232)을 디코더와 같은 외부 회로(도시 생략)에 연결시키기 위하여, 상기 접속 영역(200B)에서 상기 복수의 도전 라인(201, 202, ..., 232) 각각의 일단에는 복수의 콘택 패드(252)가 상기 복수의 도전 라인(201, 202, ..., 232)과 각각 일체로 형성되어 있다. 상기 복수의 콘택 패드(252)의 형상은 도 2에 예시된 형상에 한정되는 것은 아니며, 필요에 따라 다양한 형상을 가지도록 형성될 수 있다.
주변회로 영역(200C)에는 주변회로용 도전 패턴(272)이 형성되어 있다.
도 2에서, 상기 복수의 도전 라인(201, 202, ..., 232), 스트링 선택 라인(SSL), 접지 선택 라인(GSL), 콘택 패드(252), 및 주변회로용 도전 패턴(272)은 모두 상호 동일한 물질로 이루어질 수 있다. 상기 복수의 도전 라인(201, 202, ..., 232)은 각각 상기 메모리 셀 영역(200A)에서 복수의 메모리 셀을 구성하는 워드 라인일 수 있다. 상기 주변회로용 도전 패턴(272)은 주변회로용 트랜지스터의 게이트 전극을 구성할 수 있다. 상기 스트링 선택 라인(SSL) 및 접지 선택 라 인(GSL)은 각각 상기 복수의 도전 라인(201, 202, ..., 232)의 폭(W1) 보다 더 큰 폭(W2, W3)을 가질 수 있다.
다른 예로서, 상기 복수의 도전 라인(201, 202, ..., 232)은 메모리 셀 영역(200A)에서 메모리 셀을 구성하는 비트 라인일 수 있다. 이 경우, 상기 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)은 생략될 수도 있다.
도 2에는 1 개의 메모리 셀 블록(240)에서 복수의 도전 라인(201, 202, ..., 232)이 32 개의 도전 라인을 포함하는 것으로 도시되어 있으나, 본 발명의 사상의 범위 내에서 1 개의 메모리 셀 블록(240)은 다양한 수의 도전 라인을 포함할 수 있다.
다음에, 본 발명의 바람직한 실시예에 따른 반도체 소자의 패턴 형성 방법에 대하여 구체적인 예를 들어 상세히 설명한다.
도 3a 내지 도 3j는 본 발명의 제1 실시예에 따른 반도체 소자의 패턴 형성 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 4a 내지 도 4h는 도 2에 예시된 반도체 소자를 제조하기 위한 예시적인 방법을 설명하기 위하여 도 3a 내지 도 3j의 공정에서 설명하는 주요 부분의 레이아웃을 보여주는 평면도들이다. 도 4a 내지 도 4h에는 복수의 메모리 셀 블록(240)중 1 개의 메모리 셀 블록(240) (도 2 참조)의 일부 만을 예시하였다.
도 3a 내지 도 3j에는 도 2의 A - A'선 단면, B - B'선 단면, 및 C - C'선 단면 각각에 대응하는 부분을 공정 순서에 따라 나타내었다. 도 3a 내지 도 3j와 도 4a 내지 도 4h에 있어서, 도 2에서와 동일한 참조 부호는 동일 요소를 의미하 며, 여기서는 그에 대한 상세한 설명은 생략한다. 도 3a 내지 도 3j에 있어서, 메모리 셀 영역(200A)은 "CELL"로, 접속 영역(200B)은 "CONTACT"으로, 그리고 주변회로 영역(200C)은 "PERI"로 표시하였다.
도 3a 및 도 4a를 참조하면, 먼저 메모리 셀 영역(200A)과, 접속 영역(200B)과, 주변회로 영역(200C)을 가지는 기판(300)을 준비한다. 상기 기판(300)은 실리콘 기판으로 이루어질 수 있다.
상기 기판(300) 위에 상기 도전 라인들을 형성하는 데 필요한 도전층(330)을 형성하고, 상기 도전층(330) 위에 제1 하드마스크층(332) 및 제2 하드마스크층(334)을 차례로 형성한다. 경우에 따라, 상기 제1 하드마스크층(332) 및 제2 하드마스크층(334)중 어느 하나는 생략될 수 있다. 또는, 상기 제1 하드마스크층(332) 및 제2 하드마스크층(334) 외에 다른 막을 더 형상할 수도 있다.
그 후, 메모리 셀 영역(200A) 및 접속 영역(200B)에서, 상기 제2 하드마스크층(334) 위에 복수의 몰드 마스크 패턴 블록(340)을 형성한다. 도 3a에는 1 개의 메모리 셀 블록(240)(도 2 참조)을 형성하는 데 필요한 1 개의 몰드 마스크 패턴 블록(340)이 나타나 있다. 상기 몰드 마스크 패턴 블록(340)은 메모리 셀 영역(200A) 및 접속 영역(200B)에 걸쳐서 연장되어 있는 복수의 제1 몰드 마스크 패턴(340A)과, 메모리 셀 영역(200A)에만 형성되어 있는 복수의 제2 몰드 마스크 패턴(340B)을 포함한다.
상기 도전층(330)으로부터 워드 라인을 형성하는 경우, 상기 도전층(330)은 상기 기판(300)상에 차례로 형성된 터널링 산화막, 전하 저장층, 블로킹 산화막, 및 게이트 전극층이 차례로 형성된 적층 구조를 가질 수 있다. 이 경우, 상기 터널링 산화막은 실리콘 산화막으로 이루어질 수 있다. 상기 전하 저장층은 실리콘 질화막, 또는 상기 실리콘 질화막 보다 더 높은 유전 상수를 가지는 고유전막 (high-k film)으로 이루어질 수 있다. 예를 들면, 상기 전하 저장층은 Si3N4막, 금속 산화막, 금속 질화막, 또는 이들의 조합으로 이루어질 수 있다. 상기 블로킹 산화막은 Al2O3, SiO2, HfO2, ZrO2, LaO, LaAlO, LaHfO 및 HfAlO로 이루어지는 군에서 선택되는 적어도 하나의 물질로 이루어질 수 있다. 상기 게이트 전극층은 TaN, TiN, W, WN, HfN 및 텅스텐 실리사이드로 이루어지는 군에서 선택되는 어느 하나, 또는 이들의 조합으로 이루어질 수 있다. 다른 예로서, 상기 도전층(330)으로부터 워드 라인을 형성하는 경우, 상기 도전층(330)은 상기 기판(300)상에 차례로 형성된 터널링 산화막, 플로팅 게이트용 도전층, 게이트간 유전막, 및 콘트롤 게이트용 도전층이 차례로 형성된 적층 구조를 가질 수도 있다. 그리고, 상기 캡핑층(332)은 실리콘 질화막으로 이루어질 수 있다.
상기 도전층(330)으로부터 비트 라인을 형성하는 경우, 상기 도전층(330)은 도핑된 폴리실리콘 또는 금속으로 이루어질 수 있다.
상기 제1 하드마스크층(332)은 산화막으로 이루어지고, 상기 제2 하드마스크층(334)은 폴리실리콘막으로 이루어질 수 있다.
도 4a에 도시한 바와 같이, 메모리 셀 영역(200A)으로부터 접속 영역(200B)까지 연장되어 있는 복수의 제1 몰드 마스크 패턴(540A)은 각각 메모리 셀 영 역(200A) 및 접속 영역(200B)에 걸쳐서 제1 방향 (도 4a에서 "x" 방향)으로 연장되는 제1 부분(342)과, 접속 영역(200B)에만 형성되고 상기 제1 방향과는 다른 제2 방향, 예를 들면 상기 제1 방향과 직교하는 제2 방향 (도 4a에서 "y" 방향)으로 연장되는 제2 부분(344)을 포함한다. 상기 복수의 제1 몰드 마스크 패턴(340A)에서, 상기 제2 부분(344)의 x 방향의 폭(B1Wx)은 상기 제1 부분(342)의 y 방향의 폭(A1Wy)보다 더 클 수 있다.
또한, 메모리 셀 영역(200A)에서, 제2 몰드 마스크 패턴(340B)의 y 방향의 폭(A2Wy)은 제1 몰드 마스크 패턴(340A)의 제1 부분(342)의 y 방향의 폭(A1Wy)보다 더 클 수 있다.
상기 제2 하드마스크층(334)이 폴리실리콘막으로 이루어진 경우, 상기 몰드 마스크 패턴 블록(340)은 상기 제2 하드마스크층(334)에 대하여 식각 선택비를 가지는 물질로 이루어질 수 있다. 예를 들면, 상기 몰드 마스크 패턴 블록(340)은 탄소함유막 (이하, "SOH막"이라 함), 산화막 또는 질화막으로 이루어질 수 있다. 상기 SOH막은 페닐, 벤젠, 또는 나프탈렌과 같은 방향족 환을 포함하는 탄화수소 화합물 또는 그 유도체로 이루어지는 유기 화합물로 이루어질 수 있다. 상기 SOH막은 그 총 중량을 기준으로 약 85 ∼ 99 중량%의 비교적 높은 탄소 함량을 가지는 유기화합물로 이루어질 수 있으며, 스핀 코팅 (spin coating) 공정에 의해 형성될 수 있다.
복수의 제1 및 제2 몰드 마스크 패턴(340A, 340B)을 형성하기 위하여 통상의 포토리소그래피 공정에 의해 형성된 포토레지스트 패턴(도시 생략)을 식각 마스크 로 이용하는 식각 공정을 이용할 수 있다.
도 3b를 참조하면, 복수의 제1 및 제2 몰드 마스크 패턴(340A, 340B)이 형성된 결과물상에 제1 및 제2 몰드 마스크 패턴(340A, 340B) 각각의 상면 및 측벽을 덮는 마스크층(350)을 형성한다.
상기 마스크층(350)은 복수의 제1 및 제2 몰드 마스크 패턴(340A, 340B) 각각의 상면 및 양 측벽을 균일한 두께로 덮도록 형성될 수 있다.
상기 제2 하드마스크층(334)이 폴리실리콘막으로 이루어지고 제1 및 제2 몰드 마스크 패턴(340A, 340B)이 SOH막으로 이루어진 경우, 상기 마스크층(350)은 산화막으로 이루어질 수 있다.
도 3c 및 도 4b를 참조하면, 메모리 셀 영역(200A) 및 접속 영역(200B)에서 상기 마스크층(350)을 에치백하여, 복수의 제1 몰드 마스크 패턴(340A) 각각의 측벽을 덮는 루프(loop) 형상의 복수의 제1 스페이서(350A)와, 복수의 제2 몰드 마스크 패턴(340B) 각각의 측벽을 덮는 루프 형상의 복수의 제2 스페이서(350B)를 형성한다.
메모리 셀 영역(200A)에서, 상기 제2 몰드 마스크 패턴(340B)의 측벽을 덮는 루프 형상의 복수의 제2 스페이서(350B)중 y 방향에서의 최외측 측벽 사이의 거리(S2Wy)는 메모리 셀 영역(200A)에서 형성하고자 하는 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL) (도 2 참조) 각각의 폭(CW2, CW3)과 같을 수 있다.
도 3d 및 도 4c를 참조하면, 메모리 셀 영역(200A) 및 접속 영역(200B)에서 복수의 제1 및 제2 몰드 마스크 패턴(340A, 340B)을 제거하여, 제1 및 제2 스페이 서(350A, 350B)를 구성하는 각각의 루프 내에서 상기 제2 하드마스크층(334)의 상면이 노출되도록 한다.
도 3e 및 도 4d를 참조하면, 상기 복수의 제1 및 제2 스페이서(350A, 350B) 및 제2 하드마스크층(334) 위에 트리밍(trimming) 마스크 패턴(360)을 형성한다.
상기 트리밍 마스크 패턴(360)이 형성된 후, 상기 기판(300) 상의 접속 영역(200B) (도 2 참조)에서는 상기 트리밍 마스크 패턴(360) 주위에서 상기 복수의 제1 스페이서(350A)의 일부가 외부로 노출된다. 또한, 도 3e 및 도 4d에는 도시되지 않았으나, 메모리 셀 영역(200A)에서도 상기 트리밍 마스크 패턴(360) 주위에서 상기 제1 스페이서(350A)의 일부가 노출된다. 반면, 메모리 셀 영역(200A)에 있는 제2 스페이서(350B)는 상기 트리밍 마스크 패턴(360)에 의해 완전히 덮여 외부로 노출되지 않는다.
상기 트리밍 마스크 패턴(360)은 상기 제1 및 제2 스페이서(350A, 350B) 및 제2 하드마스크층(334)을 덮는 DBARC막 (developable bottom anti-reflective coating film)(362)과, 상기 DBARC막(362)을 덮는 포토레지스트 패턴(364)으로 이루어질 수 있다.
도 3f 및 도 4e를 참조하면, 상기 트리밍 마스크 패턴(360)을 식각 마스크로 하여 메모리 셀 영역(200A) 및 접속 영역(200B)에서 각각 제1 스페이서(350A)의 노출된 부분들을 식각하는 트리밍 공정을 행한다. 그 결과, 기판(300)의 메모리 셀 영역(200A) 및 접속 영역(200B)에서 루프 형상을 이루었던 복수의 제1 스페이서(350A)가 각각 2 개로 분리된다.
그 후, 상기 트리밍 마스크 패턴(360)을 제거한다. 이 때, 상기 트리밍 마스크 패턴(360)이 DBARC막(362) 및 포토레지스트 패턴(364)으로 이루어진 경우, 상기 포토레지스트 패턴(364)의 제거와 함께 상기 DBARC막(362)도 현상 공정에 의해 제거될 수 있다. 따라서, 메모리 셀 영역(200A) 및 접속 영역(200B)에서 상기 제1 스페이서(350A)들 사이의 간격이 매우 좁아도 이들 간격 내에 DBARC막(362)의 잔류물이 남는 일 없이 완전히 제거될 수 있다.
도 3g 및 도 4f를 참조하면, 상기 제1 및 제2 스페이서(350A, 350B)가 형성된 결과물상에 광폭 패턴 형성용 마스크층을 형성한 후, 이를 패터닝하여 광폭 패턴이 형성될 부분을 덮는 광폭 마스크 패턴(370)을 형성한다.
상기 광폭 마스크 패턴(370)은 메모리 셀 영역(200A)에서 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)(도 2 참조)을 형성하기 위하여 상기 제2 스페이서(350B) 내부를 채우면서 상기 제2 스페이서(350B) 위에 형성된 제1 광폭 마스크 패턴(370A)을 포함할 수 있다. 또한, 상기 광폭 마스크 패턴(370)은 접속 영역(200B)에서 복수의 콘택 패드(252)(도 2 참조)를 형성하기 위하여 상기 제1 스페이서(350A) 위에 형성된 제2 광폭 마스크 패턴(370B)을 포함할 수 있다. 또한, 상기 광폭 마스크 패턴(370)은 주변회로용 도전 패턴(272)(도 2 참조)을 형성하기 위하여 주변회로 영역(200C)에서 상기 제2 하드마스크층(334) 위에 형성된 제3 광폭 마스크 패턴(370C)을 포함할 수 있다.
상기 제1 광폭 마스크 패턴(370A)의 y 방향에서의 폭(W1Wy)은 한 쌍의 제2 스페이서(350B)의 y 방향에서의 최외측 측벽 사이의 거리(S2Wy)와 같거나 더 작을 수 있다. 도 3g 및 도 4f에는 상기 제1 광폭 마스크 패턴(370A)의 y 방향에서의 폭(W1Wy)이 한 쌍의 제2 스페이서(350B)의 y 방향에서의 최외측 측벽 사이의 거리(S2Wy)보다 더 작은 경우가 예시되어 있다. 따라서, 상기 제1 광폭 마스크 패턴(370A)의 양 측벽 주위에서 상기 한 쌍의 제2 스페이서(350B)의 최외측 측벽이 노출되어 있다.
상기 광폭 마스크 패턴(370)은 포토리소그래피 공정에 의해 형성될 수 있다.
상기 광폭 마스크 패턴(370)의 패터닝을 위한 포토리소그래피 공정시, 상기 제1 광폭 마스크 패턴(370A)의 경우는 상기 제2 스페이서(350B) 위에서 상기 제2 스페이서(350B) 내부를 채우도록 형성되므로, y 방향에서 상기 제2 스페이서(350B)의 폭(S2y) 만큼 공정 마진이 확보될 수 있다. 특히, 노광 공정시의 도즈량 제어에 있어서 공정 마진이 확보되어, 상기 제1 광폭 마스크 패턴(370A)의 y 방향 폭(W1Wy)이 원하는 치수로부터 벗어나게 되더라도 상기 제2 스페이서(350B)에 의해 공정 마진이 확보되어 상기 제2 스페이서(350B)에 의해 한정되는 갭(G) 내에 제1 광폭 마스크 패턴(370A)이 채워질 수 있게 된다. 따라서, 상기 갭(G) 내에서 상기 제2 하드마스크층(334)이 노출되지 않는다.
일 예로서, 상기 광폭 마스크 패턴(370)은 평탄화된 상면을 갖는 SOH막과 상기 SOH막을 덮는 SiON막의 적층 구조로 이루어질 수 있다. 또 다른 예로서, 상기 광폭 마스크 패턴(370)은 DBARC막과, 상기 DBARC막을 덮는 포토레지스트 패턴으로 이루어질 수 있다.
예를 들면, 상기 광폭 마스크 패턴(370)을 형성하기 위하여, 먼저 제1 및 제 2 스페이서(350A, 350B) 및 제2 하드마스크층(334) 각각의 노출 표면을 덮는 DBARC막을 형성한 후, 상기 DBARC막 위에 포토레지스트막을 형성하여 상기 DBARC막 및 포토레지스트막으로 이루어지는 광폭 마스크층을 형성하고, 포토리소그래피 공정을 이용하여 상기 광폭 마스크층을 패터닝하는 일련의 공정들을 행할 수 있다. 이 때, 메모리 셀 영역(200A)에 형성된 복수의 제1 스페이서(350A) 각각의 사이의 간격이 매우 좁은 경우에도, 상기 제1 스페이서(350A)를 덮고 있던 상기 DBARC막은 상기 포토레지스트막의 현상 공정중에 상기 포토레지스트막의 제거될 부분과 함께 제거될 수 있다. 따라서, 메모리 셀 영역(200A)에 형성된 복수의 제1 스페이서(350A) 각각의 사이에서 상기 DBARC막의 잔류물이 남는 일 없이 완전히 제거될 수 있다.
도 3h 및 도 4g를 참조하면, 메모리 셀 영역(200A), 접속 영역(200B), 및 주변회로 영역(200C)에서, 제1 및 제2 스페이서(350A, 350B)와 광폭 마스크 패턴(370)을 식각 마스크로 이용하여 상기 제2 하드마스크층(334)을 식각하여 제2 하드마스크 패턴(334A)을 형성한다.
도시하지는 않았으나, 상기 제2 하드마스크 패턴(334A)의 상면에는 상기 제1 및 제2 스페이서(350A, 350B)와 광폭 마스크 패턴(370)의 잔류물들이 남아있을 수 있다.
도 3i 및 도 4h를 참조하면, 메모리 셀 영역(200A), 접속 영역(200B), 및 주변회로 영역(200C)에서, 제2 하드마스크 패턴(334A)을 식각 마스크로 이용하여 상기 제1 하드마스크층(332)을 식각하여 제1 하드마스크 패턴(332A)을 형성한다.
도시하지는 않았으나, 상기 제1 하드마스크 패턴(332A)의 상면에는 상기 제2 하드마스크 패턴(334A)의 잔류물들이 남아있을 수 있다.
도 3j를 참조하면, 메모리 셀 영역(200A), 접속 영역(200B), 및 주변회로 영역(200C)에서, 제1 하드마스크 패턴(332A)을 식각 마스크로 이용하여 상기 도전층(330)을 식각하여 도전층 패턴(330A)을 형성한다.
도시하지는 않았으나, 상기 도전층 패턴(330A)의 상면에는 상기 제1 하드마스크 패턴(332A)의 잔류물들이 남아있을 수 있다.
상기 도전층 패턴(330A)은 도 2에 예시한 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL), 복수의 도전 라인(201, 202, ..., 232), 복수의 콘택 패드(252), 및 주변회로용 도전 패턴(272)을 구성할 수 있다.
도 3a 내지 도 3j와 도 4a 내지 도 4h를 참조하여 설명한 본 발명의 제1 실시예에 따른 반도체 소자의 패턴 형성 방법에 따르면, 메모리 셀 영역(200A)에서 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)과 복수의 도전 라인((201, 202, ..., 232), 그 중에서도 특히 상기 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)에 각각 가장 인접하게 배치되는 도전 라인(201, 232)과의 사이에 미스얼라인이 발생될 염려가 없으며 이들 사이에 일정한 거리를 유지할 수 있다. 따라서, 상기 도전 라인(201, 232)에서의 전기적 특성을 일정하게 유지할 수 있다. 도 5는 본 발명에 따른 반도체 소자의 패턴 형성 방법을 적용하여 구현할 수 있는 다른 예에 따른 반도체 소자의 일부 구성을 보여주는 레이아웃이다.
도 5에는 반도체 메모리 소자의 활성 영역의 레이아웃이 예시되어 있다. 도 5에서, 제1 영역(A)은 단위 기억 소자들이 형성되는 메모리 셀 영역일 수 있다. 예 를 들면, 상기 제1 영역(A)에는 도 1에 예시된 셀 어레이(32)가 형성될 수 있다. 제2 영역(B)은 상기 제1 영역(A)에 형성된 단위 기억 소자들을 구동시키기 위한 주변회로들이 형성되는 주변회로 영역 또는 코어 영역일 수 있다. 제3 영역(C)은 상기 제1 영역(A) 또는 제2 영역(B)에 형성되는 패턴들의 얼라인 정확도 또는 오버레이 정확도를 확인하기 위하여 얼라인 키 또는 오버레이 키를 형성하기 위한 키 형성 영역일 수 있다.
제1 영역(A)에 형성되는 제1 활성 영역(510)은 비교적 작은 치수의 제1 폭(W1)을 가지는 협폭 활성 영역(510A)을 포함할 수 있다. 또한, 상기 제1 활성 영역(510)은 비교적 큰 치수의 제2 폭(W2)을 가지는 광폭 활성 영역(510B)도 포함할 수 있다. 상기 제1 활성 영역(510)의 광폭 활성 영역(510B)에는 배선 콘택(512)이 형성될 수 있다. 상기 협폭 활성 영역(510A)에서는 상기 제1 활성 영역(510)이 비교적 작은 치수의 제1 간격(D1)을 사이에 두고 상호 평행하게 반복 배치될 수 있다. 상기 제1 간격(D1)은 상기 협폭 활성 영역(510A)을 정의하기 위한 제1 소자분리 영역(514)의 폭이 될 수 있다. 상기 제1 영역(A)에서, 형성하고자 하는 소자의 종류 및 원하는 특성에 따라 제1 폭(W1), 제2 폭(W2) 및 제1 간격(D1)은 임의로 설계될 수 있다. 필요에 따라, 상기 제1 폭(W1) 및 제1 간격(D1)은 동일할 수도 있고 동일하지 않을 수도 있다. 예를 들면, 상기 제1 폭(W1) 및 제1 간격(D1)은 디자인룰 (design rule)에 의해 결정되는 사이즈를 가지는 1 개의 메모리 셀의 크기에 따라 결정될 수 있다. 상기 제1 폭(W1) 및 제1 간격(D1)은 각각 1F 내지 3F의 크기를 가질 수 있다. 여기서, F는 메모리 셀에서의 최소 피쳐사이즈 (minimum feature size)를 나타낸다.
제2 영역(B)에는 제1 영역(A)의 협폭 활성 영역(510A)에 비해 큰 치수인 제3 폭(W3) 또는 제4 폭(W4)을 가지는 제2 활성 영역(520)이 형성될 수 있다. 상기 제2 영역(B)에서, 상기 제2 활성 영역(520)은 제2 소자분리 영역(524)에 의해 정의될 수 있다.
제3 영역(C)에는 제1 영역(A)의 협폭 활성 영역(510A)에 비해 큰 치수인 제5 폭(W5) 또는 제6 폭(W6)을 가지는 제3 활성 영역(530)이 형성될 수 있다. 상기 제3 영역(C)에서, 상기 제3 활성 영역(530)은 제3 소자분리 영역(534)에 의해 정의될 수 있다.
도 6a 내지 도 6i는 본 발명의 제2 실시예에 따른 반도체 소자의 패턴 형성 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 6a 내지 도 6i에서, 제1 영역(A)에는 도 5의 6A - 6A' 선 단면에 대응하는 부분이 도시되어 있고, 제2 영역(B)에는 도 5의 6B - 6B' 선 단면에 대응하는 부분이 도시되어 있고, 제3 영역(C)에는 도 5의 6C - 6C' 선 단면에 대응하는 부분이 도시되어 있다. 도 6a 내지 도 6i에서, 제2 영역(B)이 도 2의 6B - 6B' 선 단면에 대응하는 부분을 나타내는 것을 예시하나, 본 발명은 이에 한정되지 않는다. 본 발명의 범위 내에서 도 6a 내지 도 6i를 참조하여 설명하는 제2 영역(B)에 대한 상세한 사항은 도 2에서의 제1 영역(A)중 광폭 활성 영역(510B) 부분을 형성하는 데에도 동일하게 적용될 수 있다.
도 6a를 참조하면, 기판(300)의 제1 영역(A), 제2 영역(B) 및 제3 영역(C) 위에 패드 산화막(602)을 형성한다. 그리고, 상기 패드 산화막(602) 위에 제1 하드마스크층(604), 제2 하드마스크층(606) 및 제3 하드마스크층(608)을 차례로 형성한다.
상기 기판(600)은 실리콘 기판과 같은 통상의 반도체 기판으로 이루어질 수 있다.
상기 제1 하드마스크층(604) 및 제2 하드마스크층(606)은 각각 단일층으로 이루어질 수 있다. 또는, 상기 제1 하드마스크층(604) 및 제2 하드마스크층(606)은 각각 소정의 식각 조건 하에서 서로 다른 식각 특성을 가지는 2 층 이상의 복수의 하드마스크층이 적층된 다중층 구조를 가질 수도 있다. 예를 들면, 상기 제1 하드마스크층(604)은 실리콘 질화막으로 이루어지고, 상기 제2 하드마스크층(606)은 실리콘 산화막으로 이루어질 수 있다. 상기 제3 하드마스크층(608)은 폴리실리콘막 또는 실리콘 질화막으로 이루어질 수 있다. 경우에 따라, 상기 제3 하드마스크층(608)은 생략 가능하다.
도 6b를 참조하면, 기판(300)의 제1 영역(A), 제2 영역(B) 및 제3 영역(C)에서 상기 제3 하드마스크층(608) 위에 몰드 마스크층(630)을 형성한다.
상기 몰드 마스크층(630)은 상기 제3 하드마스크층(608)에 대하여 식각 선택비를 가지는 물질로 이루어진다. 예를 들면, 상기 몰드 마스크층(630)은 SOH막으로 이루어질 수 있다.
도 6c를 참조하면, 상기 기판(600)의 제1 영역(A), 제2 영역(B) 및 제3 영역(C)에서 상기 몰드 마스크층(630)을 패터닝하여, 제1 영역(A)에는 제3 하드마스 크층(608) 위에 복수의 협폭 몰드 마스크 패턴(630A)을 형성하고, 제2 영역(B)에는 제3 하드마스크층(608) 위에 복수의 광폭 몰드 마스크 패턴(630B)을 형성하고, 제3 영역(C)에는 제3 하드마스크층(608) 위에 복수의 키 형성용 몰드 마스크 패턴(630C)을 형성한다.
도시하지는 않았으나, 도 6c에서의 제2 영역(B)에 관한 공정을 도 5에서의 제1 영역(A)에 형성되는 광폭 활성 영역(510B) 부분을 형성하는 데에 적용하는 경우, 제1 영역(A)에서 상기 협폭 몰드 마스크 패턴(530A)과 제1 영역(A)에 형성된 광폭 몰드 마스크 패턴(도시 생략)이 상호 연결되어 있는 구조를 가질 수 있다.
상기 몰드 마스크층(530)을 패터닝하기 위하여 포토레지스트 패턴(도시 생략)을 식각 마스크로 이용할 수 있다.
제1 영역(A)에서, 상기 복수의 협폭 몰드 마스크 패턴(630A)은 각각 제1 영역(A)에서 기판(600)에 최종적으로 형성하고자 하는 소자분리 영역, 특히 복수의 협폭 활성 영역(510A) (도 5 참조) 사이에 개재되는 소자분리 영역의 피치(P) 보다 2 배 큰 제1 피치(2P)를 가지도록 형성될 수 있다. 또한, 복수의 협폭 몰드 마스크 패턴(630A) 각각의 폭(W1A)은 기판(600)에 형성하고자 하는 소자분리용 트렌치들의 폭과 동일하게 형성될 수 있다. 그러나, 필요에 따라 복수의 협폭 몰드 마스크 패턴(630A) 각각의 폭(W1A)은 기판(600)에 형성하고자 하는 소자분리용 트렌치들의 폭 보다 더 크거나 작게 형성될 수도 있다.
제2 영역(B)에서, 상기 광폭 몰드 마스크 패턴(630B)은 최종적으로 형성하고자 하는 제2 활성 영역(520) (도 5 참조)의 폭(W3 또는 W4) 보다 작은 폭(W3B 또는 W4B)을 가지도록 형성된다.
제3 영역(C)에서, 상기 키 형성용 몰드 마스크 패턴(630C)은 최종적으로 형성하고자 하는 제3 활성 영역(530) (도 5 참조)의 폭(W5 또는 W6) 보다 작은 폭(W5C 또는 W6C)을 가지도록 형성된다.
도 6d를 참조하면, 도 3b를 참조하여 설명한 마스크층(350) 형성 공정과 유사한 공정으로, 제1 영역(A), 제2 영역(B) 및 제3 영역(C)에서 상기 복수의 협폭 몰드 마스크 패턴(630A), 복수의 광폭 몰드 마스크 패턴(630B), 및 복수의 키 형성용 몰드 마스크 패턴(6330C) 각각의 상면 및 측벽을 균일한 두께로 덮는 마스크층을 형성한 후, 도 3c를 참조하여 설명한 공정과 유사한 공정으로 상기 마스크층을 에치백하여, 상기 기판(600)상에 복수의 스페이서(640A, 640B, 640C)를 형성한다.
상기 복수의 스페이서(640A, 640B, 640C)는 제1 영역(A)에서 복수의 협폭 몰드 마스크 패턴(630A) 각각의 측벽을 덮도록 제2 하드마스크층(608) 위에 형성되는 복수의 제1 스페이서(640A)와, 제2 영역(B)에서 복수의 광폭 몰드 마스크 패턴(630B) 각각의 측벽을 덮도록 제2 하드마스크층(608) 위에 형성되는 복수의 제2 스페이서(640B)와, 제3 영역(C)에서 복수의 키 형성용 몰드 마스크 패턴(630C) 각각의 측벽을 덮도록 제2 하드마스크층(608) 위에 형성되는 복수의 제3 스페이서(640C)를 포함한다.
제2 영역(B)에서, 광폭 몰드 마스크 패턴(630B)의 폭과 그 양 측벽을 덮고 있는 제2 스페이서(640B) 각각 폭의 합(W13 또는 W14)은 도 5에 나타낸 제2 활성 영역(520)의 폭(W3, W4)에 대응할 수 있다. 그리고, 제3 영역(C)에서 키 형성용 몰 드 마스크 패턴(630C)의 폭과 그 양측을 덮고 있는 제3 스페이서(640C) 각각의 폭의 합(W15 또는 W16)은 도 5에 나타낸 제3 활성 영역(530)의 폭(W5, W6)에 대응할 수 있다.
제1 영역(A)에 형성된 제1 스페이서(640A)는 제1 영역(A)에 형성하고자 하는 제1 활성 영역(510), 그 중에서도 특히 협폭 활성 영역(510A)의 폭(W1)과 동일한 폭(W11)을 가질 수 있다.
도 6e를 참조하면, 상기 복수의 스페이서(640A, 640B, 640C) 및 제3 하드마스크층(308)의 식각이 억제되는 조건하에서 제1 영역(A), 제2 영역(B) 및 제3 영역(C)으로부터 각각 복수의 협폭 몰드 마스크 패턴(630A), 복수의 광폭 몰드 마스크 패턴(630B), 및 복수의 키 형성용 몰드 마스크 패턴(630C)을 제거한다.
그 결과, 제1 영역(A)에서는 제3 하드마스크층(608) 위에 복수의 제1 스페이서(640A)만 남게 되고, 제2 영역(B)에서는 제3 하드마스크층(608) 위에 제2 스페이서(640B)가 남게 되고, 제3 영역(C)에서는 제3 하드마스크층(608) 위에 제3 스페이서(640C)가 남게 된다. 제1 영역(A)에서, 상기 복수의 제1 스페이서(640A)는 상기 제1 피치(2P)(도 6d 참조)의 1/2인 미세 피치(P)로 반복 형성되는 구조를 가질 수 있다.
도 6f를 참조하면, 도 3g를 참조하여 설명한 바와 유사한 공정을 이용하여, 상기 복수의 스페이서(640A, 640B, 640C)가 형성된 결과물상에 광폭 패턴 형성용 마스크층을 형성한 후, 이를 패터닝하여 광폭 패턴이 형성될 부분을 덮는 광폭 마스크 패턴(670)을 형성한다.
상기 광폭 마스크 패턴(670)은 제2 영역(B)에서 제2 스페이서(640B) 내의 갭을 채우도록 제3 하드마스크층(608) 위에 형성되는 제1 광폭 마스크 패턴(670B)과, 제3 영역(C)에서 제3 스페이서(640C) 내의 갭을 채우도록 제3 하드마스크층(608) 위에 형성되는 제2 광폭 마스크 패턴(670C)을 포함할 수 있다.
상기 제1 광폭 마스크 패턴(670B)의 폭(W23, W24) 및 상기 제2 광폭 마스크 패턴(670C)의 폭(W25, W26)은 각각 폭의 합(W13, W14) 및 폭의 합(W15, W16)과 같거나 더 작을 수 있다. 도 6f에는 상기 제1 광폭 마스크 패턴(670B)의 폭(W23, W24) 및 상기 제2 광폭 마스크 패턴(670C)의 폭(W25, W26)은 각각 폭의 합(W13, W14) 및 폭의 합(W15, W16)보다 더 작은 경우가 예시되어 있다.
상기 제1 광폭 마스크 패턴(670B) 및 제2 광폭 마스크 패턴(670C)은 포토리소그래피 공정에 의해 동시에 형성될 수 있다.
상기 제1 광폭 마스크 패턴(670B) 및 제2 광폭 마스크 패턴(670C) 형성을 위한 포토리소그래피 공정시, 상기 제2 스페이서(640B)의 폭 및 제3 스페이서(640C)의 폭 만큼 공정 마진이 확보될 수 있다.
상기 제1 광폭 마스크 패턴(670B) 및 제2 광폭 마스크 패턴(670C)은 평탄화된 상면을 갖는 SOH막과 상기 SOH막을 덮는 SiON막의 적층 구조로 이루어질 수 있다. 또는, 상기 제1 광폭 마스크 패턴(670B) 및 제2 광폭 마스크 패턴(670C)은 DBARC막과, 상기 DBARC막을 덮는 포토레지스트 패턴으로 이루어질 수 있다.
도 6g를 참조하면, 제1 영역(A)에서는 복수의 제1 스페이서(640A)를 식각 마스크로 이용하고, 제2 영역(B)에서는 제2 스페이서(640B) 및 제1 광폭 마스크 패 턴(670B)을 식각 마스크로 이용하고, 제3 영역(C)에서는 제3 스페이서(640C) 및 제2 광폭 마스크 패턴(670C)을 식각 마스크로 이용하여 상기 제3 하드마스크층(608)을 식각하여, 제1 영역(A), 제2 영역(B) 및 제3 영역(C)에서 각각 제2 하드마스크층(606)을 노출시키는 복수의 제3 하드마스크 패턴(608A, 608B, 608C)을 형성한다.
도 6g에는 도시하지 않았으나, 상기 복수의 제3 하드마스크 패턴(608A, 608B, 608C)의 상면에는 복수의 스페이서(640A, 640B, 640C), 제1 광폭 마스크 패턴(670B) 및 제2 광폭 마스크 패턴(670C)의 잔류물들이 남아 있을 수 있다.
도 6h를 참조하면, 제1 영역(A), 제2 영역(B) 및 제3 영역(C)에서 각각 복수의 제3 하드마스크 패턴(608A, 608B, 608C)을 식각 마스크로 이용하여 상기 제2 하드마스크층(606), 제1 하드마스크층(604) 및 패드 산화막(602)을 식각하여 기판(600)을 노출시키는 복수의 제2 하드마스크 패턴(606A, 606B, 606C), 복수의 제1 하드 마스크 패턴(604A, 604B, 604C), 및 복수의 패드 산화막 패턴(602A, 602B, 602C)을 형성한다.
도 6h에는 도시하지 않았으나, 상기 복수의 제2 하드마스크 패턴(606A, 606B, 606C)의 상면에는 제3 하드마스크 패턴(608A, 608B, 608C)의 잔류물들이 존재할 수 있다.
도 6i를 참조하면, 제1 영역(A), 제2 영역(B) 및 제3 영역(C)에서 각각 복수의 제2 하드마스크 패턴(606A, 606B, 606C) 및 복수의 제1 하드 마스크 패턴(604A, 604B, 604C)을 식각 마스크로 이용하여 기판(600)을 식각하여, 기판(600)의 제1 영역(A), 제2 영역(B) 및 제3 영역(C)에서 각각 복수의 제1 트렌치(680A), 복수의 제 2 트렌치(680B) 및 복수의 제3 트렌치(680C)를 동시에 형성한다. 상기 제1 트렌치(680A), 제2 트렌치(680B) 및 제3 트렌치(680C)는 각각의 폭, 즉 상기 기판(600)의 주면 연장 방향을 따르는 방향에서의 폭에 따라 서로 다른 깊이로 형성될 수 있다. 제1 영역(A)에서, 상기 복수의 제1 트렌치(680A)는 상기 제1 피치(2P)(도 3d 참조)의 1/2인 미세 피치(P)로 반복 형성되는 구조를 가질 수 있다.
제1 영역(A), 제2 영역(B) 및 제3 영역(C)에서 각각 복수의 제1 트렌치(680A), 복수의 제2 트렌치(680B) 및 복수의 제3 트렌치(680C)가 형성된 후, 상기 제2 하드마스크 패턴(606A, 606B, 606C)은 그 상면으로부터 소정 두께 만큼 소모될 수 있다.
그 후, 상기 복수의 제1 트렌치(680A), 복수의 제2 트렌치(680B) 및 복수의 제3 트렌치(680C) 내에 절연 물질을 채워 제1 활성 영역(510), 제2 활성 영역(520) 및 제3 활성 영역(530) (도 5 참조)을 정의하는 복수의 소자분리 영역 (도시 생략)을 형성할 수 있다. 상기 복수의 제1 트렌치(680A), 복수의 제2 트렌치(680B) 및 복수의 제3 트렌치(680C) 내에 형성되는 소자분리막(도시 생략)은 도 5에 나타낸 제1 소자분리 영역(514), 제2 소자분리 영역(524) 및 제3 소자분리 영역(534)을 구성할 수 있다. 특히, 제3 영역(C)에서 상기 제3 트렌치(680C) 내에 형성되는 소자분리 영역, 즉 제3 소자분리 영역(534) (도 5 참조) 및 제3 활성 영역(530)은 상기 셀 어레이 영역 또는 주변회로 영역에 형성되는 패턴들의 얼라인 정확도 또는 오버레이 정확도를 확인하기 위한 얼라인 키 또는 오버레이 키를 구성할 수 있다.
도 6a 내지 도 6i를 참조하여 설명한 본 발명의 제2 실시예에 따른 반도체 소자의 패턴 형성 방법에 따르면, 패턴 밀도 및 각 패턴들의 폭이 서로 다른 기판의 복수의 영역에서 각각 서로 다른 폭을 가지는 패턴들을 동시에 형성하는 데 있어서, 셀 어레이 영역과 같은 고밀도의 협폭 패턴 영역에서는 더블 패터닝 공정에 의해 패턴 밀도가 배가된 복수의 제1 스페이서(640A)를 식각 마스크로 이용하여 협폭의 패턴들을 형성하고, 광폭 패턴 영역에서는 상기 제1 스페이서(640A)와 동시에 형성되는 제2 스페이서(640B) 및 제3 스페이서(640C) 위에 각각 제1 광폭 마스크 패턴(670B) 및 제2 광폭 마스크 패턴(670C)을 형성하고 상기 제2 스페이서(640B) 및 제3 스페이서(640C)와 상기 제1 광폭 마스크 패턴(670B) 및 제2 광폭 마스크 패턴(670C)을 각각 식각 마스크로 이용하여 상기 제2 스페이서(640B) 및 제3 스페이서(640C)에 의해 그 폭이 한정되는 광폭 패턴을 형성한다. 따라서, 기판(600)상의 복수의 영역에서 상기 기판(600)을 동시에 식각하여 상기 기판에 다양한 밀도 및 다양한 폭을 가지는 패턴들을 동시에 형성할 수 있으며, 셀 어레이 영역에서 미세한 협폭을 가지는 복수의 활성 영역을 정의하기 위한 트렌치 형성 공정과 동시에 동일 기판(600)에 광폭의 트렌치를 형성하기 위한 공정, 얼라인 키 또는 오버레이 키를 형성하기 위한 공정을 행할 수 있다. 특히, 이들 다양한 패턴들의 폭이 1 회의 포토리소그래피 공정에 의해 형성되는 복수의 스페이서(640A, 640B, 640C)에 의해 한정되므로, 이들 사이에 미스얼라인이 발생되지 않고 일정한 간격을 유지할 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
도 1은 본 발명에 따른 반도체 소자의 패턴 형성 방법을 적용하여 구현할 수 있는 예시적인 반도체 소자의 메모리 시스템을 개략적으로 도시한 블록도이다.
도 2는 본 발명에 따른 반도체 소자의 패턴 형성 방법에 따라 구현될 수 있는 일 예에 따른 반도체 소자의 구성을 부분적으로 예시한 평면도이다.
도 3a 내지 도 3j는 본 발명의 제1 실시예에 따른 반도체 소자의 패턴 형성 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 4a 내지 도 4h는 도 3a 내지 도 3j의 공정에서 설명하는 주요 부분의 레이아웃을 보여주는 평면도들이다.
도 5는 본 발명에 따른 반도체 소자의 패턴 형성 방법을 적용하여 구현할 수 있는 다른 예에 따른 반도체 소자의 일부 구성의 레이아웃이다.
도 6a 내지 도 6i는 본 발명의 제2 실시예에 따른 반도체 소자의 패턴 형성 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
300: 기판, 330: 도전층, 332: 제1 하드마스크층, 334: 제2 하드마스크층, 340: 몰드 마스크 패턴 블록, 340A: 제1 몰드 마스크 패턴, 340B: 제2 몰드 마스크 패턴, 342: 제1 부분, 344: 제2 부분, 350A: 제1 스페이서, 350B: 제2 스페이서, 360: 트리밍 마스크 패턴, 362: DBARC막, 364: 포토레지스트 패턴, 370: 광폭 마스크 패턴, 370A: 제1 광폭 마스크 패턴, 370B: 제2 광폭 마스크 패턴, 510: 제1 활성 영역, 520: 제2 활성 영역, 530: 제3 활성 영역, 600: 기판, 602: 패드 산화막, 604: 제1 하드마스크층, 606: 제2 하드마스크층, 608: 제3 하드마스크층, 630: 몰드 마스크층, 630A: 협폭 몰드 마스크 패턴, 630B: 광폭 몰드 마스크 패턴, 630C: 키 형성용 몰드 마스크 패턴, 640A: 제1 스페이서, 640B: 제2 스페이서, 640C: 제3 스페이서, 670: 광폭 마스크 패턴, 670B: 제1 광폭 마스크 패턴670C: 제2 광폭 마스크 패턴, 680A: 제1 트렌치, 680B: 제2 트렌치, 680C: 제3 트렌치.

Claims (10)

  1. 기판상에 서로 다른 폭을 가지는 제1 몰드 마스크 패턴 및 제2 몰드 마스크 패턴을 형성하는 단계와,
    상기 제1 몰드 마스크 패턴의 양 측벽을 덮는 한 쌍의 제1 스페이서와, 상기 제2 몰드 마스크 패턴의 양 측벽을 덮는 한 쌍의 제2 스페이서를 형성하는 단계와,
    상기 제1 몰드 마스크 패턴 및 제2 몰드 마스크 패턴을 제거하여 상기 한 쌍의 제1 스페이서 사이의 제1 갭과 상기 한 쌍의 제2 스페이서 사이의 제2 갭에서 상기 기판을 노출시키는 단계와,
    상기 기판 상에 상기 한 쌍의 제2 스페이서중 1 개의 제2 스페이서만을 덮는 광폭 마스크 패턴을 형성하는 단계와,
    상기 제1 스페이서 및 제2 스페이서와 상기 광폭 마스크 패턴을 식각 마스크로 이용하여 상기 기판을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 기판상에 서로 다른 폭을 가지는 제1 몰드 마스크 패턴 및 제2 몰드 마스크 패턴을 형성하는 단계와,
    상기 제1 몰드 마스크 패턴의 양 측벽을 덮는 한 쌍의 제1 스페이서와, 상기 제2 몰드 마스크 패턴의 양 측벽을 덮는 한 쌍의 제2 스페이서를 형성하는 단계와,
    상기 제1 몰드 마스크 패턴 및 제2 몰드 마스크 패턴을 제거하여 상기 한 쌍의 제1 스페이서 사이의 제1 갭과 상기 한 쌍의 제2 스페이서 사이의 제2 갭에서 상기 기판을 노출시키는 단계와,
    상기 제2 갭 내부 및 상기 제2 스페이서를 덮는 광폭 마스크 패턴을 형성하는 단계와,
    상기 제1 스페이서 및 제2 스페이서와 상기 광폭 마스크 패턴을 식각 마스크로 이용하여 상기 기판을 식각하는 단계를 포함하고,
    상기 광폭 마스크 패턴은 상기 제2 스페이서를 덮는 SOH막과, 상기 SOH막을 덮는 SiON막을 포함하는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
  6. 기판상에 서로 다른 폭을 가지는 제1 몰드 마스크 패턴 및 제2 몰드 마스크 패턴을 형성하는 단계와,
    상기 제1 몰드 마스크 패턴의 양 측벽을 덮는 한 쌍의 제1 스페이서와, 상기 제2 몰드 마스크 패턴의 양 측벽을 덮는 한 쌍의 제2 스페이서를 형성하는 단계와,
    상기 제1 몰드 마스크 패턴 및 제2 몰드 마스크 패턴을 제거하여 상기 한 쌍의 제1 스페이서 사이의 제1 갭과 상기 한 쌍의 제2 스페이서 사이의 제2 갭에서 상기 기판을 노출시키는 단계와,
    상기 제2 갭 내부 및 상기 제2 스페이서를 덮는 광폭 마스크 패턴을 형성하는 단계와,
    상기 제1 스페이서 및 제2 스페이서와 상기 광폭 마스크 패턴을 식각 마스크로 이용하여 상기 기판을 식각하는 단계를 포함하고,
    상기 광폭 마스크 패턴은 상기 제2 스페이서를 덮는 DBARC막과, 상기 DBARC막을 덮는 포토레지스트 패턴을 포함하는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
  7. 제1항에 있어서,
    상기 기판은 반도체 기판과, 상기 반도체 기판 위에 형성된 피식각막을 포함하고,
    상기 기판을 식각하는 단계에서는 상기 피식각막을 식각하여 폭이 서로 다른 제1 패턴 및 제2 패턴을 동시에 형성하는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
  8. 제7항에 있어서,
    상기 기판은 메모리 셀 영역을 포함하고,
    상기 제1 패턴은 상기 메모리 셀 영역에 형성되는 제1 도전 라인이고,
    상기 제2 패턴은 상기 제1 도전 라인에 이웃하고 있는 제2 도전 라인인 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
  9. 기판상에 서로 다른 폭을 가지는 제1 몰드 마스크 패턴 및 제2 몰드 마스크 패턴을 형성하는 단계와,
    상기 제1 몰드 마스크 패턴의 양 측벽을 덮는 한 쌍의 제1 스페이서와, 상기 제2 몰드 마스크 패턴의 양 측벽을 덮는 한 쌍의 제2 스페이서를 형성하는 단계와,
    상기 제1 몰드 마스크 패턴 및 제2 몰드 마스크 패턴을 제거하여 상기 한 쌍의 제1 스페이서 사이의 제1 갭과 상기 한 쌍의 제2 스페이서 사이의 제2 갭에서 상기 기판을 노출시키는 단계와,
    상기 제2 갭 내부 및 상기 제2 스페이서를 덮는 광폭 마스크 패턴을 형성하는 단계와,
    상기 제1 스페이서 및 제2 스페이서와 상기 광폭 마스크 패턴을 식각 마스크로 이용하여 상기 기판을 식각하는 단계를 포함하고,
    상기 기판은 반도체 기판과, 상기 반도체 기판 위에 형성된 피식각막을 포함하고,
    상기 기판을 식각하는 단계는 상기 피식각막을 식각하여 폭이 서로 다른 제1 패턴 및 제2 패턴을 동시에 형성하는 단계와, 상기 제1 패턴 및 제2 패턴을 식각 마스크로 이용하여 상기 기판을 식각하여 상기 기판에 복수의 트렌치를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
  10. 삭제
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