KR101871748B1 - 반도체 소자의 패턴 형성 방법 - Google Patents

반도체 소자의 패턴 형성 방법 Download PDF

Info

Publication number
KR101871748B1
KR101871748B1 KR1020110129820A KR20110129820A KR101871748B1 KR 101871748 B1 KR101871748 B1 KR 101871748B1 KR 1020110129820 A KR1020110129820 A KR 1020110129820A KR 20110129820 A KR20110129820 A KR 20110129820A KR 101871748 B1 KR101871748 B1 KR 101871748B1
Authority
KR
South Korea
Prior art keywords
film
spacer
pattern
patterns
line width
Prior art date
Application number
KR1020110129820A
Other languages
English (en)
Other versions
KR20130063348A (ko
Inventor
김명철
김일섭
김철
신종찬
이종욱
이충호
최시영
홍종서
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020110129820A priority Critical patent/KR101871748B1/ko
Priority to US13/674,386 priority patent/US8906757B2/en
Publication of KR20130063348A publication Critical patent/KR20130063348A/ko
Priority to US14/548,871 priority patent/US20150076617A1/en
Application granted granted Critical
Publication of KR101871748B1 publication Critical patent/KR101871748B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274—Photolithographic processes
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F1/00—Originals for photomechanical production of textured or patterned surfaces, e.g., masks, photo-masks, reticles; Mask blanks or pellicles therefor; Containers specially adapted therefor; Preparation thereof
    • G03F1/68—Preparation processes not covered by groups G03F1/20 - G03F1/50
    • G03F1/80—Etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3081—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their composition, e.g. multilayer masks, materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/3086—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Ceramic Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

반도체 소자의 패턴 형성 방법은, 반도체 기판 상에 하드 마스크막을 형성하고, 상기 하드 마스크막 상에 서로 이격된 제1 및 제2 희생막 패턴을 형성하고, 상기 제1 희생막 패턴의 양측에 제1 스페이서를 형성하고, 상기 제2 희생막 패턴의 양측에 제2 스페이서를 형성하고, 상기 제1 및 제2 희생막 패턴을 제거하고, 상기 제2 스페이서의 선폭이 상기 제1 스페이서의 선폭보다 좁아지도록 상기 제2 스페이서를 트리밍하고, 상기 제1 스페이서 및 트리밍된 상기 제2 스페이서를 식각 마스크로 이용해 상기 하드 마스크막을 식각하여, 제1 및 제2 하드 마스크막 패턴을 각각 형성하는 것을 포함한다.

Description

반도체 소자의 패턴 형성 방법{Method for forming pattern of semiconductor device}
본 발명은 반도체 소자의 패턴 형성 방법에 관한 것이다.
로직 디바이스에서, 반도체 소자의 소형화 추세에 따른 디바이스의 특성을 확보하기 위하여 FinFET이 도입되었다. FinFET의 핀(fin)을 형성하기 위해서는 미세한 패턴을 형성하는 기술이 필요하다. 예컨대, 스페이서를 이용한 더블 패터닝 기술(DPT; Double-Patterning Technology)을 사용하여 FinFET의 핀으로 이용되는 미세한 패턴을 형성할 수 있다.
그런데, FinFET의 문턱 전압(Vth)은 핀의 선폭과 관련이 있다. 그러므로, 다양한 문턱 전압(Vth)을 갖는 FinFET을 형성하기 위해, FinFET의 핀은 적어도 2종류 이상의 다양한 선폭을 가져야 한다. 다만, 스페이서를 이용한 더블 패터닝 기술을 이용하는 경우, 스페이서의 선폭이 모두 동일하기 때문에, 동일한 선폭을 가지는 패턴만을 형성할 수 있으며, 다양한 선폭을 가지는 패턴을 제조하기 어렵다. 그러므로, 다양한 선폭의 패턴을 형성할 수 있는 반도체 소자의 패턴 형성 방법이 필요하다.
본 발명이 해결하려는 과제는, 일부 스페이서를 트리밍하는 공정을 추가하여, 다양한 선폭을 가지는 패턴을 형성할 수 있는 반도체 소자의 패턴 형성 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 소자의 패턴 형성 방법의 일 실시예는 반도체 기판 상에 하드 마스크막을 형성하고, 상기 하드 마스크막 상에 서로 이격된 제1 및 제2 희생막 패턴을 형성하고, 상기 제1 희생막 패턴의 양측에 제1 스페이서를 형성하고, 상기 제2 희생막 패턴의 양측에 제2 스페이서를 형성하고, 상기 제1 및 제2 희생막 패턴을 제거하고, 상기 제2 스페이서의 선폭이 상기 제1 스페이서의 선폭보다 좁아지도록 상기 제2 스페이서를 트리밍하고, 상기 제1 스페이서 및 트리밍된 상기 제2 스페이서를 식각 마스크로 이용해 상기 하드 마스크막을 식각하여, 제1 및 제2 하드 마스크막 패턴을 각각 형성하는 것을 포함한다.
상기 과제를 해결하기 위한 본 발명의 반도체 소자의 패턴 형성 방법의 다른 일 실시예는 반도체 기판 상에 질화막 및 폴리 실리콘막을 차례로 형성하고, 상기 폴리 실리콘막 상에 서로 이격된 제1 및 제2 카본막 패턴을 형성하고, 상기 제1 카본막 패턴의 양측에 제1 산화막 스페이서를 형성하고, 상기 제2 카본막 패턴 양측에 제2 산화막 스페이서를 형성하고, 상기 제1 및 제2 카본막 패턴을 제거하고, 상기 제1 및 제2 산화막 스페이서를 식각 마스크로 이용해 상기 폴리 실리콘막을 식각하여, 제1 및 제2 폴리 실리콘막 패턴을 각각 형성하고, 상기 제2 산화막 스페이서 및 상기 제2 폴리 실리콘막 패턴을 트리밍하여, 상기 제2 산화막 스페이서의 선폭이 상기 제1 산화막 스페이서의 선폭보다 좁아지고 상기 제2 폴리 실리콘막 패턴의 선폭이 상기 제1 폴리 실리콘막 패턴의 선폭보다 좁아지도록 하고, 상기 제1 폴리 실리콘막 패턴 및 트리밍된 상기 제2 폴리 실리콘막 패턴을 식각 마스크로 이용해 상기 질화막을 식각하여, 제1 및 제2 질화막 패턴을 각각 형성하는 것을 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 제1 실시예에 따른 반도체 소자의 패턴 형성 방법의 순서도이다.
도 2 내지 도 12는 본 발명의 제1 실시예에 따른 반도체 소자의 패턴 형성 방법을 설명하기 위한 단면도들이다.
도 13은 본 발명의 반도체 소자의 패턴 형성 방법을 이용하여 형성된 반도체 소자의 사시도이다.
도 14는 본 발명의 제2 실시예에 따른 반도체 소자의 패턴 형성 방법의 순서도이다.
도 15 내지 도 17은 본 발명의 제2 실시예에 따른 반도체 소자의 패턴 형성 방법을 설명하기 위한 단면도들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
도 1 내지 도 12를 참조하여, 본 발명의 제1 실시예에 따른 반도체 소자의 패턴 형성 방법을 설명한다. 도 1은 본 발명의 제1 실시예에 따른 반도체 소자의 패턴 형성 방법의 순서도이다. 도 2 내지 도 12는 본 발명의 제1 실시예에 따른 반도체 소자의 패턴 형성 방법을 설명하기 위한 단면도들이다.
우선, 도 1 및 도 2를 참조하여, 반도체 기판(10) 상에 하드 마스크막(30) 및 버퍼막(40)을 차례로 형성할 수 있다(S10).
구체적으로, 반도체 기판(10) 상에 하드 마스크막(30), 버퍼막(40), 희생막(50)을 차례로 형성하고, 희생막(50) 상에 서로 이격된 제1 및 제2 식각 마스크막 패턴(60a, 60b)을 형성할 수 있다.
반도체 기판(10)은 예컨대, 실리콘 기판일 수 있지만, 이에 제한되지 않는다. 반도체 기판(10)은 제1 영역(Ⅰ) 및 제2 영역(Ⅱ)을 포함할 수 있다. 제1 영역(Ⅰ)은 후술할 제1 반도체 패턴(도 12의 10a 참조)이 형성될 영역으로 정의될 수 있고, 제2 영역(Ⅱ)은 후술할 제2 반도체 패턴(도 12의 10b 참조)이 형성될 영역으로 정의될 수 있다.
하드 마스크막(30)은 예컨대, 질화막(Si3N4) 및 산화막(SiO2) 중 어느 하나일 수 있지만, 이에 제한되지 않는다. 후술할 공정에서 하드 마스크막(30)을 패터닝하여, 반도체 기판(10)을 식각하기 위한 식각 마스크를 형성할 수 있다.
버퍼막(40)은 예컨대, 폴리 실리콘막(Poly-Si) 및 금속막 중 어느 하나일 수 있지만, 이에 제한되지 않는다. 후술할 공정에서 버퍼막(40)을 패터닝하여, 하드 마스크막(30)을 식각하기 위한 식각 마스크를 형성할 수 있다.
희생막(50)은 본 발명의 제1 실시예에 따른 반도체 소자의 패턴 형성 방법에서, 더블 패터닝 기술(DPT; Double-Patterning Technology)을 적용하기 위한 희생층으로 이용될 수 있다. 그리고, 희생막(50)은 예컨대, 아몰퍼스 카본막(Amorphous-Carbon) 및 금속막 중 어느 하나일 수 있지만, 이에 제한되지 않는다. 희생막(50)이 아몰퍼스 카본막인 경우, 희생막(50)은 예컨대, 스핀 코팅(spin coating) 공정 및 베이크(bake) 공정을 이용하여 형성될 수 있다. 구체적으로, 스핀 코팅(spin coating) 공정을 이용하여 유기 화합물층을 버퍼막(40) 상에 형성하고, 유기 화합물층을 베이크 공정을 이용하여 경화시킴으로써 희생막(50)을 형성할 수 있다.
제1 및 제2 식각 마스크막 패턴(60a, 60b)은 예컨대, 산질화막(SiON) 패턴일 수 있지만, 이에 제한되지 않는다. 제1 및 제2 식각 마스크막 패턴(60a, 60b)은 희생막(50)의 패터닝 공정시 식각 마스크로 이용될 수 있으므로, 제1 및 제2 식각 마스크막 패턴(60a, 60b)은 희생막(50)과 식각 선택비의 차이가 있는 물질로 형성될 수 있다.
그리고, 제1 및 제2 식각 마스크막 패턴(60a, 60b)은 서로 이격되어 형성될 수 있다. 구체적으로, 제1 식각 마스크막 패턴(60a)은 반도체 기판(10)의 제1 영역(Ⅰ) 상에 형성될 수 있고, 제2 식각 마스크막 패턴(60b)은 반도체 기판(10)의 제2 영역(Ⅱ) 상에 형성될 수 있다.
이어서, 도 1 및 도 3을 참조하여, 버퍼막(40) 상에 서로 이격된 제1 및 제2 희생막 패턴(50a, 50b)을 형성할 수 있다(S20).
구체적으로, 제1 및 제2 식각 마스크막 패턴(60a, 60b)을 식각 마스크로 이용하여 희생막(도 2의 50 참조)을 식각할 수 있다. 희생막(50)이 식각되어, 반도체 기판(10)의 제1 영역(Ⅰ) 상에는 제1 희생막 패턴(50a)이 형성되고, 반도체 기판(10)의 제2 영역(Ⅱ) 상에는 제2 희생막 패턴(50b)이 형성될 수 있다.
제1 및 제2 희생막 패턴(50a, 50b)은 버퍼막(40) 상에 동시에 형성될 수 있다. 그리고, 식각 마스크로 이용되었던 제1 및 제2 식각 마스크막 패턴(60a, 60b)은 각각 제1 및 제2 희생막 패턴(50a, 50b) 상에 잔존할 수 있다. 예컨대, 제1 희생막 패턴(50a) 및 제1 식각 마스크막 패턴(60a)은 반도체 기판(10)의 제1 영역(Ⅰ) 상에 형성될 수 있고, 제2 희생막 패턴(50b) 및 제2 식각 마스크막 패턴(60b)은 반도체 기판(10)의 제2 영역(Ⅱ) 상에 형성될 수 있다.
이어서, 도 1, 도 4, 및 도 5를 참조하여, 제1 희생막 패턴(50a)의 양측에 제1 스페이서(70a)를 형성하고, 제2 희생막 패턴(50b)의 양측에 제2 스페이서(70b)를 형성할 수 있다(S30).
우선, 도 4를 참조하여, 반도체 기판(10) 상에 스페이서막(70)을 컨포말하게 형성할 수 있다. 구체적으로, 버퍼막(40)의 상면, 제1 및 제2 희생막 패턴(50a, 50b)의 양측면, 제1 및 제2 식각 마스크막 패턴(60a, 60b)의 양측면 및 상면을 덮도록 스페이서막(70)을 컨포말하게 형성할 수 있다.
스페이서막(70)은 예컨대, 산화막(SiO2)일 수 있지만, 이에 제한되지 않는다. 그리고, 스페이서막(70)은 예컨대, 상온에서 ALD(Atomic Layer Deposition) 공정을 이용하여 형성할 수 있다.
이어서, 도 5를 참조하여, 스페이서막(도 4의 70 참조)을 에치 백(etch-back)하여 제1 희생막 패턴(50a)의 양측에 제1 스페이서(70a)를 형성하고, 제2 희생막 패턴(50b)의 양측에 제2 스페이서(70b)를 형성할 수 있다. 제1 및 제2 스페이서(70a, 70b)는 산화막 스페이서일 수 있다. 그리고, 제1 스페이서(70a)는 반도체 기판(10)의 제1 영역(Ⅰ) 상에 형성될 수 있고, 제2 스페이서(70b)는 반도체 기판(10)의 제2 영역(Ⅱ) 상에 형성될 수 있다.
산화막과 폴리 실리콘막 사이의 식각 선택비의 차이로 인하여, 폴리 실리콘막인 버퍼막(40) 상에 위치한 산화막인 스페이서막(70)을 에치 백하여, 제1 및 제2 스페이서(70a, 70b)를 형성하기 용이할 수 있다.
제1 스페이서(70a)의 선폭(W)은 제2 스페이서(70b)의 선폭(W)과 동일할 수 있다. 그리고, 본 명세서에서 패턴의 선폭은 패턴의 선폭 중 가장 넓은 부분으로 정의될 수 있다.
구체적으로, 제1 스페이서(70a)는 제1 희생막 패턴(50a)의 측벽과 제1 식각 마스크막 패턴(60a)의 측벽을 덮을 수 있다. 그리고, 제1 스페이서(70a)는 제1 부분(70a-1) 및 제2 부분(70a-2)을 포함할 수 있다. 제1 스페이서(70a)의 제1 부분(70a-1)은 제1 희생막 패턴(50a)의 일측에 형성된 제1 스페이서(70a)로 정의될 수 있다. 그리고, 제1 스페이서(70a)의 제2 부분(70a-2)은 제1 희생막 패턴(50a)의 타측에 형성된 제1 스페이서(70a)로 정의될 수 있다.
그리고, 제2 스페이서(70b)는 제2 희생막 패턴(50b)의 측벽과 제2 식각 마스크막 패턴(60b)의 측벽을 덮을 수 있다. 그리고, 제2 스페이서(70b)는 제3 부분(70b-1) 및 제4 부분(70b-2)을 포함할 수 있다. 제2 스페이서(70b)의 제3 부분(70b-1)은 제2 희생막 패턴(50b)의 일측에 형성된 제2 스페이서(70b)로 정의될 수 있다. 그리고, 제2 스페이서(70b)의 제4 부분(70b-2)은 제2 희생막 패턴(50b)의 타측에 형성되 제2 스페이서(70b)로 정의될 수 있다.
이어서, 도 1 및 도 6을 참조하여, 제1 및 제2 희생막 패턴(도 5의 50a, 50b 참조)을 제거할 수 있다(S40).
구체적으로, 에싱(ashing) 공정 또는 클리닝(cleaning) 공정을 이용하여 제1 및 제2 희생막 패턴(50a, 50b)을 제거할 수 있다. 제1 및 제2 식각 마스크막 패턴(도 5의 60a, 60b 참조)은 제1 및 제2 희생막 패턴(50a, 50b)과 함께 제거될 수 있다.
제1 및 제2 희생막 패턴(50a, 50b)이 제거되면, 반도체 기판(10)의 제1 영역(Ⅰ) 상에는 이웃하는 제1 스페이서(70a)가 위치할 수 있고, 반도체 기판(10)의 제2 영역(Ⅱ) 상에는 이웃하는 제2 스페이서(70b)가 위치할 수 있다. 이웃하는 제1 스페이서(70a) 사이의 피치(P)는 이웃하는 제2 스페이서(70b) 사이의 피치(P)와 실질적으로(substantially) 동일할 수 있다. 구체적으로, 제1 스페이서(70a)의 제1 부분(70a-1)과 제1 스페이서(70a)의 제2 부분(70a-2)사이의 피치(P)는, 제2 스페이서(70b)의 제3 부분(70b-1)과 제2 스페이서(70b)의 제4 부분(70b-2)사이의 피치(P)와 실질적으로 동일할 수 있다.
이어서, 도 1 및 도 7을 참조하여, 제1 및 제2 스페이서(70a, 70b)를 식각 마스크로 이용해 버퍼막(도 6의 40 참조)을 식각하여, 제1 및 제2 버퍼막 패턴(40a, 40b)을 각각 형성할 수 있다(S50).
구체적으로, 플라즈마 식각을 이용하여 버퍼막(40)을 식각할 수 있지만, 이에 제한되지 않는다. 결과적으로, 제1 버퍼막 패턴(40a) 상에 제1 스페이서(70a)가 형성될 수 있고, 제2 버퍼막 패턴(40b) 상에 제2 스페이서(70b)가 형성될 수 있다.
후술할 공정에서 하드 마스크막(30)을 패터닝하여, 반도체 기판(10)을 식각하기 위한 식각 마스크를 형성할 수 있다. 그리고, 하드 마스크막(30)을 패터닝하기 위해, 폴리 실리콘막으로 형성된 식각 마스크가 이용될 수 있다. 다만, 폴리 실리콘막은 아모퍼스 카본막 패턴인 제1 및 제2 희생막 패턴(도 5의 50a, 50b 참조)과 식각 선택비의 차이가 크지 않다. 그러므로, 폴리 실리콘막을 제1 및 제2 희생막 패턴(50a, 50b) 상에 컨포말하게 형성하고 에치 백하여, 스페이서를 형성하기 어렵다.
그러므로, 상술한 공정에서, 제1 및 제2 희생막 패턴(50a, 50b) 상에 컨포말하게 산화막인 스페이서막(도 4의 70 참조)을 형성하고 에치 백하여, 제1 및 제2 스페이서(70a, 70b)를 형성할 수 있다. 그리고, 도 7의 공정을 이용하여, 제1 및 제2 스페이서(70a, 70b)를 식각 마스크로 이용해 버퍼막(40)을 식각하여, 제1 및 제2 버퍼막 패턴(40a, 40b)을 각각 형성함으로써, 제1 및 제2 스페이서(70a, 70b)의 패턴을 버퍼막(40)에 전사시킬 수 있다.
이어서, 도 1, 도 8 내지 도 10을 참조하여, 제2 스페이서(70b) 및 제2 버퍼막 패턴(40b)을 트리밍(trimming)할 수 있다(S60).
구체적으로, 제2 스페이서(70b)의 선폭(W2)이 제1 스페이서(70a)의 선폭(W1) 보다 좁아지도록 제2 스페이서(70b)가 트리밍될 수 있다. 그리고, 제2 버퍼막 패턴(40b)의 선폭(W2)이 제1 버퍼막 패턴(40a)의 선폭(W1) 보다 좁아지도록 제2 버퍼막 패턴(40b)이 트리밍될 수 있다. 도 10을 참조하면, 제1 스페이서(70a)의 선폭과 제1 버퍼막 패턴(40a)의 선폭이 동일한 것으로 도시되고, 제2 스페이서(70b)의 선폭과 제2 버퍼막 패턴(40b)의 선폭이 동일한 것으로 도시되었지만, 이에 제한되지 않는다.
우선, 도 8을 참조하여, 제1 스페이서(70a) 및 제1 버퍼막 패턴(40a)을 덮도록 블로킹 마스크(80)를 형성할 수 있다. 즉, 블로킹 마스크(80)는 반도체 기판(10)의 제1 영역(Ⅰ) 상에 부분적으로 형성될 수 있다. 블로킹 마스크(80)는 예컨대, 아몰퍼스 카본 블록 및 포토레지스트 블록 중 어느 하나일 수 있지만, 이에 제한되지 않는다.
블로킹 마스크(80)가 아몰퍼스 카본 블록이고 제1 및 제2 스페이서(70a, 70b)가 산화막 스페이서인 경우, 아몰퍼스 카본 블록의 굴절율과 산화막 스페이서의 굴절율이 동일하기 때문에, 아몰퍼스 카본 블록을 제1 스페이서(70a) 상에 형성하는 블록 포토리소그라피(block photolithography) 공정에서, 산화막 스페이서인 제1 스페이서(70a)가 인식되지 않을 수 있다. 블로킹 마스크(80)는 제1 스페이서(70a)를 덮도록 형성해야 하는데, 제1 스페이서(70a)를 이용하여 블로킹 마스크(80)의 정렬 위치를 찾기 어려울 수 있으므로, 블로킹 마스크(80)의 정렬 불량(Align Fail)이 발생할 수 있다.
다만, 폴리 실리콘막의 굴절율과 아몰퍼스 카본 블록의 굴절율은 상당한 차이가 있다. 그러므로, 제1 및 제2 버퍼막 패턴(40a, 40b)을 형성한 후, 블록 포토리소그라피 공정을 수행하면, 제1 버퍼막 패턴(40a)을 이용하여 블로킹 마스크(80)의 정렬 위치를 찾을 수 있으므로, 블로킹 마스크(80)의 정렬 불량이 발생하는 것을 방지할 수 있다.
이어서, 도 9를 참조하여, 제2 스페이서(70b) 및 제2 버퍼막 패턴(40b)을 트리밍할 수 있다.
구체적으로, 습식 식각 및 플라즈마 식각 중 어느 하나를 이용하여, 제2 스페이서(70b) 및 제2 버퍼막 패턴(40b)을 식각할 수 있다. 예컨대, 산화막 스페이서인 제2 스페이서(70b)와 폴리 실리콘막 패턴인 제2 버퍼막 패턴(40b)을 동시에 식각하기 위해, 플라즈마 식각을 이용할 수 있다. 다만, 이에 제한되지 않으며, 제2 스페이서(70b)와 제2 버퍼막 패턴(40b)을 별개의 식각 공정을 이용하여 각각 식각할 수도 있다. 예컨대, 제2 스페이서(70b)를 식각하기 위해, HF를 베이스로 한 습식 식각을 이용할 수 있다.
제2 스페이서(70b) 및 제2 버퍼막 패턴(40b)이 식각되기 때문에, 트리밍된 제2 스페이서(70b)의 선폭 및 트리밍된 제2 버퍼막 패턴(40b)의 선폭은 각각 트리밍되기 전의 선폭에 비하여 좁아질 수 있다. 다만, 트리밍 공정 중, 제1 스페이서(70a) 및 제1 버퍼막 패턴(40a)은 블로킹 마스크(80)에 의해 덮여 있으므로, 제1 스페이서(70a) 및 제1 버퍼막 패턴(40a)은 트리밍되지 않는다. 그러므로, 제1 스페이서(70a)의 선폭과 제1 버퍼막 패턴(40a)의 선폭은 트리밍 공정에 의해 영향을 받지 않으며, 제1 스페이서(70a)와 제1 버퍼막 패턴(40a)은 트리밍 공정 전과 트리밍 공정 후의 선폭의 변화가 없을 수 있다.
이어서, 도 10을 참조하여, 블로킹 마스크(도 9의 80 참조)를 제거할 수 있다.
구체적으로, 에싱(ashing) 공정 또는 스트립(strip) 공정을 이용하여, 블로킹 마스크(80)를 제거할 수 있다.
트리밍 공정의 결과, 제2 스페이서(70b)의 선폭(W2)이 제1 스페이서(70a)의 선폭(W1) 보다 좁아질 수 있다. 그리고, 제2 버퍼막 패턴(40b)의 선폭(W2)이 제1 버퍼막 패턴(40a)의 선폭(W1) 보다 좁아질 수 있다. 트리밍 공정이 수행되기 전에는, 제1 스페이서(70a)의 선폭과 제2 스페이서(70b)의 선폭이 서로 동일하였지만, 트리밍 공정의 수행으로 인하여 제1 스페이서(70a)의 선폭(W1)과 제2 스페이서(70b)의 선폭(W2)이 서로 달라질 수 있다. 그리고, 트리밍 공정의 수행으로 제1 버퍼막 패턴(40a)의 선폭(W1)과 제2 버퍼막 패턴(40b)의 선폭(W2)도 서로 달라질 수 있다.
다만, 트리밍 공정을 수행하더라도, 이웃하는 제1 스페이서(70a) 사이의 피치(P1)와 이웃하는 제2 스페이서(70b) 사이의 피치(P1)가 실질적으로 동일할 수 있다. 즉, 반도체 기판(10)의 제1 영역(Ⅰ) 상에 위치한 복수의 스페이서의 피치와 반도체 기판(10)의 제2 영역(Ⅱ) 상에 위치한 복수의 스페이서의 피치가 서로 실질적으로 동일할 수 있다. 그리고, 트리밍 공정을 수행하더라도, 이웃하는 제1 버퍼막 패턴(40a) 사이의 피치(P1)와 이웃하는 제2 버퍼막 패턴(40b) 사이의 피치(P1)가 실질적으로 동일할 수 있다.
이어서, 도 1 및 도 11을 참조하여, 제1 버퍼막 패턴(40a) 및 트리밍된 제2 버퍼막 패턴(40b)을 식각 마스크로 이용해 하드 마스크막(도 10의 30 참조)을 식각하여, 제1 및 제2 하드 마스크막 패턴(30a, 30b)을 각각 형성할 수 있다(S70).
예컨대, 플라즈마 식각을 이용하여 하드 마스크막(30)을 식각할 수 있지만, 이에 제한되지 않는다. 구체적으로, 제1 스페이서(도 10의 70a 참조) 및 제1 버퍼막 패턴(40a)을 식각 마스크로 이용해, 반도체 기판(10)의 제1 영역(Ⅰ) 상에 위치한 하드 마스크막(30)을 식각하여 제1 하드 마스크막 패턴(30a)을 형성할 수 있다. 그리고, 트리밍된 제2 스페이서(도 10의 70b 참조) 및 트리밍된 제2 버퍼막 패턴(40b)을 식각 마스크로 이용해, 반도체 기판(10)의 제2 영역(Ⅱ) 상에 위치한 하드 마스크막(30)을 식각하여 제2 하드 마스크막 패턴(30b)을 형성할 수 있다.
하드 마스크막(30)을 식각하는 과정에서, 제1 스페이서(70a) 및 트리밍된 제2 스페이서(70b)가 제거될 수 있으며, 제1 버퍼막 패턴(40a) 및 트리밍된 제2 버퍼막 패턴(40b)의 일부도 식각될 수 있다.
반도체 기판(10)의 제1 영역(Ⅰ) 상에는 제1 하드 마스크막 패턴(30a)이 형성되고, 반도체 기판(10)의 제2 영역(Ⅱ) 상에는 제2 하드 마스크막 패턴(30b)이 형성될 수 있다. 제1 하드 마스크막 패턴(30a)의 선폭(W3)은 제2 하드 마스크막 패턴(30b)의 선폭(W4) 보다 넓을 수 있다. 즉, 본 발명의 제1 실시예에 따른 반도체 소자의 패턴 형성 방법에 따르면, 선폭이 서로 다른 제1 및 제2 하드 마스크막 패턴(30a, 30b)을 형성할 수 있다.
이어서, 도 1 및 도 12를 참조하여, 제1 및 제2 하드 마스크막 패턴(도 11의 30a, 30b 참조)을 식각 마스크로 이용해 반도체 기판(10)을 식각하여, 제1 및 제2 반도체 패턴(10a, 10b)을 각각 형성할 수 있다.
식각 마스크로 이용되는 제1 및 제2 하드 마스크막 패턴(30a, 30b)의 선폭이 서로 다르기 때문에, 제1 및 제2 반도체 패턴(10a, 10b)의 선폭도 서로 다를 수 있다. 예컨대, 제1 반도체 패턴(10a)의 선폭(W5)은 제2 반도체 패턴(10b)의 선폭(W6) 보다 넓을 수 있다. 즉, 반도체 기판(10)의 제1 영역(Ⅰ)에 형성되는 패턴의 선폭과, 반도체 기판(10)의 제2 영역(Ⅱ)에 형성되는 패턴의 선폭은 서로 다를 수 있다.
다만, 이웃하는 제1 반도체 패턴(10a) 사이의 피치(P2)는 이웃하는 제2 반도체 패턴(10b) 사이의 피치(P2)와 실질적으로 동일할 수 있다. 즉, 제1 영역(Ⅰ)의 제1 반도체 패턴(10a)과 제2 영역(Ⅱ)의 제2 반도체 패턴(10b)의 선폭은 서로 다를 수 있지만, 피치는 서로 실질적으로 동일할 수 있다.
본 발명의 제1 실시예에 따른 반도체 소자의 패턴 형성 방법은 제1 및 제2 스페이서(도 10의 70a, 70b 참조)를 이용한 더블 패터닝 기술을 사용하기 때문에, 1nm 이하의 톨러런스(tolerance)의 패턴을 형성할 수 있다. 그러므로, 본 발명의 제1 실시예에 따른 반도체 소자의 패턴 형성 방법에 의하면, 패턴 선폭의 산포를 줄일 수 있다.
또한, 본 발명의 제1 실시예에 따른 반도체 소자의 패턴 형성 방법은 제2 스페이서(70b) 및 제2 버퍼막 패턴(40b)을 트리밍하는 공정을 포함하기 때문에, 제1 스페이서(70a)와 트리밍된 제2 스페이서(70b)가 서로 다른 선폭을 가질 수 있도록 하였다. 결과적으로, 본 발명의 제1 실시예에 따른 반도체 소자의 패턴 형성 방법에 의하면, 서로 다른 선폭의 제1 및 제2 스페이서(70a, 70b)를 이용하여, 서로 다른 선폭을 가진 제1 및 제2 반도체 패턴(10a, 10b)을 형성할 수 있다. 한 번의 공정을 수행하여, 서로 다른 선폭을 가진 패턴을 형성할 수 있으므로, 본 발명의 제1 실시예에 따른 반도체 소자의 패턴 형성 방법에 의하여 반도체 소자의 디자인의 자유도를 높일 수 있다.
도 13을 참조하여, 본 발명의 소자의 패턴 형성 방법을 이용하여 형성되는 반도체 소자를 설명한다. 도 13은 본 발명의 반도체 소자의 패턴 형성 방법을 이용하여 형성된 반도체 소자의 사시도이다.
도 13을 참조하면, 제1 및 제2 반도체 패턴(10a, 10b)의 일부는 각각 FinFET의 제1 채널 영역 및 제2 채널 영역으로 이용될 수 있다. 그리고, 제1 및 제2 반도체 패턴(10a, 10b)을 가로지르도록 게이트(100)가 형성될 수 있다. 즉, 본 발명의 소자의 패턴 형성 방법은 서로 다른 선폭의 채널 영역을 가지는 FinFET을 제조하는데 이용될 수 있다.
제1 반도체 패턴(10a)의 선폭(W5)과 제2 반도체 패턴(10b)의 선폭(W6)은 서로 다르므로, 도 13의 FinFET의 제1 채널 영역의 선폭은 제2 채널 영역의 선폭은 서로 다를 수 있다. 구체적으로, 제1 채널 영역의 선폭은 제2 채널 영역의 선폭보다 넓을 수 있다. FinFET의 문턱 전압(Vth)은 채널 영역의 선폭과 관련이 있으므로, 도 13의 FinFET은 다양한 문턱 전압(Vth)을 가질 수 있다. 그러므로, 본 발명의 소자의 패턴 형성 방법을 이용하면, 한 번의 공정을 수행함으로써, 다양한 문턱 전압(Vth)을 갖는 FinFET을 제조할 수 있다.
도 14 내지 도 17을 참조하여, 본 발명의 제2 실시예에 따른 반도체 소자의 패턴 형성 방법을 설명한다. 다만, 본 발명의 제1 실시예에 따른 반도체 소자의 패턴 형성 방법과의 차이점을 위주로 설명한다. 도 14는 본 발명의 제2 실시예에 따른 반도체 소자의 패턴 형성 방법의 순서도이다. 도 15 내지 도 17은 본 발명의 제2 실시예에 따른 반도체 소자의 패턴 형성 방법을 설명하기 위한 단면도들이다.
본 발명의 제2 실시예에 따른 반도체 소자의 패턴 형성 방법은, 제2 스페이서(70b)를 트리밍한 후, 제1 스페이서(70a) 및 트리밍된 제2 스페이서(70b)를 식각 마스크로 이용해 버퍼막(40)을 식각하여, 제1 및 제2 버퍼막 패턴(40a, 40b)을 형성한다. 즉, 본 발명의 제2 실시예에 따른 반도체 소자의 패턴 형성 방법에 따르면, 제2 버퍼막 패턴(40b)은 트리밍되지 않는다.
우선, 도 2 및 도 14를 참조하여, 반도체 기판(10) 상에 하드 마스크막(30)을 형성할 수 있다(S110).
구체적으로, 반도체 기판(10) 상에 하드 마스크막(30), 버퍼막(40), 희생막(50)을 차례로 형성하고, 희생막(50) 상에 서로 이격된 제1 및 제2 식각 마스크막 패턴(60a, 60b)을 형성할 수 있다.
이어서, 도 3 및 도 14를 참조하여, 서로 이격된 제1 및 제2 희생막 패턴(50a, 50b)을 형성할 수 있다(S120).
구체적으로, 제1 및 제2 식각 마스크막 패턴(60a, 60b)을 식각 마스크로 이용하여 희생막(도 2의 50 참조)을 식각할 수 있다. 희생막(50)이 식각되어, 반도체 기판(10)의 제1 영역(Ⅰ) 상에는 제1 희생막 패턴(50a)이 형성되고, 반도체 기판(10)의 제2 영역(Ⅱ) 상에는 제2 희생막 패턴(50b)이 형성될 수 있다.
이어서, 도 4, 도 5, 및 도 14를 참조하여, 제1 희생막 패턴(50a)의 양측에 제1 스페이서(70a)를 형성하고, 제2 희생막 패턴(50b)의 양측에 제2 스페이서(70b)를 형성할 수 있다(S130).
이어서, 도 6 및 도 14를 참조하여, 제1 및 제2 희생막 패턴(도 5의 50a, 50b 참조)을 제거할 수 있다(S140).
이어서, 도 14 내지 도 17을 참조하여, 제2 스페이서(70b)를 트리밍(trimming)할 수 있다(S150).
구체적으로, 제2 스페이서(70b)의 선폭(W2)이 제1 스페이서(70a)의 선폭(W1) 보다 좁아지도록 제2 스페이서(70b)가 트리밍될 수 있다.
우선, 도 15를 참조하여, 제1 스페이서(70a)를 덮도록 블로킹 마스크(80)를 형성할 수 있다. 즉, 블로킹 마스크(80)는 반도체 기판(10)의 제1 영역(Ⅰ) 상에 부분적으로 형성될 수 있다. 블로킹 마스크(80)는 예컨대, 아몰퍼스 카본 블록 및 포토레지스트 블록 중 어느 하나일 수 있지만, 이에 제한되지 않는다.
이어서, 도 16을 참조하여, 제2 스페이서(70b)를 트리밍할 수 있다.
구체적으로, 습식 식각 및 플라즈마 식각 중 어느 하나를 이용하여, 제2 스페이서(70b)를 식각할 수 있다. 예컨대, HF를 베이스로 하여 제2 스페이서(70b)를 습식 식각할 수 있지만, 이에 제한되지 않는다.
제2 스페이서(70b)가 식각되기 때문에, 트리밍된 제2 스페이서(70b)의 선폭은 트리밍되기 전의 선폭에 비하여 줄어들 수 있다. 다만, 트리밍 공정 중, 제1 스페이서(70a)는 블로킹 마스크(80)에 의해 덮여 있으므로, 제1 스페이서(70a)는 트리밍되지 않는다. 그러므로, 제1 스페이서(70a)의 선폭은 트리밍 공정에 의해 영향을 받지 않으며, 제1 스페이서(70a)는 트리밍 공정 전과 트리밍 공정 후의 선폭의 변화가 없을 수 있다.
이어서, 도 17을 참조하여, 블로킹 마스크(도 16의 80 참조)를 제거할 수 있다.
구체적으로, 에싱(ashing) 공정 또는 스트립(strip) 공정을 이용하여, 블로킹 마스크(80)를 제거할 수 있다.
트리밍 공정의 결과, 제2 스페이서(70b)의 선폭(W2)이 제1 스페이서(70a)의 선폭(W1) 보다 좁아질 수 있다. 트리밍 공정이 수행되기 전에는, 제1 스페이서(70a)의 선폭과 제2 스페이서(70b)의 선폭이 서로 동일하였지만, 트리밍 공정의 수행으로 인하여 제1 스페이서(70a)의 선폭과 제2 스페이서(70b)의 선폭이 서로 달라질 수 있다.
다만, 트리밍 공정을 수행하더라도, 이웃한 제1 스페이서(70a) 사이의 피치(P1)와 이웃한 제2 스페이서(70b) 사이의 피치(P1)가 실질적으로 동일할 수 있다. 즉, 반도체 기판(10)의 제1 영역(Ⅰ) 상에 위치한 복수의 스페이서의 피치와 반도체 기판(10)의 제2 영역(Ⅱ) 상에 위치한 복수의 스페이서의 피치가 실질적으로 서로 동일할 수 있다.
이어서, 도 10을 참조하여, 제1 및 제2 스페이서(70a, 70b)를 식각 마스크로 이용해 버퍼막(도 17의 40 참조)을 식각하여, 제1 및 제2 버퍼막 패턴(40a, 40b)을 각각 형성할 수 있다.
본 발명의 제2 실시예에 따른 반도체 소자의 패턴 형성 방법에 따르면, 제2 버퍼막 패턴(40b)은 트리밍되지 않는다.
이어서, 도 11 및 도 14를 참조하여, 제1 스페이서(70a) 및 트리밍된 제2 스페이서(70b)를 식각 마스크로 이용해 하드 마스크막(도 10의 30 참조)을 식각하여, 제1 및 제2 하드 마스크막 패턴(30a, 30b)을 각각 형성할 수 있다(S160).
다만, 도 10을 참조하면, 제1 스페이서(70a)와 하드 마스크막(30) 사이에 제1 버퍼막 패턴(40a)이 위치하고, 트리밍된 제2 스페이서(70b)와 하드 마스크막(30) 사이에 제2 버퍼막 패턴(40b)이 위치하기 때문에, 하드 마스크막(30)을 식각하는 과정에서, 제1 및 제2 버퍼막 패턴(40a, 40b)도 식각 마스크로 이용될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 반도체 기판 30: 하드 마스크막
40: 버퍼막 50: 희생막
10a, 10b: 제1 및 제2 반도체 패턴
30a, 30b: 제1 및 제2 하드 마스크막 패턴
40a, 40b: 제1 및 제2 버퍼막 패턴
50a, 50b: 제1 및 제2 희생막 패턴
60a, 60b: 제1 및 제2 식각 마스크막 패턴
70: 스페이서막
70a, 70b: 제1 및 제2 스페이서
80: 블로킹 마스크
100: 게이트

Claims (10)

  1. 반도체 기판 상에 하드 마스크막을 형성하고,
    상기 하드 마스크막 상에 버퍼막을 형성하고,
    상기 버퍼막 상에 서로 이격된 제1 및 제2 희생막 패턴을 형성하고,
    상기 제1 희생막 패턴의 양측에 제1 스페이서를 형성하고, 상기 제2 희생막 패턴의 양측에 제2 스페이서를 형성하고,
    상기 제1 및 제2 희생막 패턴을 제거하고,
    상기 제1 및 제2 스페이서를 식각 마스크로 이용하여 상기 버퍼막을 식각하여, 제1 및 제2 버퍼막 패턴을 각각 형성하고,
    상기 제2 스페이서의 선폭이 상기 제1 스페이서의 선폭보다 좁아지도록 상기 제2 스페이서를 트리밍하고,
    상기 제2 버퍼막 패턴의 선폭이 상기 제1 버퍼막 패턴의 선폭보다 좁아지도록 상기 제2 버퍼막 패턴을 트리밍하고,
    상기 제1 스페이서 및 상기 제1 버퍼막 패턴을 이용하여 상기 하드 마스크막을 식각하여 제1 하드 마스크막 패턴을 형성하고,
    상기 트리밍된 상기 제2 스페이서 및 상기 트리밍된 상기 제2 버퍼막 패턴을 식각 마스크로 이용해 상기 하드 마스크막을 식각하여, 제2 하드 마스크막 패턴을 형성하는 것을 포함하는 반도체 소자의 패턴 형성 방법.
  2. 제1 항에 있어서,
    상기 하드 마스크막은 질화막 및 산화막 중 어느 하나이고,
    상기 제1 및 제2 희생막 패턴은 카본막 패턴이고,
    상기 제1 및 제2 스페이서는 산화막 스페이서인 반도체 소자의 패턴 형성 방법.
  3. 제1 항에 있어서,
    상기 제1 및 제2 하드 마스크막 패턴을 식각 마스크로 이용해 상기 반도체 기판을 식각하여, 서로 다른 선폭을 가지는 제1 및 제2 반도체 패턴을 각각 형성하는 것을 더 포함하되,
    상기 반도체 소자는 FinFET이고, 상기 제1 및 제2 반도체 패턴의 일부는 각각 제1 및 제2 채널 영역인 반도체 소자의 패턴 형성 방법.
  4. 제3 항에 있어서,
    상기 제1 채널 영역의 선폭은 상기 제2 채널 영역의 선폭보다 넓은 반도체 소자의 패턴 형성 방법.
  5. 제3 항에 있어서,
    이웃하는 상기 제1 반도체 패턴 사이의 피치는 이웃하는 상기 제2 반도체 패턴 사이의 피치와 동일한 반도체 소자의 패턴 형성 방법.
  6. 제1 항에 있어서,
    상기 제1 및 제2 희생막 패턴을 형성하는 것은, 상기 하드 마스크막 상에 카본막인 희생막을 형성하고, 서로 이격된 제1 및 제2 산질화막 패턴을 상기 희생막 상에 형성하고, 상기 제1 및 제2 산질화막 패턴을 식각 마스크로 이용해 상기 희생막을 식각하여 상기 제1 및 제2 희생막 패턴을 각각 형성하는 것을 포함하는 반도체 소자의 패턴 형성 방법.
  7. 삭제
  8. 반도체 기판 상에 질화막 및 폴리 실리콘막을 차례로 형성하고,
    상기 폴리 실리콘막 상에 서로 이격된 제1 및 제2 카본막 패턴을 형성하고,
    상기 제1 카본막 패턴의 양측에 제1 산화막 스페이서를 형성하고, 상기 제2 카본막 패턴 양측에 제2 산화막 스페이서를 형성하고,
    상기 제1 및 제2 카본막 패턴을 제거하고,
    상기 제1 및 제2 산화막 스페이서를 식각 마스크로 이용해 상기 폴리 실리콘막을 식각하여, 제1 및 제2 폴리 실리콘막 패턴을 각각 형성하고,
    상기 제2 산화막 스페이서 및 상기 제2 폴리 실리콘막 패턴을 트리밍하여, 상기 제2 산화막 스페이서의 선폭이 상기 제1 산화막 스페이서의 선폭보다 좁아지고 상기 제2 폴리 실리콘막 패턴의 선폭이 상기 제1 폴리 실리콘막 패턴의 선폭보다 좁아지도록 하고,
    상기 제1 폴리 실리콘막 패턴 및 트리밍된 상기 제2 폴리 실리콘막 패턴을 식각 마스크로 이용해 상기 질화막을 식각하여, 제1 및 제2 질화막 패턴을 각각 형성하는 것을 포함하는 반도체 소자의 패턴 형성 방법.
  9. 제8 항에 있어서,
    상기 제2 산화막 스페이서 및 상기 제2 폴리 실리콘막 패턴을 트리밍하는 것은, 상기 제1 산화막 스페이서 및 상기 제1 폴리 실리콘막 패턴은 아몰퍼스(amorphous) 카본 및 포토레지스트 중 어느 하나로 덮고, HF를 베이스로한 습식 식각을 이용하여 상기 제2 산화막 스페이서 및 상기 제2 폴리 실리콘막 패턴을 식각하는 것을 포함하는 반도체 소자의 패턴 형성 방법.
  10. 제8 항에 있어서,
    상기 제1 및 제2 질화막 패턴을 식각 마스크로 이용해 상기 반도체 기판을 식각하여, 서로 다른 선폭을 가지는 제1 및 제2 반도체 패턴을 각각 형성하는 것을 더 포함하되,
    상기 반도체 소자는 FinFET이고, 상기 제1 및 제2 반도체 패턴의 일부는 각각 제1 및 제2 채널 영역인 반도체 소자의 패턴 형성 방법.
KR1020110129820A 2011-12-06 2011-12-06 반도체 소자의 패턴 형성 방법 KR101871748B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020110129820A KR101871748B1 (ko) 2011-12-06 2011-12-06 반도체 소자의 패턴 형성 방법
US13/674,386 US8906757B2 (en) 2011-12-06 2012-11-12 Methods of forming patterns of a semiconductor device
US14/548,871 US20150076617A1 (en) 2011-12-06 2014-11-20 Methods of forming patterns of a semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020110129820A KR101871748B1 (ko) 2011-12-06 2011-12-06 반도체 소자의 패턴 형성 방법

Publications (2)

Publication Number Publication Date
KR20130063348A KR20130063348A (ko) 2013-06-14
KR101871748B1 true KR101871748B1 (ko) 2018-06-28

Family

ID=48524303

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020110129820A KR101871748B1 (ko) 2011-12-06 2011-12-06 반도체 소자의 패턴 형성 방법

Country Status (2)

Country Link
US (2) US8906757B2 (ko)
KR (1) KR101871748B1 (ko)

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8889561B2 (en) * 2012-12-10 2014-11-18 Globalfoundries Inc. Double sidewall image transfer process
US9337314B2 (en) * 2012-12-12 2016-05-10 Varian Semiconductor Equipment Associates, Inc. Technique for selectively processing three dimensional device
US9711368B2 (en) * 2013-04-15 2017-07-18 United Microelectronics Corp. Sidewall image transfer process
US9263287B2 (en) * 2013-05-27 2016-02-16 United Microelectronics Corp. Method of forming fin-shaped structure
US9263282B2 (en) * 2013-06-13 2016-02-16 United Microelectronics Corporation Method of fabricating semiconductor patterns
CN104658939B (zh) * 2013-11-22 2017-11-10 中芯国际集成电路制造(上海)有限公司 用于自对准双构图技术的关键尺寸补偿方法
US9129814B2 (en) * 2013-11-25 2015-09-08 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US9171764B2 (en) * 2013-12-13 2015-10-27 GlobalFoundries, Inc. Methods for fabricating integrated circuits using self-aligned quadruple patterning
CN104952706B (zh) * 2014-03-26 2018-03-20 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制备方法
KR102269055B1 (ko) * 2014-07-16 2021-06-28 삼성전자주식회사 반도체 소자의 제조 방법
KR102270752B1 (ko) * 2014-08-11 2021-07-01 삼성전자주식회사 반도체 소자의 미세 패턴 형성 방법
US9472653B2 (en) * 2014-11-26 2016-10-18 Samsung Electronics Co., Ltd. Method for fabricating semiconductor device
KR102347185B1 (ko) 2015-02-03 2022-01-04 삼성전자주식회사 반도체 소자 및 그 제조 방법
US9525041B2 (en) 2015-02-12 2016-12-20 United Microelectronics Corp. Semiconductor process for forming gates with different pitches and different dimensions
KR102307467B1 (ko) * 2015-03-20 2021-09-29 삼성전자주식회사 액티브 핀을 포함하는 반도체 장치
KR102170701B1 (ko) 2015-04-15 2020-10-27 삼성전자주식회사 반도체 장치 제조 방법
US9558956B2 (en) 2015-07-01 2017-01-31 Samsung Electronics Co., Ltd. Method for fabricating semiconductor device
CN105632934B (zh) * 2015-08-13 2019-04-02 中国科学院微电子研究所 制造鳍的方法
CN106486371B (zh) * 2015-08-28 2021-06-01 联华电子股份有限公司 一种制作半导体元件的方法
KR102410139B1 (ko) * 2015-09-04 2022-06-16 삼성전자주식회사 반도체 장치 제조 방법
KR102432464B1 (ko) * 2015-11-18 2022-08-16 삼성전자주식회사 ＦｉｎＦＥＴ과 상기 ＦｉｎＦＥＴ의 핀 생성 방법
US10157742B2 (en) 2015-12-31 2018-12-18 Taiwan Semiconductor Manufacturing Co., Ltd. Method for mandrel and spacer patterning
US9761452B1 (en) * 2016-07-08 2017-09-12 Globalfoundries Inc. Devices and methods of forming SADP on SRAM and SAQP on logic
CN109830462B (zh) * 2017-11-23 2021-06-22 联华电子股份有限公司 制作半导体元件的方法
US10770305B2 (en) * 2018-05-11 2020-09-08 Tokyo Electron Limited Method of atomic layer etching of oxide
US11257681B2 (en) * 2019-07-17 2022-02-22 International Business Machines Corporation Using a same mask for direct print and self-aligned double patterning of nanosheets
CN113808938A (zh) * 2020-06-11 2021-12-17 中国科学院微电子研究所 一种多重图形化的方法
CN112017947A (zh) * 2020-07-17 2020-12-01 中国科学院微电子研究所 一种半导体结构的制造方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050153562A1 (en) * 2004-01-08 2005-07-14 Toshiharu Furukawa Method of independent P and N gate length control of FET device made by sidewall image transfer technique

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7390750B1 (en) * 2004-03-23 2008-06-24 Cypress Semiconductor Corp. Method of patterning elements within a semiconductor topography
KR100704470B1 (ko) * 2004-07-29 2007-04-10 주식회사 하이닉스반도체 비결정성 탄소막을 희생 하드마스크로 이용하는반도체소자 제조 방법
US7396781B2 (en) * 2005-06-09 2008-07-08 Micron Technology, Inc. Method and apparatus for adjusting feature size and position
EP1764827A1 (en) * 2005-09-16 2007-03-21 Interuniversitair Microelektronica Centrum ( Imec) Recursive spacer defined patterning
US7265059B2 (en) 2005-09-30 2007-09-04 Freescale Semiconductor, Inc. Multiple fin formation
KR100675290B1 (ko) * 2005-11-24 2007-01-29 삼성전자주식회사 다중채널 전계효과트랜지스터 및 핀 전계효과트랜지스터를갖는 반도체소자의 제조방법 및 관련된 소자
US7301210B2 (en) * 2006-01-12 2007-11-27 International Business Machines Corporation Method and structure to process thick and thin fins and variable fin to fin spacing
US7745339B2 (en) 2006-02-24 2010-06-29 Hynix Semiconductor Inc. Method for forming fine pattern of semiconductor device
US7892982B2 (en) 2006-03-06 2011-02-22 Samsung Electronics Co., Ltd. Method for forming fine patterns of a semiconductor device using a double patterning process
KR100875655B1 (ko) 2007-01-04 2008-12-26 주식회사 하이닉스반도체 반도체 소자의 제조방법
KR100843236B1 (ko) 2007-02-06 2008-07-03 삼성전자주식회사 더블 패터닝 공정을 이용하는 반도체 소자의 미세 패턴형성 방법
JP2008277550A (ja) 2007-04-27 2008-11-13 Toshiba Corp 半導体装置の製造方法
JP2009010156A (ja) 2007-06-28 2009-01-15 Toshiba Corp パターン形成方法
KR101070302B1 (ko) * 2007-09-12 2011-10-06 주식회사 하이닉스반도체 반도체 소자의 미세패턴 제조방법
KR100877111B1 (ko) 2007-10-04 2009-01-07 주식회사 하이닉스반도체 미세 패턴 형성 방법
US7737039B2 (en) 2007-11-01 2010-06-15 Micron Technology, Inc. Spacer process for on pitch contacts and related structures
JP5254049B2 (ja) 2008-02-15 2013-08-07 東京エレクトロン株式会社 パターン形成方法及び半導体装置の製造方法
US8030218B2 (en) * 2008-03-21 2011-10-04 Micron Technology, Inc. Method for selectively modifying spacing between pitch multiplied structures
KR20090110172A (ko) 2008-04-17 2009-10-21 삼성전자주식회사 반도체 소자의 미세 패턴 형성 방법
KR101566405B1 (ko) 2009-01-07 2015-11-05 삼성전자주식회사 반도체 소자의 패턴 형성 방법
JP5322668B2 (ja) 2009-01-21 2013-10-23 株式会社東芝 半導体装置の製造方法およびフォトマスク
US7829466B2 (en) * 2009-02-04 2010-11-09 GlobalFoundries, Inc. Methods for fabricating FinFET structures having different channel lengths
JP2010245173A (ja) 2009-04-02 2010-10-28 Toshiba Corp 半導体装置の製造方法
KR20110076661A (ko) 2009-12-29 2011-07-06 주식회사 하이닉스반도체 반도체 소자의 미세패턴 형성방법
US8288083B2 (en) * 2010-11-05 2012-10-16 Micron Technology, Inc. Methods of forming patterned masks

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050153562A1 (en) * 2004-01-08 2005-07-14 Toshiharu Furukawa Method of independent P and N gate length control of FET device made by sidewall image transfer technique

Also Published As

Publication number Publication date
US20150076617A1 (en) 2015-03-19
US20130143372A1 (en) 2013-06-06
KR20130063348A (ko) 2013-06-14
US8906757B2 (en) 2014-12-09

Similar Documents

Publication Publication Date Title
KR101871748B1 (ko) 반도체 소자의 패턴 형성 방법
CN110739210B (zh) 半导体结构及其形成方法
US20170229348A1 (en) Methods for Forming Fin Field-Effect Transistors
US7638384B2 (en) Method of fabricating a semiconductor device
US10319597B2 (en) Semiconductor device with particular fin-shaped structures and fabrication method thereof
KR102432464B1 (ko) ＦｉｎＦＥＴ과 상기 ＦｉｎＦＥＴ의 핀 생성 방법
KR20130059275A (ko) 다중 측벽 이미지 전사 기법을 이용하여 구조 내에 피쳐들을 패터닝하는 방법들
KR20170042056A (ko) 반도체 소자의 패턴 형성 방법
US20130157441A1 (en) Method for fabricating semiconductor device
US9659873B2 (en) Semiconductor structure with aligning mark and method of forming the same
KR100744658B1 (ko) 플라스크형 리세스 게이트를 갖는 반도체 소자의 제조방법
US9378973B1 (en) Method of using sidewall image transfer process to form fin-shaped structures
KR101893652B1 (ko) 맨드렐 및 스페이서 패터닝을 위한 방법
KR20180016841A (ko) 반도체 장치의 제조 방법
US11037788B2 (en) Integration of device regions
KR20090049524A (ko) 스페이서를 이용한 반도체소자의 미세 패턴 형성 방법
KR20070113604A (ko) 반도체 소자의 미세패턴 형성방법
CN112018034B (zh) 半导体结构及其形成方法
US8524608B1 (en) Method for fabricating a patterned structure of a semiconductor device
KR100672765B1 (ko) 반도체 소자의 제조 방법
US20090159990A1 (en) Semiconductor device and method of manufacturing the same
CN109103252B (zh) 半导体器件及其形成方法
KR100666368B1 (ko) 트랜지스터 및 그 제조 방법
KR20070016630A (ko) 반도체 소자의 제조방법
KR20060066507A (ko) 반도체 소자의 게이트 형성 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant