KR101893652B1 - 맨드렐 및 스페이서 패터닝을 위한 방법 - Google Patents

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Abstract

집적 회로 제조 방법은, 기판의 패터닝 층 위에 맨드렐 패턴들을 형성하는 단계; 및 패터닝 층 위에, 맨드렐 패턴들 위에, 그리고 맨드렐 패턴들의 측벽들 상에 스페이서 층을 형성하는 단계를 포함한다. 방법은, 스페이서 층의 인접한 측벽들 사이의 공간이 패턴 폭 방향을 따라 맨드렐 패턴들의 치수와 실질적으로 매칭되도록, 건식 에칭 기술을 사용하여 스페이서 층을 트리밍하는 단계를 더 포함한다. 방법은, 맨드렐 패턴들 및 패터닝 층을 노출시키도록 스페이서 층을 에칭하는 단계를 더 포함하고, 이는 맨드렐 패턴들의 측벽들 상에 패터닝된 스페이서 층을 초래한다. 방법은, 스페이서 층의 트리밍 및 스페이서 층의 에칭 후, 맨드렐 패턴들을 제거하는 단계를 더 포함한다. 방법은, 패터닝된 스페이서 층의 패턴을 패터닝 층에 전사시키는 단계를 더 포함한다.

Description

맨드렐 및 스페이서 패터닝을 위한 방법{METHOD FOR MANDREL AND SPACER PATTERNING}
본 출원은 그 전체가 참조로서 본원에 포함되는, "맨드렐 및 스페이서 패터닝을 위한 방법"으로 명칭되고 2015년 12월 31일에 출원된 미국 가출원 제62/273,554호의 이익을 주장한다.
반도체 집적 회로(integrated circuit; IC) 산업은 기하급수적인 성장을 경험해왔다. IC 재료들 및 설계에 있어서의 기술적 진보들은 각 세대가 이전의 세대보다 보다 작고 보다 복잡한 회로들을 갖는 IC 세대들을 양산해왔다. IC 진화의 과정에서, 기능적 밀도(즉, 칩 면적당 상호연결된 디바이스들의 개수)는 일반적으로 증가되어 온 반면에, 기하학적 사이즈[즉, 제조 프로세스를 사용하여 생성될 수 있는 가장 작은 컴포넌트(또는 라인)]는 감소되어 왔다. 이러한 스케일링 다운 프로세스는 일반적으로 생산 효율성을 증가시키고 관련 비용을 낮춤으로써 이익들을 제공한다. 그러한 스케일링 다운은 또한 IC들을 프로세싱하고 제조하는데 있어서의 복잡성을 증가시켜왔고, 이러한 진보들이 실현되기 위해서는, IC 프로세싱 및 제조에 있어서 유사한 개발들이 필요된다.
예를 들어, 종래의 포토리소그래피 단독으로는, 20 나노미터(nm) 이하와 같이, 진보된 프로세스 노드들에서의 임계 치수(critical dimension; CD) 및 패턴 밀도를 위한 요건들을 더이상 충족시킬 수 없다. 흔히, 진보된 포토리소그래피에서, 노광되는 패턴을 2배로 하기 위해 맨드렐 스페이서 기술이 사용된다. 일반적인 맨드렐 스페이서 기술은 제 1 노광에서 맨드렐 패턴들을 형성하고, 맨드렐 패턴들의 측벽들 상에 스페이서 피처들을 형성한다. 이어서, 이 기술은 맨드렐 패턴들을 제거하고, 최종 패턴을 형성하기 위해 에칭 마스크로서 이 스페이서 피처들을 사용한다. 이 기술은 최종 패턴의 피치를 제 1 노광 패턴과 비교하여 1/2로 효과적으로 감소시킨다.
그러나, 일반적인 맨드렐 스페이서 기술들이 최종 패턴에 있어서 균일한 피치들 및 균일한 CD들 모두를 동시에 양산하는 것이 도전과제이다.
본 개시의 양태들은 이들이 첨부 도면들과 함께 읽혀질 때 이어지는 상세한 설명으로부터 최상으로 이해된다. 본 산업에서의 표준적인 관행에 따라, 다양한 피처들이 축척대로 도시되지 않았음을 유념한다. 실제로, 다양한 피처들의 치수들은 논의의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 본 개시의 다양한 양태들에 따른, 기판을 패터닝하는 방법의 흐름도를 예시한다.
도 2a, 도 2b, 도 2c, 도 2d, 도 2e, 도 2f, 도 2g, 도 2h, 도 2i, 및 도 2j는 몇몇 실시예들에 따른, 도 1에서의 방법의 다양한 제조 단계들에서의 디바이스의 단면도들을 예시한다.
도 3은 본 개시의 다양한 양태들에 따른, 기판을 패터닝하는 다른 방법의 흐름도를 예시한다.
도 4a, 도 4b, 및 도 4c는 몇몇 실시예들에 따른, 도 3에서의 방법의 다양한 제조 단계들에서의 디바이스의 단면도들을 예시한다.
도 5는 본 개시의 다양한 양태들에 따른, 기판을 패터닝하는 또 다른 방법의 흐름도를 예시한다.
도 6a, 도 6b, 도 6c, 및 도 6d는 도 5에서의 방법의 다양한 제조 단계들에서의 디바이스의 사시도들을 예시한다.
이어지는 개시는 제공되는 본 발명내용의 상이한 피처들을 구현하기 위한 다수의 상이한 실시예들 또는 예시들을 제공한다. 본 개시를 단순화하기 위해 컴포넌트들 및 배열들의 특정 예시들이 아래에 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 한정적으로 의도된 것은 아니다. 예를 들어, 이어지는 설명에서 제 2 피처 위의 또는 제 2 피처 상의 제 1 피처의 형성은 제 1 및 제 2 피처들이 직접적으로 접촉하여 형성되는 실시예들을 포함할 수 있으며, 또한 제 1 및 제 2 피처들이 직접적으로 접촉하지 않을 수 있도록 추가적인 피처들이 제 1 및 제 2 피처들 사이에 형성될 수 있는 실시예들을 포함할 수 있다. 또한, 본 개시는 다양한 예시들에서 참조 부호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화의 목적을 위한 것이며, 그 자체가 논의되는 다양한 실시예들 및/또는 구성들 사이의 관계에 영향을 주는 것은 아니다.
또한, "밑", "아래", "보다 아래", "위", "보다 위" 등과 같은 공간 상대적 용어들은, 도면들에 예시된 바와 같이, 다른 엘리먼트(들) 또는 피처(들)에 대한 하나의 엘리먼트 또는 피처의 관계를 설명하도록 설명의 용이성을 위해 본원에서 사용될 수 있다. 공간 상대적 용어들은 도면들에 도시된 배향에 더하여, 사용 중이거나 또는 동작 중인 디바이스의 상이한 배향들을 망라하도록 의도된 것이다. 장치는 이와 다르게 배향(90° 또는 다른 배향들로 회전)될 수 있으며, 본원에서 사용되는 공간 상대적 기술어들이 그에 따라 유사하게 해석될 수 있다.
본 개시는 일반적으로 반도체 디바이스들을 형성하는 방법들에 관한 것이다. 보다 구체적으로, 본 개시는 맨드렐 스페이서 패터닝 기술들을 사용하여 반도체 디바이스들을 형성하는 것에 관한 것이다. 맨드렐 스페이서 패터닝 기술들은, 노광되는 패턴의 피치를 1/2로 감소시키는 자가 정렬 2배 패터닝(self-aligned double patterning; SADP) 프로세스; 노광되는 패턴의 피치를 1/4로 감소시키는 자가 정렬 4배 패터닝(self-aligned quadruple patterning; SAQP) 프로세스; 및 다른 스페이서 패터닝 프로세스들을 포함한다. 본 개시의 몇몇 실시예들에 따르면, 스페이서 피처들은 맨드렐 패턴들이 제거되기 전에 트리밍(trim)된다["선 트리밍(trim-first)" 프로세스로 명칭됨]. 따라서, 각 스페이서 피처는 그 일 측부가 트리밍된다. 스페이서 피처들의 트리밍은 인접한 스페이서 피처들 사이의 간격이 각각의 맨드렐 패턴들의 치수(폭)와 실질적으로 매칭되는 것을 보장한다. 최종 패턴의 피치 및 CD가 인접한 스페이서 피처들 사이의 간격 및 맨드렐 패턴들의 폭 모두에 관련되기 때문에, 스페이서 피처들의 트리밍은 최종 패턴에 있어서의 CD 균일성 및 피치 균일성 모두를 향상시키는 것을 돕는다.
도 1은 본 개시의 다양한 양태들에 따른, IC 디바이스(200)를 제조하는 방법(100)의 상위 레벨(high-level) 흐름도이다. 방법(100)은 제공되는 발명내용의 다양한 양태들을 예시하기 위한 예시일뿐이다. 방법(100) 전에, 그 동안에, 및 그 후에 추가적인 동작들이 제공될 수 있고, 설명되는 몇몇 동작들은 방법의 추가적인 실시예들을 위해 대체되거나, 제거되거나, 병합되거나, 또는 재위치될 수 있다. 도 1에서의 다양한 동작들은, 방법(100)의 실시예의 다양한 제조 단계에서의 디바이스(200)의 단면도들을 예시하는 도 2a 내지 도 2j와 함께 아래에서 논의된다. 디바이스(200)는 마이크로프로세서, 메모리 디바이스와 같은 IC, 및/또는 저항기들, 캐패시터들 및 인덕터들과 같은 수동 컴포넌트들 및 p형 전계 효과 트랜지스터(p-type field effect transistor; PFET)들, n형 FET(NFET), 금속 산화물 반도체 전계 효과 트랜지스터(metal-oxide semiconductor field effect transistor; MOSFET)들, 상보형 금속 산화물 반도체(complementary metal-oxide semiconductor; CMOS) 트랜지스터들, 바이폴라 트랜지스터들, 고전압 트랜지스터들, 고주파수 트랜지스터들, FinFET들을 포함하는 다중 게이트 FET들과 같은 능동 컴포넌트들을 포함할 수 있는 다른 IC, 및 이들의 조합들 내에 포함될 수 있다.
동작(102)에서, 방법(100)(도 1)은 기판(202)을 패터닝하고 그 위에 및/또는 그 내부에 IC 디바이스(200)를 형성하기 위한 준비로, 기판(202)(도 2a) 위에 유전체 층들을 퇴적시킨다. 도 2a를 참조하면, 기판(202) 위에 예시적인 유전체 층들(204, 206, 및 208)이 퇴적된다. 기판(202)은 본 실시예에서 반도체 웨이퍼와 같은 실리콘을 포함한다. 다양한 실시예들에서, 기판(202)은 게르마늄과 같은 다른 원소(elementary) 반도체; 실리콘 카바이드, 갈륨 비소, 갈륨 인, 인듐 인, 인듐 비소, 및/또는 인듐 안티몬(antimonide)과 같은 화합물 반도체; GaAsP, AlInAs, AlGaAs, InGaAs, GaInP, 및/또는 GaInAsP, 또는 이들의 조합들과 같은 합금 반도체를 포함할 수 있다. 기판(202)은 활성 영역들, 에피택셜(epitaxial) 피처들, 격리 구조물들, 핀형(fin-like) 반도체 영역들, 및/또는 다른 적절한 피처들을 포함할 수 있다. 본 실시예에서, 기판(202)은 게이트 대체(gate-replacement) 프로세스에서 폴리실리콘 게이트 전극들을 형성하거나 또는 더미 게이트 전극들을 형성하기 위해 사용될 수 있는 폴리실리콘 층을 포함한다. 실시예에서, 폴리실리콘 층은 약 1000 옹스트롬(Å)의 두께를 가질 수 있다.
유전체 층들(204, 206, 및 208)에 적절한 재료들은, 비제한적인 예시로서, 실리콘 산화물, 플라즈마 강화 실리콘 산화물(plasma enhanced silicon oxide; PEOX), 실리콘 질화물, 폴리실리콘, 도핑된 폴리실리콘, 실리콘 산화질화물, 테트라에틸 오소실리케이트(tetraethyl orthosilicate; TEOS), 질소 함유 산화물, 질화 산화물(nitride oxide), 하이 k(high-k) 유전체 재료들, 로우 k(low-k) 유전체 재료들, 또는 이들의 조합들을 포함한다. 실시예에서, 유전체 층(204)은 약 100 Å의 두께를 갖는 실리콘 질화물 층이고, 유전체 층(206)은 약 1200 Å의 두께를 갖는 실리콘 산화물 층이며, 유전체 층(208)은 약 1000 Å의 두께를 갖는 폴리실리콘 층이다. 유전체 층들(204, 206, 및 208)은 열적 산화(thermal oxidation), 화학적 기상 증착(chemical vapor deposition; CVD), 물리적 기상 증착(physical vapor deposition; PVD), 플라즈마 강화 CVD(plasma-enhanced CVD; PECVD), 및 원자 층 증착(atomic layer deposition; ALD)과 같은 하나 이상의 증착 기술들에 의해 각각 형성될 수 있다. 유전체 층들(204 및 206)은 기판(202)을 패터닝하기 위해 사용된다. 따라서, 이들은 각각 패터닝 층들(204 및 206)로도 지칭된다. 다양한 실시예들에서, 다른 유전체 층들이 기판(202) 위에 형성되고, 기판(202)을 패터닝하는 목적을 위해 사용될 수 있다. 유전체 층들(204 및 206) 사이에, 이들 위에, 또는 이들 아래에 다른 유전체 층들이 배치될 수 있다. 실시예에서, 기판(202)이 그 내부에 패터닝 층을 포함하면, 층들(204 및 206) 중 하나 또는 이들 모두가 생략될 수 있다.
동작(104)에서, 방법(100)(도 1)은 유전체 층(208)(도 2b 및 도 2c) 내에 맨드렐 패턴들(또는 맨드렐 라인들)(208')을 형성한다. 실시예에서, 맨드렐 패턴들(208')은 포토리소그래피 프로세스 및 하나 이상의 에칭 프로세스들을 포함하는 프로시저에 의해 형성된다.
도 2b를 참조하면, 유전체 층(208) 위에 배치되는 층들(212 및 210) 위의 패터닝된 포토레지스트(또는 레지스트 패턴)(214)이 도면 내에 예시된다. 실시예에서, 층(212)은 실리콘 함유 하드 마스크 층이고, 층(210)은 반사 방지(anti-reflective) 코팅 층이다. 층들(210 및 212)은 CVD, PVD, 또는 다른 적절한 방법들을 사용하여 형성될 수 있다. 다른 실시예에서, 레지스트 패턴(214)은, 층들(212 및 210) 없이 유전체 층(208) 바로 위에 형성될 수 있다. 실시예에서, 레지스트 패턴(214)은 포토리소그래피 프로세스를 사용하여 형성된다. 예를 들어, 스핀 코팅 프로세스 및 소프트 베이킹 프로세스를 사용하여 층(212) 위에 레지스트 층이 형성된다. 이어서, 레지스트 층은 맨드렐 패턴들(208')에 대한 해상도들을 갖는 마스크를 사용하여 방사선에 노광된다. 노광된 레지스트 층은 노광 후 베이킹(post-exposure baking), 현상(developing), 및 하드 베이킹(hard baking)을 사용하여 현상됨으로써, 층(212) 위에 레지스트 패턴(214)을 형성한다. 레지스트 패턴(214)은 "X" 방향으로 피치(P1) 및 폭(W1)을 갖는다. 실시예에서, "X" 방향은 트랜지스터 채널 길이(또는 게이트 길이) 방향이고, "Z" 방향은 기판(202)의 법선(또는 패턴 높이 방향)이다.
이어서, 층들(212, 210, 및 208)이 레지스트 패턴(214)의 개구부들을 통해 에칭되어, 맨드렐 패턴들(208')(도 2c)을 형성한다. 에칭 프로세스는 건식(또는 플라즈마) 에칭, 습식 에칭, 또는 다른 적절한 에칭 방법들을 포함할 수 있다. 예를 들어, 건식 에칭 프로세스는 산소 함유 가스, 불소 함유 가스(예를 들어, CF4, SF6, CH2F2, CHF3, 및/또는 C2F6), 염소 함유 가스(예를 들어, Cl2, CHCl3, CCl4, 및/또는 BCl3), 브롬 함유 가스(예를 들어, HBr 및/또는 CHBR3), 요오드(iodine) 함유 가스, 다른 적절한 가스들 및/또는 플라즈마들, 및/또는 이들의 조합들을 이행할 수 있다. 예를 들어, 습식 에칭 프로세스는 희석된 불화수소산(diluted hydrofluoric acid; DHF); 수산화칼륨(potassium hydroxide; KOH) 용액; 암모니아; 불화수소산(hydrofluoric acid; HF)을 포함하는 용액, 질산(nitric acid)(HNO3), 및/또는 아세트산(acetic acid)(CH3COOH); 또는 다른 적절한 습식 에천트 내에서의 에칭을 포함할 수 있다. 레지스트 패턴(214)은 그 후 습식 스트리핑(stripping) 또는 플라즈마 애싱(ashing)과 같은 적절한 프로세스를 사용하여 제거된다. 층들(212 및 210)은 또한 하나 이상의 에칭 프로세스들을 사용하여 제거되어, 도 2c에 도시된 바와 같이 유전체 층(206) 위에 맨드렐 패턴들(208')을 초래한다. 맨드렐 패턴들(208')은, 위에서의 패터닝 프로세스들을 통한 피처 변화를 고려하여, 각각 피치(P1) 및 폭(W1)과 실질적으로 매칭되는 "X" 방향으로의 피치(P2) 및 폭(W2)을 갖는다.
동작(106)에서, 방법(100)(도 1)은 유전체 층(206) 위에, 맨드렐 패턴들(208') 위에, 맨드렐 패턴들(208')의 측벽들 상에 스페이서 층(216)을 형성한다. 도 2d를 참조하면, 스페이서 층(216)은 유전체 층(206) 및 맨드렐 패턴들(208') 위에 배치된다. 스페이서 층(216)은, 층들(216 및 208)이 에칭 프로세스에 대해 상이한 에칭 선택비(selectivity)를 갖도록, 맨드렐 패턴들(208')과는 상이한 하나 이상의 재료들을 포함한다. 실시예에서, 스페이서 층(216)은 티타늄 질화물, 실리콘 질화물, 또는 티타늄 산화물과 같은 유전체 재료를 포함할 수 있다. 실시예에서, 스페이서 층(216)은 약 350 Å의 두께를 갖는 실리콘 질화물을 포함한다. 스페이서 층(216)은 CVD 프로세스, PVD 프로세스, 원자 층 증착(ALD) 프로세스, 또는 다른 적절한 증착 기술들에 의해 형성될 수 있다.
동작(107)에서, 방법(100)(도 1)은 스페이서 층(216)에 대해 산화 프로세스(280)를 수행한다. 도 2e를 참조하면, 실시예에서, 산화 프로세스(280)는 산소 플라즈마로 수행되고, 또한 스페이서 층(216)의 두께를 증가시키도록 소정 전압으로 바이어싱된다. 구체적으로, 스페이서 층(216)의 숄더 부분들[예시적으로 이들 중 한 부분이 점선(216-1)에 의해 둘러싸임]이 산화 프로세스(280)에 의해 농화(thicken)되거나 또는 경화(harden)된다. 동작(107)의 목적은, 이어지는 에칭 동작들에 대해 "Z" 방향을 따라 스페이서 층(216)의 소정 높이를 달성하는 것이다. 보여질 바와 같이, 맨드렐 패턴들(208')의 측벽들 상의 스페이서 층(216)의 부분들은 유전체 층(206)을 에칭하기 위한 에칭 마스크로서 사용될 것이다. 따라서, 소정 높이의 스페이서 층(216)이 바람직하다. 실시예에서, 산화 프로세스(280)는 5 mTorr 내지 15 mTorr의 압력, 900 W 내지 1100 W의 전원(source power), 100 V 내지 200 V의 바이어스 전압, 및 180 sccm(standard cubic centimeters per minute) 내지 220 sccm의 산소 흐름으로 수행된다. 산화 프로세스(280)는 다양한 실시예들에서 15 초 내지 50 초 동안 수행될 수 있다.
동작(108)에서, 방법(100)(도 1)은 스페이서 층(216)에 에칭 프로세스(282)를 수행함으로써, 맨드렐 패턴들(208') 및 유전체 층(206)을 노출시킨다. 도 2f를 참조하면, 에칭 프로세스(282)에 의해 맨드렐 패턴들(208')의 최상면들이 노출되고, 또한 유전체 층(206) 위에 배치된 스페이서 재료가 부분적으로 제거되어, 맨드렐 패턴들(208')의 측벽들 상에 스페이서 피처들(패터닝된 스페이서 층으로도 칭해짐)(216')을 제공한다. 패터닝된 스페이서 층(216')의 인접한 측벽들 사이에, "X" 방향을 따라 치수(W3)를 갖는 트렌치(217)가 형성된다.
실시예에서, 에칭 프로세스(282)는, 스페이서 층(216)을 "X" 방향보다 "Z" 방향을 따라 훨씬 빠르게 제거하는 이방성(anisotropic) 건식 에칭 기술을 포함한다. 본 실시예에서, 스페이서 층(216)의 숄더 부분들이 산화 프로세스(280)에 의해 농화되거나 또는 경화되기 때문에, 패터닝된 스페이서 층(216')은 에칭 프로세스(282)가 완료된 후에도 여전히 "Z" 방향을 따라 희망하는 높이를 갖는다. 실시예에서, 에칭 프로세스(282)는 에천트로서 불소 함유 가스(예를 들어, CF4, SF6, CH2F2, CHF3, 및/또는 C2F6), 에칭 프로모터(promoter)로서 산소 가스, 및 캐리어로서 아르곤 가스를 사용한다. 대안적인 실시예들에서, 에칭 프로세스(282)는 염소 함유 가스(예를 들어, Cl2, CHCl3, CCl4, 및/또는 BCl3), 브롬 함유 가스(예를 들어, HBr 및/또는 CHBR3), 요오드 함유 가스, 다른 적절한 가스들 및/또는 플라즈마, 및/또는 이들의 조합들을 사용할 수 있다. 본 실시예에서, 치수(W3)는 치수(W2)보다 보다 작다.
동작(110)에서, 방법(100)(도 1)은 패터닝된 스페이서 층(216')을 트리밍한다. 도 2g를 참조하면, 패터닝된 스페이서 층(216')은 트리밍 프로세스(284)에 의해 트리밍된다. 실시예에서, 트리밍 프로세스(284)는 건식 에칭 프로세스이다. 다른 실시예에서, 트리밍 프로세스(284)는 등방성(isotropic) 건식 에칭 프로세스이다. 일 예시에서, 트리밍 프로세스(284)는 5 mTorr 내지 20 mTorr의 압력에서, 700 W 내지 800 W의 전원, 125 sccm 내지 225 sccm의 CF4 가스 흐름으로, 그리고 바이어스 전압 없이 수행된다. 대안적인 실시예들에서, 트리밍 프로세스(284)는 다른 불소 함유 가스(예를 들어, SF6, CH2F2, CHF3, 및/또는 C2F6), 산소 함유 가스, 염소 함유 가스(예를 들어, Cl2, CHCl3, CCl4, 및/또는 BCl3), 브롬 함유 가스(예를 들어, HBr 및/또는 CHBR3), 요오드 함유 가스, 다른 적절한 가스들 및/또는 플라즈마들, 및/또는 이들의 조합들을 사용할 수 있다. 다양한 실시예들에서, 트리밍 프로세스(284)는 패터닝된 스페이서 층(216')을 에칭하는 반면, 맨드렐 패턴들(208') 및 유전체 층(206)이 실질적으로 변경되지 않은 채로 남아 있도록 선택적으로 튜닝되는 에천트를 사용한다. 실시예에서, 패터닝된 스페이서 층(216')의 두께 및 높이는 대략 동일한 속도로 감소된다. 본 실시예에서, 패터닝된 스페이서 층(216')의 두께는, 동작(107)에서 수행되는 산화 프로세스(280)로 인해 높이가 감소되는 속도보다 보다 빠른 속도로 감소된다.
본 실시예에서, 패터닝된 스페이서 층(216')은, 패터닝된 스페이서 층(216')의 인접한 측벽들 사이의 간격(W4)이 실질적으로 치수(W2)와 매칭되도록 트리밍된다. 실시예에서, 동작들(104 및 110)은 자동 프로세스 제어(automatic process control; APC)를 사용하여 이행된다. 본 개시에 따른 예시적인 APC에서, 맨드렐 패턴들(208')의 폭(W2)은 동작(104)이 완료된 후 측정되고, 간격(W3)(도 2f)은 동작(110) 전에 측정된다. 이어서, 트리밍 프로세스(284)가 완료되었을 때 W4가 실질적으로 W2와 매칭되도록, 트리밍 프로세스(284)의 파라미터들(예를 들어, 에칭 가스 흐름, 전원, 압력, 및 그 에칭 시간)을 제어하기 위해 차이값(diff = W2-W3)이 사용된다.
스페이서 피처들(216') 각각은 맨드렐 패턴들(208')에 인접하지 않는 일 측부에 대해서만 트리밍(또는 에칭)된다는 점에 유념한다. 각각의 맨드렐 패턴들(208')에 인접한 스페이서 피처들(216')의 측부들은 트리밍 프로세스(284)에 의해 에칭되지 않는다. 이는, 일반적인 맨드렐 스페이서 패터닝 프로세스들에서 "피치 워킹(pitch walking)"으로 알려진 공통적인 문제를 극복한다. 일반적인 맨드렐 스페이서 패터닝 프로세스에서, 스페이서 피처들은 맨드렐 패턴들이 제거된 후 트리밍된다["최후 트리밍(trim-last)" 프로세스로 지칭됨]. 결론적으로, 스페이서 피처들은 양 측부들이 트리밍된다. 맨드렐 패턴들이 제거되기 전에 맨드렐 패턴들의 폭이 스페이서 피처들의 간격과 매칭되지 않으면, 그러한 "최후 트리밍" 프로세스는 이러한 비매칭을 교정하지 않아서, 최종 패턴은 하나의 패턴 피치가 맨드렐 패턴들의 폭에 대응하고 다른 하나의 패턴 피치가 스페이서 피처들의 간격에 대응하는 2개의 패턴 피치들을 가질 것이다. 이는 "피치 워킹"으로 알려져 있다. 피치 워킹은 최종 IC 제품들에 있어서 문제들을 유발할 수 있다. 예를 들어, 트랜지스터 게이트 피처들을 패터닝할 때, 피치 워킹은 게이트 길이에 있어서의 변화들을 야기하여, 회로 성능 비매칭 또는 다른 문제들을 유발할 것이다. 그에 반해, 본 개시의 실시예는, 유리하게도 맨드렐 패턴들(208')을 제거하기 전에 스페이서 피처들(216')을 트리밍["선 트리밍" 프로세스]함으로써 그러한 폭 간격 비매칭들을 교정한다.
또한, 본 개시의 몇몇 실시예들에서, 산화 프로세스(280), 에칭 프로세스(282), 및 트리밍 프로세스(284)는 모두 건식 프로세스들이다. 따라서, 이들은 향상된 생산 효율을 위해 동일한 프로세스 챔버 내에서 이행될 수 있다. 대안적인 실시예에서, 이들은 동일한 클러스터 툴(cluster tool)의 분리된 프로세스 챔버들 내에서 이행되고, 이 클러스터 툴의 공통 적재 도크(loading dock)를 공유할 수 있다. 이는, 또한 건식 및 습식 프로세스들 모두를 포함하는 프로세스에 걸쳐 향상된 생산 효율을 제공한다.
동작(112)에서, 방법(100)(도 1)은 선택적 에칭 프로세스에 의해 맨드렐 패턴들(208')을 제거한다. 도 2h를 참조하면, 맨드렐 패턴들(208')이 제거되어, 2개의 대향하는 스페이서 피처들(216') 사이에 트렌치들(218)을 초래한다. 트렌치들(218)은 실질적으로 치수(W2)와, 따라서 치수(W4)와도 매칭되는 치수(W5)를 갖는다. 스페이서 피처들(216')은 유전체 층(206) 위에 서있는 채로 남아 있다. 실시예에서, 동작(112)은 맨드렐 패턴들(208')의 재료는 제거하지만 스페이서 피처들(216')의 재료들은 제거하지 않도록 선택적으로 튜닝되는 에칭 프로세스를 사용한다. 다른 실시예에서, 에칭 프로세스는 맨드렐 패턴들(208')의 재료들은 제거하지만 유전체 층(206)의 재료들은 제거하지 않도록 선택적으로 튜닝된다. 에칭 프로세스는 습식 에칭, 건식 에칭, 또는 이들의 조합일 수 있다.
실시예에서, 방법(100)은, CD[예를 들어, 스페이서 피처들(216')의 폭(W6)]가 최종 패턴에 대해 희망하는 치수와 매칭되도록, 스페이서 피처들(216')의 다른 트리밍을 수행할 수 있다. 이 프로세스 동안, 스페이서 피처들(216')이 양 측부들 상에서 동시에 트리밍됨으로써, 폭들(W4 및 W5)이 대략 동일하게 확장된다. 이 실시예의 하나의 장점은, 최종 패턴 CD가 그것의 패턴 피치에 영향을 주지 않고 조정될 수 있으므로, 균일한 CD 및 균일한 패턴 피치를 동시에 달성한다는 점이다.
동작(114)에서, 방법(100)(도 1)은 스페이서 피처들(216')의 패턴들을 기판(202)에 전사시킨다. 도 2i를 참조하면, 유전체 층들(206 및 204)이 에칭 마스크로서 스페이서 피처들(216')을 사용하여 에칭되어, 패터닝된 유전체 층들(206' 및 204')을 초래한다. 스페이서 피처들(216')은 에칭 프로세스 동안 부분적으로 또는 완전히 소모될 수 있다. 도 2j를 참조하면, 기판(202)은 에칭 마스크로서 적어도 패터닝된 유전체 층들(206' 및 204')을 사용하여 에칭된다. 실시예에서, 기판(202)의 상단 층으로서의 폴리실리콘의 층이 에칭되어 폴리실리콘 피처들(202')을 형성한다. 적어도 트리밍 프로세스(284)로 인해, 폴리실리콘 피처들(202')은 실질적으로 균일한 CD 및 피치를 갖는다. 실시예에서, 동작(114)은 습식 에칭, 건식 에칭, 또는 이들의 조합을 포함한다.
동작(116)에서, 방법(100)(도 1)은 최종 패턴 또는 디바이스를 형성하기 위해 추가 동작들로 진행한다. 실시예에서, 폴리실리콘 피처들(202')은 게이트 대체 프로세스를 위한 더미 게이트 전극들로서 형성된다. 이 실시예에서 또한, 동작(116)은, 폴리실리콘 피처들(202')의 측벽들 상에 게이트 스페이서들을 형성하는 단계, 게이트 스페이서들에 인접한 기판(202) 내에 또는 기판(202) 상에 소스/드레인 피처들을 형성하는 단계, 기판(202) 및 폴리실리콘 피처들(202') 위에 층간(inter-layer) 유전체 층을 형성하는 단계, 및 적합한 에칭 및 퇴적 기술들을 사용하여 폴리실리콘 피처들(202')을 하이 k 금속 게이트 스택(stack)으로 대체하는 단계를 포함할 수 있다.
다른 실시예에서, 피처들(202')은 FinFET들을 형성하기 위한 핀형 피처들이다. 이 실시예에서 또한, 동작(116)은, 트렌치들(217 및 218)을 유전체 재료로 채우기 위한 퇴적을 포함하는 프로시저에 의해 트렌치들(217 및 218) 내에 격리 구조물들을 형성하는 것, 및 과잉 유전체 재료를 제거하고 반도체 기판의 최상면을 평탄화하기 위한 [화학적 기계적 평탄화(chemical mechanical planarization; CMP)와 같은] 폴리싱을 포함할 수 있다. 동작(116)은 핀형 피처들(202') 위에 에피택셜 피처들을 형성하는 단계, 및/또는 다른 적절한 제조 프로세스들을 더 포함할 수 있다.
방법(100)의 실시예들에서, 동작들(107, 108, 및 110)은 최종 패턴들의 CD 및 피치를 제어하는 동일 목적을 달성하기 위해 다양한 순서들로 수행될 수 있다. 이 점을 예시하기 위해, 도 3은 방법(100)의 실시예인 방법(130)의 흐름도를 도시한다. 도 3을 참조하면, 실시예에서, 방법(130)은 동작(108)(스페이서를 에칭함) 전인 동작(107)(스페이서를 산화함) 전에, 동작(110)(스페이서를 트리밍함)을 수행한다. 방법(130)의 많은 양태들은 방법(100)의 양태들과 유사하며, 따라서 간략화의 목적을 위해 생략되거나 또는 단축된다. 방법(130)은 아래에서 간략하게 논의된다.
동작(102)에서, 방법(130)(도 3)은 도 2a에 도시된 바와 같이 기판(202) 위에 유전체 층들(204, 206, 및 208)을 퇴적시킨다. 동작(104)에서, 방법(130)(도 3)은 도 2b 및 도 2c에 도시된 바와 같이 맨드렐 패턴들(208')을 형성한다. 동작(106)에서, 방법(130)(도 3)은 도 2d에 도시된 바와 같이 유전체 층(206) 위에, 맨드렐 패턴들(208') 위에, 맨드렐 패턴들(208')의 측벽들 상에 스페이서 층(216)을 퇴적시킨다.
방법(130)(도 3)은 스페이서 층(216)을 트리밍하기 위해 동작(110)으로 진행한다. 도 4a를 참조하면, 동작(110)은 "X" 방향을 따라 스페이서 층(216)의 폭을 감소시키기 위한 트리밍 프로세스(284)를 포함한다. 본 실시예에서, 스페이서 층(216)은, 스페이서 층(216)의 인접한 측벽들 사이의 간격(W3)을 확장하여 맨드렐 패턴들(208')의 폭(W2)과 실질적으로 매칭시키기 위해 트리밍된다. 이는, 도 2g에 대해 위에서 논의된 바와 같이, APC의 일부로서 이행될 수 있다. 실시예에서, 트리밍 프로세스(284)는 등방성 건식 에칭 프로세스이다. 또한, 트리밍 프로세스(284)는 간격(W3)을 적절히 확장하기 위해, 적합한 에칭 압력, 전원, 하나 이상의 에천트 가스들, 및 소정 에칭 시간을 사용한다. 트리밍 프로세스(284)의 다른 양태들은 도 2g에 대해 논의된 양태들과 유사하다.
방법(130)(도 3)은 스페이서 층(216)이 트리밍된 후 스페이서 층(216)을 산화시키기 위해 동작(107)으로 진행한다. 도 4b를 참조하면, 동작(107)은 스페이서 층(216)에 대해 산화 프로세스(280)를 수행한다. 실시예에서, 산화 프로세스(280)는 도 2e에 대해 위에서 논의된 바와 같이, 스페이서 층(216)의 숄더 부분들을 농화시키거나 경화시킨다. 이는, 트리밍 프로세스(284)가 스페이서 층(216)의 높이를 그 숄더 부분들에 있어서 감소시킬 수 있으므로 바람직하다.
방법(130)(도 3)은 스페이서 층(216)이 산화된 후 스페이서 층(216)을 에칭하기 위해 동작(108)으로 진행한다. 도 4c를 참조하면, 동작(108)은 실시예에서 이방성 건식 에칭 프로세스(282)를 수행한다. 에칭 프로세스(282)는 맨드렐 패턴들(208')의 최상단 상 및 유전체 층(206)의 최상단 상의 스페이서 층(216)의 부분들을 제거하여, 맨드렐 패턴들(208')의 측벽들 상에 패터닝된 스페이서 층(216')을 초래한다. 패터닝된 스페이서 층(216)의 인접한 측벽들 사이의 트렌치(217)는 실질적으로 폭(W2)과 매칭되는, "X" 방향을 따르는 폭(W4)을 갖는다. 에칭 프로세스(282)의 다른 양태들은 도 2f에 대해 논의된 양태들과 유사하다.
동작(112)에서, 방법(130)(도 3)은 도 2h에 도시된 바와 같이 맨드렐 패턴들(208')을 제거한다. 동작(114)에서, 방법(130)(도 3)은 도 2i 및 도 2j에 도시된 바와 같이 유전체 층들(204 및 206) 및 기판(202)을 에칭한다. 동작(116)에서, 방법(130)(도 3)은 위에서 논의된 바와 같이 최종 패턴 또는 디바이스를 형성한다.
방법(100)의 몇몇 실시예들에서, 동작들(107 및 108)은 하나보다 많은 에칭 및 산화 프로세스들을 포함할 수 있다. 예를 들어, 하나의 에칭 프로세스(282)는 종종, 수직에 가까운(near-vertical) 측벽과 같은 스페이서 피처들(216')의 희망하는 프로파일을 양산할 수 없다. 그러한 예에서, 또한 스페이서 피처들(216')을 셰이핑(shape)하도록, 상이한 에칭 레시피를 갖는 다른 에칭 프로세스가 수행될 수 있다. 또한, 각각의 에칭 프로세스들 전에, 스페이서 피처(216')의 숄더 부분들을 농화시키거나 또는 보호하도록, 동일한 또는 상이한 레시피를 갖는 산화 프로세스(280)가 수행될 수 있다. 이 점을 예시하기 위해, 도 5는 방법(100)의 실시예인 방법(150)의 흐름도를 도시한다.
도 5를 참조하면, 실시예에서, 방법(150)은 동작(107-1)에서 제 1 산화 프로세스를 수행하고, 동작(108-1)에서 제 1 에칭 프로세스를 수행하며, 동작(107-2)에서 제 2 산화 프로세스를 수행하고, 동작(108-2)에서 제 2 에칭 프로세스를 수행한다. 다양한 실시예들에서, 방법(150)은 2개 이상의 에칭 프로세스들 및 2개 이상의 산화 프로세스들을 수행할 수 있다. 또한, 방법(150)은 일련의 산화 및 에칭 프로세스들 전에 또는 이 프로세스들 후에 동작(110)(스페이서를 트리밍함)을 수행할 수 있다. 방법(150)의 많은 양태들은 방법(100)의 양태들과 유사하며, 따라서 간략화의 목적을 위해 생략되거나 또는 단축된다. 방법(150)은 아래에서 간략하게 논의된다.
동작(102)에서, 방법(150)(도 5)은 도 2a에 도시된 바와 같이 기판(202) 위에 유전체 층들(204, 206, 및 208)을 퇴적시킨다. 동작(104)에서, 방법(150)(도 5)은 도 2b 및 도 2c에 도시된 바와 같이 맨드렐 패턴들(208')을 형성한다. 동작(106)에서, 방법(150)(도 5)은 도 2d에 도시된 바와 같이 유전체 층(206) 위에, 맨드렐 패턴들(208') 위에, 맨드렐 패턴들(208')의 측벽들 상에 스페이서 층(216)을 퇴적시킨다.
방법(150)(도 5)은 스페이서 층(216)을 산화시키기 위해 동작(107-1)으로 진행한다. 도 6a를 참조하면, 동작(107-1)은 스페이서 층(216)에 제 1 산화 프로세스(280-1)를 수행한다. 산화 프로세스(280-1)의 많은 사항들은 도 2e에 대해 논의된 산화 프로세스(280)의 사항들과 유사하다.
방법(150)(도 5)은 스페이서 층(216)을 에칭하기 위해 동작(108-1)으로 진행한다. 도 6b를 참조하면, 동작(108-1)은 스페이서 층(216)을 산개시키기 위해 제 1 에칭 프로세스(282-1)를 수행한다. 맨드렐 패턴들(208')의 최상단 상 및 유전체 층(206)의 최상단 상의 스페이서 층(216)의 부분들이 제거되어, 맨드렐 패턴들(208')의 측벽들 상에 스페이서 피처들(216')을 초래한다. 그러나, 스페이서 피처들(216')은 이 실시예에서 희망하는 수직에 가까운 측벽 프로파일을 갖지 않는다. 예를 들어, 유전체 층(206)과 스페이서 피처들(216') 사이의 코너부에 스페이서 재료의 작은 부분(216-2)이 남아 있다["스페이서 푸팅(spacer footing)"으로도 칭해짐].
방법(150)(도 5)은 스페이서 피처들(216')을 다시 산화시키기 위해 동작(107-2)으로 진행한다. 도 6c를 참조하면, 동작(107-2)은 스페이서 피처들(216')에 대해 제 2 산화 프로세스(280-2)를 수행한다. 실시예에서, 제 2 산화 프로세스(280-2)는 스페이서 피처들(216')을 "Z" 방향을 따라 농화시키거나 또는 강화(strengthen)시킨다. 산화 프로세스(280-2)의 파라미터들은 도 2e에 대해 논의된 산화 프로세스(280)의 파라미터들과 유사할 수 있다.
방법(150)(도 5)은 스페이서 피처들(216')을 더 에칭하기 위해 동작(108-2)으로 진행한다. 도 6d를 참조하면, 동작(108-2)은 제 1 에칭 프로세스(282-1)의 레시피와는 상이한 레시피로 제 2 에칭 프로세스(282-2)를 수행한다. 예를 들어, 에칭 프로세스(282-2)는 에칭 프로세스(282-1)보다 보다 높은 압력, 보다 낮은 전원, 보다 낮은 바이어스 전압, 보다 낮은 또는 상이한 에천트 가스 흐름, 또는 이들의 조합을 사용할 수 있다. 에칭 프로세스(282-2)는 스페이서 푸팅(216-2)(도 6b)을 제거하는 단계를 포함하여, 스페이서 피처들(216') 내에 희망하는 프로파일을 양산한다.
동작(110)에서, 방법(150)(도 5)은 도 2g에 도시된 바와 같이 스페이서 피처들(216')을 트리밍한다. 동작(112)에서, 방법(150)(도 5)은 도 2h에 도시된 바와 같이 맨드렐 패턴들(208')을 제거한다. 동작(114)에서, 방법(150)(도 5)은 도 2i 및 도 2j에 도시된 바와 같이 유전체 층들(204 및 206) 및 기판(202)을 에칭한다. 동작(116)에서, 방법(150)(도 5)은 위에서 논의된 바와 같이 최종 패턴 또는 디바이스를 형성한다.
본 개시는, 제한적인 것으로 의도된 것은 아니지만, IC의 제조에 대해 많은 이점들을 제공한다. 예를 들어, 본 개시의 실시예들은 향상된 맨드렐 스페이서 패터닝 프로세스를 제공한다. 본 개시의 실시예들은 인접한 스페이서 피처들 사이의 간격을 조정하기 위해 "선 트리밍" 기술을 사용한다. 이는, 최종 패턴들의 CD 및 피치의 개별적 튜닝을 가능하게 하므로, 최종 패턴에 있어서 향상된 CD 균일성 및 피치 균일성을 제공한다. 이는, 프로세스 미세 튜닝(fine-tuning)을 위한 효율적이고 효과적인 접근법을 제공하고, 기존의 제조 흐름에 쉽게 통합될 수 있다.
하나의 예시적인 양태에서, 본 개시는 방법에 관한 것이다. 방법은, 기판 위의 패터닝 층 위에 맨드렐 패턴들을 형성하는 단계; 및 패터닝 층 위에, 맨드렐 패턴들 위에, 그리고 맨드렐 패턴들의 측벽들 상에 스페이서 층을 형성하는 단계를 포함한다. 방법은, 스페이서 층의 인접한 측벽들 사이의 공간이 패턴 폭 방향을 따라 맨드렐 패턴들의 치수와 실질적으로 매칭되도록, 건식 에칭 기술을 사용하여 스페이서 층을 트리밍하는 단계를 더 포함한다. 방법은, 맨드렐 패턴들 및 패터닝 층을 노출시키도록 스페이서 층을 에칭하는 단계를 더 포함하고, 이는 맨드렐 패턴들의 측벽들 상에 패터닝된 스페이서 층을 초래한다. 방법은, 스페이서 층의 트리밍 및 스페이서 층의 에칭 후, 맨드렐 패턴들을 제거하는 단계를 더 포함한다.
다른 예시적인 양태에서, 본 개시는 방법에 관한 것이다. 방법은, 기판 위에 패터닝 층을 형성하는 단계; 패터닝 층 위에 맨드렐 패턴들을 형성하는 단계; 및 패터닝 층 위에, 맨드렐 패턴들 위에, 그리고 맨드렐 패턴들의 측벽들 상에 스페이서 층을 형성하는 단계를 포함한다. 방법은, 스페이서 층의 인접한 측벽들 사이의 공간이 패턴 폭 방향을 따라 맨드렐 패턴들의 치수와 실질적으로 매칭되도록, 등방성 건식 에칭 기술을 사용하여 스페이서 층을 트리밍하는 단계를 더 포함한다. 방법은, 맨드렐 패턴들 및 패터닝 층을 노출시키도록 이방성 건식 에칭 기술을 사용하여 스페이서 층을 에칭하는 단계를 더 포함하고, 이는 맨드렐 패턴들의 측벽들 상에 패터닝된 스페이서 층을 초래한다. 방법은, 스페이서 층의 트리밍 및 스페이서 층의 에칭 후, 맨드렐 패턴들을 제거하는 단계를 더 포함한다. 방법은, 맨드렐 패턴들의 제거 후, 패터닝된 스페이서 층의 패턴을 패터닝 층에 전사시키는 단계를 더 포함한다.
또 다른 예시적인 양태에서, 본 개시는 방법에 관한 것이다. 방법은, 기판 위에 패터닝 층을 퇴적시키는 단계; 패터닝 층 위에 맨드렐 패턴들을 형성하는 단계; 및 패터닝 층 위에, 맨드렐 패턴들 위에, 그리고 맨드렐 패턴들의 측벽들 상에 스페이서 층을 형성하는 단계를 포함한다. 방법은, 스페이서 층에 대해 산화 프로세스를 수행하는 단계; 및 맨드렐 패턴들 및 패터닝 층을 노출시키도록 이방성 건식 에칭 기술을 사용하여 스페이서 층을 에칭하는 단계를 더 포함하고, 이는 맨드렐 패턴들의 측벽들 상에 패터닝된 스페이서 층을 초래한다. 방법은, 스페이서 층의 인접한 측벽들 사이의 공간이 패턴 폭 방향을 따라 맨드렐 패턴들의 치수와 실질적으로 매칭되도록, 등방성 건식 에칭 기술을 사용하여 스페이서 층을 트리밍하는 단계를 더 포함한다. 방법은, 산화 프로세스, 트리밍, 및 에칭의 수행 후, 맨드렐 패턴들을 제거하는 단계를 더 포함한다.
본 개시의 양태들을 본 분야의 당업자가 보다 잘 이해할 수 있도록 앞에서는 여러 개의 실시예들의 특징들을 약술해왔다. 본 분야의 당업자는 본원에 소개된 실시예들의 동일한 목적들을 수행하고/하거나 동일한 장점들을 달성하기 위한 다른 공정들 및 구조물들을 설계하거나 또는 수정하기 위한 기반으로서 본 개시를 자신들이 손쉽게 사용할 수 있다는 점을 이해해야 한다. 본 분야의 당업자는 또한 이와 같은 등가적 구성들이 본 개시의 사상 및 범위를 이탈하지 않는다는 점과, 본 개시의 사상 및 범위를 이탈하지 않고 자신들이 다양한 변경들, 대체들, 및 개조들을 본원에서 행할 수 있다는 점을 자각해야 한다.

Claims (10)

  1. 반도체 디바이스를 형성하는 방법에 있어서,
    기판 위의 패터닝 층 위에 맨드렐(mandrel) 패턴들을 형성하는 단계;
    상기 패터닝 층 위에, 상기 맨드렐 패턴들 위에, 그리고 상기 맨드렐 패턴들의 측벽들 상에 스페이서 층을 형성하는 단계;
    상기 스페이서 층의 인접한 측벽들 사이의 공간의 폭이 패턴 폭 방향을 따라 상기 맨드렐 패턴들의 치수와 일치(correspond to)하도록, 건식 에칭 기술을 사용하여 상기 스페이서 층을 트리밍(trimming)하는 단계;
    상기 맨드렐 패턴들 및 상기 패터닝 층을 노출시킴으로써 상기 맨드렐 패턴들의 측벽들 상에 패터닝된 스페이서 층이 초래되도록, 상기 스페이서 층을 에칭하는 단계로서, 상기 스페이서 층을 트리밍하는 단계와 상기 스페이서 층을 에칭하는 단계는 별개의 단계들로서 수행되는 것인, 상기 스페이서 층 에칭 단계; 및
    상기 스페이서 층의 트리밍 및 상기 스페이서 층의 에칭 후, 상기 맨드렐 패턴들을 제거하는 단계를 포함하는 반도체 디바이스 형성 방법.
  2. 제 1 항에 있어서, 상기 스페이서 층의 트리밍은 상기 스페이서 층의 에칭 후에 수행되는 것인 반도체 디바이스 형성 방법.
  3. 제 1 항에 있어서, 상기 스페이서 층의 트리밍은 상기 스페이서 층의 에칭 전에 수행되는 것인 반도체 디바이스 형성 방법.
  4. 제 1 항에 있어서,
    상기 맨드렐 패턴들의 제거 전, 상기 스페이서 층에 대한 산화 프로세스를 수행하는 단계를 더 포함하는 반도체 디바이스 형성 방법.
  5. 제 4 항에 있어서, 상기 산화 프로세스는 상기 스페이서 층의 에칭 전에 수행되는 것인 반도체 디바이스 형성 방법.
  6. 제 5 항에 있어서, 상기 스페이서 층의 트리밍은 상기 산화 프로세스 전에 수행되는 것인 반도체 디바이스 형성 방법.
  7. 제 5 항에 있어서, 상기 스페이서 층의 트리밍은 상기 스페이서 층의 에칭 후에 수행되는 것인 반도체 디바이스 형성 방법.
  8. 제 7 항에 있어서, 상기 스페이서 층의 에칭 및 상기 산화 프로세스의 수행은,
    상기 스페이서 층에 대해 제 1 산화 프로세스를 수행하는 단계;
    상기 제 1 산화 프로세스 후, 상기 맨드렐 패턴들을 노출시키도록 상기 스페이서 층에 대해 제 1 에칭을 수행하는 단계;
    상기 제 1 에칭 후, 상기 스페이서 층에 대해 제 2 산화 프로세스를 수행하는 단계;
    상기 제 2 산화 프로세스 후, 상기 스페이서 층에 대해 제 2 에칭을 수행하는 단계를 포함하는 것인 반도체 디바이스 형성 방법.
  9. 반도체 디바이스를 형성하는 방법에 있어서,
    기판 위에 패터닝 층을 형성하는 단계;
    상기 패터닝 층 위에 맨드렐 패턴들을 형성하는 단계;
    상기 패터닝 층 위에, 상기 맨드렐 패턴들 위에, 그리고 상기 맨드렐 패턴들의 측벽들 상에 스페이서 층을 형성하는 단계;
    상기 스페이서 층의 인접한 측벽들 사이의 공간의 폭이 패턴 폭 방향을 따라 상기 맨드렐 패턴들의 치수와 일치하도록, 등방성(isotropic) 건식 에칭 기술을 사용하여 상기 스페이서 층을 트리밍하는 단계;
    상기 맨드렐 패턴들 및 상기 패터닝 층을 노출시킴으로써 상기 맨드렐 패턴들의 측벽들 상에 패터닝된 스페이서 층이 초래되도록, 이방성(anisotropic) 건식 에칭 기술을 사용하여 상기 스페이서 층을 에칭하는 단계로서, 상기 스페이서 층을 트리밍하는 단계와 상기 스페이서 층을 에칭하는 단계는 서로 상이한 시점에 수행되는 것인, 상기 스페이서 층 에칭 단계;
    상기 스페이서 층의 트리밍 및 상기 스페이서 층의 에칭 후, 상기 맨드렐 패턴들을 제거하는 단계; 및
    상기 맨드렐 패턴들의 제거 후, 상기 패터닝된 스페이서 층의 패턴을 상기 패터닝 층에 전사시키는 단계를 포함하는 반도체 디바이스 형성 방법.
  10. 반도체 디바이스를 형성하는 방법에 있어서,
    기판 위에 패터닝 층을 퇴적시키는 단계;
    상기 패터닝 층 위에 맨드렐 패턴들을 형성하는 단계;
    상기 패터닝 층 위에, 상기 맨드렐 패턴들 위에, 그리고 상기 맨드렐 패턴들의 측벽들 상에 스페이서 층을 형성하는 단계;
    상기 스페이서 층에 대해 산화 프로세스를 수행하는 단계;
    상기 맨드렐 패턴들 및 상기 패터닝 층을 노출시킴으로써 상기 맨드렐 패턴들의 측벽들 상에 패터닝된 스페이서 층이 초래되도록, 이방성 건식 에칭 기술을 사용하여 상기 스페이서 층을 에칭하는 단계;
    상기 스페이서 층의 인접한 측벽들 사이의 공간의 폭이 패턴 폭 방향을 따라 상기 맨드렐 패턴들의 치수와 일치하도록, 등방성 건식 에칭 기술을 사용하여 상기 스페이서 층을 트리밍하는 단계로서, 상기 스페이서 층을 트리밍하는 단계와 상기 스페이서 층을 에칭하는 단계는 서로 상이한 단계들로서 수행되는 것인, 상기 스페이서 층 트리밍 단계; 및
    상기 산화 프로세스, 상기 트리밍, 및 상기 에칭의 수행 후, 상기 맨드렐 패턴들을 제거하는 단계를 포함하는 반도체 디바이스 형성 방법.
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