JP2008277550A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】いわゆる側壁残しプロセスを適用して微細なパターンを備える半導体装置を効率良く、かつ、容易に製造することができる半導体装置の製造方法を提供する。
【解決手段】被処理基板１上に被加工層２およびマスク層を挟んで設けられた感光性部材からなる層に第１のパターンをパターニングする。第１のパターンをマスクとしてマスク層をエッチングしてマスク層に第１のパターンを転写する。第１のパターンが転写されたマスク層をエッチングして第１のパターンを縮小させた第２のパターン７ａを形成する。第２のパターン７ａの側壁部を囲んで側壁パターン８ａ，８ｂを設けた後に第２のパターン７ａの少なくとも一部を除去する。側壁パターン８ａ，８ｂをマスクとして被加工層２をエッチングして被加工層２に側壁パターン８ａ，８ｂを転写する。
【選択図】図７

Description

本発明は、半導体装置の製造方法に係り、特に側壁残しプロセスと称される技術を用いるリソグラフィー工程に関する。

近年、ＬＳＩをはじめとする各種半導体装置の微細化および高集積化が著しく進んでいる。これに伴って、半導体素子や配線等の回路パターンに必要とされる最小寸法が、現在のリソグラフィー技術の解像限界寸法と同程度の大きさに近づきつつある。特に、最先端の回路パターンにおいては、その最小寸法が解像限界寸法を下回る場合も生じている。このような事態に対処するために、解像力の向上が図られた様々なパターン形成プロセスが提案されている。

それらの新しいパターン形成プロセスのうち有望視されているものの１つとして、例えば特許文献１に開示されている、いわゆる側壁残しプロセスと呼ばれるパターン形成プロセスがある。以下、この側壁残しプロセスを適用して、ゲート層のように設計パターン部の断面形状が凸型になるパターンを形成する場合について簡潔に説明する。先ず、凸型パターンを形成すべき位置に隣接する、最終的に凹型になるパターン形成領域にレジストパターンを形成する。続けて、このレジストパターンを加工して、所定の寸法を有する犠牲膜からなるパターンを凹型パターン形成領域に形成する。続けて、犠牲膜の側壁部に側壁パターンを形成する。続けて、この側壁パターンに対してはエッチング耐性が大きく、かつ、犠牲膜パターンに対してはエッチング耐性が小さい条件でエッチングを行うことにより、犠牲膜パターンのみを除去する。この後、残された側壁パターンをマスクとして下層導電材料を加工する。これにより、断面形状が凸型のゲート電極用の配線パターンを形成することができる。

このように、側壁残しプロセスにおいては、リソグラフィー工程で形成されるレジストパターンの側壁パターンが設計パターンとなり、設計パターンとレジストパターンとが必然的に異なっている。すなわち、側壁残しプロセスに用いるフォトマスクのマスクパターンは、側壁残しプロセスにより最終的に形成されるパターンと異なっている。したがって、側壁残しプロセスを行う場合には、先ず設計パターンのデータに基づいてレジストパターンのデータを作成した後、そのレジストパターンのデータをフォトマスクのマスクパターンのデータに変換する必要がある。ところが、このようなデータ変換を迅速かつ容易に行うことができる技術は、これまでのところ報告されていない。また、最終的に形成される設計パターンのデータから遡ってマスクパターンのデータを作成することは技術的に非常に困難である。
特開２００５−２６８７８２号公報

本発明では、いわゆる側壁残しプロセスを適用して微細なパターンを備える半導体装置を効率良く、かつ、容易に製造することができる半導体装置の製造方法を提供する。

本発明の一態様に係る半導体装置の製造方法は、被処理基板上に被加工層およびマスク層をそれぞれ少なくとも１層ずつ挟んで設けられた少なくとも１層の感光性部材からなる層に第１のパターンをパターニングし、前記第１のパターンをマスクとして前記感光性部材の層の下層の前記マスク層をエッチングして前記マスク層に前記第１のパターンを転写し、前記第１のパターンが転写された前記マスク層をエッチングして前記第１のパターンを縮小させた第２のパターンを形成し、前記第２のパターンの側壁部を囲んで側壁パターンを設けた後に前記第２のパターンの少なくとも一部を除去し、前記側壁パターンをマスクとして前記マスク層の下層の前記被加工層をエッチングして前記被加工層に前記側壁パターンを転写する、ことを特徴とするものである。

また、本発明の他の態様に係る半導体装置の製造方法は、被処理基板上に被加工層および第１のマスク層をそれぞれ少なくとも１層ずつ挟んで設けられた少なくとも１層の感光性部材からなる層に第１のパターンをパターニングした後に前記感光性部材の層から前記第１のパターン以外の領域を除去し、前記第１のパターンをマスクとして前記感光性部材の層の下層の前記第１のマスク層をエッチングして前記第１のマスク層に前記第１のパターンを転写し、前記第１のパターンが転写された前記第１のマスク層をエッチングして前記第１のパターンを縮小させた第２のパターンを形成し、前記第２のパターンの側壁部を囲んで側壁パターンを設けた後に前記第２のパターンを除去し、前記側壁パターンおよび前記第１のマスク層の下層の前記被加工層を部分的に覆って第２のマスク層を設け、前記第２のマスク層および前記側壁パターンをマスクとして前記被加工層をエッチングして前記被加工層に前記第２のマスク層のパターンおよび前記側壁パターンを転写し、前記被加工層に転写された前記第２のマスク層のパターンおよび前記側壁パターンを反転させた第３のパターンを形成する、ことを特徴とするものである。

本発明に係る半導体装置の製造方法によれば、いわゆる側壁残しプロセスを適用して微細なパターンを備える半導体装置を効率良く、かつ、容易に製造することができる。

以下、本発明に係る各実施形態を図面を参照しつつ説明する。

（第１の実施の形態）
先ず、本発明に係る第１実施形態について図１〜図１０を参照しつつ説明する。本実施形態においては、半導体装置の製造方法として、いわゆる側壁残しプロセスを利用するパターン形成工程に用いるマスクに形成されるマスクパターンを設計するための、マスクパターンの設計方法の一態様について説明する。ここでのマスクパターン設計方法は、具体的にはマスクパターンのデータを作成する方法である。したがって、本実施形態の説明は全てデータの処理についての説明である。以下、より具体的かつ詳細に説明する。

先ず、図１（ａ）および（ｂ）に示すように、被処理基板としてのウェーハ１のイメージの上に、被加工膜（被加工層）２のイメージおよびマスク部材（マスク層）３のイメージを順次積層して発生させる。続けて、感光性部材からなる層としての第１のレジスト膜（第１のレジスト層）４のイメージをマスク部材３のイメージの上に発生させる。この第１のレジスト膜４のイメージは、具体的にはウェーハ１上に形成されるレジストパターンのイメージである。ここでは、レジストパターン４のイメージとして、ライン・アンド・スペースパターン（Line and Space Pattern：Ｌ／Ｓ Pattern ）のイメージを発生させる。このライン・アンド・スペースパターン４は、例えば図１（ａ）および（ｂ）に示すように、左右両外側の２本の太いラインパターン４ａの間に４本の細いラインパターン４ｂが所定の間隔で配置された構成からなる。また、レジストパターン（ライン・アンド・スペースパターン）４のイメージは、データ上はＸ_resist と表されて第１のレイヤーに示される。

なお、第１のレジスト膜４および後述する第２〜第４の各レジスト膜９，１１，１６は、半導体基板等のウェーハ１上に薄膜パターン１０，１８等を形成するために用いられる。また、被加工膜２は、例えばシリコン酸化膜（ＳｉＯ₂ 膜）等の絶縁膜からなり、後述する側壁パターン８等をウェーハ１上に形成するために用いられる。すなわち、被加工膜２は、側壁パターン８を形成するためのダミーパターンとして用いられる。

また、図１（ｂ）は、図１（ａ）中破断線Ｘ１−Ｘ１’に沿って示す断面図である。また、図１（ａ）において実線Ａ１の外側かつ実線Ａ２の内側の領域Ｂは、後工程の一つである写真蝕刻工程（Photo Engraving Process：ＰＥＰ）において第２のレジスト膜９を設ける領域を示す。ここで、実線Ａ２の内側の領域は、ウェーハ１上のパターン形成領域またはそのイメージを表す。また、図１（ａ）中二点鎖線Ｃ１およびＣ２で囲む各領域は、それぞれ後工程の一つであるループカット工程においてエッチング処理が施される領域を示す。また、これら各領域の定義は、後に参照する図２（ａ），（ｂ）〜図６（ａ），（ｂ）ないしは図７（ａ），（ｂ）においても同様とする。

次に、図２（ａ）および（ｂ）に示すように、マスク部材３のイメージに代えて、マスク部材３にパターニングを施してなるマスクパターン５のイメージを被加工膜２のイメージの上に発生させる。このマスクパターン５は、実際にはレジストパターン４（４ａ，４ｂ）をマスクとしてマスク部材３をエッチングしてマスク部材３にパターン転写することにより形成される。ここでは、このパターン転写工程をデータ上で行うことにより、先に参照した図１（ａ）および（ｂ）に示すマスク部材３のイメージをマスクパターン５のイメージに変換する。マスクパターン５はレジストパターン４と同様の形状および寸法からなるライン・アンド・スペースパターンである。具体的には、マスクパターン５も、レジストパターン４（４ａ，４ｂ）と同様に、左右両外側の２本の太いラインパターン５ａの間に４本の細いラインパターン５ｂが所定の間隔で配置された構成からなる。なお、図２（ｂ）は、図２（ａ）中破断線Ｘ２−Ｘ２’に沿って示す断面図である。

次に、図３（ａ）および（ｂ）に示すように、マスクパターン５のイメージに代えて、マスクパターン５のイメージをそれぞれ第１の寸法ずつ拡張させた拡張マスクパターン６のイメージを被加工膜２のイメージの上に発生させる。具体的には、先に参照した図２（ａ）および（ｂ）に示すマスクパターン５の各ラインパターン５ａ，５ｂのイメージを、それぞれ第１の寸法ずつ拡張させた拡張ラインパターン６ａ，６ｂのイメージに変換する。ここでは、第１の寸法を各ラインパターン５ａ，５ｂのうちの最小線幅である細いラインパターン５ｂの幅の略１／４の大きさと規定する。したがって、細いラインパターン５ｂの幅を２Ｆとすると、各拡張ラインパターン６ａ，６ｂは、各ラインパターン５ａ，５ｂを、それぞれ約Ｆ／２ずつオーバーサイズさせた（太らせた）パターンとなる。また、これら各拡張ラインパターン６ａ，６ｂからなる拡張マスクパターン６のイメージは、データ上はＸ_resist＋Ｆ／２と表されて第２のレイヤーに示される。なお、図３（ｂ）は、図３（ａ）中破断線Ｘ３−Ｘ３’に沿って示す断面図である。

次に、図４（ａ）および（ｂ）に示すように、マスクパターン５のイメージに代えて、マスクパターン５のイメージをそれぞれ第２の寸法ずつ縮小させた縮小マスクパターン７のイメージを被加工膜２のイメージの上に発生させる。具体的には、先に参照した図２（ａ）および（ｂ）に示すマスクパターン５の各ラインパターン５ａ，５ｂのイメージを、それぞれ第２の寸法ずつ縮小させた縮小ラインパターン７ａ，７ｂのイメージに変換する。ここでは、第２の寸法を前述した第１の寸法と同じ約Ｆ／２の大きさに設定する。したがって、各縮小ラインパターン７ａ，７ｂは、各ラインパターン５ａ，５ｂを、それぞれ約Ｆ／２ずつアンダーサイズさせた（細らせた、スリミングした）パターンとなる。また、これら各縮小ラインパターン７ａ，７ｂからなる縮小マスクパターン７のイメージは、データ上はＸ_resist−Ｆ／２と表されて第３のレイヤーに示される。なお、図４（ｂ）は、図４（ａ）中破断線Ｘ４−Ｘ４’に沿って示す断面図である。

なお、拡張マスクパターン６のイメージを発生させる工程と縮小マスクパターン７のイメージを発生させる工程とは、ともにあくまでデータ上の処理であるので、どちらを先に行っても構わない。あるいは、拡張マスクパターン６のイメージを発生させる工程と縮小マスクパターン７のイメージを発生させる工程とを互いに並行して行っても構わない。

次に、図５（ａ）および（ｂ）に示すように、拡張マスクパターン６のイメージ（第２のレイヤー）から縮小マスクパターン７のイメージ（第３のレイヤー）を差し引いた差分パターン８のイメージを被加工膜２のイメージの上に発生させる。すなわち、先に参照した図２（ａ）および（ｂ）に示すマスクパターン５（５ａ，５ｂ）のイメージを差分パターン８のイメージに変換する。これら各差分パターン８は、マスクパターン５の各ラインパターン５ａ，５ｂの外形（縁、側壁）を中心として、それらの内側および外側にそれぞれ約Ｆ／２ずつ張り出した大きな閉ループパターン８ａまたは小さな閉ループパターン８ｂから構成される。したがって、これら大小２種類の各閉ループパターン８ａ，８ｂの幅は、その大小の別に拘わらず、一律にマスクパターン５の細いラインパターン５ｂの幅と略同じ大きさＦである。これら大小２種類の各閉ループパターン８ａ，８ｂからなる差分パターン８は、一般に側壁パターンと称される。また、これら大小２種類の各閉ループパターン８ａ，８ｂからなる側壁パターン８のイメージは、データ上は（Ｘ_resist＋Ｆ／２）−（Ｘ_resist−Ｆ／２）と表されて第４のレイヤーに示される。なお、図５（ｂ）は、図５（ａ）中破断線Ｘ５−Ｘ５’に沿って示す断面図である。

次に、図６（ａ）および（ｂ）に示すように、第１のレジスト膜４と同様の感光性部材からなる層として、ＰＥＰで用いる第２のレジスト膜（第２のレジスト層）９のイメージを、被加工膜２のイメージのうち被加工膜２の表面上の領域Ｂ内に発生させる。第２のレジスト膜９のイメージは、データ上はＸ_bi と表されて第７のレイヤーに示される。この際、側壁パターン８の各閉ループパターン８ａ，８ｂのイメージの内側に縮小マスクパターン７の各縮小ラインパターン７ａ，７ｂのイメージを併せて発生させておく。なお、図６（ｂ）は、図６（ａ）中破断線Ｘ６−Ｘ６’に沿って示す断面図である。

次に、図７（ａ）および（ｂ）に示すように、第２のレジスト膜９から露出されている各閉ループパターン８ｂのイメージの内側から各縮小ラインパターン７ｂのイメージを消去する。それとともに、第２のレジスト膜９により覆われている各閉ループパターン８ａのイメージの内側に各縮小ラインパターン７ａのイメージを残す。さらに、第２のレジスト膜９のイメージを被加工膜２のイメージの上から消去する。この工程は、実際には被加工膜２の表面上に設けられている各縮小ラインパターン７ａ，７ｂ、各閉ループパターン８ａ，８ｂ、および第２のレジスト膜９のうち、第２のレジスト膜９から露出されている各縮小ラインパターン７ｂのみをエッチングにより選択的に除去する工程（ＰＥＰ）に相当する。第２のレジスト膜９は、各縮小ラインパターン７ｂをエッチングにより除去した後、被加工膜２の表面上から除去される。

なお、この工程は、データ上は第１のレイヤーとしてのレジストパターン４のイメージに第７のレイヤーとしての第２のレジスト膜９のイメージを作用させる工程に相当する。すなわち、この工程は、データ上はＸ_resist ＊Ｘ_bi と表されるイメージを発生させることに相当する。さらに、図７（ａ）および（ｂ）中一点鎖線Ｄで囲んで示す領域が、Ｘ_resist ＊Ｘ_bi で表される工程の結果を示す。なお、図７（ｂ）は、図７（ａ）中破断線Ｘ７−Ｘ７’に沿って示す断面図である。

次に、図８に示すように、被加工膜２のイメージの上に残されたＸ_resist ＊Ｘ_bi および前述した第４のレイヤー（Ｘ_resist＋Ｆ／２）−（Ｘ_resist−Ｆ／２）で表されるイメージのうち不要な部分を消去する。具体的には、被加工膜２の表面上に設けられている各縮小ラインパターン７ｂおよび各閉ループパターン８ａ，８ｂのイメージのうち、先に参照した図１（ａ），（ｂ）〜図７（ａ），（ｂ）中Ｃ１およびＣ２で囲んで示す各領域内に入っている各パターン７ｂ，８ａ，８ｂの長手方向両端部のイメージを消去する。この工程は、実際には被加工膜２の表面上に残されている各縮小ラインパターン７ｂおよび各閉ループパターン８ａ，８ｂのＣ１およびＣ２で囲んで示す各領域内に入っている部分のみを露出させて図示しないマスク膜で覆った後、各パターン７ｂ，８ａ，８ｂの露出部分をエッチングにより選択的に除去する工程に相当する。この工程により、各閉ループパターン８ａ，８ｂは幅が約Ｆからなる１２本の側壁ラインパターン８ｃに加工される。なお、図８中破断線Ｘ８−Ｘ８’に沿って示す断面構造は、先に参照した図７（ａ）中破断線Ｘ７−Ｘ７’に沿って示す断面構造を表す図７（ｂ）と同様なので、その図示を省略する。

なお、図１（ａ），（ｂ）〜図７（ａ），（ｂ）中Ｃ１およびＣ２で囲んで示す各領域は、データ上はＸ_cut と表されて第５のレイヤーに示される。この第５のレイヤーは、前述したように、第４のレイヤーで発生する側壁パターン８のイメージの各閉ループパターン８ａ，８ｂの長手方向両端部を取り除いて単純な複数本の側壁ラインパターン８ｃのイメージに変換する。このため、第５のレイヤーはループカットレイヤーとも称される。また、このように側壁パターン８のイメージにループカット加工を施した後のウェーハパターンのイメージは、データ上は｛（Ｘ_resist＋Ｆ／２）−（Ｘ_resist−Ｆ／２）｝−Ｘ_cut と表される。そして、この｛（Ｘ_resist＋Ｆ／２）−（Ｘ_resist−Ｆ／２）｝−Ｘ_cut で表されるイメージは、側壁パターン８（各閉ループパターン８ａ，８ｂ）のイメージを示す第４のレイヤーからループカットレイヤーとしての第５のレイヤーを差し引いた第６のレイヤーに発生させられる。

次に、図９（ａ）および（ｂ）に示すように、被加工膜２のイメージに代えて、被加工膜２にパターニングを施してなるレイアウトパターン１０のイメージをウェーハ１のイメージの上に発生させる。このレイアウトパターン１０は、実際には各縮小ラインパターン７ａおよび複数本の側壁ラインパターン８ｃからなる側壁パターン８をマスクとして被加工膜２をエッチングして被加工膜２にパターン転写することにより形成される。ここでは、このパターン転写工程をデータ上で行うことにより、先に参照した図１（ａ），（ｂ）〜図７（ａ），（ｂ）に示す被加工膜２のイメージをレイアウトパターン１０のイメージに変換する。このレイアウトパターン１０も、各側壁ラインパターン８ｃに各縮小ラインパターン７ａを足し合わせたパターンと同様の形状および寸法からなるライン・アンド・スペースパターンである。具体的には、レイアウトパターン１０は、各側壁ラインパターン８ｃに各縮小ラインパターン７ａを足し合わせた左右両外側の２本の太いラインパターン１０ａの間に各側壁ラインパターン８ｃと同等の８本の細いラインパターン１０ｂが所定の間隔で配置された構成からなる。なお、図９（ｂ）は、図９（ａ）中破断線Ｘ９−Ｘ９’に沿って示す断面図である。

なお、このように側壁パターン８のイメージにループカット加工を施したパターンを被加工膜２に転写した後のウェーハパターンのイメージは、データ上は［｛（Ｘ_resist＋Ｆ／２）−（Ｘ_resist−Ｆ／２）｝＋Ｘ_resist ＊Ｘ_bi ］−Ｘ_cut と表される。そして、この［｛（Ｘ_resist＋Ｆ／２）−（Ｘ_resist−Ｆ／２）｝＋Ｘ_resist ＊Ｘ_bi ］−Ｘ_cut で表されるイメージは、側壁パターン８（各閉ループパターン８ａ，８ｂ）のイメージを示す第４のレイヤーと、レジストパターン４のイメージを示す第１のレイヤーのうち第２のレジスト膜９のイメージを示す第７のレイヤー内の部分とを足し合わせた第８のレイヤーに発生させられる。そして、この［｛（Ｘ_resist＋Ｆ／２）−（Ｘ_resist−Ｆ／２）｝＋Ｘ_resist ＊Ｘ_bi ］−Ｘ_cut で表されるレイアウトパターン１０のイメージを示す第８のレイヤーが、側壁残しプロセス用の所望のウェーハパターンのデータとなる。

そして、図１０中白抜き矢印で示すように、これまで説明した各データ生成工程およびデータ加工工程を経ることにより、図１（ａ），（ｂ）に示すレジストパターン４のデータから側壁残しプロセス用の所望のウェーハパターンとなるレイアウトパターン１０のデータを得ることができる。

以上説明したように、この第１実施形態によれば、いわゆる側壁残しプロセスを適用して微細なパターンを形成するためのウェーハパターン１０を効率良く、かつ、容易に設計することができる。また、本実施形態に係るパターンデータ発生方法は、黒データパターンに対するウェーハイメージパターン発生方法とも称される。

（第２の実施の形態）
次に、本発明に係る第２実施形態について図１１〜図１９を参照しつつ説明する。なお、前述した第１実施形態と同一部分には同一符号を付して、それらの詳しい説明を省略する。

本実施形態においては、半導体装置の製造方法として、第１実施形態において説明した黒データパターンに対するウェーハイメージパターン発生方法を、実際のマスクパターンの形成工程として実行するマスクパターン形成方法について説明する。以下、具体的かつ詳細に説明する。

先ず、図１１（ａ）および（ｂ）に示すように、ウェーハ１の上に、被加工膜２およびマスク部材３を順次積層して設ける。続けて、マスク部材３の上に第１のレジスト膜４を設ける。この後、通常のリソグラフィー工程により第１のレジスト膜４にパターニングを施して、例えば左右両外側の２本の太いラインパターン４ａの間に４本の細いラインパターン４ｂが所定の間隔で配置された構成からなる第１のパターンとしてのライン・アンド・スペースパターン４を形成する。

なお、図１１（ｂ）は、図１１（ａ）中破断線Ｘ１１−Ｘ１１’に沿って示す断面図である。また、図１１（ａ）中実線Ａ１の外側かつ実線Ａ２の内側の領域Ｂ、ならびに二点鎖線Ｃ１およびＣ２で囲む各領域の定義は、第１実施形態と同じである。また、これら各領域の定義は、後に参照する図１２（ａ），（ｂ）〜図１５（ａ），（ｂ）ないしは図１６（ａ），（ｂ）においても同様とする。

次に、図１２（ａ）および（ｂ）に示すように、マスク部材３にパターニングを施してマスクパターン５を被加工膜２の上に形成する。このマスクパターン５は、レジストパターン４（４ａ，４ｂ）をマスクとしてマスク部材３をエッチングして、レジストパターン４をマスク部材３にパターン転写することにより形成される。したがって、マスクパターン５は、レジストパターン４と同様に、左右両外側の２本の太いラインパターン５ａの間に４本の細いラインパターン５ｂが所定の間隔で配置された構成からなる。なお、図１２（ｂ）は、図１２（ａ）中破断線Ｘ１２−Ｘ１２’に沿って示す断面図である。

次に、図１３（ａ）および（ｂ）に示すように、通常のリソグラフィー工程によりマスクパターン５（５ａ，５ｂ）を、それぞれ約Ｆ／２ずつアンダーサイズさせて、複数本の縮小ラインパターン７ａ，７ｂからなる第２のパターンとしての縮小マスクパターン７を形成する。なお、図１３（ｂ）は、図１３（ａ）中破断線Ｘ１３−Ｘ１３’に沿って示す断面図である。

次に、図１４（ａ）および（ｂ）に示すように、通常の側壁残しプロセスにより縮小マスクパターン７の各縮小ラインパターン７ａ，７ｂの側壁部を覆って、幅が約Ｆの複数本の閉ループパターン８ａ，８ｂからなる側壁パターン８を形成する。この側壁パターン８は、第１実施形態で説明した拡張マスクパターン６（６ａ，６ｂ）をデータ上で予め設計しておくとともに、この拡張マスクパターン６（６ａ，６ｂ）から縮小マスクパターン７（７ａ，７ｂ）を差し引いた差分パターンが被加工膜２上に残るように通常のリソグラフィーを行うことにより形成される。したがって、実際の側壁残しプロセスにおいては、拡張マスクパターン６（６ａ，６ｂ）が形成されることはない。なお、図１４（ｂ）は、図１４（ａ）中破断線Ｘ１４−Ｘ１４’に沿って示す断面図である。

次に、図１５（ａ）および（ｂ）に示すように、ＰＥＰで用いる第２のレジスト膜９を被加工膜２の表面上の領域Ｂ内に設ける。すなわち、側壁パターン８および縮小マスクパターン７のうち左右両外側の大きい各閉ループパターン８ａおよび太い各縮小ラインパターン７ａを覆って、第２のレジスト膜９を被加工膜２の表面上に設ける。なお、図１５（ｂ）は、図１５（ａ）中破断線Ｘ１５−Ｘ１５’に沿って示す断面図である。

次に、図１６（ａ）および（ｂ）に示すように、第２のレジスト膜９から露出されている各閉ループパターン８ｂの内側から各縮小ラインパターン７ｂを除去する。すなわち、被加工膜２の表面上に設けられている各縮小ラインパターン７ａ，７ｂ、各閉ループパターン８ａ，８ｂ、および第２のレジスト膜９のうち、第２のレジスト膜９から露出されている各縮小ラインパターン７ｂのみをエッチングにより選択的に除去する工程（ＰＥＰ）を行う。各縮小ラインパターン７ｂを除去した後、被加工膜２の表面上から第２のレジスト膜９を除去する。なお、図１６（ｂ）は、図１６（ａ）中破断線Ｘ１６−Ｘ１６’に沿って示す断面図である。

次に、図１７に示すように、被加工膜２の表面上に残されている各縮小ラインパターン７ａおよび側壁パターン８にループカット加工を施す。すなわち、各縮小ラインパターン７ａおよび各閉ループパターン８ａ，８ｂのうち、先に参照した図１１（ａ），（ｂ）〜図１６（ａ），（ｂ）中Ｃ１およびＣ２で囲んで示す各領域内に入っている各パターン７ａ，８ａ，８ｂの長手方向両端部を除去するループカット工程を行う。具体的には、各縮小ラインパターン７ａおよび各閉ループパターン８ａ，８ｂのＣ１およびＣ２で囲んで示す各領域内に入っている部分のみを露出させて図示しないマスク膜で覆った後、各パターン７ａ，８ａ，８ｂの露出部分をエッチングにより選択的に除去する。このループカット工程により、各閉ループパターン８ａ，８ｂは幅が約Ｆからなる１２本の側壁ラインパターン８ｃに加工される。なお、図１７中破断線Ｘ１７−Ｘ１７’に沿って示す断面構造は、先に参照した図１６（ａ）中破断線Ｘ１６−Ｘ１６’に沿って示す断面構造を表す図１６（ｂ）と同様なので、その図示を省略する。

次に、図１８（ａ）および（ｂ）に示すように、被加工膜２にパターニングを施してなるレイアウトパターン１０をウェーハ１上に形成する。このレイアウトパターン１０は、各縮小ラインパターン７ａおよび複数本の側壁ラインパターン８ｃからなる側壁パターン８をマスクとして被加工膜２をエッチングして被加工膜２にパターン転写することにより形成される。このレイアウトパターン１０は、各側壁ラインパターン８ｃに各縮小ラインパターン７ａを足し合わせた左右両外側の２本の太いラインパターン１０ａの間に各側壁ラインパターン８ｃと同等の８本の細いラインパターン１０ｂが所定の間隔で配置された構成からなるライン・アンド・スペースパターンである。なお、図１８（ｂ）は、図１８（ａ）中破断線Ｘ１８−Ｘ１８’に沿って示す断面図である。

そして、図１９中白抜き矢印で示すように、これまで説明した各工程を経ることにより、側壁残しプロセス用の所望のマスクパターンとなるレイアウトパターン１０を図１１（ａ），（ｂ）に示すレジストパターン４に基づいて得ることができる。

以上説明したように、この第２実施形態によれば、前述した第１実施形態と同様の効果を得ることができる。また、本実施形態に係るマスクパターン形成方法によれば、側壁残しプロセスを適用して微細なパターンをウェーハ１上の第１のレジスト膜４、マスク部材３、および被加工膜２に形成するためのマスクパターン１０を効率良く、かつ、容易に形成することができる。

（第３の実施の形態）
次に、本発明に係る第３実施形態について図２０および図２１を参照しつつ説明する。なお、前述した第１および第２の各実施形態と同一部分には同一符号を付して、それらの詳しい説明を省略する。

本実施形態においては、第１実施形態において発生させた第１のレイヤー（Ｘ_resist）と第７のレイヤー（Ｘ_bi）との組み合わせ方が第１実施形態と異なっているだけで他の工程は全て同じである。したがって、本実施形態に係る半導体装置の製造方法も、第１実施形態と同様に黒データパターンに対するウェーハイメージパターン発生方法の一種である。以下、具体的かつ詳細に説明する。

先ず、図２０に示すように、ウェーハ１上に順次積層された被加工膜２およびマスク部材３のイメージの上に、第１のレジスト膜４のイメージとしてのレジストパターンのイメージを発生させる。すなわち、左右両外側の２本の太いラインパターン４ａの間に４本の細いラインパターン４ｂが所定の間隔で配置された構成からなるライン・アンド・スペースパターンのイメージをマスク部材３のイメージの上に発生させる。これは、先に第１実施形態において図１（ａ）および（ｂ）を参照して説明した工程と同じである。ただし、本実施形態においては、第１実施形態とは反対に、Ｘ_bi で表される領域（第７のレイヤー）を、第２のレジスト膜９のイメージを発生させない領域と定義する。具体的には、図２０中実線Ａ１の内側の領域ＥがＰＥＰにおいて第２のレジスト膜９を設けない領域（Ｘ_bi ）となる。したがって、本実施形態においても、結果的には第１実施形態と同様に、図２０中実線Ａ１の外側かつ実線Ａ２の内側の領域Ｂ内に第２のレジスト膜９のイメージを発生させることとなる。

なお、図２０中二点鎖線Ｃ１およびＣ２で囲む各領域の定義は、第１実施形態と同じである。また、これら各領域の定義は、後に参照する図２１においても同様とする。

以後、図２１に示すように、大小２種類の各閉ループパターン８ａ，８ｂからなる側壁パターン８のイメージを生成する工程までは、先に図２（ａ），（ｂ）〜図５（ａ），（ｂ）を参照しつつ説明した第１実施形態と同様である。この図２１においても、実線Ａ１の内側の領域Ｅが第２のレジスト膜９のイメージを発生させない領域（Ｘ_bi ）となる。すなわち、図２１中実線Ａ１の外側かつ実線Ａ２の内側の領域Ｂ内に第２のレジスト膜９のイメージを発生させる。ただし、本実施形態では、先に図７（ａ）および（ｂ）を参照しつつ説明した第１のレイヤーとしての第１のレジストパターン４のイメージに第７のレイヤーとしての第２のレジスト膜９のイメージを作用させる工程のデータ上の表現が第１実施形態と異なっている。この工程は、第１実施形態ではＸ_resist ＊Ｘ_bi というデータで表されるイメージを発生させることに相当する。これに対して、本実施形態では、第１のレジストパターン４のイメージに第７のレイヤーとしての第２のレジスト膜９のイメージを作用させる工程は、Ｘ_resist −Ｘ_bi というデータで表されるイメージを発生させることに相当する。

以後、先に図６（ａ），（ｂ）〜図９（ａ），（ｂ）を参照しつつ説明した第１実施形態と同様の工程を経ることにより、図１０を参照しつつ説明した第１実施形態と同様の結果を得ることができる。ただし、本実施形態では、先に図９（ａ）および（ｂ）を参照しつつ説明した側壁パターン８のイメージにループカット加工を施したパターンを被加工膜２に転写した後のウェーハパターンのイメージの表現が第１実施形態と異なっている。このイメージは、第１実施形態では［｛（Ｘ_resist＋Ｆ／２）−（Ｘ_resist−Ｆ／２）｝＋Ｘ_resist ＊Ｘ_bi ］−Ｘ_cut と表される。これに対して、本実施形態では、側壁パターン８のイメージにループカット加工を施したパターンを被加工膜２に転写した後のウェーハパターンのイメージは、［｛（Ｘ_resist＋Ｆ／２）−（Ｘ_resist−Ｆ／２）｝＋Ｘ_resist −Ｘ_bi ］−Ｘ_cut と表される。そして、この［｛（Ｘ_resist＋Ｆ／２）−（Ｘ_resist−Ｆ／２）｝＋Ｘ_resist −Ｘ_bi ］−Ｘ_cut で表されるイメージは、側壁パターン８（各閉ループパターン８ａ，８ｂ）のイメージを示す第４のレイヤーと、レジストパターン４のイメージを示す第１のレイヤーのうち第２のレジスト膜９のイメージを示す第７のレイヤーの外側の部分とを足し合わせた第９のレイヤーに発生させられる。そして、この［｛（Ｘ_resist＋Ｆ／２）−（Ｘ_resist−Ｆ／２）｝＋Ｘ_resist −Ｘ_bi ］−Ｘ_cut で表されるレイアウトパターン１０のイメージを示す第９のレイヤーが、側壁残しプロセス用の所望のウェーハパターンのデータとなる。

以上説明したように、この第３実施形態によれば、前述した第１実施形態と同様の効果を得ることができる。すなわち、本実施形態に係るマスクパターン設計方法によれば、側壁残しプロセスを適用して微細なパターンを形成するためのウェーハパターン１０を効率良く、かつ、容易に設計することができる。

（第４の実施の形態）
次に、本発明に係る第４実施形態について図２２〜図２５を参照しつつ説明する。なお、前述した第１〜第３の各実施形態と同一部分には同一符号を付して、それらの詳しい説明を省略する。

本実施形態においては、半導体装置の製造方法として、第３実施形態において説明した黒データパターンに対するウェーハイメージパターン発生方法を実際のマスクパターンの形成工程として実行するマスクパターン形成方法について説明する。ただし、前述したように、第３実施形態のウェーハイメージパターン発生方法は、第２のレジスト膜９のイメージを発生させる領域（Ｘ_bi）のデータ上の定義が第１実施形態のウェーハイメージパターン発生方法における第２のレジスト膜９のイメージを発生させる領域（Ｘ_bi）のデータ上の定義と反対になっているだけである。したがって、実際のマスクパターンの形成工程は、第２実施形態のマスクパターンの形成工程と全く同じである。以下、簡潔に説明する。

先ず、図２２に示すように、ウェーハ１の上に、被加工膜２およびマスク部材３を順次積層して設ける。続けて、マスク部材３の上に第１のレジスト膜４を設ける。この後、通常のリソグラフィー工程により第１のレジスト膜４にパターニングを施して、左右両外側の２本の太いラインパターン４ａの間に４本の細いラインパターン４ｂが所定の間隔で配置された構成からなるライン・アンド・スペースパターンを形成する。ここまでの工程は、先に第２実施形態において図１１を参照しつつ説明した工程と同様である。

なお、図２２中実線Ａ１の外側かつ実線Ａ２の内側の領域Ｂ、実線Ａ２の内側の領域Ｅ、ならびに二点鎖線Ｃ１およびＣ２で囲む各領域の定義は、第１〜第３の各実施形態と同じである。また、これら各領域の定義は、後に参照する図２３〜図２５においても同様とする。

その後、図２３に示すように、通常のリソグラフィー工程によりマスクパターン５（５ａ，５ｂ）を、それぞれ約Ｆ／２ずつアンダーサイズさせて、複数本の縮小ラインパターン７ａ，７ｂからなる縮小マスクパターン７を形成する。ここまでの工程は、先に第２実施形態において図１２および図１３を参照しつつ説明した工程と同様である。

次に、図２４に示すように、通常の側壁残しプロセスにより縮小マスクパターン７の各縮小ラインパターン７ａ，７ｂの側壁部を覆って、幅が約Ｆの複数本の閉ループパターン８ａ，８ｂからなる側壁パターン８を形成する。ここまでの工程は、先に第２実施形態において図１４を参照しつつ説明した工程と同様である。

次に、図２５に示すように、被加工膜２の表面上に設けられている各縮小ラインパターン７ａ，７ｂ、各閉ループパターン８ａ，８ｂ、および第２のレジスト膜９のうち、第２のレジスト膜９から露出されている各縮小ラインパターン７ｂのみをエッチングにより選択的に除去する工程（ＰＥＰ）を行う。各縮小ラインパターン７ｂを除去した後、被加工膜２の表面上から第２のレジスト膜９を除去する。ここまでの工程は、先に第２実施形態において図１５および図１６を参照しつつ説明した工程と同様である。以後、先に第２実施形態において図１７〜図１８（ａ），（ｂ）を参照しつつ説明した工程と同様の工程を経ることにより、図１９を参照しつつ説明した第２実施形態と同様の結果を得ることができる。

以上説明したように、この第４実施形態によれば、前述した第２の実施形態と同様の効果を得ることができる。すなわち、本実施形態に係るマスクパターン形成方法によれば、側壁残しプロセスを適用して微細なパターンをウェーハ１上の第１のレジスト膜４、マスク部材３、および被加工膜２に形成するためのマスクパターン１０を効率良く、かつ、容易に形成することができる。

（第５の実施の形態）
次に、本発明に係る第５実施形態について図２６〜図３５を参照しつつ説明する。なお、前述した第１〜第４の各実施形態と同一部分には同一符号を付して、それらの詳しい説明を省略する。

本実施形態においては、半導体装置の製造方法として、第１および第３の各実施形態に係る黒データパターンに対するウェーハイメージパターン発生方法に対して、白データパターンに対するウェーハイメージパターン発生方法と称されるウェーハイメージパターン発生方法について説明する。以下、具体的かつ詳細に説明する。

先ず、図２６（ａ）および（ｂ）に示すように、ウェーハ１のイメージの上に、被加工膜２のイメージおよびマスク部材３のイメージを順次積層して発生させる。続けて、第１および第２の各レジスト膜４，９と同様の感光性部材からなる層として、ＰＥＰに用いる第３のレジスト膜（第３のレジスト層）１１のイメージをマスク部材３のイメージの上に発生させる。続けて、第３のレジスト膜１１のイメージの上に、左右両外側の２本の太いラインパターン４ａの間に４本の細いラインパターン４ｂが所定の間隔で配置された構成からなるライン・アンド・スペースパターン４のイメージを発生させる。このライン・アンド・スペースパターン４のイメージは、データ上はＸ_resist と表されて第１のレイヤーに発生させられる。

続けて、図２６（ａ）および（ｂ）に示すように、第３のレジスト膜１１のイメージを、ライン・アンド・スペースパターン４のイメージに沿って第３のレジスト膜１１をパターニングしたイメージに変換する。具体的には、第３のレジスト膜１１全体のイメージから、ライン・アンド・スペースパターン４と重なっている領域のイメージを消去する。これは、データ上はレイアウト領域全体のイメージを示す Instance_drawing からライン・アンド・スペースパターン４のイメージを示すＸ_resist を引いた Instance_drawing −Ｘ_resist と表される。なお、レイアウト領域全体のイメージを示す Instance_drawing は、第５のレイヤーに発生させられる。

なお、図２６（ｂ）は、図２６（ａ）中破断線Ｘ２６−Ｘ２６’に沿って示す断面図である。また、図２６（ａ）において二点鎖線Ａ３の内側の領域Ｇは、後工程の一つであるループカット工程において第４のレジスト膜１６を設けない領域を示す。この領域Ｇの定義は、後に参照する図２７（ａ），（ｂ）〜図３２（ａ），（ｂ）においても同様とする。

次に、図２７（ａ）および（ｂ）に示すように、マスク部材３のイメージに代えて、マスク部材３にパターニングを施してなるマスクパターン１２のイメージを被加工膜２のイメージの上に発生させる。このマスクパターン１２は、実際にはパターニングされた第３のレジスト膜１１をマスクとしてその各開口部から露出しているマスク部材３をエッチングしてパターン転写することにより形成される。ここでは、このパターン転写工程をデータ上で行うことにより、先に参照した図２６（ａ）および（ｂ）に示すマスク部材３のイメージをパターニングされた第３のレジスト膜１１と同様の形状および寸法からなるマスクパターン１２のイメージに変換する。なお、図２７（ｂ）は、図２６（ａ）中破断線Ｘ２７−Ｘ２７’に沿って示す断面図である。

次に、図２８（ａ）および（ｂ）に示すように、マスクパターン１２のイメージに代えて、マスクパターン１２のイメージをその各開口部１２ａ，１２ｂを狭くする方向に約Ｆ／２ずつオーバーサイズさせた（太らせた）拡張マスクパターン１３のイメージに変換する。この拡張マスクパターン１３のイメージは、データ上はＸ_resist＋Ｆ／２と表されて第２のレイヤーに発生させられる。拡張マスクパターン１３は、各開口部１２ａ，１２ｂよりも狭い各開口部１３ａ，１３ｂを有する。なお、図２８（ｂ）は、図２８（ａ）中破断線Ｘ２８−Ｘ２８’に沿って示す断面図である。

次に、図２９（ａ）および（ｂ）に示すように、マスクパターン１２のイメージに代えて、マスクパターン１２のイメージをその各開口部１２ａ，１２ｂを広げる方向に約Ｆ／２ずつアンダーサイズさせた（細らせた、スリミングした）縮小マスクパターン１４のイメージに変換する。この縮小マスクパターン１４のイメージは、データ上はＸ_resist−Ｆ／２と表されて第３のレイヤーに発生させられる。縮小マスクパターン１４は、各開口部１２ａ，１２ｂよりも広い各開口部１４ａ，１４ｂを有する。なお、図２９（ｂ）は、図２９（ａ）中破断線Ｘ２９−Ｘ２９’に沿って示す断面図である。

なお、拡張マスクパターン１３のイメージを発生させる工程と縮小マスクパターン１４のイメージを発生させる工程とは、ともにあくまでデータ上の処理であるので、どちらを先に行っても構わない。あるいは、拡張マスクパターン１３のイメージを発生させる工程と縮小マスクパターン１４のイメージを発生させる工程とを互いに並行して行っても構わない。

次に、図３０（ａ）および（ｂ）に示すように、拡張マスクパターン１３のイメージ（第２のレイヤー）から縮小マスクパターン１４のイメージ（第３のレイヤー）を差し引いた側壁パターン（差分パターン）１５のイメージを、縮小マスクパターン１４のイメージとともに被加工膜２のイメージの上に発生させる。すなわち、縮小マスクパターン１４の各開口部１４ａ，１４ｂの内側に、幅が約Ｆの大小２種類の各閉ループパターン１５ａ，１５ｂからなる側壁パターン１５のイメージを発生させる。これら大小２種類の各閉ループパターン１５ａ，１５ｂからなる側壁パターン１５のイメージは、データ上は（Ｘ_resist＋Ｆ／２）−（Ｘ_resist−Ｆ／２）と表されて第４のレイヤーに示される。なお、図３０（ｂ）は、図３０（ａ）中破断線Ｘ３０−Ｘ３０’に沿って示す断面図である。

次に、図３１（ａ）および（ｂ）に示すように、被加工膜２のイメージの上に側壁パターン１５（１５ａ，１５ｂ）のイメージのみを残す。すなわち、被加工膜２のイメージの上から縮小マスクパターン１４のイメージを消去する。なお、図３１（ｂ）は、図３１（ａ）中破断線Ｘ３１−Ｘ３１’に沿って示す断面図である。

次に、図３２（ａ）および（ｂ）に示すように、第２のマスク層としての第４のレジスト膜（第４のレジスト層）１６のイメージを被加工膜２のイメージのうち被加工膜２の表面上の領域Ｇの外側に発生させる。この第４のレジスト膜１６も、第１〜第３の各レジスト膜４，９，１１と同様に、感光性部材からなる層である。ここでは第４のレジスト膜１６のイメージは、データ上はＸ_bi と表されて第６のレイヤーに示される。なお、この工程は、データ上は Instance_drawing で表されて第５のレイヤーに発生させられたレイアウト領域全体を示すイメージから、Ｘ_bi で表されて第６のレイヤーに発生させられた第４のレジスト膜１６または第４のレジスト膜１６を設ける領域を示すイメージを差し引くことに相当する。そして、この工程は、データ上、Ｚ＝ Instance_drawing −Ｘ_bi で表されて第７のレイヤーに発生させられる。なお、図３２（ｂ）は、図３２（ａ）中破断線Ｘ３２−Ｘ３２’に沿って示す断面図である。

次に、図３３（ａ）および（ｂ）に示すように、被加工膜２のイメージに代えて、被加工膜２にパターニングを施してなるレイアウトパターン１７のイメージをウェーハ１のイメージの上に発生させる。このレイアウトパターン１７は、実際には複数本の閉ループパターン１５ａ，１５ｂからなる側壁パターン１５のイメージに第４のレジスト膜１６のイメージを足し合わせたイメージをマスクとして、被加工膜２をエッチングしてパターン転写することにより形成される。このパターン転写工程は、先に第１実施形態において図８を参照しつつ説明したループカットプロセスにマスキングプロセスを組み合わせた工程に実質的に等しい。ここでは、このパターン転写工程をデータ上で行うことにより、先に参照した図２６（ａ），（ｂ）〜図３１（ａ），（ｂ）に示すべた膜としての被加工膜２のイメージをレイアウトパターン１７のイメージに変換する。そして、この工程は、データ上、Ｗ＝｛（Ｘ_resist＋Ｆ／２）−（Ｘ_resist−Ｆ／２）｝＋Ｚで表されて第８のレイヤーに発生させられる。なお、図３３（ｂ）は、図３３（ａ）中破断線Ｘ３３−Ｘ３３’に沿って示す断面図である。

次に、図３４（ａ）および（ｂ）に示すように、レイアウトパターン１７のイメージを反転させたループカット加工済みの反転パターン１８のイメージを発生させる。具体的には、レイアウト領域全体のイメージからレイアウトパターン１７のイメージを差し引いたループカット加工済みの差分パターン１８のイメージを発生させる。この工程は、データ上は Instance_drawing で表されて第５のレイヤーに発生させられたレイアウト領域全体を示すイメージから、Ｗ＝｛（Ｘ_resist＋Ｆ／２）−（Ｘ_resist−Ｆ／２）｝＋Ｚで表されて第８のレイヤーに発生させられたレイアウトパターン１７のイメージを差し引くことに相当する。そして、この工程は、データ上、Ｙ＝（Instance_drawing−Ｗ）で表されて第９のレイヤーに発生させられる。なお、図３４（ｂ）は、図３４（ａ）中破断線Ｘ３４−Ｘ３４’に沿って示す断面図である。

そして、図３５中白抜き矢印で示すように、これまで説明した各データ生成工程およびデータ加工工程を経ることにより、図２６（ａ），（ｂ）に示すレジストパターン４のデータから側壁残しプロセス用の所望のウェーハパターンとなる反転パターン１８のデータを得ることができる。

以上説明したように、この第５実施形態によれば、前述した第１および第３の各実施形態で用いた黒データパターンに対するウェーハイメージパターン発生方法ではなく、白データパターンに対するウェーハイメージパターン発生方法を用いても第１および第３の各実施形態と同様の効果を得ることができる。すなわち、本実施形態に係るマスクパターン設計方法によれば、いわゆる側壁残しプロセスを適用して微細なパターンを形成するためのマスクパターン１８を効率良く、かつ、容易に設計することができる。

（第６の実施の形態）
次に、本発明に係る第６実施形態について図３６〜図４４を参照しつつ説明する。なお、前述した第１〜第５の各実施形態と同一部分には同一符号を付して、それらの詳しい説明を省略する。

本実施形態においては、半導体装置の製造方法として、第５実施形態において説明した白データパターンに対するウェーハイメージパターン発生方法を、実際のマスクパターンの形成工程として実行するマスクパターン形成方法について説明する。以下、具体的かつ詳細に説明する。

先ず、図３６（ａ）および（ｂ）に示すように、ウェーハ１の上に、被加工膜２およびマスク部材３を順次積層して設ける。続けて、マスク部材３の上にＰＥＰに用いる第３のレジスト膜１１を設ける。続けて、第３のレジスト膜１１の上に、左右両外側の２本の太いラインパターン４ａの間に４本の細いラインパターン４ｂが所定の間隔で配置された構成からなるライン・アンド・スペースパターン４を設ける。続けて、ライン・アンド・スペースパターン４に沿って第３のレジスト膜１１をパターニングする。具体的には、ライン・アンド・スペースパターン４から露出している第３のレジスト膜１１のみがマスク部材３の上に残るように第３のレジスト膜１１をエッチングする。これにより、第３のレジスト膜１１に第１のパターン１１ａを形成する。第１のパターン１１ａ以外の第３のレジスト膜１１はマスク部材３の上から除去される。

なお、図３６（ｂ）は、図３６（ａ）中破断線Ｘ３６−Ｘ３６’に沿って示す断面図である。また、図３６（ａ）において二点鎖線Ａ３の内側の領域Ｇは、後工程の一つであるループカット工程において第４のレジスト膜１６を設けない領域を示す。この領域Ｇの定義は、後に参照する図３７（ａ），（ｂ）〜図４１（ａ），（ｂ）においても同様とする。

次に、図３７（ａ）および（ｂ）に示すように、第１のパターン１１ａをマスクとして第１のマスク層としてのマスク部材３にパターニングを施してなるマスクパターン１２を被加工膜２の上に形成する。このマスクパターン１２は、先に参照した図３６（ａ）および（ｂ）に示す第１のパターン１１ａをマスクとしてその各開口部から露出しているマスク部材３をエッチングしてパターン転写することにより形成される。なお、図３７（ｂ）は、図２６（ａ）中破断線Ｘ３７−Ｘ３７’に沿って示す断面図である。

次に、図３８（ａ）および（ｂ）に示すように、通常のリソグラフィー工程によりマスクパターン１２をその各開口部１２ａ，１２ｂを広げる方向に約Ｆ／２ずつアンダーサイズさせた（細らせた、スリミングした）第２のパターンとしての縮小マスクパターン１４を形成する。縮小マスクパターン１４は、各開口部１２ａ，１２ｂよりも広い各開口部１４ａ，１４ｂを有する。なお、図３８（ｂ）は、図３８（ａ）中破断線Ｘ３８−Ｘ３８’に沿って示す断面図である。

次に、図３９（ａ）および（ｂ）に示すように、通常の側壁残しプロセスにより縮小マスクパターン１４の各開口部１４ａ，１４ｂの内側壁部を覆って、幅が約Ｆの複数本の閉ループパターン１５ａ，１５ｂからなる側壁パターン１５を形成する。この側壁パターン１５は、第５実施形態で説明した拡張マスクパターン１３をデータ上で予め設計しておくとともに、この拡張マスクパターン１３から縮小マスクパターン１４を差し引いた差分パターンが被加工膜２上に残るように通常のリソグラフィーを行うことにより形成される。したがって、実際の側壁残しプロセスにおいては、拡張マスクパターン１３が形成されることはない。なお、各閉ループパターン１５ａ，１５ｂ同士の間には縮小マスクパターン１４が残される。また、図３９（ｂ）は、図３９（ａ）中破断線Ｘ３９−Ｘ３９’に沿って示す断面図である。

次に、図４０（ａ）および（ｂ）に示すように、被加工膜２の上から縮小マスクパターン１４をエッチングにより除去して、側壁パターン１５（１５ａ，１５ｂ）のみを被加工膜２のイメージの上に残す。なお、図４０（ｂ）は、図４０（ａ）中破断線Ｘ４０−Ｘ４０’に沿って示す断面図である。

次に、図４１（ａ）および（ｂ）に示すように、側壁パターン１５および被加工膜２の表面を部分的に覆って第２のマスク層としての第４のレジスト膜１６を設ける。具体的には、第４のレジスト膜１６を被加工膜２の表面上の領域Ｇの外側に設ける。これにより、側壁パターン１５の各閉ループパターン１５ａ，１５ｂの長手方向両端部は第４のレジスト膜１６により覆われる。なお、図４１（ｂ）は、図４１（ａ）中破断線Ｘ４１−Ｘ４１’に沿って示す断面図である。

次に、図４２（ａ）および（ｂ）に示すように、被加工膜２にパターニングを施してレイアウトパターン１７をウェーハ１の上に形成する。具体的には、レイアウトパターン１７は、複数本の閉ループパターン１５ａ，１５ｂからなる側壁パターン１５に第４のレジスト膜１６を足し合わせた領域をマスクとして、被加工膜２をエッチングしてパターン転写することにより形成される。このパターン転写工程は、先に第１実施形態において図８を参照しつつ説明したループカットプロセスにマスキングプロセスを組み合わせた工程に実質的に等しい。なお、図４２（ｂ）は、図４２（ａ）中破断線Ｘ４２−Ｘ４２’に沿って示す断面図である。

次に、図４３（ａ）および（ｂ）に示すように、レイアウトパターン１７のイメージを反転させたループカット加工済みの反転パターン１８を形成する。具体的には、レイアウト領域全体からレイアウトパターン１７を差し引いたループカット加工済みの差分パターン１８を形成する。なお、図４３（ｂ）は、図４３（ａ）中破断線Ｘ４３−Ｘ４３’に沿って示す断面図である。

そして、図４４中白抜き矢印で示すように、これまで説明した各データ生成工程およびデータ加工工程を経ることにより、図３６（ａ），（ｂ）に示すレジストパターン４から側壁残しプロセス用の所望のマスクパターンとなるウェーハパターン（反転パターン）１８を得ることができる。

以上説明したように、この第６実施形態によれば、前述した第１および第３の各実施形態で用いた黒データパターンに対するウェーハイメージパターン発生方法を実際のマスクパターンの形成工程として実行する第２および第４の各実施形態に係るマスクパターン形成方法ではなく、第５の実施形態で用いた白データパターンに対するウェーハイメージパターン発生方法を実際のマスクパターンの形成工程として実行しても第２および第４の各実施形態と同様の効果を得ることができる。すなわち、本実施形態に係るマスクパターン形成方法によれば、側壁残しプロセスを適用して微細なパターンをウェーハ１上の第１のレジスト膜４、第３のレジスト膜１１、マスク部材３、および被加工膜２に形成するためのウェーハパターン１８を効率良く、かつ、容易に形成することができる。

（第７の実施の形態）
次に、本発明に係る第７実施形態について図４５を参照しつつ説明する。なお、前述した第１〜第６の各実施形態と同一部分には同一符号を付して、それらの詳しい説明を省略する。

本実施形態においては、第１、第３、および第５のいずれかの実施形態に係るマスクパターン設計方法によって設計されたマスクパターン１０，１８、あるいは第２、第４、および第６のいずれかの実施形態に係るマスクパターン形成方法によって形成されたマスクパターン１０，１８のうちの少なくとも１つを有するマスクを用いて半導体装置を製造する半導体装置の製造方法について説明する。具体的には、そのようなマスクパターン１０，１８を備える露光マスクを用いて、不揮発性半導体記憶装置の一種であるＮＡＮＤ型フラッシュメモリのゲート電極付近の構造を形成する技術について説明する。

先ず、図４５（ａ）に示すように、被処理基板としての半導体基板２１の表層部にＳＴＩ構造からなる素子分離領域２２を形成する。ここでは、半導体基板２１は、例えば単純なシリコンウェーハからなるものとする。ただし、半導体基板２１には、例えばＳｉＯ₂ 膜等の絶縁膜上に単結晶シリコン層が設けられた、いわゆるＳＯＩ（Silicon on Insulator）基板を用いても構わない。

次に、半導体基板２１の表面およびＳＴＩ領域２２を覆って、第１の下層材料としての積層膜２３を設ける。この積層膜２３は絶縁膜を含む積層膜であるとともに、ゲート構造を有している。詳細な図示は省略するが、積層膜２３は、例えばその下層（半導体基板２１）側から上層側に向けて、ゲート絶縁膜／電荷蓄積層／電極間絶縁膜／ゲート電極の順番で構成される積層膜である。ここで、ゲート絶縁膜は、例えばシリコン酸化膜（ＳｉＯ₂ 膜）である。また、浮遊ゲートとなる電荷蓄積層は、例えばポリシリコン（poly−Ｓｉ）層である。また、電極間絶縁膜は、例えばシリコン酸化膜（ＳｉＯ₂ 膜）／シリコン窒化膜（ＳｉＮ膜）／シリコン酸化膜（ＳｉＯ₂ 膜）の積層構造からなる、いわゆるＯＮＯ膜である。また、制御ゲートとなるゲート電極は、電荷蓄積層と同様に、例えばポリシリコン（poly−Ｓｉ）層である。なお、ＯＮＯ膜は他の絶縁膜の積層構造であってもよい。また、積層膜２３の他の例としては、半導体基板２１側から順に電荷蓄積層／ゲート電極で構成される積層膜であってもよい。この場合、電荷蓄積層には、例えばＯＮＯ膜を用いればよい。また、ゲート電極には、例えばポリシリコン（poly−Ｓｉ）層を用いればよい。この場合、いわゆるＭＯＮＯＳ構造が形成される。

次に、積層膜２３の上に第２の下層材料としてのハードマスク２４を設ける。ハードマスク２４は、例えばシリコン窒化膜（ＳｉＮ）からなる。続けて、ハードマスク２４の上に基礎パターン２４となる犠牲膜２５を設ける。犠牲膜２５は、例えばアモルファスシリコン（ａ−Ｓｉ）からなる。

次に、図示は省略するが、犠牲膜２５を覆ってレジスト膜としての感光性樹脂膜を塗布法により設ける。続けて、図示しない露光装置およびマスクパターン１０，１８を備える露光マスクを用いて露光処理を行い、この露光マスクに形成されている半導体回路原版のパターンとしてのマスクパターン１０，１８を感光性樹脂膜に転写する。続けて、マスクパターン１０，１８が転写された感光性樹脂膜を現像することにより、マスクパターン１０，１８に対応するレジストパターンを感光性樹脂膜に形成する。これまでの工程により、所望の半導体回路原版のパターン１０，１８がレジスト膜に形成される。

次に、レジスト膜に形成された半導体回路原版のパターンに基づいて犠牲膜２５をエッチングして所定の形状にパターニングする。続けて、パターニングされた犠牲膜２５の側壁部を囲んで側壁パターン２５となる側壁材料２６を設ける。側壁材料２６は、例えばＴＥＯＳ膜からなる。続けて、側壁材料２６を、例えばＲＩＥ法により所定の形状にパターニングする。続けて、ハードマスク２４の上から犠牲膜２５を剥離させて除去する。続けて、ハードマスク２４上に残った側壁パターン２５となる側壁材料２６をマスクとして、例えばＲＩＥ法によりハードマスク２４を所定の形状にパターニングする。続けて、パターニングされたハードマスク２４を、例えばリン酸（Ｈ₃ＰＯ₄ ）を用いてスリミングする。続けて、スリミングされたハードマスク２４および側壁材料２６をマスクとして、例えばＲＩＥ法により積層膜２３を所定の形状にパターニングする。これにより、所望の構造からなるゲート電極の主要パターンを形成する。続けて、半導体基板２１の表面上から側壁材料２６およびハードマスク２４を剥離させて除去する。

これまでの工程により、図４５（ｂ）に示すように、パターニングされた積層膜２３が所望の構造からなるゲート電極の主要パターンとして残される。これら各積層膜２３は、側壁パターンと同じパターンに形成されている。この後、配線工程等を経ることにより、ＮＡＮＤ型フラッシュメモリを製造することができる。

以上説明したように、この第７実施形態においては、マスクパターン１０，１８を備える側壁残しプロセス用の露光マスクを用いてパターン露光を行う。これにより、側壁残しプロセスを適用して形成する微細な半導体集積回路のパターン１０，１８を高い精度で効率良く、かつ、容易に半導体基板２１上に転写することができる。ひいては、各種半導体素子や配線等を含む微細な半導体集積回路のパターン１０，１８を側壁残しプロセスを適用して高い精度で効率良く、かつ、容易に半導体基板２１上に形成することができる。すなわち、側壁残しプロセスを適用されて微細な半導体集積回路のパターンが高い精度で形成された半導体基板を備えているとともに、性能、信頼性、品質、および歩留まり等が向上された高品質な半導体装置を効率良く、かつ、容易に製造することができる。

また、ゲート電極付近の寸法は、一般的にはリソグラフィー工程の加工寸法によらず、殆ど側壁材料２６の膜厚によってのみ決定される。このため、本実施形態のパターン形成方法は通常よりも寸法制御性が高い。ひいては、本実施形態によれば、ゲート電極パターンをはじめとする各種パターンの線幅の寸法のばらつき指数であるＬＷＲ（Line Width Roughness）を低くすることもできる。

なお、本発明に係るマスクパターン設計方法、マスクパターン形成方法、および半導体装置の製造方法は、前述した第１〜第７の各実施形態には制約されない。本発明の趣旨を逸脱しない範囲で、それらの構成、あるいは製造工程などの一部を種々様々な設定に変更したり、あるいは各種設定を適宜、適当に組み合わせて用いたりして実施することができる。

例えば、前述した第１の寸法と第２の寸法とは必ずしも同じ大きさにする必要は無い。また、第１の寸法と第２の寸法とをともにＦ／２の大きさにする必要も無い。第１の寸法および第２の寸法は、例えば一方をラインパターンの最小幅の半分の大きさよりも大きくするとともに、他方をラインパターンの最小幅の半分の大きさよりも小さくしても構わないのはもちろんである。

また、本発明は、次に述べる内容を特徴とするマスクパターン設計方法も新規の発明として含んでいるのはもちろんである。例えば、被処理基板上に形成されるレジストパターンの側壁部を囲んで設けられる側壁パターンのイメージとして、前記レジストパターンのイメージを示す第１のレイヤーを拡張させた第２のレイヤーから前記第１のレイヤーを縮小させた第３のレイヤーを差し引いた第４のレイヤーを発生させる、ことを特徴とするマスクパターン設計方法。あるいは、被処理基板上のパターン形成領域内に形成されるレジストパターンの側壁部を囲んで設けられる側壁パターンのイメージとして、前記パターン形成領域のうち前記レジストパターンを除く領域のイメージを示す第１のレイヤーを拡張させた第２のレイヤーから前記第１のレイヤーを縮小させた第３のレイヤーを差し引いた第４のレイヤーを発生させ、前記パターン形成領域全体のイメージを示す第５のレイヤーから前記第１のレイヤーのうち前記被処理基板上に残される領域のイメージを示す第６のレイヤーを差し引いた第７のレイヤーを発生させるとともに、前記第４のレイヤーと前記第７のレイヤーとを足し合わせた第８のレイヤーを発生させ、前記第６のレイヤーのうち前記第４のレイヤーが示す前記側壁パターンを除く領域のイメージとして、前記第５のレイヤーから前記第８のレイヤーを差し引いた第９のレイヤーを発生させる、ことを特徴とするマスクパターン設計方法。

第１実施形態に係る半導体装置の製造方法を示す平面図および工程断面図。 第１実施形態に係る半導体装置の製造方法を示す平面図および工程断面図。 第１実施形態に係る半導体装置の製造方法を示す平面図および工程断面図。 第１実施形態に係る半導体装置の製造方法を示す平面図および工程断面図。 第１実施形態に係る半導体装置の製造方法を示す平面図および工程断面図。 第１実施形態に係る半導体装置の製造方法を示す平面図および工程断面図。 第１実施形態に係る半導体装置の製造方法を示す平面図および工程断面図。 第１実施形態に係る半導体装置の製造方法を示す平面図。 第１実施形態に係る半導体装置の製造方法を示す平面図および工程断面図。 第１実施形態に係る半導体装置の製造方法を示す工程断面図。 第２実施形態に係る半導体装置の製造方法を示す平面図および工程断面図。 第２実施形態に係る半導体装置の製造方法を示す平面図および工程断面図。 第２実施形態に係る半導体装置の製造方法を示す平面図および工程断面図。 第２実施形態に係る半導体装置の製造方法を示す平面図および工程断面図。 第２実施形態に係る半導体装置の製造方法を示す平面図および工程断面図。 第２実施形態に係る半導体装置の製造方法を示す平面図および工程断面図。 第２実施形態に係る半導体装置の製造方法を示す平面図。 第２実施形態に係る半導体装置の製造方法を示す平面図および工程断面図。 第２実施形態に係る半導体装置の製造方法を示す工程断面図。 第３実施形態に係る半導体装置の製造方法を示す平面図。 第３実施形態に係る半導体装置の製造方法を示す平面図。 第４実施形態に係る半導体装置の製造方法を示す平面図。 第４実施形態に係る半導体装置の製造方法を示す平面図。 第４実施形態に係る半導体装置の製造方法を示す平面図。 第４実施形態に係る半導体装置の製造方法を示す平面図。 第５実施形態に係る半導体装置の製造方法を示す平面図および工程断面図。 第５実施形態に係る半導体装置の製造方法を示す平面図および工程断面図。 第５実施形態に係る半導体装置の製造方法を示す平面図および工程断面図。 第５実施形態に係る半導体装置の製造方法を示す平面図および工程断面図。 第５実施形態に係る半導体装置の製造方法を示す平面図および工程断面図。 第５実施形態に係る半導体装置の製造方法を示す平面図および工程断面図。 第５実施形態に係る半導体装置の製造方法を示す平面図および工程断面図。 第５実施形態に係る半導体装置の製造方法を示す平面図および工程断面図。 第５実施形態に係る半導体装置の製造方法を示す平面図および工程断面図。 第５実施形態に係る半導体装置の製造方法を示す工程断面図。 第６実施形態に係る半導体装置の製造方法を示す平面図および工程断面図。 第６実施形態に係る半導体装置の製造方法を示す平面図および工程断面図。 第６実施形態に係る半導体装置の製造方法を示す平面図および工程断面図。 第６実施形態に係る半導体装置の製造方法を示す平面図および工程断面図。 第６実施形態に係る半導体装置の製造方法を示す平面図および工程断面図。 第６実施形態に係る半導体装置の製造方法を示す平面図および工程断面図。 第６実施形態に係る半導体装置の製造方法を示す平面図および工程断面図。 第６実施形態に係る半導体装置の製造方法を示す平面図および工程断面図。 第６実施形態に係る半導体装置の製造方法を示す工程断面図。 第７実施形態に係る半導体装置の製造方法を示す工程断面図。

符号の説明

１，２１…ウェーハ（シリコンウェーハ、半導体基板、被処理基板）、２…被加工膜（被加工層）、３…マスク部材（マスク層）、４…ライン・アンド・スペースパターン（レジストパターン、第１のパターン、レジスト層、感光性部材からなる層）、５…マスク層に転写されたライン・アンド・スペースパターン（マスク層に転写されたレジストパターン、マスク層に転写された第１のパターン）、７…縮小マスクパターン（第２のパターン）、８，１５…側壁パターン、１０…レイアウトパターン（マスクパターン、被加工膜に転写された側壁パターンおよび縮小マスクパターン）、１６…第４のレジスト膜（第２のマスク層）、１７…レイアウトパターン（被加工膜に転写された側壁パターンおよび第４のレジスト膜のパターン）、１８…反転パターン（マスクパターン、ウェーハパターン、被加工層に転写された第２のマスク層のパターンおよび側壁パターンを反転させたパターン、第３のパターン）、２３…ゲート電極のパターン（絶縁膜を含む積層膜）

Claims (5)

1. 被処理基板上に被加工層およびマスク層をそれぞれ少なくとも１層ずつ挟んで設けられた少なくとも１層の感光性部材からなる層に第１のパターンをパターニングし、
   前記第１のパターンをマスクとして前記感光性部材の層の下層の前記マスク層をエッチングして前記マスク層に前記第１のパターンを転写し、
   前記第１のパターンが転写された前記マスク層をエッチングして前記第１のパターンを縮小させた第２のパターンを形成し、
   前記第２のパターンの側壁部を囲んで側壁パターンを設けた後に前記第２のパターンの少なくとも一部を除去し、
   前記側壁パターンをマスクとして前記マスク層の下層の前記被加工層をエッチングして前記被加工層に前記側壁パターンを転写する、
   ことを特徴とする半導体装置の製造方法。
2. 被処理基板上に被加工層および第１のマスク層をそれぞれ少なくとも１層ずつ挟んで設けられた少なくとも１層の感光性部材からなる層に第１のパターンをパターニングした後に前記感光性部材の層から前記第１のパターン以外の領域を除去し、
   前記第１のパターンをマスクとして前記感光性部材の層の下層の前記第１のマスク層をエッチングして前記第１のマスク層に前記第１のパターンを転写し、
   前記第１のパターンが転写された前記第１のマスク層をエッチングして前記第１のパターンを縮小させた第２のパターンを形成し、
   前記第２のパターンの側壁部を囲んで側壁パターンを設けた後に前記第２のパターンを除去し、
   前記側壁パターンおよび前記第１のマスク層の下層の前記被加工層を部分的に覆って第２のマスク層を設け、
   前記第２のマスク層および前記側壁パターンをマスクとして前記被加工層をエッチングして前記被加工層に前記第２のマスク層のパターンおよび前記側壁パターンを転写し、
   前記被加工層に転写された前記第２のマスク層のパターンおよび前記側壁パターンを反転させた第３のパターンを形成する、
   ことを特徴とする半導体装置の製造方法。
3. 前記被加工層に転写された前記側壁パターンに基づいて前記被処理基板と前記被加工層との間に設けられている絶縁膜を含む積層膜をパターニングすることにより、前記被処理基板上に複数個の電極のパターンを形成することを特徴とする請求項１に記載の半導体装置の製造方法。
4. 前記第３のパターンに基づいて前記被処理基板と前記被加工層との間に設けられている絶縁膜を含む積層膜をパターニングすることにより、前記被処理基板上に複数個の電極のパターンを形成することを特徴とする請求項２に記載の半導体装置の製造方法。
5. 前記各電極パターン同士の間に電極材料を設けることにより、ＮＡＮＤ型フラッシュメモリのゲート電極を複数個形成することを特徴とする請求項３または４に記載の半導体装置の製造方法。

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