KR20130059275A - 다중 측벽 이미지 전사 기법을 이용하여 구조 내에 피쳐들을 패터닝하는 방법들 - Google Patents

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KR20130059275A
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Abstract

본원에서는, 다중 측벽 이미지 전사 기법을 이용하여, 반도체 기판 내에, 또는 집적 회로 디바이스들을 형성하는 데에 이용되는 물질의 층과 같은 구조 내에 피쳐들을 패터닝하는 방법들이 개시된다. 일 예에서, 이 방법은 구조 상에 제 1 맨드릴을 형성하는 단계와; 제 1 맨드릴에 인접하게 다수의 제 1 스페이서들을 형성하는 단계와; 제 1 스페이스들 중 하나에 인접하게 다수의 제 2 맨드릴들을 형성하는 단계와; 그리고 제 2 맨드릴들 중 하나에 인접하게 다수의 제 2 스페이서들을 형성하는 단계를 포함한다. 이 방법은 또한, 제 1 스페이서들 및 제 2 스페이서들에 대해 제 1 맨드릴 및 제 2 맨드릴들을 선택적으로 제거함으로써, 제 1 스페이서들 및 제 2 스페이서들로 구성되는 식각 마스크를 정의하기 위해, 적어도 하나의 식각 프로세스를 수행하는 단계와; 그리고 구조 내에 다수의 피쳐들을 정의하기 위해, 구조 상에서 식각 마스크를 통해 적어도 하나의 식각 프로세스를 수행하는 단계를 포함한다.

Description

다중 측벽 이미지 전사 기법을 이용하여 구조 내에 피쳐들을 패터닝하는 방법들{METHODS OF PATTERNING FEATURES IN A STRUCTURE USING MULTIPLE SIDEWALL IMAGE TRANSFER TECHNIQUE}
일반적으로, 본 개시는 복잡한(sophisticated) 반도체 디바이스들의 제조에 관한 것으로서, 보다 구체적으로는, 다중 측벽 이미지 전사 기법(multiple sidewall image transfer technique)을 이용하여, 반도체 기판 내에, 또는 집적 회로 디바이스들을 형성하는 데에 이용되는 물질의 층과 같은 구조 내에 피쳐들(features)을 패터닝하는 다양한 방법들에 관한 것이다.
CPU들, 저장 디바이스들, 주문형 반도체(ASIC)들 등과 같은 진보된 집적 회로들의 제조는, 특정의 회로 레이아웃에 따라 소정의 칩 면적 내에 많은 개수의 회로 소자들을 형성할 것을 요구하는 바, 전계 효과 트랜지스터들(NMOS 또는 PMOS 트랜지스터들)은 이러한 집적 회로 디바이스들을 제조하는 데에 이용되는 하나의 중요한 타입의 회로 소자를 나타낸다. NMOS 트랜지스터 또는 PMOS 트랜지스터가 고려되는 지에 상관없이, 전계 효과 트랜지스터는 전형적으로 도핑된 소스 및 드레인 영역들을 포함하는 바, 이들은 반도체 기판 내에 형성되며 채널 영역에 의해 분리된다. 게이트 절연층이 채널 영역 위에 위치되고, 전도성 게이트 전극이 게이트 절연층 위에 위치된다. 게이트 전극에 적절한 전압을 인가함으로써, 채널 영역은 전도성이 되며, 소스 영역으로부터 드레인 영역으로 전류가 흐를 수 있게 된다.
매우 상세한(detailed) 시퀀스 또는 프로세스 흐름에서, 예를 들어 증착 프로세스들, 식각 프로세스들, 가열 프로세스들, 마스킹 동작들 등과 같은 다수의 프로세싱 동작들이 수행되어, 이러한 집적 회로 디바이스들을 형성한다. 일반적으로, 집적 회로 디바이스들의 형성은 특히, 다양한 물질층들을 형성하고, 원하는 구조(이를 테면, 게이트 전극, 측벽 스페이서 등)를 정의하기 위해 이러한 물질층들의 일부분들을 패터닝 또는 제거하는 것을 포함한다. 디바이스 설계자들은, 주로 트랜지스터의 다양한 컴포넌트들(이를 테면, 트랜지스터들의 게이트 길이)의 사이즈를 줄이거나 "스케일링(scaling)"함으로써, 트랜지스터 디바이스들의 전기적인 수행 성능들을 개선하는 데에 있어서 매우 성공적이었다. 실제로, 오늘날의 트랜지스터들 상의 디바이스 치수는, 기존의 193nm 기반의 포토리소그래피 툴들 및 기술을 이용하여 이러한 피쳐들을 직접 패터닝하는 것이 매우 어려워지는 포인트까지 감소되었다. 따라서, 디바이스 설계자들은 매우 작은 피쳐들을 패터닝하기 위해 다양한 기법들을 이용하였다. 이러한 하나의 기법은 일반적으로 측벽 이미지 전사 기법(sidewall image transfer technique)으로서 알려져있다.
도 1a-1e는 종래의 측벽 이미지 전사 기법의 하나의 예시적인 실례를 도시한다. 도 1a에 나타낸 바와 같이, 반도체 기판과 같은 구조(10) 상에 맨드릴(mandrel)(12)이 형성된다. 맨드릴(12)은, 예를 들어 비정질 실리콘, 폴리실리콘 등과 같은 다양한 물질들로 구성될 수 있다. 맨드릴(12)의 사이즈는 특정의 응용들에 의존하여 달라질 수 있다. 맨드릴(12)은, 기존의 증착, 포토리소그래피 및 식각 툴들 및 기법들을 이용하여, 맨드릴 물질의 층을 증착 및 패터닝함으로써 형성될 수 있다. 다음으로, 도 1b에 나타낸 바와 같이, 스페이서 물질층(14)이 맨드릴(12) 및 구조(10) 상에 컨포멀(conformal)하게 증착된다. 스페이서 물질층(14)은, 예를 들어 실리콘 질화물, 실리콘 이산화물 등과 같은 다양한 물질들로 구성될 수 있다. 도 1c에 나타낸 바와 같이, 이방성 식각 프로세스를 수행하여, 맨드릴(12)에 인접하게 스페이서들(14a)을 정의한다. 그런 다음, 도 1d에 나타낸 바와 같이, 선택적 식각 프로세스에 의해 맨드릴(12)이 제거되는 바, 이러한 선택적 식각 프로세스는, 도 1e에 나타낸 바와 같이 구조(10) 내에 피쳐(18)를 정의하는 이후의 식각 프로세스에서 마스크들의 역할을 하도록 스페이서들(14a)을 남긴다.
본 개시는 다중 측벽 이미지 전사 기법을 이용하여, 반도체 기판 내에, 또는 집적 회로 디바이스들을 형성하는 데에 이용되는 물질의 층과 같은 구조 내에 피쳐들을 패터닝하는 다양한 방법들에 관한 것이다.
이하, 본 발명의 일부 실시형태들을 기본적으로 이해할 수 있도록 하기 위해 본 발명의 단순화한 요약을 제시한다. 이러한 요약은 본 발명을 속속들이 규명한 개요는 아니다. 이러한 요약은 본 발명의 주요 또는 중요한 요소들을 식별하는 것으로서, 또는 본 발명의 범위를 규정하는 것으로서 의도되지 않는다. 이러한 요약의 유일한 목적은 이후 설명되는 보다 상세한 설명에 대한 서두로서 일부 개념들을 단순화된 형태로 제시하는 것이다.
일반적으로, 본 개시는 다중 측벽 이미지 전사 기법을 이용하여, 반도체 기판 내에, 또는 집적 회로 디바이스들을 형성하는 데에 이용되는 물질의 층과 같은 구조 내에 피쳐들을 패터닝하는 다양한 방법들에 관한 것이다. 일 예에서, 이 방법은 구조 상에 제 1 맨드릴을 형성하는 단계와; 제 1 맨드릴에 인접하게 다수의 제 1 스페이서들을 형성하는 단계와; 다수의 제 2 맨드릴들을 형성하는 단계와, 여기서 상기 제 2 맨드릴들 각각은 제 1 스페이서들 중 하나에 인접하게 형성되며; 그리고 다수의 제 2 스페이서들을 형성하는 단계를 포함하며, 제 2 스페이서들 각각은 제 2 맨드릴들 중 하나에 인접하게 형성된다. 이 방법은 또한, 제 1 스페이서들 및 제 2 스페이서들에 대해 제 1 맨드릴 및 제 2 맨드릴들을 선택적으로 제거함으로써, 제 1 스페이서들 및 제 2 스페이서들로 구성되는 식각 마스크를 정의하기 위해, 적어도 하나의 식각 프로세스를 수행하는 단계와; 그리고 구조 내에 다수의 피쳐들을 정의하기 위해, 구조 상에서 식각 마스크를 통해 적어도 하나의 식각 프로세스를 수행하는 단계를 포함한다.
다른 예시적인 실례에서, 개시되는 방법은 구조 상에 제 1 맨드릴을 형성하는 단계와; 제 1 맨드릴에 인접하게 다수의 제 1 스페이서들을 형성하는 단계와, 여기서 제 1 스페이서들 각각은 제 1 폭을 가지며; 그리고 다수의 제 2 맨드릴들을 형성하는 단계를 포함하며, 제 2 맨드릴들 각각은 제 1 스페이서들 중 하나에 인접하게 형성된다. 이러한 실시예에서, 이 방법은 다음의 부가적인 단계들, 즉 다수의 제 2 스페이서들을 형성하는 단계와, 여기서 제 2 스페이서들 각각은 제 2 맨드릴들 중 하나에 인접하게 형성되고, 제 2 스페이서들 각각은 제 1 폭과 다른 제 2 폭을 가지며; 제 1 스페이서들 및 제 2 스페이서들에 대해 제 1 맨드릴 및 제 2 맨드릴들을 선택적으로 제거함으로써, 제 1 스페이서들 및 제 2 스페이서들로 구성되는 식각 마스크를 정의하기 위해, 적어도 하나의 식각 프로세스를 수행하는 단계와; 그리고 구조 내에 다수의 피쳐들을 정의하기 위해, 구조 상에서 식각 마스크를 통해 적어도 하나의 식각 프로세스를 수행하는 단계를 포함한다.
본 개시는 첨부 도면들과 함께 하기의 설명을 참조함으로써 이해될 것이며, 첨부 도면들에서 동일한 참조 부호들은 같은 요소들을 나타낸다.
도 1a-1e는 종래 기술의 측벽 이미지 전사 기법의 하나의 예시적인 실례를 도시한다.
도 2a-2p는 집적 회로 디바이스의 피쳐들을 형성하는 데에 이용되는 물질의 층과 같은 구조 내에 피쳐들을 패터닝하거나, 반도체 기판 내에 피쳐들을 형성하기 위한, 본원에서 개시되는 다양한 예시적인 방법들을 도시한다.
도 3a-3c는 본원에서 개시되는 방법들을 이용하여 형성될 수 있는 새로운 예시적인 FinFET 디바이스의 하나의 예시적인 실시예를 도시한다.
본 발명은 많은 변형 및 대안적인 형태를 가질 수 있지만, 도면에는 특정한 실시예가 도시되어 있으며, 본원에서는 이에 대해 상세히 설명한다. 하지만, 이러한 특정 실시예는 본 발명을 개시된 형태로 한정하지 않으며, 본 발명은 첨부된 청구항에 의해 규정되는 본 발명의 정신 및 범위 내의 모든 변형들, 등가들 및 대안들을 포함한다는 것을 이해해야 한다.
이하, 본 발명의 예시적인 다양한 실시예들에 대해 설명한다. 명확성을 위해, 본원에서는 실제 구현의 모든 특징들을 설명하지는 않는다. 물론, 주목할 사항으로서, 이러한 모든 실제 실시예의 개발시, 예를 들어 시스템 관련 제약 및 사업 관련 제약을 따르는 것과 같이, 개발자의 특정한 목표를 달성하기 위해서는, 구현 마다 특정한 다양한 결정이 이루어져야 하는바, 이는 구현 마다 달라질 것이다. 또한, 주목할 사항으로서, 이러한 개발 노력은 복잡하고 시간 소모적이지만, 그럼에도 불구하고 본원의 개시의 이득을 갖는 당업자에게는 일상적인 작업이다.
이제, 첨부 도면들을 참조하여 본 발명에 대해 설명한다. 도면들에는, 단지 설명의 목적으로 그리고 당업자에게 잘 알려져있는 상세한 사항들에 의해 본 발명을 애매하게 하지 않도록 하기 위해 다양한 구조들, 시스템들 및 디바이스들을 개략적으로 도시한다. 그럼에도 불구하고, 첨부 도면들은 본 발명의 예들을 묘사하고 설명하기 위해 포함된 것이다. 여기에서 이용되는 단어들 및 구들은 관련 분야의 당업자들이 이러한 단어들 및 구들을 이해하는 것과 일관된 의미를 갖는 것으로 이해되고 해석되어야 한다. 여기에서의 어떠한 용어 또는 구의 일관된 이용에 의해, 이러한 용어 또는 구에 대한 어떠한 특별한 정의, 즉 당업자에 의해 이해되는 보통의 그리고 통상의 의미와 다른 어떠한 정의가 포함되는 것으로 의도되지 않는다. 어떠한 용어 또는 구가 특별한 의미, 즉 당업자들에 의해 이해되는 것과 다른 의미를 갖는 것으로 의도되는 정도까지, 이러한 특별한 정의는 그 용어 또는 구에 대한 특별한 정의를 직접적으로 그리고 명확하게 제공하는 정의 방식으로 명세서에서 명백히 설명될 것이다.
본 개시는 다중 측벽 이미지 전사 기법을 이용하여, 반도체 기판 내에, 또는 집적 회로 디바이스들을 형성하는 데에 이용되는 물질의 층과 같은 구조 내에 피쳐들을 패터닝하는 다양한 방법들에 관한 것이다. 본 출원을 완전히 읽게 되면 당업자에게 쉽게 명백해지는 바와 같이, 본 발명의 방법은, 한정하는 것은 아니지만, ASIC들, 논리 디바이스들, 메모리 디바이스들 등을 포함하는 다양한 디바이스들에 적용가능하다. 또한, 본 발명은, 라인들, 트렌치들, 게이트 전극 구조들, FinFET 디바이스들을 위한 핀들 등과 같은, 집적 회로 제품(integrated circuit product) 상에 형성되는 다른 타입들의 다양한 피쳐들 중 임의의 피쳐를 형성하는 데에 이용될 수 있다. 이제, 첨부 도면들과 관련하여, 본원에서 개시되는 방법들 및 디바이스들의 다양한 예시적인 실시예들이 보다 상세히 설명될 것이다.
도 2a-2j는 집적 회로 디바이스들의 제조에 이용되는 구조 상에 다양한 피쳐들을 형성하기 위한, 본원에서 개시되는 하나의 예시적인 방법을 도시한다. 도 2a에 나타낸 바와 같이, 제 1 맨드릴(112)이 구조(110) 상에 형성된다. 구조(110)는 집적 회로 제품들을 제조하는 데에 이용될 수 있는 임의의 타입의 구조 또는 물질의 층을 나타내도록 의도된다. 예를 들어, 구조(110)는 반도체 기판, 금속의 층, 실리콘 질화물의 층, 폴리실리콘의 층, 게이트 전극 물질의 층 등일 수 있다. 제 1 맨드릴(112)은, 예를 들어 비정질 실리콘, 폴리실리콘 등과 같은 다양한 물질들로 구성될 수 있다. 제 1 맨드릴(112)의 사이즈는 특정의 응용들에 의존하여 달라질 수 있다. 예를 들어, 하나의 예시적인 실시예에서, 제 1 맨드릴(112)은 약 80nm의 높이 및 약 40nm의 폭(112w)을 가질 수 있다. 제 1 맨드릴(112)은 기존의 증착, 포토리소그래피 및 식각 툴들 및 기법들을 이용하여 맨드릴 물질의 층을 증착 및 패터닝함으로써 형성될 수 있다.
다음으로, 도 2b에 나타낸 바와 같이, 제 1 스페이서 물질층(114)이 맨드릴(12) 및 구조(10) 상에 컨포멀(conformal)하게 증착된다. 제 1 스페이서 물질층(114)은, 예를 들어 실리콘 질화물, 실리콘 이산화물 등과 같은 다양한 물질들로 구성될 수 있다. 하기에서 보다 충분하게 설명되는 바와 같이, 제 1 스페이서 물질층(114)의 두께는 구조(110) 내에 형성될 피쳐들의 사이즈에 의존하여 달라질 수 있다.
다음으로, 도 2c에 나타낸 바와 같이, 제 1 스페이서 물질층(114) 상에서 이방성 식각 프로세스를 수행하여, 제 1 맨드릴(112)에 인접하게 다수의 제 1 스페이서들(114a)을 정의한다. 예시적인 일 실시예에서, 제 1 스페이서들(114a)의 폭(114aw)는 약 10-25nm 일 수 있다.
다음으로, 도 2d에 나타낸 바와 같이, 제 1 맨드릴(112) 및 제 1 스페이서들(114a) 상에, 맨드릴 물질층(116)이 컨포멀하게 증착된다. 이러한 맨드릴 물질층(116)은, 예를 들어 비정질 실리콘, 폴리실리콘 등과 같은 다양한 물질들로 구성될 수 있다. 하기에서 보다 충분하게 설명되는 바와 같이, 맨드릴 물질층(116)의 두께는 구조(110) 내에 형성될 피쳐들의 사이즈에 의존하여 달라질 수 있다. 맨드릴 물질층(116)은 제 1 맨드릴(112)과 동일한 물질로 구성될 수 있지만, 반드시 요구되는 것은 아니다.
다음으로, 도 2e에 나타낸 바와 같이, 맨드릴 물질층(116) 상에서 이방성 식각 프로세스를 수행하여, 제 1 스페이서들(114a)에 인접하게 다수의 제 2 맨드릴들(116a)을 정의한다. 제 2 맨드릴들(116a)은 제 1 맨드릴(112)의 폭(112w)과 동일할 수 있는 폭(116aw)을 갖거나, 또는 이들은 다른 폭, 즉 폭(112aw) 보다 넓거나 좁을 수 있는 폭(116aw)을 가질 수 있다. 하나의 예시적인 실시예에서, 제 2 맨드릴들(116a)의 폭(116aw)은 약 20-40nm 일 수 있다.
다음으로, 도 2f에 나타낸 바와 같이, 도 2e에 도시된 다양한 구조들 상에, 제 2 스페이서 물질층(118)이 컨포멀하게 증착된다. 제 2 스페이서 물질층(118)은, 예를 들어 실리콘 질화물, 실리콘 이산화물 등과 같은 다양한 물질들로 구성될 수 있다. 하기에서 보다 충분하게 설명되는 바와 같이, 제 2 스페이서 물질층(118)의 두께는 구조(110) 내에 형성될 피쳐들의 사이즈에 의존하여 달라질 수 있다. 제 2 스페이서 물질층(118)은 제 1 스페이서 물질층(114)과 동일한 물질로 구성될 수 있지만, 반드시 요구되는 것은 아니다.
다음으로, 도 2g에 나타낸 바와 같이, 제 2 스페이서 물질층(118) 상에서 이방성 식각 프로세스를 수행하여, 제 2 스페이서들(114a) 각각에 인접하게 다수의 제 2 스페이서들(118a)을 정의한다. 하나의 예시적인 실시예에서, 제 2 스페이서들(118a)의 폭(118aw)은 약 5-15nm일 수 있다. 본원에서 개시되는 하나의 예시적인 실시예에서, 구조(110) 내에 상이한 사이즈들의 피쳐들이 형성될 수 있도록, 제 2 스페이서들(118a)의 폭(118aw)은 제 1 스페이서들(114a)의 폭(114a)과 상이할 수 있다. 본원에서 개시되는 다른 실시예들에서, 제 2 스페이서들(118a)의 폭(118aw)은 제 1 스페이서들(114a)의 폭(114a)과 같거나, 또는 더 넓을 수 있다.
이후, 도 2h에 나타낸 바와 같이, 제 1 스페이서들(114a) 및 제 2 스페이서들(118a)에 대해 제 1 맨드릴(112) 및 제 2 맨드릴들(116)을 선택적으로 제거하기 위해, 하나 이상의 식각 프로세스들이 수행된다. 하기에서 보다 충분하게 설명되는 바와 같이, 제 1 스페이서들(114a) 및 제 2 스페이서들(118a)은, 구조(110) 내에 다양한 피쳐들(120)을 정의하는 데에 이용될 수 있는 식각 마스크(130)를 정의한다.
도 2i는, 구조(110) 내에 다수의 피쳐들(120)을 정의하기 위해, 식각 프로세스(습식 식각 프로세스 또는 건식 식각 프로세스 중 어느 하나)가 마스크층(130)을 통해 구조(110) 상에서 수행된 이후의 디바이스를 나타낸다. 상기 주목한 바와 같이, 본원에서 개시되는 방법들을 이용하여, 예를 들어 라인들, 트렌치들, 게이트 전극 구조들, FinFET 디바이스들을 위한 핀들 등과 같은 상이한 타입들의 다양한 피쳐들이 형성될 수 있다. 따라서, 특정의 발명이 임의의 특정 타입의 피쳐로 제한되는 것으로서 고려되서는 안된다. 여기에 도시된 예시적인 실시예에서는, 다수의 피쳐들(120a, 120b)이 구조(110) 내에 형성된다. 도 2j는 마스크층(130)이 벗겨진 이후의 디바이스(100)를 도시한다. 여기에 개시된 실시예에서, (제 1 스페이서들(114a)에 해당하는) 피쳐들(120a)은 (제 2 스페이서들(118a)에 해당하는) 피쳐들(120b)의 폭(120bw) 보다 큰 폭(120aw)을 갖는다.
도 2k-2m은 본원에서 개시되는 방법들이 이용될 수 있는 다른 예시적인 실례를 개시한다. 도 2k에 나타낸 바와 같이, 제 2 맨드릴들(116a)의 폭(119)은 제 1 맨드릴(112)의 폭(112w) 보다 넓고, 제 1 스페이서들(114a) 및 제 2 스페이서들(118a)의 폭들은 동일하다. 도 2l에 나타낸 바와 같이, 제 1 스페이서들(114a) 및 제 2 스페이서들(118a)에 대해 제 1 맨드릴(112) 및 제 2 맨드릴들(116)을 선택적으로 제거하기 위해, 하나 이상의 식각 프로세스들이 수행된다. 하기에서 보다 충분하게 설명되는 바와 같이, 제 1 스페이서들(114a) 및 제 2 스페이서들(118a)은, 구조(110) 내에 다양한 피쳐들(120)을 정의하는 데에 이용될 수 있는 식각 마스크(130)를 정의한다. 도 2m은, 구조(110) 내에 다수의 트렌치 피쳐들(132a, 132b)을 정의하기 위해, 식각 프로세스(습식 식각 프로세스 또는 건식 식각 프로세스 중 어느 하나)가 마스크층(130)을 통해 구조(110) 상에서 수행된 이후의 디바이스(100)를 나타낸다. 이러한 예시적인 실시예에서, 트렌치(132a)는 폭(112w)(이는 제 1 맨드릴(112)의 폭에 해당한다)을 가지며, 트렌치(132b)는 폭(119)(이는 제 2 맨드릴들(116a)의 폭에 해당한다)을 갖는다.
도 2n-2p는 본원에서 개시되는 방법들이 이용될 수 있는 또 다른 예시적인 실례를 도시한다. 도 2n에 나타낸 바와 같이, 구조(110)는 게이트 절연 물질층(140) 상에 형성되는 게이트 전극 물질층(142)일 수 있으며, 게이트 절연 물질층(140)은 반도체 기판(150) 위에 형성된다. 도 2n-2p에 도시된 예에서, 제 1, 2 맨드릴들(112, 116a)은 동일한 폭을 가지며, 제 1 스페이서들(114a) 및 제 2 스페이서들(118a)의 폭들은 동일하다. 도 2o에 나타낸 바와 같이, 제 1 스페이서들(114a) 및 제 2 스페이서들(118a)에 대해 제 1 맨드릴(112) 및 제 2 맨드릴들(116)을 선택적으로 제거하기 위해, 하나 이상의 식각 프로세스들이 수행된다. 제 1 스페이서들(114a) 및 제 2 스페이서들(118a)은 게이트 전극 물질층(142) 내에 다양한 피쳐들을 정의하는 데에 이용될 수 있는 식각 마스크(130)를 정의한다. 도 2p는, 다수의 게이트 전극들(142a)을 정의하기 위해, 하나 이상의 식각 프로세스들(습식 식각 또는 건식 식각 중 어느 하나)이 적어도 게이트 전극 물질층(142) 상에서 수행된 이후의 디바이스(100)를 나타낸다. 도시된 예에서는 또한, 게이트 절연 물질층(140)을 패터닝함으로써, 게이트 절연층들(140a)을 정의하기 위해, 마스크층(130)을 통해 식각 프로세스가 수행된다. 도시된 실시예에서, 본원에서 개시되는 방법들은 디바이스(100)에 대한 다수의 게이트 구조들(160)을 정의하는 데에 이용될 수 있으며, 게이트 구조들(160)은 게이트 절연층(140a) 및 게이트 전극(142a)으로 구성된다. 이러한 예시적인 실례에서, 게이트 전극들(142a)은 그 위에 위치되는 스페이서의 폭에 해당하는 임계 치수(critical dimension)를 갖는다.
도 3a-3c는 본원에서 개시되는 방법들이 FinFET 디바이스(200)를 형성하는 데에 이용될 수 있는 예시적인 실례를 도시하는 바, 여기서 피쳐들(120a, 120b)은 FinFET 디바이스(200)의 핀들이다. 상기 주목한 바와 같이, 몇몇 실시예들에서, 피쳐들(120a, 120b)(또는 핀들)은 상이한 폭들을 가질 수 있다. 이러한 예에서, 구조(110)는 벌크 실리콘 기판이거나, 또는 SOI 기판의 활성층일 수 있다. 핀들(120a, 120b)의 전체적인 사이즈, 형상 및 구성은 특정의 응용에 의존하여 달라질 수 있다.
도 3b는 몇 개의 프로세스 동작들이 수행된 이후의 FinFET 디바이스(200)를 도시한다. 예를 들어, 잘 알려진 기법들을 이용하여, 디바이스(200)에 대한 예시적인 게이트 전극 구조(202)가 형성된다. 하나의 예시적인 실시예에서, 개략적으로 도시된 게이트 구조(202)는 예시적인 게이트 절연층(202a) 및 예시적인 게이트 전극(202b)을 포함한다. 또한, 예시적인 게이트 캡층(gate cap layer)(204)이 예시적인 게이트 전극층(202b) 상에 형성되는 것으로서 도시되어 있다. 게이트 절연층(202a)은, 예를 들어 실리콘 이산화물, 소위 하이(high)-k (k는 10 보다 큼) 절연 물질 등과 같은 다양한 상이한 물질들로 구성될 수 있다. 또한, 게이트 전극(202b)은 폴리실리콘 또는 비정질 실리콘과 같은 물질로 구성되거나, 또는 게이트 전극(202b)의 역할을 하는 하나 이상의 금속층들로 구성될 수 있다. 본 출원을 완전히 읽게 되면 당업자에게 쉽게 명백해지는 바와 같이, 도면들에 도시된 FinFET 디바이스(200)의 게이트 구조(202), 즉 게이트 절연층(202a) 및 게이트 전극(202b)은 특성에 있어서(in nature) 대표적인 것(representative)으로 의도된다. 즉, 게이트 구조(202)는 다양한 상이한 물질들로 구성될 수 있고, 다양한 구성들을 가질 수 있으며, 게이트 구조(202)는 소위 "게이트 퍼스트(gate-first)" 또는 "대체 금속 게이트(replacement metal gate)" 기법들 중 어느 하나를 이용하여 구성될 수 있다. 하나의 예시적인 실시예에서, 산화 프로세스를 수행하여, 도 3b에 도시된 실리콘 이산화물로 구성되는 예시적인 게이트 절연층(202a)을 형성할 수 있다. 이후, 게이트 전극 물질 및 게이트 캡층 물질이 디바이스(200) 상에 증착되는 바, 이러한 층들은 기존의 포토리소그래피 및 식각 기법들을 이용하여 패터닝될 수 있다. 게이트 캡층(204)은, 예를 들어 실리콘 질화물과 같은 다양한 물질들로 구성될 수 있다. 전형적으로, 게이트 전극 구조(202)를 보호하고 전기적으로 절연시키기 위해, 예를 들어 실리콘 질화물로 구성되는 측벽 스페이서들이 게이트 전극 구조(202)에 인접하게 형성되지만, 본원에서 개시되는 발명들을 애매하게 하지 않기 위하여, 도 3b에는 이러한 스페이서들을 나타내지 않았다.
도 3c는 이후의 제조 스테이지에서의 FinFET 디바이스(200)의 하나의 예시적인 실시예의 개략적인 사시도이며, 여기서 예시적인 핀들(120a, 120b)은, 제조 허용오차들(tolerances) 또는 에러들로 인한 폭에 있어서 차이들(differences)이 없는, 상이한 목표 폭들을 의도적으로 갖는다. 본원에서 개시되는 기법들을 이용하게 되면, FinFET 디바이스(200)의 채널 폭은, 설계되고 있는 특정 회로에 대해 요구되는 원하는 또는 목표 구동 전류를 달성하도록 디바이스 설계자들이 원하는 대로 달라질 수 있다. 즉, 본원에서 개시되는 기법들을 이용하게 되면, FinFET 디바이스는, 균일한 두께를 갖는 핀들을 갖는 FinFET 디바이스와 상이한 구동 전류를 일으키도록 설계 및 제조될 수 있다. 또한, 핀들의 폭에 적어도 얼마간 의존하는 FinFET 디바이스의 다른 중요한 파라미터는 임계 전압(threshold voltage)이다. 핀들의 폭들이 상이할 수 있는 본원에서 개시되는 FinFET 디바이스(200)를 이용함으로써, 디바이스의 임계 전압을 보다 우수하게 제어할 수 있다. 상기 주목한 바와 같이, 디바이스(200)는 게이트 구조(202) 및 게이트 캡층(204)을 포함한다. 도 3c에 도시된 단면도에서, 게이트 전극(202b) 아래에서는 게이트 절연층(202a)이 존재하지 않는다. 도 3c에는 또한, 절연 물질(209), 측벽 스페이서들(208) 및, 디바이스(100)에 대한 소스/드레인 영역들이 형성될 반도체 물질층(210)이 도시되어 있다. 스페이서들(208)은, 예를 들어 실리콘 질화물, 실리콘 산질화물 등과 같은 다양한 물질들로부터 형성될 수 있다. 스페이서들(208)은, 스페이서 물질층을 컨포멀하게 증착한 다음 이방성 식각 프로세스를 수행함으로써, 구성될 수 있다. 스페이서가 맨드릴에 인접하게 형성되거나 또는 그 반대인 것으로 청구항들에서 기재될 때, 스페이서와 맨드릴 간의 물리적인 접촉(physical contact)은 요구되지 않는 다는 것을 이해해야 한다. 즉, 예를 들어, 라이너 층(liner layer) 상에 제 1 스페이서들(114a)을 형성하기 전에, 제 1 맨드릴(112) 상에 라이너 층이 형성될 수 있다. 이 경우, 제 1 스페이서들(114a)은 제 1 맨드릴(112)에 인접하게 형성되는 것으로서 여전히 이해되어야 한다. 스페이서와 맨드릴 간의 물리적인 접촉은 특허청구범위에 제시된 정도로, 스페이서가 맨드릴 "위에(on)" 형성되거나 또는 그 반대인 것으로 기재함으로써, 이러한 물리적인 접촉이 청구될 것이다.
상기 개시된 특정 실시예들은 단지 예시적인 것으로서, 본 발명은 본원의 개시의 이득을 갖는 당업자들에게 명백한, 다르지만 등가의 방법들로 변형 및 실행될 수 있다. 예를 들어, 상기 설명된 프로세스 단계들은 다른 순서로 수행될 수 있다. 또한, 하기의 청구항들에서 정의되는 것 이외에, 본원에 개시된 구성 또는 설계의 세부사항들에 대한 어떠한 한정도 의도되지 않는다. 따라서, 상기 개시된 특정 실시예들은 수정 또는 변경될 수 있으며, 이러한 모든 변형들은 본 발명의 범위 및 정신 내에 있음이 명백하다. 따라서, 본 발명이 보호받고자 하는 바는 하기의 청구항들에 의해 정의된다.

Claims (22)

  1. 구조 상에 제 1 맨드릴(mandrel)을 형성하는 단계와;
    상기 제 1 맨드릴에 인접하게 다수의 제 1 스페이서들을 형성하는 단계와;
    다수의 제 2 맨드릴들을 형성하는 단계와, 여기서 상기 제 2 맨드릴들 각각은 상기 제 1 스페이서들 중 하나에 인접하게 형성되며;
    다수의 제 2 스페이서들을 형성하는 단계와, 여기서 상기 제 2 스페이서들 각각은 상기 제 2 맨드릴들 중 하나에 인접하게 형성되며;
    상기 제 1 스페이서들 및 상기 제 2 스페이서들에 대해 상기 제 1 맨드릴 및 상기 제 2 맨드릴들을 선택적으로 제거함으로써, 상기 제 1 스페이서들 및 상기 제 2 스페이서들로 구성되는 식각 마스크를 정의하기 위해, 적어도 하나의 식각 프로세스를 수행하는 단계와; 그리고
    상기 구조 내에 다수의 피쳐들(features)을 정의하기 위해, 상기 구조 상에서 상기 식각 마스크를 통해 적어도 하나의 식각 프로세스를 수행하는 단계를 포함하는 것을 특징으로 하는 방법.
  2. 제 1 항에 있어서,
    상기 제 1 스페이서는 상기 다수의 제 2 스페이서들 각각의 폭과 동일한 폭을 갖는 것을 특징으로 하는 방법.
  3. 제 1 항에 있어서,
    상기 제 1 스페이서는 상기 다수의 제 2 스페이서들 각각의 폭과 상이한 폭을 갖는 것을 특징으로 하는 방법.
  4. 제 1 항에 있어서,
    상기 구조는 반도체 기판 또는 물질의 층 중에서 하나인 것을 특징으로 하는 방법.
  5. 제 1 항에 있어서,
    상기 구조는 반도체 기판이며, 상기 피쳐들은 FinFET 디바이스를 위한 핀들(fins)인 것을 특징으로 하는 방법.
  6. 제 1 항에 있어서,
    상기 제 1 맨드릴은 상기 다수의 제 2 맨드릴들 각각의 폭과 동일한 폭을 갖는 것을 특징으로 하는 방법.
  7. 제 1 항에 있어서,
    상기 제 1 맨드릴은 상기 다수의 제 2 맨드릴들 각각의 폭과 상이한 폭을 갖는 것을 특징으로 하는 방법.
  8. 제 1 항에 있어서,
    상기 구조는 게이트 전극 물질의 층이고, 상기 피쳐들은 게이트 전극들인 것을 특징으로 하는 방법.
  9. 제 1 항에 있어서,
    상기 피쳐들은 라인들 또는 트렌치들인 것을 특징으로 하는 방법.
  10. 제 1 항에 있어서,
    상기 제 1 스페이서들은 상기 제 1 맨드릴 상에 형성되고, 상기 제 2 맨드릴들 각각은 상기 제 1 스페이서들 중 하나 상에 형성되며, 그리고 상기 제 2 스페이서들 각각은 상기 제 2 맨드릴들 중 하나 상에 형성되는 것을 특징으로 하는 방법.
  11. 구조 상에 제 1 맨드릴을 형성하는 단계와;
    상기 제 1 맨드릴에 인접하게 다수의 제 1 스페이서들을 형성하는 단계와, 여기서 상기 제 1 스페이서들 각각은 제 1 폭을 가지며;
    다수의 제 2 맨드릴들을 형성하는 단계와, 여기서 상기 제 2 맨드릴들 각각은 상기 제 1 스페이서들 중 하나에 인접하게 형성되며;
    다수의 제 2 스페이서들을 형성하는 단계와, 여기서 상기 제 2 스페이서들 각각은 상기 제 2 맨드릴들 중 하나에 인접하게 형성되고, 상기 제 2 스페이서들 각각은 상기 제 1 폭과 다른 제 2 폭을 가지며;
    상기 제 1 스페이서들 및 상기 제 2 스페이서들에 대해 상기 제 1 맨드릴 및 상기 제 2 맨드릴들을 선택적으로 제거함으로써, 상기 제 1 스페이서들 및 상기 제 2 스페이서들로 구성되는 식각 마스크를 정의하기 위해, 적어도 하나의 식각 프로세스를 수행하는 단계와; 그리고
    상기 구조 내에 다수의 피쳐들을 정의하기 위해, 상기 구조 상에서 상기 식각 마스크를 통해 적어도 하나의 식각 프로세스를 수행하는 단계를 포함하는 것을 특징으로 하는 방법.
  12. 제 11 항에 있어서,
    상기 제 1 폭은 상기 제 2 폭 보다 큰 것을 특징으로 하는 방법.
  13. 제 11 항에 있어서,
    상기 제 2 폭은 상기 제 1 폭 보다 큰 것을 특징으로 하는 방법.
  14. 제 11 항에 있어서,
    상기 구조는 반도체 기판 또는 물질의 층 중에서 하나인 것을 특징으로 하는 방법.
  15. 제 11 항에 있어서,
    상기 구조는 반도체 기판이며, 상기 피쳐들은 FinFET 디바이스를 위한 핀들인 것을 특징으로 하는 방법.
  16. 제 11 항에 있어서,
    상기 제 1 맨드릴은 상기 다수의 제 2 맨드릴들 각각의 폭과 동일한 폭을 갖는 것을 특징으로 하는 방법.
  17. 제 11 항에 있어서,
    상기 제 1 맨드릴은 상기 다수의 제 2 맨드릴들 각각의 폭과 상이한 폭을 갖는 것을 특징으로 하는 방법.
  18. 제 11 항에 있어서,
    상기 구조는 게이트 전극 물질의 층이고, 상기 피쳐들은 게이트 전극들인 것을 특징으로 하는 방법.
  19. 제 11 항에 있어서,
    상기 피쳐들은 라인들 또는 트렌치들인 것을 특징으로 하는 방법.
  20. 제 11 항에 있어서,
    상기 제 1 스페이서들은 상기 제 1 맨드릴 상에 형성되고, 상기 제 2 맨드릴들 각각은 상기 제 1 스페이서들 중 하나 상에 형성되며, 그리고 상기 제 2 스페이서들 각각은 상기 제 2 맨드릴들 중 하나 상에 형성되는 것을 특징으로 하는 방법.
  21. FinFET 디바이스로서,
    반도체 기판과;
    상기 기판 내에 형성되는 다수의 핀들과, 여기서 상기 핀들은 상이한 목표 폭들을 가지며; 그리고
    상기 다수의 핀들 상에 위치되는 게이트 전극을 포함하는 것을 특징으로 하는 FinFET 디바이스.
  22. 제 21 항에 있어서,
    상기 핀들의 상기 폭은 상기 기판의 상면에 실질적으로 평행한 방향을 갖는 것을 특징으로 하는 FinFET 디바이스.
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