CN105702726B

CN105702726B - 半导体器件及其制造方法

Info

Publication number: CN105702726B
Application number: CN201410708431.3A
Authority: CN
Inventors: 钟汇才; 赵超; 朱慧珑
Original assignee: Institute of Microelectronics of CAS
Current assignee: Institute of Microelectronics of CAS
Priority date: 2014-11-27
Filing date: 2014-11-27
Publication date: 2019-01-18
Anticipated expiration: 2034-11-27
Also published as: CN105702726A

Abstract

一种半导体器件，包括第一器件层和位于所述第一器件层之上的第二器件层，其中第一器件层包括衬底上的第一多个鳍片结构、以及横跨所述第一多个鳍片结构的第一栅极堆叠结构，第二器件层包括第二多个鳍片结构、以及横跨所述第二多个鳍片结构的第二栅极堆叠结构，其中，第二多个鳍片结构的每一个第二鳍片位于第一多个鳍片结构的相邻两个第一鳍片之间。依照本发明的半导体器件及其制造方法，在底部器件层的多个鳍片之间区域之上形成了包含多个鳍片和栅极的顶部器件层，合理利用了FinFET器件鳍片之间的区域，提高了器件的驱动能力而避免了增大芯片面积，有效提高了器件整体性能。

Description

半导体器件及其制造方法

技术领域

本发明涉及一种半导体器件及其制造方法，特别是涉及一种包括垂直堆叠3D结构的多层FinFET及其制造方法。

背景技术

随着器件尺寸等比例缩减至22nm技术以及以下，诸如鳍片场效应晶体管(FinFET)和三栅(tri-gate)器件的三维多栅器件成为最有前途的新器件技术之一，这些结构增强了栅极控制能力、抑制了漏电与短沟道效应。

对于传统工艺而言，通过如下的步骤来对包括FinFET、tri-gate器件的CMOS器件进行栅极图形化以及形成接触，以便实现隔离的功能器件：

1、采用布线-切割(line-and-cut)双光刻图形化技术以及随后刻蚀栅极堆叠来对栅极图形化；

2、采用统一特征尺寸和节距(pitch)来沿一个方向印刷用于栅极图形化的平行线条；

3、仅在预定的网格节点处布置栅极线端(尖端)；

4、通过在形成器件间绝缘介质层之后光刻以及刻蚀来形成用于器件栅极电极和源/漏极的导电接触孔。

上述方法具有一些优点：

1、简化了适用于特殊照明模式的光刻；

2、消除了使光刻、刻蚀和OPC复杂化的许多邻近效应。

FinFET和三栅器件与平面CMOS器件不同，是三维器件。通常，通过选择性干法或者湿法刻蚀在体衬底或者SOI衬底上形成半导体鳍片，然后横跨鳍片而形成栅极堆叠。三维三栅晶体管在垂直鳍片结构的三个侧边上均形成了导电沟道，由此提供了“全耗尽”运行模式。三栅晶体管也可以具有连接起来的多个鳍片以增大用于更高性能的总驱动能力。

然而，随着FinFET器件进入22nm技术节点并且进一步缩减，鳍片的尺寸变得越来越小，例如仅约10～30nm。FinFET三维器件的鳍片与栅极电极之间的节距变得越来越小，使得图形化刻蚀和填充工艺变得越来越困难。因此，传统的二维阵列排布的多个FinFET阵列构成的器件的集成度受限于用于形成电接触和电互连的工艺。

发明内容

由上所述，本发明的目的在于克服上述技术困难，提高器件的集成度。

为此，本发明提供了一种半导体器件，包括第一器件层和位于所述第一器件层之上的第二器件层，其中第一器件层包括衬底上的第一多个鳍片结构、以及横跨所述第一多个鳍片结构的第一栅极堆叠结构，第二器件层包括第二多个鳍片结构、以及横跨所述第二多个鳍片结构的第二栅极堆叠结构，其中，第二多个鳍片结构的每一个第二鳍片位于第一多个鳍片结构的相邻两个第一鳍片之间。

其中，所述第二多个鳍片结构的鳍片之间的节距等于所述第一多个鳍片结构的鳍片之间的节距。

其中，第二多个鳍片结构的每一个第二鳍片位于第一多个鳍片结构的相邻两个第一鳍片之间的正中处。

其中，所述第二栅极堆叠结构与第一栅极堆叠结构垂直对准并且具有相同的节距。

其中，第二栅极堆叠结构和第一栅极堆叠结构均包括各自的栅极绝缘层和栅极导电层，相邻器件层的栅极导电层之间通过各自的栅极绝缘层而绝缘隔离。

其中，半导体器件具有相互交替堆叠的多个第一器件层和多个第二器件层。

其中，第二多个鳍片结构与第一栅极堆叠结构之间具有绝缘隔离层。

本发明还提供了一种半导体器件制造方法，包括步骤：

a、在衬底上形成第一多个鳍片结构；

b、形成横跨在第一多个鳍片结构上的第一栅极堆叠结构，与第一多个鳍片结构一起构成第一器件层；

c、以第一栅极堆叠结构两侧的第一多个鳍片结构为种晶层，外延生长形成外延层；

d、刻蚀外延层形成第二多个鳍片结构，其中第二多个鳍片结构的每个第二鳍片在第一多个鳍片结构的相邻两个第一鳍片之间；

e、形成横跨在第二多个鳍片结构上的第二栅极堆叠结构，与第二多个鳍片结构一起构成第二器件层。

其中，交替循环执行步骤a至e，使得半导体器件具有相互交替堆叠的多个第一器件层和多个第二器件层。

其中，在步骤b与步骤c之间进一步在第二多个鳍片结构与第一栅极堆叠结构之间形成绝缘隔离层。

依照本发明的半导体器件及其制造方法，在底部器件层的多个鳍片之间区域之上形成了包含多个鳍片和栅极的顶部器件层，合理利用了FinFET器件鳍片之间的区域，提高了器件的驱动能力而避免了增大芯片面积，有效提高了器件整体性能。

附图说明

以下参照附图来详细说明本发明的技术方案，其中：

图1至图5为依照本发明的半导体器件的制造方法各步骤的示意图。

具体实施方式

以下参照附图并结合示意性的实施例来详细说明本发明技术方案的特征及其技术效果，公开了能有效提高器件的集成度、提高器件驱动能力的多子鳍片FinFET及其制造方法。需要指出的是，类似的附图标记表示类似的结构，本申请中所用的术语“第一”、“第二”、“上”、“下”等等可用于修饰各种器件结构或制造工序。这些修饰除非特别说明并非暗示所修饰器件结构或制造工序的空间、次序或层级关系。

值得注意的是，以下附图1至图5中，每个图的左部所示为器件的顶视图，右部所示为沿顶视图中A-A’剖面线(垂直鳍片延伸分布方向的剖面线，也即沿第二方向)得到的剖视图。

如图1所示，在衬底1上形成多个第一鳍片1F。提供衬底1，衬底1依照器件用途需要而合理选择，可包括单晶体硅(Si)、单晶体锗(Ge)、SOI、GeOI、应变硅(Strained Si)、锗硅(SiGe)，或是化合物半导体材料，例如氮化镓(GaN)、砷化镓(GaAs)、磷化铟(InP)、锑化铟(InSb)，以及碳基半导体例如石墨烯、SiC、碳纳管等等。出于与CMOS工艺兼容的考虑，衬底1优选地为体Si或SOI。优选地，在衬底1上通过LPCVD、PECVD、HDPCVD、MOCVD、MBE、ALD、蒸发、溅射等常规工艺形成硬掩模层2，其材料可以选自氧化硅、氮化硅、氮氧化硅、非晶碳、类金刚石无定形碳(DLC)等及其组合。在绝缘材料上通过旋涂、喷涂、丝网印刷等工艺形成聚合物材料的光刻胶，随后采用预设的模板曝光、显影，得到多个平行的光刻胶线条。以光刻胶线条为掩模，对绝缘材料进行干法刻蚀，在衬底1形成多个平行的绝缘材料线条构成的第一硬掩模线条2，沿第一方向延伸分布。例如，硬掩模线条2自身的长度/宽度(沿图1中A--A’方向，也即沿最终器件栅极堆叠延伸方向或称作第二方向)为50～200nm，平行线条2之间的间距、节距为10～50nm。虽然本发明图示中均显示了周期性的线条，然而实际上可以依据版图设计需要合理设置线条自身宽度与节距，也即线条布局可以是离散、分立的。随后，以硬掩模层图形2为掩模，刻蚀衬底1，在衬底1中形成多个沿第一方向平行分布的第一沟槽1G以及第一沟槽1G之间剩余的衬底1材料所构成的第一鳍片1F。沟槽1G的深宽比优选地大于5:1。在本发明一个实施例中，刻蚀工艺可以是湿法腐蚀，对于Si(单晶体Si或者SOI)材质的衬底1而言，湿法腐蚀的刻蚀剂为四甲基氢氧化铵(TMAH)或者KOH溶液，对于其他材质(SiGe、Ge、GaN等)可以采用强酸(例如硫酸、硝酸)与强氧化剂(例如双氧水、含臭氧的去离子水)的组合。在本发明另一实施例中，刻蚀工艺例如是等离子干法刻蚀或者反应离子刻蚀，反应气体可以是碳氟基刻蚀气体或其他卤素基刻蚀气体(例如氯气、氯化氢、溴蒸气、溴化氢等)。接着，通过热氧化、热氮化、PECVD、HDPCVD等工艺，在鳍片1F之间的沟槽1G中形成氧化硅或氮化硅等绝缘介质材料层3，构成了第一鳍片1F之间的浅沟槽隔离(STI)3。STI 3的顶部低于鳍片1F的顶部，并且STI 3的厚度优选地小于鳍片1F高度的2/3～1/3。优选地，形成STI 3之后移除硬掩模图形2，露出鳍片结构1F。

如图2所示，在第一鳍片1F以及STI 3之上，形成沿第二方向延伸分布的第一栅极堆叠结构4。采用PECVD、HDPCVD、MBE、ALD、蒸发、溅射等工艺，依次在第一鳍片1F顶部和侧壁、以及STI3顶部之上沉积形成第一器件层中各个FinFET器件的栅极绝缘层4A、以及栅极导电层4B。栅极绝缘层4A的材质例如是氧化硅、掺氮氧化硅、氮化硅、或其它高K材料，高k材料包括但不限于包括选自HfO₂、HfSiO_x、HfSiON、HfAlO_x、HfTaO_x、HfLaO_x、HfAlSiO_x、HfLaSiO_x的铪基材料(其中，各材料依照多元金属组分配比以及化学价不同，氧原子含量x可合理调整，例如可为1～6且不限于整数)，或是包括选自ZrO₂、La₂O₃、LaAlO₃、TiO₂、Y₂O₃的稀土基高K介质材料，或是包括Al₂O₃，以其上述材料的复合层。栅极导电层4B则可为多晶硅、多晶锗硅、或金属，其中金属可包括Co、Ni、Cu、Al、Pd、Pt、Ru、Re、Mo、Ta、Ti、Hf、Zr、W、Ir、Eu、Nd、Er、La等金属单质、或这些金属的合金以及这些金属的氮化物，栅极导电层4B中还可掺杂有C、F、N、O、B、P、As等元素以调节功函数。栅极导电层4B与栅极绝缘层4A之间还优选通过PVD、CVD、ALD等常规方法形成氮化物的阻挡层(未示出)，阻挡层材质为M_xN_y、M_xSi_yN_z、M_xAl_yN_z、M_aAl_xSi_yN_z，其中M为Ta、Ti、Hf、Zr、Mo、W或其它元素。更优选地，栅极导电层4B与阻挡层不仅采用上下叠置的复合层结构，还可以采用混杂的注入掺杂层结构，也即构成栅极导电层4B与阻挡层的材料同时沉积在栅极绝缘层4A上，因此栅极导电层包括上述阻挡层的材料。随后，任选的，以第一栅极堆叠结构4为掩模，对第一鳍片结构1F执行掺杂注入或者外延生长抬升区，在第一栅极堆叠结构4沿第一方向(也即A-A′方向)两侧在第一鳍片1F中/上形成了源漏区(图中未标出)，由此构成了分布在最低层的第一器件层，包括了多个鳍片的FinFET阵列。

随后，如图3所示，在整个器件上形成半导体材质的外延层5。以第一栅极堆叠结构4两侧(沿第一方向)暴露出的第一鳍片1F部分(也即底部的第一器件层中的源漏区)为种晶层，外延生长形成材质与鳍片结构1F相同的外延层5，例如为单晶硅、单晶SiGe等。控制外延生长所采用的工艺(例如PECVD、MBE、ALD等)的参数(例如调整温度、气压、生长时间等)，使得外延层5不仅覆盖了第一鳍片1F(源漏区)的顶部，还覆盖了第一鳍片1F的侧壁，并且延伸越过第一鳍片1F之间的沟槽1G而接合从而也形成在STI 3的顶部上。此外，外延层5也覆盖了第一器件层(第一FinFET阵列)的第一栅极堆叠结构4的顶部和侧壁(也即覆盖了第一栅极导电层4B的顶部和侧壁)。优选地，为了进一步绝缘隔离底层的第一器件层(的栅极4)与上层的第二、第三乃至更多器件层(的半导体层5)，以及为了获得在整个晶片之上的良好均匀性，可以在外延生长层5之前先在底部的第一栅极导电层4B顶部以及侧壁(沿第一方向)上形成绝缘隔离层(图3中未示出)。

接着，如图4所示，选择性刻蚀外延层5，形成第二多个鳍片结构5F。以刻蚀形成第一鳍片1F类似的工艺，刻蚀外延层5形成第二鳍片结构5F，用作第二器件层(第二FinFET阵列)的沟道区和源漏区。其中，第二鳍片5F分布在第一鳍片1F之间(沿第一方向)，优选地位于相邻两个鳍片1F之间的中心部，也即第二鳍片5F两侧的两个第一鳍片1F与其等间距/节距。值得注意的是，虽然图4中仅示出了上下两层结构，但是本发明的实施例可以适用于更多层的结构，例如在第一鳍片1F、第二鳍片5F之间区域上方还具有更多的鳍片结构构成了第三器件层、第四器件层等。优选地，相邻两个器件层的鳍片结构之间间距/节距相等，也即上一器件层的鳍片结构中任一个上层鳍片与下一器件层的鳍片结构中的相邻两个下层鳍片之间的节距相等，换言之，上层鳍片分布在相邻两个下层鳍片之间的正中处。在本发明一个优选实施例中，垂直堆叠了8个FinFET二维阵列结构而构成了3D的FinFET阵列，其中顶部的鳍片结构(例如5F)位于底部的鳍片结构(例如1F)之间的正中处。

如图5所示，在第二鳍片结构5F上，形成沿第二方向分布的第二栅极堆叠结构6。与第一栅极堆叠结构4类似，第二栅极堆叠结构6也包括第二栅极绝缘层6A和第二栅极导电层6B，其工艺和材料可以与层4A/4B相同。优选地，控制刻蚀工艺使得第二栅极堆叠结构6与第一栅极堆叠结构4垂直对准，第二栅极堆叠结构6(沿第一方向)的节距与第一栅极堆叠结构4相同。如此，可以随后刻蚀穿透各个栅极绝缘层4A/6A等等，形成连接了栅极导电层4B与6B的导电通孔(未示出)而完成了上下两层器件之间的互连。与第一器件层类似，顶部的第二器件层(第二多个FinFET)包括作为器件源漏区和沟道区的多个第二鳍片结构5F，以及横跨第二鳍片结构5F的第二栅极堆叠结构6A/6B。

由此形成的3D FinFET器件结构具有如图5所示的结构，包括第一器件层和第二器件层，第一器件层包括衬底上的第一多个鳍片结构1F、横跨第一多个鳍片结构1F的第一栅极堆叠结构4(包括第一栅极绝缘层4A和第一栅极导电层4B)，第二器件层包括在第一器件层之上的第二多个鳍片结构5F、横跨第二多个鳍片结构5F的第二栅极堆叠结构6(包括第二栅极绝缘层6A和第二栅极导电层6B)。其中，第二多个鳍片结构5F的每个第二鳍片位于第一多个鳍片结构1F的两个第一鳍片之间并优选位于正中处，第二多个鳍片结构5F的鳍片之间的节距等于第一多个鳍片结构1F的鳍片之间的节距，第二栅极堆叠结构6与第一栅极堆叠结构4垂直对准。其他具体结构和材质以及相应的形成工艺已经参照附图列举在以上说明中，在此不再赘述。

尽管已参照一个或多个示例性实施例说明本发明，本领域技术人员可以知晓无需脱离本发明范围而对器件结构做出各种合适的改变和等价方式。此外，由所公开的教导可做出许多可能适于特定情形或材料的修改而不脱离本发明范围。因此，本发明的目的不在于限定在作为用于实现本发明的最佳实施方式而公开的特定实施例，而所公开的器件结构及其制造方法将包括落入本发明范围内的所有实施例。

Claims

1.一种半导体器件，包括第一器件层和位于所述第一器件层之上的第二器件层，其中第一器件层包括衬底上的第一多个鳍片结构、以及横跨所述第一多个鳍片结构的第一栅极堆叠结构，第二器件层包括第二多个鳍片结构、以及横跨所述第二多个鳍片结构的第二栅极堆叠结构，其中，第二多个鳍片结构的每一个第二鳍片位于第一多个鳍片结构的相邻两个第一鳍片之间，第二多个鳍片结构与第一栅极堆叠结构之间具有绝缘隔离层。

2.如权利要求1的半导体器件，其中，所述第二多个鳍片结构的鳍片之间的节距等于所述第一多个鳍片结构的鳍片之间的节距。

3.如权利要求1的半导体器件，其中，第二多个鳍片结构的每一个第二鳍片位于第一多个鳍片结构的相邻两个第一鳍片之间的正中处。

4.如权利要求1的半导体器件，其中，所述第二栅极堆叠结构与第一栅极堆叠结构垂直对准并且具有相同的节距。

5.如权利要求1的半导体器件，其中，第二栅极堆叠结构和第一栅极堆叠结构均包括各自的栅极绝缘层和栅极导电层，相邻器件层的栅极导电层之间通过各自的栅极绝缘层而绝缘隔离。

6.如权利要求1的半导体器件，其中，半导体器件具有相互交替堆叠的多个第一器件层和多个第二器件层。

7.一种半导体器件制造方法，包括步骤：

a、在衬底上形成第一多个鳍片结构；

在第二多个鳍片结构与第一栅极堆叠结构之间形成绝缘隔离层；

8.如权利要求7的方法，其中，所述第二多个鳍片结构的鳍片之间的节距等于所述第一多个鳍片结构的鳍片之间的节距。

9.如权利要求7的方法，其中，第二多个鳍片结构的每一个第二鳍片位于第一多个鳍片结构的相邻两个第一鳍片之间的正中处。

10.如权利要求7的方法，其中，所述第二栅极堆叠结构与第一栅极堆叠结构垂直对准并且具有相同的节距。

11.如权利要求7的方法，其中，第二栅极堆叠结构和第一栅极堆叠结构均包括各自的栅极绝缘层和栅极导电层，相邻器件层的栅极导电层之间通过各自的栅极绝缘层而绝缘隔离。

12.如权利要求7的方法，其中，交替循环执行步骤a至e，使得半导体器件具有相互交替堆叠的多个第一器件层和多个第二器件层。