CN109103262B - 半导体结构及其制造方法 - Google Patents

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Abstract

形成半导体器件的方法包括：提供半导体结构，半导体结构包括从第一区延伸到第二区的第一半导体材料。该方法还包括去除第二区中的第一半导体材料的部分以形成凹槽，该凹槽暴露设置在第一区中的第一半导体材料的侧壁；形成覆盖侧壁的介电材料；当介电材料覆盖侧壁时，在邻近介电材料的第二区中外延生长第二半导体材料；以及形成包括第一半导体材料的第一鳍和和包括第二半导体材料的第二鳍。本发明的实施例还涉及半导体结构及其制造方法。

Description

半导体结构及其制造方法
技术领域
本发明的实施例涉及半导体结构及其制造方法。
背景技术
半导体集成电路(IC)工业已经经历了指数增长。IC材料和设计中的技术进步已经产生了多代IC，其中每一代都比前一代具有更小和更复杂的电路。在IC演化过程中，功能密度(即，每芯片面积的互连器件的数量) 通常增加，而几何尺寸(即，可以使用制造工艺产生的最小组件(或线)) 减小。这种按比例缩小工艺通常通过提高生产效率和降低相关成本来提供益处。这种按比例缩小也已经增大了处理和制造IC的复杂度，并且为了实现这些进步，需要IC处理和制造中的类似的发展。
例如，通过增加栅极沟道耦合引入多栅极器件以改进栅极控制，减小 OFF态电流，并且减小短沟道效应(SCE)。一种这样的多栅极器件是横向全环栅(HGAA)晶体管，晶体管的栅极结构围绕它的横向沟道区延伸，在所有侧上为沟道区提供通路。HGAA晶体管与传统的互补金属氧化物半导体(CMOS)工艺兼容，从而允许它们急剧按比例缩小，同时维持栅极控制并且缓解SCE。然而，HGAA晶体管的制造可以是有挑战的。例如，通过当前的方法外延生长HGAA晶体管的堆叠的半导体材料形成沟道不是在所有方面都令人满意，尤其是当器件节距较小时，再然后40纳米(nm) 或更小时。
发明内容
本发明的实施例提供了一种形成半导体器件的方法，包括：提供半导体结构，所述半导体结构包括从第一区延伸到第二区的第一半导体材料；去除所述第二区中的所述第一半导体材料的部分以形成凹槽，所述凹槽暴露设置在所述第一区中的所述第一半导体材料的侧壁；形成覆盖所述侧壁的介电材料；当所述介电材料覆盖所述侧壁时，在邻近所述介电材料的所述第二区中外延生长第二半导体材料；以及形成包括所述第一半导体材料的第一鳍和和包括所述第二半导体材料的第二鳍。
本发明的另一实施例提供了一种形成半导体器件的方法，包括：提供衬底，所述衬底具有设置在所述衬底上方的多个第一半导体层和多个第二半导体层，所述第一半导体层具有与所述第二半导体层不同的材料组成，并且所述第一半导体层和所述第二半导体层在垂直方向上相对于彼此交替地设置；在所述衬底的第一区上方形成图案化的掩模；当所述图案化的掩模位于所述第一区上方时，去除所述衬底的第二区中的所述多个第一半导体层和所述多个第二半导体层，使得所述第一区中的所述多个第一半导体层和所述多个第二半导体层的侧壁暴露；在包括所述侧壁的所述衬底上方共形地沉积介电材料层；当所述介电材料层设置在所述侧壁上时，在所述第二区中外延生长多个第三半导体层和多个第四半导体层，所述多个第三半导体层具有与所述多个第四半导体层不同的材料组成，并且所述多个第三半导体层和所述多个第四半导体层在垂直方向上相对于彼此交替地设置；以及图案化所述多个第一半导体层、所述多个第二半导体层、所述多个第三半导体层和所述多个第四半导体层以在所述第一区中形成第一鳍和在所述第二区中形成第二鳍。
本发明的又一实施例提供了一种半导体结构，包括：半导体衬底，具有第一区和第二区；第一半导体结构，设置在所述第一区内的所述半导体衬底上方；以及第二半导体结构，设置在所述第二区内的所述半导体衬底上方，其中，在所述第一半导体结构和所述第二半导体结构相交的平面内，所述第一半导体结构具有(110)晶面，并且所述第二半导体结构具有(100) 晶面，所述平面平行于所述半导体衬底的顶面。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1是根据本发明的各个方面的形成半导体器件的方法的流程图。
图2、图3、图4、图5、图6A、图6B、图7、图8、图9、图10、图 11A和图11B是根据一些实施例的根据图1中的方法构建的处于各个制造阶段的半导体器件的截面图和立体图。
图12是形成场效应晶体管(FET)的方法的流程图。
图13A、图13B、图13C和图13D是根据一些实施例的根据图1中的方法构建的处于各个制造阶段的半导体器件的截面图。
图14A、图14B、图14C-1、图14C-2、图14D、图14E、图14F、图 14G、图14H-1、图14H-2、图14I和图14J是根据一些实施例的根据图1 中的方法构建的处于各个制造阶段的通过接合两个半导体衬底形成的半导体器件的立体图和截面图。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实施例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
本发明通常涉及半导体器件及其形成方法。更具体地，本发明涉及全环栅(GAA)器件的形成。GAA器件包括具有形成在沟道区的四侧上(例如，围绕沟道区的部分)的栅极结构的任何器件或其部分。GAA器件的沟道区可以包括纳米线沟道、条状沟道和/或其他合适的沟道配置。在实施例中，GAA器件的沟道区可以具有垂直间隔开的多条横向纳米线或横向条，使GAA器件成为堆叠的横向GAA(S-HGAA)器件。本文呈现的GAA器件可以包括p型金属氧化物半导体GAA器件或n型金属氧化物半导体GAA 器件。此外，GAA器件可以具有与单个连续的栅极结构或多个栅极结构相关联的一个或多个沟道区(例如，纳米线)。本领域技术人员可以认识到可以得益于本发明的方面的半导体器件的其他实例。
图1是根据本发明的各个方面的形成半导体器件200的方法100的流程图。方法100仅是实例，并且不旨在限制本发明，除权利要求中明确列举的之外。可以在方法100之前、期间和之后提供额外的操作，并且对于方法的其他实施例，可以替换、消除或移动描述的一些操作。下面结合图 2至图11B和半导体结构200描述方法100的一些实施例。在讨论之后，参考图13A至图13D中的半导体结构200’的示例性实施例和图14A至图 14J中的半导体结构200”的示例性实施例描述方法100的额外实施例。
在操作102中，方法100(图1)提供半导体结构200。在各个实施例中，半导体结构200可以包括不同的部件。在一个实施例中，半导体结构 200包括衬底202以及交替设置的半导体层208和210的堆叠件(图2)。在另一实施例中，半导体结构200’包括块状半导体衬底202(图13A)。在又另一实施例中，半导体结构200”包括两个半导体衬底202和204的堆叠件(图14C-1)。半导体结构200是为了说明的目的而提供，并且不必将本发明的实施例限制于任何数量的器件、任何数量的区域或任何配置的结构或区域。此外，图2至图14J所示的半导体结构可以是在IC或其部分的处理期间制造的中间器件，IC或其部分可以包括静态随机存取存储器 (SRAM)和/或逻辑电路，无源组件(诸如电阻器、电容器和电感器)和有源组件(诸如p型场效应晶体管(PFET)、n型FET(NFET)、多栅极 FET(诸如FinFET)、金属氧化物半导体场效应晶体管(MOSFET)、互补金属氧化物半导体(CMOS)晶体管、双极晶体管、高压晶体管、高频晶体管、其他存储器单元和它们的组合)。
参照图2，在本实施例中，半导体结构200包括衬底202以及交错或交替方式的半导体层208和210的堆叠件(例如，层210设置在层208上方，然后另一层208设置在层210上方，等等)。在实施例中，衬底202 可以是诸如硅衬底的半导体衬底。衬底202可以包括多个层，包括形成在半导体衬底上的导电或绝缘层。衬底202可以包括各个掺杂配置。例如，可以在设计为用于不同器件类型(例如，n型场效应晶体管(NFET)、p 型场效应晶体管(PFET))的区域中的衬底202上形成不同掺杂轮廓(例如，n阱、p阱)。衬底202也可以包括其他半导体，诸如锗、碳化硅(SiC)、硅锗(SiGe)或金刚石。可选地，衬底202可以包括化合物半导体和/或合金半导体。此外，衬底202可以可选地包括外延层，可以被应变用于性能增强，可以包括绝缘体上硅结构，和/或具有其他合适的增强部件。
仍参照图2，在垂直方向上交替地设置半导体层208和210，从而形成堆叠件。在各个实施例中，堆叠件可以包括任何数量的交替地设置的半导体层208和210。半导体层208和210可以具有不同的厚度。半导体层208 的一层与另一层之间可以具有不同的厚度。半导体层210的一层与另一层之间可以具有不同的厚度。半导体层208和210的每个的厚度可以在从几纳米至几十纳米的范围内。应该理解，虽然图2示出了作为堆叠件的底层的层208，但是层210也可以是底层。堆叠件的第一层可以比其他半导体层208和210更厚。在实施例中，每个半导体层208具有从约5nm至约20nm 的范围内的厚度，并且每个半导体层210具有从约5nm至约20nm的范围内的厚度。
两个半导体层208和210具有不同的组成。在各个实施例中，两个半导体层208和210的组成提供不同的氧化速率和/或层之间的不同的蚀刻选择性。在实施例中，半导体层208包括硅锗(Si1-xGex)，并且半导体层210 包括硅(Si)。在实施例中，层210可以是未掺杂或基本无掺杂剂(即，具有从约0cm-3至约1×1017cm-3的非本征掺杂剂浓度)的硅，其中，例如，当形成层210(例如，硅)时，未实施故意的掺杂。可选地，可以故意掺杂层210。例如，层210可以是掺杂有诸如硼(B)、铝(Al)、铟(In) 和镓(Ga)的p型掺杂剂(用于形成p型沟道)或掺杂有诸如磷(P)、砷(As)、锑(Sb)的n型掺杂剂(用于形成n型沟道)的硅。在一些实施例中，层208是包括摩尔比小于50％(x＜0.5)的Si1-xGex。例如，Ge可以包括Si1-xGex的层208的约15％至35％的摩尔比。此外，半导体层208之间可以包括不同的组成，并且半导体层210之间可以包括不同的组成。
在各个实施例中，半导体层208和210的每个可以包括其他材料，例如，化合物半导体(诸如碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟)、合金半导体(诸如GaAsP、AlInAs、AlGaAs、InGaAs、GaInP 和/或GaInAsP)或它们的组合。可以基于提供不同的氧化速率和/或蚀刻选择性来选择半导体层208和210的材料。如上所讨论的，半导体层208和 210可以是掺杂的或未掺杂的。
在各个实施例中，从衬底202的顶面外延生长半导体层208和210。例如，可以通过分子束外延(MBE)工艺、化学气相沉积(CVD)工艺(诸如金属有机CVD(MOCVD)工艺)和/或其他合适的外延生长工艺来生长半导体层208和210的每个。在外延生长期间，衬底202的晶体结构向上延伸，产生具有与衬底202相同晶体取向的半导体层208和210。
在晶体半导体材料中，以周期性的方式布置组成固体的原子。如果在整个固体中存在周期性布置，则该物质定义为由晶体形成。晶体中的原子的周期性布置通常称为“晶格”。晶体晶格也包含代表整个晶格的体积并且称为单位单元，单位单元在整个晶体中有规律地重复。例如，硅具有菱形立方晶格结构，其可以表示为两个穿插的面心立方晶格。因此，分析和可视化立方晶格的简化可以扩展至硅晶体的表征。在本文的描述中，参考半导体晶体中的各个晶面，尤其是(100)、(110)和(111)面。这些面限定半导体原子的面相对于理论晶体轴的取向。数字(xys)称为密勒指数 (Miller indices)并且由硅的晶面与理论晶体轴相交的点的倒数确定。
在本实施例中，硅衬底202的晶体结构具有处于(100)晶面的顶面。因此，半导体层208和210的每个具有相同(100)晶面的顶面。在各个其他实施例中，硅衬底202可以具有处于与(100)晶面不同的一个晶面的顶面，诸如(110)晶面。因此，半导体层208和210保持在相同的晶体结构中并且展示出顶面中的相同的(110)晶面。在外延生长之后，可以实施化学机械平坦化(CMP)工艺以平坦化半导体结构200的顶面。
在操作104中，方法100(图1)在半导体器件200的顶面上形成图案化的掩模。参照图3，图案化的掩模覆盖第一区370并且包括暴露半导体器件200的第二区380的开口。在实施例中，第一区370是限定用于一个或多个n型场效应晶体管(FET)的衬底202的区域，并且第二区380是限定用于一个或多个p型FET的衬底202的区域。应该理解，半导体器件 200可以可选地具有形成在区370中的p型FET和形成在区380中的n型 FET。图案化的掩模可以是诸如图案化的光刻胶层的软掩模或诸如介电材料层的硬掩模或它们的组合。在一个实施例中，图案化的掩模包括设置在区370上的硬掩模302和通过光刻工艺形成在硬掩模302上的图案化的光刻胶层310。蚀刻硬掩模302以将开口从图案化的光刻胶层310转移至硬掩模302。在一些实例中，硬掩模302包括氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅、其他半导体材料和/或其他介电材料。在实施例中，硬掩模302的厚度在从约1nm至约40nm的范围内。可以通过热生长、化学气相沉积(CVD)、原子层沉积(ALD)或任何其他适当的方法来形成硬掩模302。示例性光刻工艺可以包括形成光刻胶层，通过光刻曝光工艺曝光光刻胶，实施曝光后烘烤工艺，以显影光刻胶层以形成图案化的光刻胶层。光刻工艺可以可选地由其他技术代替，诸如电子束写入、离子束写入、无掩模图案化或分子打印。在一些实施例中，图案化的光刻胶层310可以直接用作随后的蚀刻工艺的蚀刻掩模。在图案化硬掩模302 之后，可以通过诸如湿剥离或等离子体灰化的合适的工艺去除图案化的光刻胶层310。
在操作106中，方法100(图1)蚀刻第二区380中的半导体层208和 210的堆叠件，直到暴露衬底202，产生凹槽318。参照图4，蚀刻工艺设计为使用硬掩模作为蚀刻掩模，选择性地去除第二区380中的半导体层208 和210。蚀刻工艺还可以继续使衬底202凹进以确保衬底202的顶面部分 308暴露于凹槽318。半导体层208和210的蚀刻的堆叠件的侧壁306也暴露而限定凹槽318的边缘。蚀刻工艺可以包括干蚀刻、湿蚀刻或它们的组合。图案化的掩模302保护第一区370内的半导体层208和210的堆叠件防止被蚀刻。在各个实例中，蚀刻工艺可以包括采用合适的蚀刻剂的干蚀刻，蚀刻剂诸如含氟蚀刻气体或含氯蚀刻气体，诸如Cl2、CCl2F2、CF4、 SF6、NF3、CH2F2或其他合适的蚀刻气体。在一些其他实例中，蚀刻工艺可以包括采用合适的蚀刻剂的湿蚀刻，蚀刻剂诸如氢氟酸(HF)基溶液、硫酸(H2SO4)基溶液、盐酸(HCl)基溶液、氢氧化铵(NH4OH)基溶液、其他合适的蚀刻溶液或它们的组合。蚀刻工艺可以包括多于一个步骤。
在操作108中，方法100(图1)形成共形地覆盖半导体结构200的介电材料层502。如图5所示，介电材料层502沉积为毯状层。在实施例中，介电材料层502的厚度在从约1nm至约40nm的范围内。介电材料层502 可以包括半导体氧化物、半导体氮化物、半导体氮氧化物、半导体碳氮化物、半导体碳氮氧化物和金属氧化物(诸如氧化铪、氧化锆和氧化铝)、其他电介质和/或其他合适的材料，并且可以选择为具有与硬掩模302不同的蚀刻选择性。在实例中，硬掩模302包括氧化硅，并且介电材料层502 包括氮化硅。在另一实例中，硬掩模302包括氮氧化硅，并且介电材料层 502包括氧化铝。在又另一实例中，硬掩模302包括碳氮氧化硅，并且介电材料层502包括氧化锆。可以通过包括原子层沉积(ALD)、化学气相沉积(CVD)、等离子体增强CVD(PECVD)或其他合适的沉积技术的任何合适的工艺在硬掩模302、侧壁306和衬底202的顶面部分308上沉积介电材料层502。
在操作110中，方法100(图1)去除沉积在半导体结构200的横向表面上的介电材料层502的部分而半导体层208和210的堆叠件的侧壁306 保持由介电材料层502的剩余部分覆盖(图6A)。为了实施该去除，可以实施诸如干蚀刻或等离子体蚀刻的各向异性蚀刻以回蚀刻并且去除沉积在硬掩模302的横向表面和衬底202的顶面部分308上的介电材料层502的那些部分。以这种方式，仅保留沉积在侧壁306上的介电材料层502的那些部分。由于每个部件的不同的蚀刻选择性，选择性地蚀刻介电材料层502 的部分，而不蚀刻(或不显著地蚀刻)硬掩模302。可以调节各个蚀刻参数以蚀刻介电材料层502，诸如蚀刻剂组成、蚀刻温度、蚀刻溶液浓度、蚀刻时间、蚀刻压力、源功率、RF偏置电压、RF偏置功率、蚀刻剂流速、其他合适的蚀刻参数或它们的组合。在一些实施例中，硬掩模302的厚度在各向异性蚀刻之后减小约5％至15％，诸如从约40nm的厚度减小至约 35nm。沉积在侧壁306上的介电材料层502也可能由于各向异性蚀刻而经受一些材料损失。在一些实施例中，介电材料层502的厚度减小约8％至 20％，诸如从约40nm的厚度减小至约35nm。在一些实施例中，由于可选择的过蚀刻以进一步使衬底202凹进(确保衬底202的暴露)，顶面部分 308可以比半导体层208和210的堆叠件的底面低高度h(图6B)。因此，介电材料层502的底端可以比半导体层208和210的堆叠件的底面低高度 h。高度h可以在从约1nm至约40nm的范围内。为了方便讨论，如图6A 所示的半导体结构200用作随后的操作的实例。本领域技术人员应该认识到，如图6B所示的半导体结构200也可以用于随后的操作。
在操作112中，方法100(图1)形成交替设置的半导体层212和214 的堆叠件。参照图7，在凹槽318中外延生长半导体层212和214。在实施例中，半导体层212和214包括与以上关于半导体层208和210讨论的类似的几何尺寸或组成。因此，对它们进行简化描述。操作112中的外延生长可以包括多于一个步骤以生长具有不同半导体材料的多个半导体层。可以通过分子束外延(MBE)工艺、化学气相沉积(CVD)工艺(诸如金属有机CVD(MOCVD)工艺)和/或其他合适的外延生长工艺生长半导体层 212和214的每个。半导体层212和214的每个可以包括硅、硅锗或其他合适的元素半导体材料或化合物半导体材料。在一些实施例中，两个半导体层212和214具有彼此不同的组成。在各个实施例中，两个半导体层212 和214具有提供不同的氧化速率和/或两个层之间的不同蚀刻选择性的组成。此外，两个半导体层212和214可以具有与两个半导体层208和210的任一个不同的组成。在一些实施例中，两个半导体层212和214的一个具有与两个半导体层208和210的一个相同的组成。例如，在实施例中，半导体层214包括与半导体层210相同的组成(例如，包括硅)。在实施例中，半导体层212包括Si1-yGey，并且半导体层208包括Si1-xGex。在又一实施例中，层212包括Si1-yGey，其中，Ge的摩尔比高于层208的Si1-xGex组成的摩尔比(y＞x)。例如，Si1-yGey的层212可以包括大于50％的Ge摩尔比(y＞0.5)，诸如层212中的Ge为约50％至70％，而Si1-xGex的层208 包括小于50％的Ge摩尔比(x＜0.5)，诸如层208中的Ge为15％至35％。
半导体层212和214可以具有不同的厚度。半导体层212的一层与另一层可以具有不同的厚度。半导体层214的一层与另一层可以具有不同的厚度。半导体层212和214的每个的厚度可以在从几纳米至几十纳米的范围内。在实施例中，每个半导体层212的厚度在从约5nm至约20nm的范围内，并且每个半导体层214的厚度在从约5nm至约20nm的范围内。应该理解，虽然图7示出了作为堆叠件的底层的半导体层212，但是半导体层214也可以作为底层。
在第一区370中，硬掩模302在半导体层208和210的堆叠件的顶面上用作覆盖层，阻挡第一区370中的顶面上的外延生长。而在第二区380 中，介电材料层502覆盖侧壁306，从而阻挡源自侧壁306的外延生长，使得外延生长不发生在从侧壁306至第二区380的横向方向上。因此，在一些实施例中，半导体层212和214的外延生长限制为从衬底202的顶面部分308。衬底202的晶体结构仅具有顶面上的晶面以在第二区380中向上延伸，从而产生具有与衬底202相同的晶体取向的半导体层212和214。由于介电材料层502的隔离，第一区370、第二区380和衬底202中的外延生长的半导体层展示出相同的晶体取向。在实施例中，半导体层208、 210、212、214和衬底202的每个均具有(100)晶面上的顶面。
在操作114中，方法100(图1)在半导体层212和214的外延生长之后实施CMP工艺以平坦化半导体结构20的顶面。仍参照图7，在操作114 中，硬掩模302可以用作CMP停止层。操作114页可以去除硬掩模层302。结果，暴露半导体层208和210的堆叠件以形成半导体结构200的顶面的部分。
在操作116中，方法100(图1)图案化半导体结构200以形成从衬底 202延伸的一个或多个鳍，并且每个鳍包括半导体层的堆叠件。参照图8 的实例，在示出的实施例中，半导体结构200包括第一区370中的鳍802 和第二区380中的鳍804，鳍802包括半导体层208和210的堆叠件，鳍 804包括半导体层212和214的堆叠件。为了方便示出，提供了两个鳍，并且可以形成任何数量的鳍。两个鳍802和804间隔开表示为间距S的距离。在一些实施例中，间距S在从约5nm至约60nm的范围内。在一些实施例中，为了更紧凑的器件集成，间距S在从约15nm至约40nm的范围内。
操作116可以包括诸如光刻和蚀刻的多个工艺。首先，操作116通过光刻工艺在半导体结构200上方形成掩蔽元件。光刻工艺可以包括在半导体结构200上方形成光刻胶(或抗蚀剂)，将光刻胶曝光成限定各种几何形状的图案，实施曝光后烘烤工艺，以及显影光刻胶以形成掩蔽元件。随后，操作116穿过掩蔽元件蚀刻第一区370中的半导体层208和210以及第二区380中的半导体层212和214以在其中形成沟槽820。蚀刻工艺可以包括一个或多个干蚀刻工艺、湿蚀刻工艺和其他合适的蚀刻技术。例如，干蚀刻工艺可以采用含氧气体、含氟气体(例如，CF4、SF6、CH2F2、CHF3和/或C2F6)、含氯气体(例如，Cl2、CHCl3、CCl4和/或BCl3)、含溴气体(例如，HBr和/或CHBr3)、含碘气体、其他合适的气体和/或等离子体和/或它们的组合。例如，湿蚀刻工艺可以包括在以下中的蚀刻：稀释的氢氟酸(DHF)；氢氧化钾(KOH)溶液；氨水；包含氢氟酸(HF)、硝酸 (HNO3)和/或乙酸(CH3COOH)的溶液；或其他合适的湿蚀刻剂。半导体层的剩余部分成为鳍802和804，限定围绕鳍802和804的沟槽820。蚀刻工艺还可以继续使衬底202凹进。在一些实施例中，可以期望蚀刻工艺过蚀刻至衬底202内以确保衬底202暴露于沟槽820。
本发明的实施例在形成堆叠的半导体层的多个区方面提供了优于其他方法的优势。如图7所示，介电材料层502在区370和380之间提供横向隔离，从而允许从由衬底202的顶面限定的晶面外延生长半导体层212和 214的堆叠件。如没有区370和380之间的横向隔离，可以从半导体层208 和210的堆叠件的侧壁306发生外延生长。从侧壁306的外延生长将提供与衬底202的顶面的晶面垂直的晶面中的横向方向上的生长。垂直半导体面的横向生长在与暴露的侧壁邻近的区中产生垂直堆叠的半导体层。因此，如没有横向隔离(例如，介电材料层502)，第二区中生长的外延层将包括不同的晶面(例如，(100)晶面的横向部分与(110)晶面的垂直部分混合)。侧壁上的垂直生长的材料的区域将在接触堆叠件的横向部分之前延伸一定距离，从而形成“转折区”。转折区(从侧壁生长的外延件)的厚度约等于生长的堆叠件的高度。转折区不适合于形成本文中的鳍，并且因此成为衬底上的损失面积，并且导致鳍之间的更宽的间距。因此，由于区370和380之间的隔离制造，如本发明的一些实施例中描述的在侧壁上提供横向隔离可以提供鳍之间的更小的间距(例如，两个邻近的鳍802和804之间的间距S)，这有利地增加半导体器件的集成。
在操作118中，方法100(图1)在鳍802和804之间形成隔离部件 1102。参照图9，隔离部件1102可以由氧化硅、氮化硅、氮氧化硅、氟掺杂的硅酸盐玻璃、低k介电材料和/或其他合适的绝缘材料形成。隔离部件 1102可以是浅沟槽隔离(STI)部件。操作118可以包括诸如沉积和蚀刻的多个工艺。在一些实施例中，方法100的操作118在沟槽820内沉积介电材料，诸如氧化硅。可以通过化学气相沉积(CVD)、等离子体增强CVD (PECVD)、物理气相沉积(PVD)、热氧化或其他技术形成介电材料。可以实施CMP工艺以平坦化半导体结构200的顶面。伺候，通过选择性蚀刻使介电材料凹进以形成隔离部件1102，隔离部件1102隔离衬底202的各个部分和/或外延的堆叠件208/210和212/214。选择性蚀刻可以包括湿蚀刻、干蚀刻或它们的组合以选择性地回蚀刻隔离部件1102。
然后方法100进行至操作120以在鳍802和804上形成FET。在实例中，方法100在第一区370内的鳍802上形成n型FET并且在第二区380 内的鳍804上形成p型FET。如图10所示，在一些实施例中，操作120还包括形成FET中的纳米线沟道(或条状沟道)。纳米线形成包括选择性蚀刻工艺以从FET的相应的沟道区(或沟道和源极/漏极区)选择性去除一个半导体层。在实施例中，从鳍802的沟道区去除层208(例如，Si1-xGex)，而层210(例如，Si)保留作为n型FET的沟道；从鳍804的沟道区去除层214(例如，Si)，而层212(例如，Si1-yGey)保留作为p型FET的沟道。操作120还可以包括在鳍上形成栅极堆叠件，使得栅极堆叠件填充通过如上所讨论的去除某些半导体层所提供的开口。栅极堆叠件可以包裹在每个相应的FET中的沟道半导体层的每个周围。由于栅极堆叠件包裹在垂直堆叠的横向取向的沟道半导体层周围，所以半导体结构200称为堆叠的横向全环栅(S-HGAA)器件。
在图11A和图11B示出，分别在鳍802和804上形成示例性n型 FET1202和示例性p型FET1204。图11A是根据一些实施例的半导体结构 200的顶视图，而图11B是半导体结构200的立体图。具体地，n型FET1202 包括源极/逻辑(S/D)区1206和1208以及介于S/D区1206和1208之间的栅极1212。类似地，p型FET1204包括S/D区1222和1224以及介于 S/D区1222和1224之间的栅极1226。可以在每个鳍结构上形成一个或多个FET。每个FET的沟道限定在介于源极和漏极之间的相应的鳍的部分中并且位于栅极下面。在本实施例中，n型FET1202具有位于鳍802中的第一沟道1232，而p型FET1204具有位于鳍804中的第二沟道1234。对于n型FET1202，载流子(电子)穿过沟道1232沿着堆叠的硅纳米线或条状沟道(例如，Si层210)流动。对于p型FET1204，载流子(空穴)穿过沟道1234沿着硅锗纳米线或条状沟道(例如，Si1-yGey层212)流动。通过提供具有相应的沟道材料组成的n型FET和p型FET的半导体结构200，增强了两者的载流子迁移率，并且改进了器件性能。
下面还描述了FET的形成。参照图1和图12，操作120包括多个步骤和子操作，诸如图12中示出的操作122、124、126和128。在操作122中，在一些实施例中，方法100分别在鳍802和804上方形成栅极堆叠件。在实施例中，栅极堆叠件将在之后的栅极替换工艺中被去除。因此，它称为伪栅极堆叠件。伪栅极堆叠件在沟道区1232和1234处与鳍接合。伪栅极堆叠件可以包括单个或多个材料层。在本实施例中，伪栅极堆叠件包括多晶硅(或poly)层。在实施例中，伪栅极堆叠件包括还包括位于多晶硅层下面的界面层(例如，氧化硅)。多晶硅层可以通过诸如低压化学气相沉积(LPCVD)和PECVD的合适的沉积工艺形成。在实施例中，伪栅极堆叠件的各个层首先沉积为毯状层，并且之后用一个或多个光刻和蚀刻工艺图案化以形成伪栅极堆叠件。在图案化伪栅极堆叠件之后，可以在伪栅极堆叠件上的侧壁上形成栅极间隔件。栅极间隔件可以包括一种或多种介电材料，诸如氮化硅、氧化硅、碳化硅、碳氧化硅(SiOC)、碳氮氧化硅(SiOCN)、其他材料或它们的组合。栅极间隔件可以通过以下步骤形成：通过诸如化学氧化、热氧化、ALD或CVD的合适的方法在半导体结构200上毯式沉积间隔件层，然后通过各向异性蚀刻工艺蚀刻间隔件层以从伪栅极堆叠件的顶面和从鳍(鳍802和804)的顶面和侧壁表面去除间隔件层的部分。伪栅极堆叠件的侧壁表面上的间隔件层的部分基本保留并且成为栅极间隔件。在实施例中，各向异性蚀刻工艺是干(或等离子体)蚀刻工艺。
在操作124中，在实施例中，在n型FET1202的S/D区1206和1208 以及p型FET1204的S/D区1222和12224中形成源极/漏极(S/D)区。在实施例中，形成S/D区包括外延生长半导体层以形成S/D部件。在实施例中，通过分子束外延(MBE)工艺、化学气相沉积工艺和/或其他合适的外延生长工艺生长半导体层。在另一实施例中，S/D部件原位掺杂或非原位掺杂有n型掺杂剂或p型掺杂剂。例如，在一些实施例中，S/D部件包括用于形成p型FET的S/D部件的掺杂有硼的硅锗(SiGe)。在一些实施例中，S/D部件包括用于形成n型FET的S/D部件的掺杂有磷的硅。
在实施例中，在操作126中，方法继续去除伪栅极堆叠件以暴露鳍的沟道区，诸如鳍802的沟道区1232和鳍804的沟道区1234。去除包括多晶硅层和其下面的任何其他层的伪栅极堆叠件以形成相应的开口。在实施例中，伪栅极堆叠件去除包括一个或多个蚀刻工艺，诸如湿蚀刻、干蚀刻或其他蚀刻技术。操作126还可以在暴露的沟道区中形成纳米线沟道(或条状沟道)。参照图10的实例，在鳍802的沟道区1232中，去除半导体层208或其部分。结果，沟道区1232中的半导体层210的部分悬浮在相应的开口中。在鳍804的沟道区1234中，去除半导体层214或其部分。结果，沟道区1234中的半导体层212的部分悬浮在相应的开口中。在实施例中，在每个沟道区中，通过选择性湿蚀刻工艺蚀刻将被去除的半导体层，而具有不同组成的其他半导体层基本保持不变。在一些实施例中，选择性湿蚀刻工艺可以包括氢氟酸(HF)或NH4OH蚀刻剂。在半导体层208包括SiGe 并且半导体层210包括Si的实施例中，SiGe层208的选择性去除可以包括 SiGe氧化工艺和之后的SiGeOx去除。例如，SiGe氧化工艺可以包括形成和图案化各个掩蔽层，使得控制为对SiGe层208进行氧化。在其他实施例中，由于半导体层208和210的不同组成，SiGe氧化工艺是选择性氧化。在一些实例中，可以通过将器件200暴露于湿氧化工艺、干氧化工艺或它们的组合来实施SiGe氧化工艺。此后，通过诸如NH4OH或稀释的HF的蚀刻剂去除包括SiGeOx的氧化的半导体层208。
在实施例中，在操作128中，方法继续分别在鳍802的沟道区1232和鳍804的沟道区1234上方形成栅极堆叠件1212和1226。参照图11A的实例，栅极堆叠件填充沟道区中的开口并且包裹在每个暴露的半导体层(例如，纳米线)(诸如沟道区1232中的半导体层210和沟道区1234中的半导体层212)周围。在本实施例中，栅极堆叠件包括介电层，介电层可以由开口的内表面上的介电材料的一层或多层组成并且直接包裹在每个沟道半导体层上方。介电层可以包括诸如氧化硅或氮氧化硅的介电材料，并且可以通过化学氧化、热氧化、ALD、CVD和/或其他合适的方法形成。介电层也可以包括诸如氧化铪、氧化锆、氧化镧、氧化钛、氧化钇、钛酸锶、其他合适的金属氧化物或它们的组合的高k介电层；并且可以通过ALD和 /或其他合适的方法形成。栅极堆叠件还包括栅极金属堆叠件和位于栅极金属堆叠件上方的金属填充层，栅极金属堆叠件可以由位于介电层上方的一个或多层组成。栅极金属堆叠件可以包括功函金属层。功函金属层可以是 p型功函金属层或n型功函金属层。p型功函金属层包括选自但不限于氮化钛、氮化钽、钌、钼、钨、铂或它们的组合的组的金属。n型功函金属层包括选自但不限于钛、铝、碳化钽、碳氮化钽、氮化钽硅或它们的组合的组的金属。p型或n型功函金属层可以包括多个层并且可以通过CVD、PVD、镀和/或其他合适的工艺形成。金属填充层可以包括铝、钨、钴、铜和/或其他合适的材料，并且可以通过CVD、PVD、镀和/或其他合适的工艺形成。栅极堆叠件包裹在垂直堆叠的横向取向的沟道半导体层周围。因此，半导体结构200是堆叠的横向全环栅(S-HGAA)器件。在实施例中，在沉积栅极堆叠件之后，实施CMP工艺以平坦化半导体结构200的顶面。
可以实施进一步的工艺以完成S-HGAA器件200的制造。例如，方法可以继续形成接触开口、接触金属以及位于衬底202上方的配置为连接各个部件以形成可以包括一个或多个多栅极器件的功能电路的各个接触件、通孔、线和多层互连部件(例如，金属层和层间电介质)。
以上已经参照图2至图11B和结构200讨论了方法100的实施例，其仅是示例性的，本发明的各个其他实施例为半导体器件及其形成提供许多益处。例如，图13A至图13D示出了应用于包括块状衬底202的示例性半导体结构200’的方法100的另一实例。方法100的操作类似于以上所讨论的。因此，图13A至图13D简要描述并且在此重复参考标号以示出相同或相似的部件，并且以上描述同样适用于本实施例。
在方法100的实施例中，参照图13A的实例，在操作102中提供衬底 202。衬底202可以是诸如硅衬底的单个连续的半导体衬底。衬底202可以包括多个层，包括形成在半导体衬底上的导电或绝缘层。衬底202可以包括各个掺杂配置。在实施例中，衬底202不包括外延生长的堆叠件(例如，诸如图2中示出的)。
在方法100的实施例中，在操作104中，在衬底上方形成图案化的掩模。示例性图13A示出了形成在衬底202的顶面上的图案化的掩模以覆盖第一区370并且暴露第二区380。图案化的掩模层可以包括硬掩模302和形成在硬掩模302上的图案化的光刻胶层310。
在方法100的实施例中，方法进行至操作106，其中使用操作104的掩模蚀刻半导体衬底。示例性图13B示出为了在蚀刻工艺中部分地去除区 380中的衬底202以形成凹槽318。蚀刻工艺可以包括干蚀刻、湿蚀刻或它们的组合。硬掩模302保护区370中的衬底202防止被蚀刻。然后方法进行至操作108，其中可以沉积介电材料。介电材料的沉积可以基本类似于以上参照操作108所讨论的。参照图13B的实例，介电材料层502共形地沉积在半导体结构200’上，覆盖区370和380的横向表面以及凹槽318的侧壁的垂直表面。介电材料层502和硬掩模302可以展示出蚀刻选择性。
然后方法进行至操作110的实施例，其中，蚀刻介电材料。该蚀刻可以基本类似于以上参照操作110和结构200所讨论的蚀刻。示例性图13C 示出了去除沉积在半导体结构200’的横向表面上的介电材料层502的部分，而垂直侧壁上的部分保留。为了去除介电材料层502的部分，可以实施诸如干或等离子体蚀刻的各向异性蚀刻。由于蚀刻选择性，位于区370中的衬底202的顶面上的硬掩模302保持基本未被蚀刻。
然后方法进行至操作112的实施例，其中生长外延堆叠件，基本类似于以上参照示例性结构200所讨论的。使用图13C的实例，在区380中外延生长交替设置的半导体层212和214的堆叠件。层212和214可以基本类似于参照图7所讨论的。半导体层212和214的每个可以包括硅、硅锗或其他合适的元素半导体材料或化合物半导体材料，而两个半导体层212和214具有不同的组成。作为实例，半导体层212包括硅锗，而半导体层 214包括硅。在各个实施例中，两个半导体层212和214具有提供不同的氧化速率和/或不同的蚀刻选择性的组成。由于介电材料层502的阻挡，半导体层212和214的堆叠件限制于仅从暴露于区380中的衬底202的顶面在垂直方向上生长，从而避免从凹槽318的侧壁的横向外延生长。因此，半导体层212和214的每个展示出与衬底202相同的晶体取向，而没有如上所讨论的“转折区”。
方法100的实施例可以进一步进行至操作114和116。示例性图13D 示出了半导体结构200’的图案化以形成从衬底202延伸的一个或多个鳍，诸如区370中的鳍802和区380中的鳍804。在示出的实施例中，鳍802 具有与衬底202相同的组成，而鳍804包括半导体层212和214的堆叠件。由介电材料层502提供的隔离允许两个鳍802和804紧密封装而不需要插入在它们之间的转折区(源自衬底202的侧壁的外延生长)的额外的厚度。在实施例中，两个鳍802和804间隔开小于50nm的间距S。方法100的一些实施例可以继续进行以在图11A和图11B的鳍802和804上完成FET，基本类似于以上所讨论的。在示出的实施例中，FET1202具有由与衬底202 相同的连续的半导体材料形成的沟道区1232，而另一FET1204具有由交替的半导体层的堆叠件或纳米线的堆叠件(例如，通过在操作126中去除半导体层212或214的一个)形成的沟道区1234。
图14A至图14J示出了方法100的另一示例性实施例，开始于框102，其中，半导体结构200”包括接合在一起的两个不同的半导体衬底的堆叠件。图14A示出接合在一起的衬底202和衬底204的示例性实施例。在一些实施例中，第一半导体衬底202和第二半导体衬底204具有不同的晶体结构和晶面取向。例如，如示例性图14A所示，半导体衬底202可以具有(100) 晶面中的顶面308，而半导体衬底204可以具有(110)晶面中的顶面310。可选地，如示例性图14B所示，第一半导体衬底202和第二半导体衬底204 在晶体结构和晶面取向上可以相同，诸如均具有(100)晶面中的顶面308 和310。因此，半导体衬底202和204的晶向<110>的取向为相应的衬底的顶面，并且分别标记为1406和1408。此处的<110>是表示晶体半导体衬底的晶向家族的另一密勒指数。如图14B所示，半导体衬底202和204旋转并且配置为使得相应的晶向1406和1408在它们之间偏移角度1410。在一些实施例中，角度1410为约45°。
在一些实施例中，两个半导体衬底202和204是硅衬底。然而，公开的结构和方法不是限制并且可扩展至其他合适的半导体衬底和其他合适的晶向。例如，半导体衬底202和204的任一个可以包括相同或不同的晶体结构的元素半导体，诸如锗；化合物半导体，诸如硅锗、碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；或它们的组合。
图14C-1的实例示出了这样的配置:通过诸如直接接合、共晶接合、熔融接合、扩散接合、阳极接合或其他合适的接合方法的适当的接合技术将两个半导体衬底202和204接合在一起。在一个实施例中，通过直接硅接合(DSB)将衬底接合在一起。例如，直接硅接合工艺可以包括预处理、较低温度下的预接合以及较高温度下的退火。当将两个衬底接合在一起时，可以采用掩埋氧化硅层(BOX)(或称为氧化硅层1402)。在一些实例中，在接合之前，可以通过诸如研磨或抛光将半导体衬底202和204减薄至适当的厚度。
在实施例中，方法100进行至操作104，其中，在以上操作102和图 14C-1的示例性实施例描述的衬底上方形成图案化的掩模。图案化的掩模可以基本上类似于以上参照图3的实例所讨论的。如图14C-1所述，随后的衬底204的顶面上形成包括硬掩模302和图案化的光刻胶层310的图案化的掩模以覆盖第一区370并且暴露第二区380。
在一些可选实施例中，如图14C-2所示，半导体衬底204还包括外延生长的并且与以上参照图2的实例所讨论的基本类似的交替设置的半导体层216和218的堆叠件。半导体层216和218的每个可以包括硅、硅锗或其他合适的元素半导体材料或化合物半导体材料。在一些实施例中，两个半导体层216和218具有彼此不同的组成。作为实例，半导体层216包括硅，而半导体层218包括硅锗。作为另一实例，半导体层216包括硅锗，而半导体层218包括硅。半导体层216和218的每个具有与半导体衬底204 (与半导体衬底202不同)相同的晶体结构和相同的晶面取向。
然后方法100进行至操作106，其中，蚀刻衬底的部分。为了方便讨论，如图14C-1所示的半导体结构200”用作随后的操作的实例。本领域技术人员应该认识到，如图14C-2所示的半导体结构200”也可以用于随后的操作。示例性图14D示出了蚀刻第二区380中的第二半导体材料204，直到暴露第二区380内的第一衬底202，从而产生凹槽318。蚀刻工艺设计为使用硬掩模302作为蚀刻掩模选择性地去除第二区380中的半导体材料。蚀刻工艺还可以继续使第一半导体衬底202凹进以确保暴露第二区380内的第一半导体衬底202。蚀刻工艺可以包括干蚀刻、湿蚀刻或它们的组合。硬掩模302保护第一区370内的第二衬底204防止被蚀刻。在各个实例中，蚀刻工艺可以包括采用合适的蚀刻剂的干蚀刻，蚀刻剂诸如含氟蚀刻气体或含氯蚀刻气体，诸如Cl2、CCl2F2、CF4、SF6、NF3、CH2F2或其他合适的蚀刻气体。在一些其他实例中，蚀刻工艺可以包括采用合适的蚀刻剂(诸如KOH溶液)的湿蚀刻。蚀刻工艺可以包括多于一个步骤。例如，蚀刻工艺可以包括第一蚀刻步骤以蚀刻第二衬底204的硅材料以及第二蚀刻步骤以蚀刻氧化硅层1402。在又一实例中，蚀刻工艺包括使用含氟蚀刻气体或含氯蚀刻气体以蚀刻硅的干蚀刻步骤和使用氢氟酸以蚀刻氧化硅的湿蚀刻步骤。暴露于凹槽318中的半导体衬底202的顶面可以比氧化硅层1402的底面低高度h’。在一些实施例中，高度h’在从约1nm至约50nm的范围内。
类似于以上参照图5和图13B以及操作108所讨论的，随后，介电材料层502共形地沉积在半导体结构200”(图14D)上，覆盖区370和380 的横向表面以及凹槽318的侧壁的垂直表面。介电材料层502和硬掩模302 可以具有提供蚀刻选择性的组成。
然后方法的实施例进行至操作110，其中，蚀刻介电层的部分。示例性图14E示出了去除沉积在半导体结构200”的横向表面上的介电材料层 502的部分而垂直侧壁上的部分保留。为了去除介电材料的部分，可以实施诸如干蚀刻或等离子体蚀刻的各向异性蚀刻。此后，方法进行至操作112，其中，基本类似于以上所讨论的，在区380中外延生长交替设置的半导体层212和214的堆叠件。半导体层212和214的每个可以包括硅、硅锗或其他合适的元素半导体材料或化合物半导体材料。在一些实施例中，两个半导体层212和214具有彼此不同的组成。作为实例，半导体层212包括硅锗，而半导体层214包括硅。由于凹槽318的侧壁上的介电材料层502 的阻挡，半导体层212和214的堆叠件限制于从暴露于区380中的衬底202的顶面在垂直方向上生长，从而避免从凹槽318的侧壁的横向外延生长。因此，半导体层212和214的每个展示出与衬底202相同的晶体取向，而没有形成为不同晶体取向的转折区。
然后方法100的一些实施例可以继续包括操作114、116、118和120 的剩余操作的一个或多个。示例性图14F示出了半导体结构200”的图案化以形成从衬底202延伸的一个或多个鳍，诸如区370中的鳍802和区380 中的鳍804。鳍802具有包括与衬底204相同的组成的顶部和包括与衬底 202相同的组成的底部以及设置在顶部和底部之间的氧化硅层1402。鳍804 包括半导体层212和214的堆叠件。由介电材料层502提供的隔离允许两个鳍802和804紧密封装。在一些实施例中，减少了和/或消除了通过从衬底204和/或202的侧壁垂直外延生长而形成的转折区。
示例性图14G示出了方法100形成浅沟槽隔离(STI)部件1102以隔离各个鳍型有源区。STI部件1102的形成还可以包括第一步骤以用一种或多种介电材料填充鳍之间的沟槽；第二步骤以抛光半导体结构200”以去除过量的介电材料并且平坦化顶面；以及第三步骤以通过选择性蚀刻使STI 部件1102凹进。在实施例中，鳍802的顶部从STI部件1102向外延伸，而底部和氧化硅层1402低于STI部件1102。
通过结构200”示例的方法100的实施例可以继续进行以在鳍802和 804上完成FET。参照图14H-1，通过接合两个半导体衬底202和204，半导体结构200”为p型FET和n型FET提供进一步的性能增强。例如，(110) 晶面比(100)晶面具有更高的原子密度，并且由于大多数的共价键对空穴传导更好，因此对于p型FET中的沟道可以更好。通过将(110)晶面的半导体衬底204用作沟道，形成在鳍802上的p型FET可以具有增强的空穴迁移率，而形成在鳍804上的n型FET将外延生长的层保持为与半导体衬底202相同的(100)晶面，这增强了电子迁移率。在又一实施例中，可以通过选择性蚀刻去除沟道区中的半导体层212和214的一个以形成纳米线的堆叠件(例如，通过去除硅锗层212)。因此，在实施例中，FET1202 具有由与半导体衬底204相同的(110)晶面的半导体材料形成的沟道区 1232，而另一FE1204具有由交替的半导体层的堆叠件形成或由具有与半导体衬底202相同的(100)晶面的半导体材料的纳米线的堆叠件形成的沟道区1234。FET1204的栅极堆叠件填充沟道区中的开口并且包裹在每个暴露的半导体层(例如，纳米线)周围。在另一实施例中，FET1202具有由与FET1204中的沟道区1234中的纳米线相同的晶面的半导体材料形成的沟道区1232，同时沟道区1232具有从沟道区1234的相应的晶向旋转一个偏移角度的晶向(例如，<110>晶向)。该晶向可以与鳍的纵向对准。偏移角度可以为约45°。
参照图14H-2，在一些可选实施例中，诸如对于具有交替设置的半导体层的堆叠件的接合的半导体衬底204(例如，如图14C-2所示的结构200”)，在方法100继续进行以在鳍802和804上完成FET之后，区370可以包括位于氧化硅层1402之上的交替的半导体层218的堆叠件(或纳米线218的堆叠件)，而区380可以包括交替的半导体层214的堆叠件(或纳米线214 的堆叠件)。因此，在实施例中，FET1202具有由顶面为(110)晶面(与半导体衬底204相同)的晶体晶格的晶体半导体材料的交替半导体层的堆叠件或纳米线的堆叠件形成的沟道区1232，而另一FE1204具有由交替的半导体层的堆叠件形成或由具有顶面为(100)晶面(与半导体衬底202相同)的晶体晶格的晶体半导体材料的纳米线的堆叠件形成的沟道区1234。FET1202和1204的栅极堆叠件填充相应的沟道区中的开口并且包裹在每个暴露的半导体层或纳米线周围。在又另一实施例中，其中，接合的半导体衬底204具有与半导体衬底202相同的晶面，但是具有偏移的晶向(例如，图14B)，FET1202的纳米线218的晶面与FET1204中的纳米线214的晶面相同，而纳米线218的半导体材料具有从纳米线214的半导体材料的相应的晶向旋转一个偏移角度的晶向(例如，<110>晶向)。该晶向可以与纳米线的纵向对准。偏移角度可以为约45°。
在方法100的另一实施例中，在通过图14D的示例性结构200”所示的在操作108和110中沉积和/或蚀刻介电层之后，在衬底的一些区域而不是在以上讨论的框112中提供的外延生长，可以在衬底上生长单种半导体材料。参照图14I的实例和结构200”’，块状半导体材料212可以从半导体衬底202的暴露的顶面生长，并且从而展示出于衬底202相同的晶体取向。半导体材料212可以具有与半导体衬底202相同或不同的组成。半导体材料212可以包括硅、硅锗或其他合适的元素半导体材料或化合物半导体材料。在一些实施例中，半导体材料212的底面低于氧化硅层1402。介电材料层502在外延生长期间提供区370和区380之间的隔离。示例性图14J 示出了半导体结构200”’的图案化以形成两个鳍802和804，然而，任何数量的鳍均是可能的。鳍802和804在沟道区中具有连续的半导体材料。鳍 802具有与半导体衬底204相同的晶面和取向的沟道区，诸如增强p型FET 中的空穴迁移率的(110)面；鳍804具有与半导体衬底202相同的晶面和取向的沟道区，诸如增强n型FET中的电子迁移率的(100)面。
虽然不旨在限制，但是本发明的一个或多个实施例为半导体器件及其形成工艺提供了许多益处。例如，本发明的一些实施例形成用于堆叠的横向全环栅(S-HGAA)器件的鳍部件。鳍部件可以形成为具有窄间隔以适应紧凑的鳍与鳍间距。这有利地增加S-HGAA器件的集成水平。此外，本发明的实施例可以用于形成具有在多个晶面和/或晶体取向上的沟道区的 S-HGAA器件，从而提供大的灵活性和性能增强。此外，本发明的实施例可以集成到现有的CMOS制造流程中，从而提供改进的工艺窗口。
在一个示例性方面，本发明针对方法。该方法包括：提供半导体结构，半导体结构包括从第一区延伸到第二区的第一半导体材料；去除第二区中的第一半导体材料的部分以形成凹槽，该凹槽暴露设置在第一区中的第一半导体材料的侧壁；以及形成覆盖侧壁的介电材料。该方法还包括在介电材料覆盖侧壁时，在邻近介电材料的第二区中外延生长第二半导体材料。该方法还包括形成包括第一半导体材料的第一鳍和和包括第二半导体材料的第二鳍。
在上述方法中，其中：所述第一半导体材料包括与多个第二半导体层交错的多个第一半导体层，所述第一半导体层和所述第二半导体层具有不同的材料组成；以及所述第二半导体材料包括与多个第四半导体层交错的多个第三半导体层，所述第三半导体层和所述第四半导体层具有不同的材料组成。
在上述方法中，其中：所述第一半导体材料包括与多个第二半导体层交错的多个第一半导体层，所述第一半导体层和所述第二半导体层具有不同的材料组成；以及所述第二半导体材料包括与多个第四半导体层交错的多个第三半导体层，所述第三半导体层和所述第四半导体层具有不同的材料组成，所述第一半导体层、所述第二半导体层、所述第三半导体层和所述第四半导体层的每个从晶体结构中相同的密勒指数的晶面生长。
在上述方法中，其中：所述第一半导体材料包括与多个第二半导体层交错的多个第一半导体层，所述第一半导体层和所述第二半导体层具有不同的材料组成；以及所述第二半导体材料包括与多个第四半导体层交错的多个第三半导体层，所述第三半导体层和所述第四半导体层具有不同的材料组成，所述第一半导体层、所述第二半导体层、所述第三半导体层和所述第四半导体层的每个从晶体结构中相同的密勒指数的晶面生长，其中，所述晶面具有(100)密勒指数。
在上述方法中，其中：所述第一半导体材料包括与多个第二半导体层交错的多个第一半导体层，所述第一半导体层和所述第二半导体层具有不同的材料组成；以及所述第二半导体材料包括与多个第四半导体层交错的多个第三半导体层，所述第三半导体层和所述第四半导体层具有不同的材料组成，其中：所述多个第一半导体层和所述多个第三半导体层包括包含硅的相同的材料组成；以及所述多个第二半导体层和所述多个第四半导体层包括具有不同锗浓度的硅锗。
在上述方法中，其中：所述第一半导体材料处于顶面在(110)晶面上的第一晶体结构；以及所述第二半导体材料处于顶面在(100)晶面上的第二晶体结构。
在上述方法中，其中：所述第一半导体材料处于顶面在(110)晶面上的第一晶体结构；以及所述第二半导体材料处于顶面在(100)晶面上的第二晶体结构，其中，所述第二半导体材料还包括与多个第四半导体层交错的多个第三半导体层，所述第三半导体层包括硅，所述第四半导体层包括硅锗。
在上述方法中，其中，形成覆盖所述侧壁的所述介电材料包括：沉积覆盖所述半导体结构的所述介电材料；以及从所述半导体结构的顶面去除所述介电材料的部分，其中，覆盖所述侧壁的所述介电材料的另一部分保留。
在上述方法中，其中，去除所述第一半导体材料的部分包括：在所述第一区中形成覆盖所述第一半导体材料的硬掩模；以及蚀刻所述第二区中的所述第一半导体材料以形成所述凹槽。
在上述方法中，其中，去除所述第一半导体材料的部分包括：在所述第一区中形成覆盖所述第一半导体材料的硬掩模；以及蚀刻所述第二区中的所述第一半导体材料以形成所述凹槽，其中，所述硬掩模和所述介电材料具有不同的蚀刻选择性。
在另一示例性方法，本发明针对形成半导体器件的方法。该方法包括：提供衬底，衬底具有设置在衬底上方的多个第一半导体层和多个第二半导体层，第一半导体层具有与第二半导体层不同的材料组成，并且第一半导体层和第二半导体层在垂直方向上相对于彼此交替地设置；在衬底的第一区上方形成图案化的掩模；当图案化的掩模位于第一区上方时，去除衬底的第二区中的多个第一半导体层和多个第二半导体层，使得第一区中的多个第一半导体层和多个第二半导体层的侧壁暴露。该方法还包括在包括侧壁的衬底上方共形地沉积介电材料层；当介电材料层设置在侧壁上时，在第二区中外延生长多个第三半导体层和多个第四半导体层，多个第三半导体层具有与多个第四半导体层不同的材料组成，并且多个第三半导体层和多个第四半导体层在垂直方向上相对于彼此交替地设置；以及图案化多个第一半导体层、多个第二半导体层、多个第三半导体层和多个第四半导体层以在第一区中形成第一鳍和在第二区中形成第二鳍。
在上述方法中，还包括：实施各向异性蚀刻以从所述衬底的顶面去除所述介电材料层的部分，其中，设置在所述侧壁上的所述介电材料层的另一部分保留。
在上述方法中，其中：外延生长所述多个第三半导体层和所述多个第四半导体层包括外延生长硅锗。
在上述方法中，其中：外延生长所述多个第三半导体层和所述多个第四半导体层包括外延生长硅锗，其中：所述多个第一半导体层和所述多个第三半导体层包括包含Si的相同的材料组成；所述多个第二半导体层包括 Si1-xGex，其中，x小于0.5；以及所述多个第四半导体层包括Si1-yGey，其中，y大于0.5。
在上述方法中，其中，所述多个第一半导体层、所述多个第二半导体层、所述多个第三半导体层和所述多个第四半导体层的每个从具有相同的密勒指数的晶面生长。
在上述方法中，还包括：去除所述第一鳍中的所述多个第二半导体层的部分，使得所述多个第一半导体层的部分以第一间隔悬浮；在所述第一鳍上方形成第一栅极堆叠件，其中，所述第一栅极堆叠件的部分包裹在所述多个第一半导体层的部分周围；去除所述第二鳍中的所述多个第三半导体层的部分，使得所述多个第四半导体层的部分以第二间隔悬浮；在所述第二鳍上方形成第二栅极堆叠件，其中，所述第二栅极堆叠件的部分包裹在所述多个第四半导体层的部分周围。
在另一示例性方面，本发明针对半导体结构。该半导体结构包括：半导体衬底，具有第一区和第二区；第一半导体结构，设置在第一区内的半导体衬底上方；以及第二半导体结构，设置在第二区内的半导体衬底上方，其中，在第一半导体结构和第二半导体结构相交的平面内，第一半导体结构具有(110)晶面，并且第二半导体结构具有(100)晶面，该平面平行于半导体衬底的顶面。
在上述半导体结构中，其中：所述第一半导体结构包括彼此堆叠的多个第一纳米线；以及所述第二半导体结构包括彼此堆叠的多个第二纳米线。
在上述半导体结构中，其中：所述第一半导体结构包括鳍结构；以及所述第二半导体结构包括彼此堆叠的多个纳米线。
在上述半导体结构中，还包括：氧化硅层，设置在所述第一区内的所述半导体衬底上方，其中，所述氧化硅层直接位于所述第一半导体结构下方。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中他们可以做出多种变化、替换以及改变。

Claims (20)

1.一种形成CMOS半导体器件的方法，包括：
提供半导体结构，所述半导体结构包括半导体衬底和在所述半导体衬底上方的从第一区延伸到第二区的第一半导体材料，其中所述半导体衬底和所述第一半导体材料具有不同的晶体取向，所述半导体结构包括堆叠在所述半导体衬底和所述第一半导体材料之间的介电层；
去除所述第二区中的所述第一半导体材料的部分以形成凹槽，所述凹槽暴露设置在所述第一区中的所述第一半导体材料的侧壁，其中所述去除所述第一半导体材料的部分还包括去除所述介电层的部分以暴露在所述第二区中的所述半导体衬底的顶面；
形成毯状层介电材料以覆盖暴露的所述顶面、所述侧壁以及所述第一区中第一半导体材料的顶部，对所述毯状层介电材料进行去除操作以形成覆盖所述侧壁的侧部介电材料；
当所述侧部介电材料覆盖所述侧壁时，在邻近所述侧部介电材料的所述第二区中外延生长第二半导体材料，所述半导体衬底和所述第二半导体材料具有相同的晶体取向；以及
形成包括所述第一半导体材料的第一鳍和包括所述第二半导体材料的第二鳍，其中在形成所述第一鳍和第二鳍的过程中所述侧部介电材料完全被去除，所述第二鳍中的第二半导体材料用作全环栅晶体管的沟道，并且所述第二半导体材料与第一半导体材料沿着第一方向横向间隔开，所述第一方向与所述第二鳍的延伸方向垂直相交，并且所述第一方向与所述延伸方向所确定的平面平行于所述半导体衬底的顶面，
其中，覆盖所述侧壁的所述介电材料设置为：使得外延生长的所述第二半导体材料中没有形成转折区。
2.根据权利要求1所述的方法，其中：
所述第一半导体材料包括与多个第二半导体层交错的多个第一半导体层，所述第一半导体层和所述第二半导体层具有不同的材料组成；以及
所述第二半导体材料包括与多个第四半导体层交错的多个第三半导体层，所述第三半导体层和所述第四半导体层具有不同的材料组成。
3.根据权利要求1所述的方法，其中，所述介电材料包括金属氧化物。
4.根据权利要求1所述的方法，其中，所述第二半导体材料在所述第二区的底面低于所述第一半导体材料在 所述第一区的底面。
5.根据权利要求2所述的方法，其中：
所述多个第一半导体层和所述多个第三半导体层包括包含硅的相同的材料组成；以及
所述多个第二半导体层和所述多个第四半导体层包括具有不同锗浓度的硅锗。
6.根据权利要求1所述的方法，其中：
所述第一半导体材料处于顶面在(110)晶面上的第一晶体结构；以及
所述第二半导体材料处于顶面在(100)晶面上的第二晶体结构。
7.根据权利要求6所述的方法，其中，所述第二半导体材料还包括与多个第四半导体层交错的多个第三半导体层，所述第三半导体层包括硅，所述第四半导体层包括硅锗。
8.根据权利要求1所述的方法，其中，形成覆盖所述侧壁的所述侧部介电材料包括：
沉积覆盖所述半导体结构的所述介电材料；以及
从所述半导体结构的顶面去除所述介电材料的部分，其中，覆盖所述侧壁的所述介电材料的另一部分保留。
9.根据权利要求1所述的方法，其中，去除所述第一半导体材料的部分包括：
在所述第一区中形成覆盖所述第一半导体材料的硬掩模；以及
蚀刻所述第二区中的所述第一半导体材料以形成所述凹槽。
10.根据权利要求9所述的方法，其中，所述硬掩模和所述介电材料具有不同的蚀刻选择性。
11.一种形成CMOS半导体器件的方法，包括：
提供衬底，所述衬底具有设置在所述衬底上方的多个第一半导体层和多个第二半导体层，所述第一半导体层具有与所述第二半导体层不同的材料组成，并且所述第一半导体层和所述第二半导体层在垂直方向上相对于彼此交替地设置以形成第一堆叠件；
在所述衬底的第一区上方形成图案化的掩模；
当所述图案化的掩模位于所述第一区上方时，去除所述衬底的第二区中的所述多个第一半导体层和所述多个第二半导体层，使得所述第一区中的所述多个第一半导体层和所述多个第二半导体层的侧壁暴露；
在所述衬底上方共形地沉积介电材料层，以覆盖所述第一区中第一堆叠件的顶面、所述侧壁、以及所述衬底在所述第二区的顶面；
当所述介电材料层设置在所述侧壁上时，在所述第二区中外延生长多个第三半导体层和多个第四半导体层，所述多个第三半导体层具有与所述多个第四半导体层不同的材料组成，并且所述多个第三半导体层和所述多个第四半导体层在垂直方向上相对于彼此交替地设置；以及
图案化所述多个第一半导体层、所述多个第二半导体层、所述多个第三半导体层和所述多个第四半导体层以在所述第一区中形成第一鳍和在所述第二区中形成第二鳍，
其中，覆盖所述侧壁的所述介电材料层设置为：使得外延生长的所述第三半导体层和所述第四半导体层中没有形成转折区，
所述第二鳍中的所述第三半导体层或第四半导体层用作全环栅晶体管的沟道，
其中，所述第一鳍与所述第二鳍沿着第一方向横向间隔开，所述第一方向与所述第二鳍的延伸方向垂直相交，并且所述第一方向与所述延伸方向所确定的平面平行于所述第一区中第一堆叠件的顶面，
其中，所述多个第一半导体层和所述多个第二半导体层的每个具有与所述衬底不同的晶体取向，所述多个第三半导体层和所述多个第四半导体层的每个具有与所述衬底相同的晶体取向。
12.根据权利要求11所述的方法，还包括：实施各向异性蚀刻以从所述衬底的顶面去除所述介电材料层的部分，其中，设置在所述侧壁上的所述介电材料层的另一部分保留。
13.根据权利要求11所述的方法，其中：
外延生长所述多个第三半导体层和所述多个第四半导体层包括外延生长硅锗，
其中，所述多个第三半导体层和所述多个第四半导体层的最底部部分，低于所述多个第一半导体层和所述多个第二半导体层的最底部部分。
14.根据权利要求13所述的方法，其中：
所述多个第一半导体层和所述多个第三半导体层包括包含Si的相同的材料组成；
所述多个第二半导体层包括Si1-xGex，其中，x小于0.5；以及
所述多个第四半导体层包括Si1-yGey，其中，y大于0.5。
15.根据权利要求11所述的方法，其中，所述第一鳍与所述第二鳍之间横向间隔开的间距在15nm至40nm的范围内。
16.根据权利要求11所述的方法，还包括：
去除所述第一鳍中的所述多个第二半导体层的部分，使得所述多个第一半导体层的部分以第一间隔悬浮；
在所述第一鳍上方形成第一栅极堆叠件，其中，所述第一栅极堆叠件的部分包裹在所述多个第一半导体层的部分周围；
去除所述第二鳍中的所述多个第三半导体层的部分，使得所述多个第四半导体层的部分以第二间隔悬浮；
在所述第二鳍上方形成第二栅极堆叠件，其中，所述第二栅极堆叠件的部分包裹在所述多个第四半导体层的部分周围。
17.一种CMOS半导体结构，包括：
半导体衬底，具有第一区和第二区；
第一半导体结构，设置在所述第一区内的所述半导体衬底上方；以及
介电层，堆叠在所述半导体衬底和所述第一半导体结构之间，所述介电层使所述半导体衬底与接触的所述第一半导体结构分离，所述第一半导体结构的底面在所述介电层的顶面的正上方；
第二半导体结构，设置在所述第二区内的所述半导体衬底上方，所述第二半导体结构的底面低于所述介电层的底面，第二半导体结构中包括彼此堆叠的多个用于全环栅晶体管的纳米线，所述纳米线与所述第一半导体结构沿着第一方向横向间隔开，所述第一方向与所述纳米线的延伸方向垂直相交，并且所述第一方向与所述延伸方向所确定的面平行于所述第一半导体结构的底面，
其中，在所述第一半导体结构和所述第二半导体结构相交的平面内，所述第一半导体结构具有(110)晶面，并且所述第二半导体结构具有(100)晶面，所述平面平行于所述半导体衬底的顶面，
所述半导体衬底具有第一凸起和第二凸起，所述第一半导体结构和所述第二半导体结构分别位于所述第一凸起和所述第二凸起的上方，
所述第一凸起和所述第二凸起的竖直侧壁分别与所述第一半导体结构和所述第二半导体结构的竖直侧壁对齐。
18.根据权利要求17所述的CMOS半导体结构，其中：
所述第一半导体结构包括彼此堆叠的多个第一纳米线，其中，所述第一半导体结构与所述第二半导体结构之间横向间隔开的间距在15nm至40nm的范围内。
19.根据权利要求17所述的CMOS半导体结构，其中：
所述第一半导体结构包括鳍结构。
20.根据权利要求17所述的CMOS半导体结构，其中，所述介电层为氧化硅层。
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