KR20180138104A - 반도체 구조체용 아이솔레이션 제조 방법 - Google Patents

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Abstract

반도체 디바이스의 형성 방법은 제1 영역으로부터 제2 영역으로 연장되는 제1 반도체 재료를 포함하는 반도체 구조체를 제공하는 것을 포함한다. 방법은 리세스를 형성하도록 제2 영역 내의 제1 반도체 재료의 부분을 제거하는 것으로서, 리세스는 제1 영역 내에 배치된 제1 반도체 재료의 측벽을 노출시키는 것인, 제1 반도체 재료의 부분을 제거하는 것; 측벽을 커버하는 유전체 재료를 형성하는 것; 유전체 재료가 측벽을 커버하는 동안, 유전체 재료에 인접한 제2 영역에서 제2 반도체 재료를 에피택셜 성장시키는 것; 및 제1 반도체 재료를 포함하는 제1 핀 및 제2 반도체 재료를 포함하는 제2 핀을 형성하는 것을 더 포함한다.

Description

반도체 구조체용 아이솔레이션 제조 방법{ISOLATION MANUFACTURING METHOD FOR SEMICONDUCTOR STRUCTURES}
반도체 집적 회로(integrated circuit: IC) 산업은 급격한 성장을 경험해 왔다. IC 재료 및 디자인에서의 기술적 진보는 각각의 세대가 이전의 세대보다 더 소형이고 더 복잡한 회로를 갖는 IC의 세대를 생성해 왔다. IC 진화 중에, 기능 밀도(즉, 칩 면적당 상호접속된 디바이스의 수)는 일반적으로 증가되어 왔고, 반면에 기하학적 크기[즉, 제작 프로세스를 사용하여 생성될 수 있는 최소 구성요소(또는 라인)]는 감소되어 왔다. 이 소규모화(scaling down) 프로세스는 일반적으로 제조 효율을 증가시키고 연계된 비용을 절감함으로써 이익을 제공한다. 이러한 소규모화는 또한 IC의 프로세싱 및 제조의 복잡성을 증가시켜 왔는 데, 이들 진보가 실현되게 하기 위해, IC 프로세싱 및 제조에 있어서 유사한 개발이 요구된다.
예를 들어, 다중 게이트(multi-gate) 디바이스가 게이트 제어를 향상시키고, 오프 상태 전류(OFF-state current)를 감소시키고, 단채널 효과(short-channel effects: SCEs)를 감소시키기 위한 노력으로서 게이트-채널 커플링을 증가시킴으로써 도입되었다. 일 이러한 다중 게이트 디바이스는, 그 게이트 구조체가 그 수평 채널 영역 주위로 연장하여 모든 측면에서 채널 영역으로의 액세스를 제공하는 수평 전면 게이트(horizontal gate-all-around: HGAA) 트랜지스터이다. HGAA 트랜지스터는 통상의 상보형 금속 산화물 반도체(complementary metal-oxide-semiconductor: CMOS) 프로세스와 호환성이 있어, 이들 트랜지스터가 게이트 제어를 유지하고 SCE를 완화하면서 적극적으로 소규모화될 수 있게 한다. 그러나, HGAA 트랜지스터의 제작은 과제일 수 있다. 예를 들어, 현재의 방법에 의해 HGAA 트랜지스터를 위한 적층된 반도체 재료를 에피택셜 성장시키는 것에 의한 채널 형성은, 특히 디바이스 피치가 40 나노미터(nm) 이하와 같이 작을 때, 모든 관점에서 만족스럽지 않다.
본 발명의 양태는 첨부 도면과 함께 숙독될 때 이하의 상세한 설명으로부터 가장 양호하게 이해된다. 산업 분야에서의 표준 실시에 따르면, 다양한 특징부는 실제 축적대로 도시되어 있지는 않다는 것이 강조된다. 실제로, 다양한 특징부의 치수는 설명의 명료화를 위해 임의로 증가되거나 감소될 수도 있다.
도 1은 본 발명의 다양한 양태에 따른 반도체 디바이스를 형성하는 방법의 흐름도.
도 2, 도 3, 도 4, 도 5, 도 6a, 도 6b, 도 7, 도 8, 도 9, 도 10, 도 11a 및 도 11b는 몇몇 실시예에 따른, 도 1의 방법에 따라 구성된 다양한 제작 스테이지에서 반도체 디바이스의 단면도 및 사시도.
도 12는 전계 효과 트랜지스터(field effect transistors: FETs)를 형성하는 방법의 흐름도.
도 13a, 도 13b, 도 13c 및 도 13d는 몇몇 실시예에 따른, 도 1의 방법에 따라 구성된 다양한 제작 스테이지에서 반도체 디바이스의 단면도.
도 14a, 도 14b, 도 14c-1, 도 14c-2, 도 14d, 도 14e, 도 14f, 도 14g, 도 14h-1, 도 14h-2, 도 14i 및 도 14j는 몇몇 실시예에 따른, 도 1의 방법에 따라 구성된 다양한 제작 스테이지에서 2개의 반도체 기판을 접합함으로써 형성된 반도체 디바이스의 사시도 및 단면도.
이하의 개시내용은 제공된 요지의 상이한 특징부를 구현하기 위한 다수의 상이한 실시예 또는 예를 제공한다. 구성요소 및 장치의 특정 예가 본 개시내용을 간단화하기 위해 이하에 설명된다. 이들은 물론 단지 예일 뿐이고, 한정이 되도록 의도된 것은 아니다. 예를 들어, 이어지는 설명에서 제2 특징부 위에 또는 상에 제1 특징부의 형성은 제1 및 제2 특징부가 직접 접촉하여 형성되어 있는 실시예를 포함할 수도 있고, 부가의 특징부가 제1 및 제2 특징부 사이에 형성될 수도 있어, 제1 및 제2 특징부가 직접 접촉하지 않을 수도 있게 되는 실시예를 또한 포함할 수도 있다. 게다가, 본 개시내용은 다양한 예에서 도면 숫자 및/또는 문자를 반복할 수도 있다. 이 반복은 간단화 및 명료화를 위한 것이고, 자체로 다양한 실시예 및/또는 설명된 구성 사이의 관계를 지시하는 것은 아니다.
또한, "밑", "아래", "하부", "위", "상부" 등과 같은 공간적 상대 용어는 도면에 도시되어 있는 바와 같이 다른 요소(들) 또는 특징부(들)에 대한 일 요소 또는 특징부의 관계를 설명하기 위해 용이한 설명을 위해 본 명세서에서 사용될 수도 있다. 공간적 상대 용어는 도면에 도시되어 있는 배향에 추가하여 사용 또는 동작시에 디바이스의 상이한 배향을 포함하도록 의도된다. 장치는 다른 방식으로 배향될 수도 있고(90도 회전되거나 다른 배향에 있음), 본 명세서에 사용된 공간적 상대 기술자는 마찬가지로 이에 따라 해석될 수도 있다.
본 발명은 일반적으로 반도체 디바이스 및 반도체 디바이스의 형성 방법에 관한 것이다. 더 구체적으로, 본 발명은 전면 게이트(gate-all-around: GAA) 디바이스의 형성에 관한 것이다. GAA 디바이스는 채널 영역의 4개의 측면 상에 형성된(예를 들어, 채널 영역의 부분을 둘러쌈) 그 게이트 구조체, 또는 그 부분을 갖는 임의의 디바이스이다. GAA 디바이스의 채널 영역은 나노와이어 채널, 바아형 채널, 및/또는 다른 적합한 채널 구성을 포함할 수도 있다. 몇몇 실시예에서, GAA 디바이스의 채널 영역은 수직으로 이격된 다수의 수평 나노와이어 또는 수평 바아를 가질 수도 있어, GAA 디바이스를 적층형 수평 GAA(stacked horizontal GAA: S-HGAA) 디바이스가 되게 한다. 본 명세서에 제시된 GAA 디바이스는 p-형 금속 산화물 반도체 GAA 디바이스 또는 n-형 금속 산화물 반도체 GAA 디바이스를 포함할 수도 있다. 또한, GAA 디바이스는 단일의 연속 게이트 구조체, 또는 다중 게이트 구조체와 연계된 하나 이상의 채널 영역(예를 들어, 나노와이어)을 가질 수도 있다. 당 기술 분야의 숙련자는 본 발명의 양태로부터 이익을 얻을 수도 있는 반도체 디바이스의 다른 예를 인식할 수도 있다.
도 1은 본 발명의 다양한 양태에 따른 반도체 디바이스(200)를 형성하는 방법(100)의 흐름도이다. 방법(100)은 단지 예일뿐이고, 청구항에 명시적으로 상술되어 있는 것을 넘어 본 발명을 한정하도록 의도된 것은 아니다. 부가의 동작이 방법(100) 전, 중, 및 후에 제공될 수 있고, 설명된 몇몇 동작은 방법의 부가의 실시예를 위해 대체되고, 제거되거나, 이동될 수 있다. 방법(100)의 몇몇 실시예가 도 2 내지 도 11b 및 반도체 구조체(200)와 함께 이하에 설명된다. 이 설명 후에, 방법(100)의 부가의 실시예가 도 13a 내지 도 13d에서 반도체 구조체(200')의 예시적인 실시예 및 도 14a 내지 도 14j의 반도체 구조체(200")의 예시적인 실시예를 참조하여 설명된다.
동작 102에서, 방법(100)(도 1)은 반도체 구조체(200)를 제공한다. 반도체 구조체(200)는 다양한 실시예에서 상이한 특징부를 포함할 수도 있다. 일 실시예에서, 반도체 구조체(200)는 기판(202) 및 교번적으로 배치된 반도체층(208, 210)의 스택을 포함한다(도 2). 다른 실시예에서, 반도체 구조체(200')는 벌크 반도체 기판(202)을 포함한다(도 13a). 또 다른 실시예에서, 반도체 구조체(200")는 2개의 반도체 기판(202, 204)의 스택을 포함한다(도 14c-1). 반도체 구조체(200)는 예시의 목적으로 제공되어 있고, 임의의 수의 디바이스, 임의의 수의 영역, 또는 임의의 구성의 구조체 또는 영역에 본 발명의 실시예를 반드시 한정하는 것은 아니다. 더욱이, 도 2 내지 도 14j에 도시되어 있는 바와 같은 반도체 구조체는 정적 랜덤 액세스 메모리(static random access memory: SRAM) 및/또는 논리 회로를 포함할 수도 있는 IC, 또는 그 부분의 프로세싱 중에 제작되는 중간 디바이스, 레지스터, 커패시터 및 인덕터와 같은 수동 구성요소, 및 p-형 전계 효과 트랜지스터(p-type field effect transistors: PFETs), n-형 FET(NFETs), Fin FET와 같은 다중 게이트 FET, 금속 산화물 반도체 전계 효과 트랜지스터(metal-oxide semiconductor field effect transistors: MOSFETs), 상보형 금속 산화물 반도체(complementary metal-oxide semiconductor: CMOS) 트랜지스터, 쌍극 트랜지스터, 고전압 트랜지스터, 고주파수 트랜지스터, 다른 메모리 셀, 및 이들의 조합과 같은 능동 구성요소일 수도 있다.
도 2를 참조하면, 본 실시예에서, 반도체 구조체(200)는 기판(202) 및 인터리빙(interleaving) 또는 교번 방식의 반도체층(208, 210)의 스택[예를 들어, 층(210)이 층(208) 위에 배치되고, 이어서 다른 층(208)이 층(210) 위에 배치되는 등]을 포함한다. 실시예에서, 기판(202)은 실리콘 기판과 같은 반도체 기판일 수도 있다. 기판(202)은 반도체 기판 상에 형성된 도전층 또는 절연층을 포함하여, 다양한 층을 포함할 수도 있다. 기판(202)은 다양한 도핑 구성을 포함할 수도 있다. 예를 들어, 상이한 도핑 프로파일(예를 들어, n 우물, p 우물)이 상이한 디바이스 유형[예를 들어, n-형 전계 효과 트랜지스터(NFET), p-형 전계 효과 트랜지스터(PFET)]을 위해 설계된 영역에서 기판(202) 상에 형성될 수도 있다. 기판(202)은 게르마늄, 실리콘 탄화물(SiC), 실리콘 게르마늄(SiGe), 또는 다이아몬드와 같은 다른 반도체를 또한 포함할 수도 있다. 대안적으로, 기판(202)은 화합물 반도체 및/또는 합금 반도체를 포함할 수도 있다. 또한, 기판(202)은 선택적으로 에피택셜층을 포함할 수도 있고, 성능 향상을 위해 긴장될 수도 있고, 실리콘-온-절연체(silicon-on-insulator) 구조체를 포함할 수도 있고, 그리고/또는 다른 적합한 향상 특징부를 가질 수도 있다.
도 2를 계속 참조하면, 반도체층(208, 210)은 수직 방향으로 교번적으로 배치되어, 스택을 형성한다. 다양한 실시예에서, 스택은 임의의 수의 교번적으로 배치된 반도체층(208, 210)을 포함할 수도 있다. 반도체층(208, 210)은 상이한 두께를 가질 수도 있다. 반도체층(208)은 하나의 층으로부터 다른 층으로 상이한 두께를 가질 수도 있다. 반도체층(210)은 하나의 층으로부터 다른 층으로 상이한 두께를 가질 수도 있다. 각각의 반도체층(208, 210)의 두께는 수 나노미터 내지 수십 나노미터의 범위일 수도 있다. 도 2는 스택의 하부층으로서 층(208)을 도시하고 있지만, 층(210)이 마찬가지로 하부층일 수도 있다는 것이 이해된다. 스택의 제1 층은 다른 반도체층(208, 210)보다 더 두꺼울 수도 있다. 실시예에서, 각각의 반도체층(208)은 약 5 nm 내지 약 20 nm의 범위의 두께를 갖고, 각각의 반도체층(210)은 약 5 nm 내지 약 20 nm의 범위의 두께를 갖는다.
2개의 반도체층(208, 210)은 상이한 조성을 갖다. 다양한 실시예에서, 2개의 반도체층(208, 210)은 층 사이에 상이한 산화 속도 및/또는 상이한 에칭 선택도를 제공하는 조성을 갖는다. 실시예에서, 반도체층(208)은 실리콘 게르마늄(Si1-xGex)을 포함하고, 반도체층(210)은 실리콘(Si)을 포함한다. 실시예에서, 층(210)은 미도핑되거나 실질적으로 도펀트가 없을 수도 있는(즉, 약 0 cm-3 내지 약 1×1017 cm-3의 외인성 도펀트를 가짐) 실리콘이고, 여기서 예를 들어 층(210)(예를 들어, 실리콘의)을 형성할 때 어떠한 의도적인 도핑도 수행되지 않는다. 대안적으로, 층(210)은 의도적으로 도핑될 수도 있다. 예를 들어, 층(210)은 p-형 채널을 형성하기 위해 붕소(B), 알루미늄(Al), 인듐(In), 및 갈륨(Ga)과 같은 p-형 도펀트, 또는 n-형 채널을 형성하기 위해 인(P), 비소(As), 안티몬(Sb)과 같은 n-형 도펀트로 도핑된 실리콘일 수도 있다. 몇몇 실시예에서, 층(208)은 몰비에 있어서 50% 미만(x<0.5) Ge를 포함하는 Si1 - xGex이다. 예를 들어, Ge는 몰비에 있어서 약 15% 내지 35%의 Si1 - xGex의 층(208)을 포함할 수도 있다. 더욱이, 반도체층(208)은 그 사이에 상이한 조성을 포함할 수도 있고, 반도체층(210)은 그 사이에 상이한 조성을 포함할 수도 있다.
다양한 실시예에서, 반도체층(208, 210) 중 어느 하나는 예를 들어, 실리콘 탄화물, 갈륨 비화물, 갈륨 포스파이드, 인듐 포스파이드, 인듐 비화물, 및/또는 인듐 안티모나이드와 같은 화합물 반도체, GaAsP, AlInAs, AlGaAs, GaInP, 및/또는 GaInAsP와 같은 합금 반도체, 또는 이들의 조합과 같은 다른 재료를 포함할 수도 있다. 반도체층(208, 210)의 재료는 상이한 산화 속도 및/또는 에칭 선택도를 제공하는 것에 기초하여 선택될 수도 있다. 반도체층(208, 210)은 전술된 바와 같이 도핑되거나 미도핑될 수도 있다.
다양한 실시예에서, 반도체층(208, 210)은 기판(202)의 상부면으로부터 에피택셜 성장된다. 예를 들어, 각각의 반도체층(208, 210)은 분자빔 에피택시(molecular beam epitaxy: MBE) 프로세스, 금속 유기 CVD(MOCVD) 프로세스와 같은 화학 기상 증착(chemical vapor deposition: CVD) 프로세스, 및/또는 다른 적합한 에피택셜 성장 프로세스에 의해 성장될 수도 있다. 에피택셜 성장 중에, 기판(202)의 결정 구조는 상향으로 연장하여, 기판(202)과 동일한 결정 배향을 갖는 반도체층(208, 210)을 생성한다.
결정질 반도체 재료에서, 고체를 구성하는 원자는 주기적인 방식으로 배열된다. 주기적 배열이 고체 전체를 통해 존재하면, 물질은 결정으로 형성되는 것으로서 정의된다. 결정 내의 원자의 주기적 배열은 통상적으로 "결정 격자(crystal lattice)"라 칭한다. 결정 격자는 또한 전체 격자를 대표하고 결정 전체를 통해 규칙적으로 반복되는 단위 셀이라 칭하는 체적을 포함한다. 예를 들어, 실리콘은 2개의 상호침투 면심 입방 격자로서 표현될 수 있는 다이아몬드 입방 격자 구조를 갖는다. 따라서, 입방 격자를 분석하고 시각화하는 단순성은 실리콘 격자의 결정화로 확장될 수 있다. 본 명세서의 설명에서, 반도체 결정(예를 들어, 실리콘 결정) 내의 다양한 평면, 특히 (100), (110) 및 (111) 평면이 참조될 것이다. 이들 평면은 주 결정축에 대한 반도체 원자의 평면의 배향을 규정한다. 숫자 (xyz)는 밀러 지수(Miller indices)라 칭하고 실리콘의 결정면이 주 결정축을 교차하는 점의 역수로부터 결정된다.
본 실시예에서, 실리콘 기판(202)의 결정 구조는 (100) 결정면에 상부면을 갖는다. 이에 따라, 반도체층(208, 210)은 동일한 (100) 결정면 상에 상부면을 각각 갖는다. 다양한 다른 실시예에서, 실리콘 기판(202)은 (110) 결정면 내에서와 같이, (100) 결정면과는 상이한 결정면 중 하나 내에 상부면을 가질 수도 있다. 이에 따라, 반도체층(208, 210)은 동일한 결정 구조로 유지되고 상부면 내의 동일한 (110) 결정면을 나타낸다. 에피택셜 성장 후에, 화학 기계적 평탄화(chemical mechanical planarization: CMP) 프로세스가 반도체 구조체(200)의 상부면을 평탄화하도록 수행될 수도 있다.
동작 104에서, 방법(100)(도 1)은 반도체 디바이스(200)의 상부면 상에 패터닝된 마스크를 형성한다. 도 3을 참조하면, 패터닝된 마스크는 제1 영역(370)을 커버하고, 반도체 디바이스(200)의 제2 영역(380)을 노출시키는 개구를 포함한다. 실시예에서, 제1 영역(370)은 하나 이상의 n-형 전계 효과 트랜지스터(들)(FET)에 대해 형성된 기판(202)의 영역이고, 제2 영역(380)은 하나 이상의 p-형 FET(들)에 대해 규정된 기판(202)의 영역이다. 반도체 디바이스(200)는 대안적으로 영역(370) 내에 p-형 FET 형태를 그리고 영역(380) 내에 n-형 FET 형태를 가질 수도 있다는 것이 이해된다. 패터닝된 마스크는 패터닝된 레지스트 마스크와 같은 소프트 마스크, 또는 유전체 재료층과 같은 하드 마스크, 또는 이들의 조합일 수도 있다. 일 실시예에서, 패터닝된 마스크는 영역(370) 상에 배치된 하드 마스크(302) 및 리소그래피 프로세스에 의해 하드 마스크(302) 상에 형성된 패터닝된 레지스트층(310)을 포함한다. 하드 마스크(302)는 패터닝된 레지스트층(310)으로부터 하드 마스크(302)까지 개구를 전사하도록 에칭된다. 몇몇 예에서, 하드 마스크(302)는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄화물, 실리콘 탄화물 산질화물, 다른 반도체 재료, 및/또는 다른 유전체 재료를 포함한다. 실시예에서, 하드 마스크(302)는 약 1 nm 내지 약 40 nm의 범위의 두께를 갖는다. 하드 마스크(302)는 열 산화, 화학 기상 증착(CVD), 원자층 증착(atomic layer deposition: ALD), 또는 임의의 다른 적절한 방법에 의해 형성될 수도 있다. 예시적인 포토리소그래피 프로세스는 레지스트층을 형성하는 것, 리소그래피 노광 프로세스에 의해 레지스트를 노출시키는 것, 후-노광 베이크 프로세스를 수행하는 것, 및 포토레지스트층을 현상하여 패터닝된 포토레지스트층을 형성하는 것을 포함할 수도 있다. 리소그래피 프로세스는 대안적으로 e-빔 기입(e-beam writing), 마스크리스 패터닝(maskless patterning) 또는 분자 인쇄(molecular printing)와 같은 다른 기술로 대체될 수도 있다. 몇몇 실시예에서, 패터닝된 레지스트층(310)은 후속의 에칭 프로세스를 위한 에칭 마스크로서 직접 사용될 수도 있다. 패터닝된 레지스트층(310)은 하드 마스크(302)의 패터닝 후에, 습식 스트립핑(wet stripping) 또는 플라즈마 애싱(plasma ashing)과 같은 적합한 프로세스에 의해 제거될 수도 있다.
동작 106에서, 방법(100)(도 1)은 기판(202)이 노출될 때까지 제2 영역(380)에서 반도체층(208, 210)의 스택을 에칭하여, 리세스(318)를 생성한다. 도 4를 참조하면, 에칭 프로세스는 하드 마스크(302)를 에칭 마스크로서 사용하여 제2 영역(380) 내의 반도체층(208, 210)을 선택적으로 제거하도록 설계된다. 에칭 프로세스는 또한 기판(202)의 상부면부(308)가 리세스(318) 내에서 노출되는 것을 보장하기 위해 기판(202)을 계속 오목하게 할 수도 있다. 반도체층(208, 210)의 에칭된 스택의 측벽(306)이 또한 노출되어 리세스(318)의 에지를 형성한다. 에칭 프로세스는 건식 에칭, 습식 에칭, 또는 이들의 조합을 포함할 수도 있다. 패터닝된 마스크(302)는 제1 영역(370) 내의 반도체층(208, 210)의 스택을 에칭으로부터 보호한다. 다양한 예에서, 에칭 프로세스는 Cl2, CCl2F2, CF4, SF6, NF3, CH2F2 또는 다른 적합한 에칭 가스와 같은 불소 함유 에칭 가스 또는 염소 함유 에칭 가스와 같은 적합한 에칭제에 의한 건식 에칭을 포함할 수도 있다. 몇몇 다른 예에서, 에칭 프로세스는 불화수소산(HF)계 용액, 황산(H2SO4)계 용액, 염산(HCl)계 용액, 수산화암모늄(NH4OH)계 용액, 다른 적합한 에칭 용액, 또는 이들의 조합과 같은 적합한 에칭제에 의한 습식 에칭을 포함할 수도 있다. 에칭 프로세스는 하나 초과의 단계를 포함할 수도 있다.
동작 108에서, 방법(100)(도 1)은 반도체 구조체(200)를 컨포멀하게 커버하는(conformally covering) 유전체 재료층(502)을 형성한다. 도 5에 도시되어 있는 바와 같이, 유전체 재료층(502)은 블랭킷층(blanket layer)으로서 증착된다. 실시예에서, 유전체 재료층(502)은 약 1 nm 내지 약 40 nm의 범위의 두께를 갖는다. 유전체 재료층(502)은 반도체 산화물, 반도체 질화물, 반도체 산질화물, 반도체 탄화물 질화물, 반도체 탄화물 산질화물, 및 하프늄 산화물, 지르코늄 산화물 및 알루미늄 산화물과 같은 금속 산화물, 다른 유전체, 및/또는 다른 적합한 재료를 포함할 수도 있고, 하드 마스크(302)로부터 상이한 에칭 선택도를 갖도록 선택될 수도 있다. 예에서, 하드 마스크(302)는 실리콘 산화물을 포함하고, 유전체 재료층(502)은 실리콘 질화물을 포함한다. 다른 예에서, 하드 마스크(302)는 실리콘 산질화물을 포함하고, 유전체 재료층(502)은 알루미늄 산화물을 포함한다. 또 다른 예에서, 하드 마스크(302)는 실리콘 탄화물 산질화물을 포함하고, 유전체 재료층(502)은 지르코늄 산화물을 포함한다. 유전체 재료층(502)은 원자층 증착(ALD), 화학 기상 증착(CVD), 플라즈마 향상 CVD(PECVD), 또는 다른 적합한 증착 기술을 비롯하여 임의의 적합한 프로세스에 의해 하드 마스크(302), 측벽(306), 및 기판(202)의 상부면부(308) 상에 증착될 수도 있다. 컨포멀 증착 기술(conformal deposition techniques)이 사용될 수도 있다.
동작 110에서, 방법(100)(도 1)은 반도체 구조체(200)의 수평면 상에 증착된 유전체 재료층(502)의 부분을 제거하고, 반면에 반도체층(208, 210)의 스택의 측벽(306)은 유전체 재료층(502)의 나머지 부분에 의해 커버되어 유지된다(도 6a). 제거를 수행하기 위해, 건식 또는 플라즈마 에칭과 같은 이방성 에칭이 하드 마스크(302)의 수평면 및 기판(202)의 상부면부(308) 상에 증착된 유전체 재료(502)의 이들 부분을 에치백 및 제거하도록 수행될 수도 있다. 이 방식으로, 측벽(306) 상에 증착된 유전체 재료층(502)의 단지 이들 부분만이 잔류한다. 각각의 특징부의 상이한 에칭 감도에 기인하여, 유전체 재료층(502)의 부분은 하드 마스크(302)를 에칭하지 않고(또는 상당히 에칭하지 않고) 선택적으로 에칭된다. 에칭 조성물, 에칭 온도, 에칭 용액 농도, 에칭 시간, 에칭 압력, 소스 전력, RF 바이어스 전압, RF 바이어스 전력, 에칭제 유량, 다른 적합한 에칭 파라미터, 또는 이들의 조합과 같은 다양한 에칭 파라미터가 유전체 재료층(502)을 에칭하도록 조정될 수 있다. 몇몇 실시예에서, 하드 마스크(302)의 두께는 약 40 nm의 두께로부터 약 35 nm로 감소하는 것과 같이, 이방성 에칭 후에 약 5% 내지 15% 감소된다. 측벽(306) 상에 증착된 유전체 재료층(502)은 또한 이방성 에칭에 기인하는 몇몇 재료 손실의 어려움을 겪게될 수도 있다. 몇몇 실시예에서, 유전체 재료층(502)의 두께는 약 40 nm의 두께로부터 약 35 nm로 감소하는 것과 같이, 약 8% 내지 20% 감소된다. 몇몇 실시예에서, 상부면부(308)는 기판(202)을 더 오목하게 하여 기판(202)의 노출을 보장하기 위한 선택적 오버에칭에 기인하여, 높이(h)만큼 반도체층(208, 210)의 스택의 하부면보다 낮을 수도 있다(도 6b). 따라서, 유전체 재료(502)의 하단부는 높이(h)만큼 반도체층(208, 210)의 스택의 하부면보다 낮을 수도 있다. 높이(h)는 약 1 nm 내지 약 40 nm의 범위일 수도 있다. 설명의 편의를 위해, 도 6a에 도시되어 있는 바와 같은 반도체 구조체(200)는 후속의 동작을 위한 예로서 사용된다. 당 기술 분야의 숙련자들은 도 6b에 도시되어 있는 바와 같은 반도체 구조체(200)가 후속의 동작을 위해 또한 사용될 수 있다는 것을 인식할 수 있을 것이다.
동작 112에서, 방법(100)(도 1)은 교번적으로 배치된 반도체층(212, 214)의 스택을 형성한다. 도 7을 참조하면, 반도체층(212, 214)은 리세스(318) 내에서 에피택셜 성장된다. 실시예에서, 반도체층(212, 214)은 반도체층(208, 210)과 관련된 상기 설명과 유사한 기하학적 치수 또는 조성을 포함한다. 따라서, 이들은 간략히 설명된다. 동작 112에서 에피택셜 성장은 상이한 반도체 재료를 갖는 다수의 반도체층을 성장시키기 위한 하나 초과의 단계를 포함할 수도 있다. 각각의 반도체층(212, 214)은 분자빔 에피택시(MBE) 프로세스, 금속 유기 CVD(MOCVD) 프로세스와 같은 화학 기상 증착(CVD) 프로세스, 및/또는 다른 적합한 에피택셜 성장 프로세스에 의해 성장될 수도 있다. 각각의 반도체층(212, 214)은 실리콘, 실리콘 게르마늄, 또는 다른 적합한 원소 반도체 재료 또는 화합물 반도체 재료를 포함할 수도 있다. 몇몇 실시예에서, 2개의 반도체층(212, 214)은 서로 상이한 조성을 갖는다. 다양한 실시예에서, 2개의 반도체층(212, 214)은 2개의 층 사이에 상이한 산화 속도 및/또는 상이한 에칭 선택도를 제공하는 조성을 갖는다. 또한, 2개의 반도체층(212, 214)은 2개의 반도체층(208, 210) 중 어느 하나와는 상이한 조성을 가질 수도 있다. 몇몇 실시예에서, 2개의 반도체층(212, 214) 중 하나는 2개의 반도체(208, 210) 중 하나와 동일한 조성을 갖는다. 예를 들어, 실시예에서, 반도체층(214)은 반도체층(210)(예를 들어, 실리콘을 포함함)과 동일한 조성을 포함한다. 실시예에서, 반도체층(212)은 Si1 - yGey를 포함하고, 반도체층(208)은 Si1 - xGex를 포함한다. 다른 실시예에서, 층(212)은 Si1 - yGey를 포함하는 데, 여기서 Ge는 층(208)의 Si1-xGex보다 높은 몰비에 있다(y>x). 예를 들어, Si1 - yGey의 층(212)은 몰비에 있어서 층(212) 내에 약 50% 내지 70% Ge와 같이, 50% 초과(y>0.5) Ge를 포함할 수도 있고, 반면에 Si1 - xGex의 층(208)은 몰비에 있어서 층(208) 내에 약 15% 내지 약 35% Ge와 같이, 50% 미만(x<0.5) Ge를 포함한다.
반도체층(212, 214)은 상이한 두께를 가질 수도 있다. 반도체층(212)은 하나의 층으로부터 다른 층으로 상이한 두께를 가질 수도 있다. 반도체층(214)은 하나의 층으로부터 다른 층으로 상이한 두께를 가질 수도 있다. 각각의 반도체층(212, 214)의 두께는 수 나노미터 내지 수십 나노미터의 범위일 수도 있다. 실시예에서, 각각의 반도체층(212)은 약 5 nm 내지 약 20 nm의 범위의 두께를 갖고, 각각의 반도체층(214)은 약 5 nm 내지 약 20 nm의 범위의 두께를 갖는다. 도 7은 스택의 하부층으로서 층(212)을 도시하고 있지만, 반도체층(214)이 마찬가지로 하부층일 수도 있다는 것이 이해된다.
제1 영역(370)에서, 하드 마스크(302)는 반도체층(208, 210)의 스택의 상부면 상에 캡핑층으로서 기능하여, 제1 영역(370) 내의 상부면 상에 에피택셜 성장이 발생하는 것을 차단한다. 반면에 제2 영역(380)에서, 유전체 재료층(502)은 측벽(306)을 커버하고, 이에 의해 에피택셜 성장이 측벽(306)으로부터 발생하는 것을 차단하여, 에피택셜 성장이 측벽(306)으로부터 제2 영역(380) 내로 측방향으로 발생하지 않게 된다. 따라서, 몇몇 실시예에서, 반도체층(212, 214)의 에피택셜 성장은 기판(202)의 상부면부(308)로부터 제한된다. 기판(202)의 결정 구조는 단지 제2 영역(380)에서 상향으로 연장하기 위해 상부면 상에 그 결정면만을 가져, 기판(202)과 동일한 결정 배향을 갖는 반도체층(212, 214)을 생성한다. 유전체 재료층(502)으로부터의 아이솔레이션에 기인하여, 제1 영역(370), 제2 영역(380), 및 기판(202) 내의 에피택셜 성장된 반도체층은 동일한 결정 배향을 나타낸다. 실시예에서, 각각의 반도체층(208, 210, 212, 214), 및 기판(202)은 (100) 결정면 상에 상부면을 갖는다.
동작 114에서, 방법(100)(도 1)은 반도체층(212, 214)의 에피택셜 성장 후에 반도체 구조체(200)의 상부면을 평탄화하기 위해 CMP 프로세스를 수행한다. 도 7을 계속 참조하면, 하드 마스크(302)는 동작 114에서 CMP 정지층으로서 기능할 수 있다. 동작 114는 또한 하드 마스크층(302)을 제거할 수 있다. 그 결과, 반도체층(208, 210)의 스택은 반도체 구조체(200)의 상부면의 부분을 형성하도록 노출된다.
동작 116에서, 방법(100)(도 1)은 기판(202)으로부터 연장되는 하나 이상의 핀(fin)을 형성하도록 반도체 구조체(200)를 패터닝하고, 각각의 핀은 반도체층의 스택을 포함한다. 도 8의 예를 참조하면, 예시된 실시예에서, 반도체 구조체(200)는 반도체층(208, 210)의 스택을 포함하는 핀(802)을 제1 영역(370)에, 그리고 반도체층(212, 214)의 스택을 포함하는 핀(804)을 제2 영역(380)에 포함한다. 2개의 핀을 제공하는 것은 용이한 예시를 위한 것이고, 임의의 수의 핀이 형성될 수도 있다. 2개의 핀(802, 804)은 간격(S)으로서 표기된 거리만큼 이격된다. 몇몇 실시예에서, 간격(S)은 약 5 nm 내지 약 60 nm의 범위에 있다. 다른 몇몇 실시예에서, 간격(S)은 긴밀한 디바이스 집적을 위해, 약 15 nm 내지 약 40 nm의 범위에 있다.
동작 116은 포토리소그래피 및 에칭과 같은 다양한 프로세스를 포함할 수도 있다. 첫째로, 동작 116은 포토리소그래피 프로세스를 통해 반도체 구조체(200) 위에 마스킹 요소를 형성한다. 포토리소그래피 프로세스는 반도체 구조체(200) 위에 포토레지스트(또는 레지스트)를 형성하는 것, 다양한 기하학적 형상을 형성하는 패턴에 레지스트를 노출시키는 것, 후-노광 베이크 프로세스를 수행하는 것, 및 마스킹 요소를 형성하도록 레지스트를 현상하는 것을 포함할 수도 있다. 이후에, 동작 116은 마스킹 요소를 통해 제1 영역(370)의 반도체층(208, 210) 및 제2 영역(380)의 반도체층(212, 214)을 에칭하여 그 내에 트렌치(820)를 형성한다. 에칭 프로세스는 하나 이상의 건식 에칭 프로세스, 습식 에칭 프로세스, 및 다른 적합한 에칭 기술을 포함할 수도 있다. 예를 들어, 건식 에칭 프로세스는 산소 함유 가스, 불소 함유 가스(예를 들어, CF4, SF6, CH2F2, CHF3, 및/또는 C2F6), 염소 함유 가스(예를 들어, Cl2, CHCl3, CCl4, 및/또는 BCl3), 브롬 함유 가스(예를 들어, HBr 및/또는 CHBR3), 요오드 함유 가스, 다른 적합한 가스 및/또는 플라즈마, 및/또는 이들의 조합을 구현할 수도 있다. 예를 들어, 습식 에칭 프로세스는 희석된 불화수소산(DHF), 수산화나트륨(KOH), 암모니아, 불화수소산(HF)을 함유하는 용액, 질산(HNO3), 및/또는 아세트산(CH3COOH), 또는 다른 적합한 습식 에칭제 내의 에칭을 포함할 수도 있다. 반도체층의 나머지 부분은 핀(802, 804)이 되어, 핀(802, 804)을 둘러싸는 트렌치(820)를 형성한다. 에칭 프로세스는 또한 기판(202)을 계속 오목하게 한다. 몇몇 실시예에서, 에칭 프로세스는 기판(202)이 트렌치(820) 전체에 걸쳐 노출되는 것을 보장하기 위해 기판(202) 내에 오버에칭하도록 요구될 수도 있다.
본 발명의 실시예는 적층된 반도체층의 다수의 영역을 형성하는 데 있어서 다른 방법에 비해 장점을 제공한다. 도 7에 도시되어 있는 바와 같이, 유전체 재료층(502)은 영역(370, 380) 사이에 측방향 아이솔레이션을 제공하여, 반도체층(212, 214)의 스택이 기판(202)의 상부면에 의해 형성된 결정면으로부터 에피택셜 성장되게 한다. 영역(370, 380) 사이의 측방향 아이솔레이션 없이, 에피택셜 성장은 반도체층(208, 210)의 스택의 측벽(306)으로부터 발생할 수도 있다. 측벽(306)으로부터의 에피택셜 성장은 기판(202)의 상부면의 결정면에 수직인 결정면 내에 측방향으로 성장을 제공할 것이다. 측방향으로의 수직 반도체 평면의 성장은 노출된 측벽에 인접한 영역 내에 수직으로 적층된 반도체층을 생성한다. 따라서, 측방향 아이솔레이션 없이[예를 들어, 유전층(502)], 제2 영역에서 성장된 에피택셜층은 상이한 결정면을 포함할 것이다[예를 들어, (110) 결정면 내의 수직부와 혼합된 (100) 결정면 내의 수평부]. 측벽 상에 수직으로 성장된 재료의 영역은 스택의 수평부와 만나기 전에 특정 거리로 연장하여, 이에 의해 "굴곡 영역(turning region)"을 형성할 것이다. 굴곡 영역(에피택시가 측벽으로부터 성장됨)의 두께는 성장된 스택의 높이에 대략 동일하다. 굴곡 영역은 본 명세서에서 핀을 형성하는 데 적합하지 않고, 따라서 기판 상의 손실 영역이 되고 핀 사이에 더 넓은 간격을 야기한다. 따라서, 본 발명의 몇몇 실시예에서 설명된 바와 같이 측벽 상의 측방향 아이솔레이션을 제공하는 것은, 영역(370, 380) 사이의 아이솔레이션 제조의 결과로서, 핀 사이에 더 작은 간격[예를 들어, 2개의 인접한 핀(802, 804) 사이의 간격(S)]을 제공할 수 있는 데, 이는 반도체 디바이스의 집적화를 유리하게 증가시킨다.
동작 118에서, 방법(100)(도 1)은 핀(802, 804) 사이에 격리 특징부(1102)를 형성한다. 도 9를 참조하면, 격리 특징부(1102)는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 불화물 도핑된 실리케이트 글래스, 및/또는 다른 적합한 절연 재료로 형성될 수도 있다. 격리 특징부(1102)는 얕은 트렌치 격리(shallow trench isolation: STI) 특징부일 수도 있다. 동작 118은 증착 및 에칭과 같은 다양한 프로세스를 포함할 수도 있다. 몇몇 실시예에서, 방법(100)의 동작 118은 실리콘 산화물과 같은 유전체 재료를 트렌치(820) 내로 증착한다. 유전체 재료는 화학 기상 증착(CVD), 플라즈마 향상 CVD(PECVD), 물리적 기상 증착(physical vapor deposition: PVD), 열 산화, 또는 다른 기술에 의해 형성될 수도 있다. CMP 프로세스가 반도체 구조체(200)의 상부면을 평탄화하도록 수행될 수도 있다. 그 후에, 유전체 재료는 기판(202) 및/또는 에피택셜 스택(208/220, 212/214)의 다양한 부분을 격리하는 격리 특징부(1102)를 형성하도록 선택적 에칭에 의해 오목하게 된다. 선택적 에칭은 격리 특징부(1102)를 선택적으로 에치백하기 위해 습식 에칭, 건식 에칭, 또는 이들의 조합을 포함할 수도 있다.
방법(100)은 이어서 동작 120으로 진행하여 핀(802, 804) 상에 FET를 형성한다. 예에서, 방법(100)은 제1 영역(370) 내의 핀(802) 상에 n-형 FET를 그리고 제2 영역(380) 내의 핀(804) 상에 p-형 FET를 형성한다. 도 10에 도시되어 있는 바와 같이, 몇몇 실시예에서, 동작 120은 FET 내에 나노와이어 채널(또는 바아형 채널)을 형성하는 것을 더 포함한다. 나노와이어 형성은 FET의 각각의 채널 영역(또는 채널 및 소스/드레인 영역)으로부터 하나의 반도체층을 선택적으로 제거하기 위한 선택적 에칭 프로세스를 포함한다. 실시예에서, 층(208)(예를 들어, Si1-xGex)은 핀(802)의 채널 영역으로부터 제거되고, 반면에 층(210)(예를 들어, Si)은 n-형 FET의 채널로서 잔류하고; 층(214)(예를 들어, Si)은 핀(804)의 채널 영역으로부터 제거되고, 반면에 층(212)(예를 들어, Si1 - yGey)은 p-형 FET의 채널로서 잔류한다. 동작 120은 전술된 바와 같이 특정 반도체층의 제거에 의해 제공된 개구를 충전하도록 핀 상에 게이트 스택을 형성하는 것을 더 포함할 수도 있다. 게이트 스택은 각각의 FET 내의 각각의 채널 반도체층 주위에 감겨질 수 있다. 게이트 스택은 수직으로 적층된 수평으로 배향된 채널 반도체층 주위에 감겨지기 때문에, 반도체 구조체(200)는 수평 전면 게이트(S-HGAA) 디바이스라 칭한다.
도 11a 및 도 11b에 도시되어 있는 바와 같이, 예시적인 n-형 FET(1202) 및 예시적인 p-형 FET(1204)가 핀(802, 804) 상에 각각 형성된다. 도 11a는 몇몇 실시예에 따른 반도체 구조체(200)의 평면도이고 도 11b는 사시도이다. 구체적으로, n-형 FET(1202)는 소스/드레인(S/D) 영역(1206, 1208), 및 S/D 영역(1206, 1208) 사이에 개재된 게이트(1212)를 포함한다. 유사하게, p-형 FET(1204)는 S/D 영역(1222, 1224), 및 S/D 영역(1222, 1224) 사이에 개재된 게이트(1226)를 포함한다. 하나 이상의 FET가 각각의 핀 특징부 상에 형성될 수도 있다. 각각의 FET를 위한 채널은 소스와 드레인 사이에 개재된 대응 핀의 부분 내에 형성되고, 게이트 아래에 놓인다. 본 실시예에서, n-형 FET(1202)는 핀(802) 내에 제1 채널(1232)을 갖고, p-형 FET(1204)는 핀(804) 내의 제2 채널(1234)을 갖는다. n-형 FET(1202)에 대해, 캐리어(전자)는 적층된 실리콘 나노와이어 또는 바아형 채널[예를 들어, Si 층(210)]을 따라 채널(1232)을 통해 유동한다. p-형 FET(1204)에 대해, 캐리어(정공)는 실리콘 게르마늄 나노와이어 또는 바아형 채널[예를 들어, Si1 - yGey 층(212)]을 따라 채널(1234)을 통해 유동한다. 각각의 채널 재료 조성을 갖는 n-형 FET 및 p-형 FET를 갖는 반도체 구조체(200)를 제공함으로써, 양자를 위한 캐리어 이동도가 향상되고 디바이스 성능이 향상된다.
FET의 형성이 이하에 더 설명된다. 도 1 및 도 12를 참조하면, 동작 120은 도 12에 도시되어 있는 동작 122, 124, 126 및 128과 같은 다양한 절차 및 서브 동작을 포함한다. 동작 122에서, 몇몇 실시예에서, 방법(100)은 핀(802, 804) 위에 게이트 스택을 각각 형성한다. 실시예에서, 게이트 스택은 이후의 게이트 교체 프로세스에서 제거될 것이다. 따라서, 이는 더미 게이트 스택이라 칭한다. 더미 게이트 스택은 채널 영역(1232, 1234)에서 핀을 결합한다. 더미 게이트 스택은 재료의 단일 또는 다수의 층을 포함할 수도 있다. 본 실시예에서, 더미 게이트 스택은 폴리실리콘(또는 폴리)층을 포함한다. 실시예에서, 더미 게이트 스택은 폴리층 아래에 계면층(예를 들어, 실리콘 산화물)을 더 포함한다. 폴리층은 저압 화학 기상 증착(low-pressure chemical vapor deposition: LPCVD) 및 PECVD와 같은 적합한 증착 프로세스에 의해 형성될 수도 있다. 실시예에서, 더미 게이트 스택의 다양한 층이 블랭킷층으로서 먼저 증착되고, 이어서 하나 이상의 포토리소그래피 및 에칭 프로세스로 패터닝되어 더미 게이트 스택을 형성한다. 더미 게이트 스택이 패터닝된 후에, 게이트 스페이서가 더미 게이트 스택 상의 측벽 상에 형성될 수도 있다. 게이트 스페이서는 실리콘 질화물, 실리콘 산화물, 실리콘 탄화물, 실리콘 산탄화물(SiOC), 실리콘 산탄소 질화물(SiOCN), 다른 재료, 또는 이들의 조합과 같은 하나 이상의 유전체 재료를 포함할 수도 있다. 게이트 스페이서는 화학 산화, 열 산화, ALD 또는 CVD와 같은 적합한 방법에 의해 반도체 구조체(200)를 블랭킷팅하는 스페이서층을 증착하고, 이어서 이방성 에칭 프로세스에 의해 스페이서층을 에칭하여 더미 게이트 스택의 상부면으로부터 그리고 핀[예를 들어, 핀(802, 804)]의 상부면 및 측벽면으로부터 스페이서층의 부분을 제거함으로써 형성될 수도 있다. 더미 게이트 스택의 측벽면 상의 스페이서층의 부분은 실질적으로 잔류하고 게이트 스페이서가 된다. 실시예에서, 이방성 에칭 프로세스는 건식(예를 들어, 플라즈마) 에칭 프로세스이다.
동작 124에서, 실시예에서, 소스/드레인(S/D) 영역이 n-형 FET(1202)의 S/D 영역(1206, 1208) 및 p-형 FET(1204)의 S/D 영역(1222, 1224)에 형성된다. 실시예에서, S/D 영역을 형성하는 것은 S/D 특징부를 형성하기 위해 반도체층을 에피택셜 성장시키는 것을 포함한다. 실시예에서, 반도체층은 분자빔 에피택시(molecular beam epitaxy: MBE) 프로세스, 화학 기상 증착 프로세서, 및/또는 다른 적합한 에피택셜 성장 프로세스에 의해 성장된다. 다른 실시예에서, S/D 특징부는 n-형 도펀트 또는 p-형 도펀트로 인시츄(in-situ) 또는 익스시츄(ex-situ) 도핑된다. 예를 들어, 몇몇 실시예에서, S/D 특징부는 p-형 FET를 위한 S/D 특징부를 형성하기 위해 붕소로 도핑된 실리콘 게르마늄(SiGe)을 포함한다. 몇몇 실시예에서, S/D 특징부는 n-형 FET를 위한 S/D 특징부를 형성하기 위해 인으로 도핑된 실리콘을 포함한다.
실시예에서, 동작 126에서, 방법은 핀(802)의 채널 영역(1232) 및 핀(804)의 채널 영역(1234)과 같은, 핀의 채널 영역을 노출시키도록 더미 게이트 스택을 계속 제거한다. 폴리층 및 그 아래의 임의의 다른 층을 포함하는 더미 게이트 스택이 제거되어 각각의 개구를 형성한다. 실시예에서, 더미 게이트 스택 제거는 습식 에칭, 건식 에칭, 또는 다른 에칭 기술과 같은, 하나 이상의 에칭 프로세스를 포함한다. 동작 126은 노출된 채널 영역에서 나노와이어 채널(또는 바아형 채널)을 또한 형성할 수도 있다. 도 10의 예를 참조하면, 핀(802)의 채널 영역(1232)에서, 반도체층(208), 또는 그 부분이 제거된다. 그 결과, 채널 영역(1232) 내의 반도체층(210)의 부분은 각각의 개구 내에 현수된다. 핀(804)의 채널 영역(1234)에서, 반도체층(214), 또는 그 부분이 제거된다. 그 결과, 채널 영역(1234) 내의 반도체층(212)의 부분은 각각의 개구 내에 현수된다. 실시예에서, 각각의 채널 영역에서, 제거될 반도체층은 선택적 습식 에칭 프로세스에 의해 에칭되고, 반면에 상이한 조성을 갖는 다른 반도체층은 실질적으로 불변 유지된다. 몇몇 실시예에서, 선택적 습식 에칭 프로세스는 불화수소(HF) 또는 NH4OH 에칭제를 포함할 수도 있다. 반도체층(208)이 SiGe를 포함하고 반도체층(210)이 Si를 포함하는 실시예에서, SiGe 층(208)의 선택적 제거는 SiGe 산화 프로세스 및 이어서 SiGeOx 제거를 포함할 수도 있다. 예를 들어, SiGe 산화 프로세스는 산화가 SiGe 층(208)으로 제어되도록 다양한 마스킹층을 형성하고 패터닝하는 것을 포함할 수도 있다. 다른 실시예에서, SiGe 산화 프로세스는 반도체층(208, 210)의 상이한 조성에 기인하는 선택적 산화이다. 몇몇 예에서, SiGe 산화 프로세스는 습식 산화 프로세스, 건식 산화 프로세스, 또는 이들의 조합에 디바이스(200)를 노출시킴으로써 수행될 수도 있다. 그 후에, SiGeOx를 포함하는 산화된 반도체층(208)은 NH4OH 또는 희석된 HF와 같은 에칭제에 의해 제거된다.
실시예에서, 동작 128에서, 방법은 핀(802, 804)의 채널 영역(1232, 1234) 위에 게이트 스택(1212, 1226)을 각각 계속 형성한다. 도 11a의 예를 참조하면, 게이트 스택은 채널 영역 내의 개구를 충전하고, 채널 영역(1232) 내의 반도체층(210) 및 채널 영역(1234) 내의 반도체층(212)과 같은, 각각의 노출된 반도체층(예를 들어, 나노와이어) 주위에 감겨진다. 본 실시예에서, 게이트 스택은 개구의 내부면 상에 유전체 재료의 하나 또는 다수의 층으로 이루어질 수도 있고 각각의 채널 반도체층 위에 직접 감겨지는 유전층을 포함한다. 유전층은 실리콘 산화물 또는 실리콘 산질화물과 같은 유전체 재료를 포함할 수도 있고, 화학 산화, 열 산화, ALD, CVD, 및/또는 다른 적합한 방법에 의해 형성될 수도 있다. 유전층은 하프늄 산화물, 지르코늄 산화물, 란탄 산화물, 티타늄 산화물, 이트륨 산화물, 스트론튬 티타네이트, 다른 적합한 금속 산화물, 또는 이들의 조합과 같은 고-k 유전층을 또한 포함할 수도 있고; ALD 및/또는 다른 적합한 방법에 의해 형성될 수도 있다. 게이트 스택은 유전층(들) 위에 하나 또는 다수의 층으로 이루어질 수도 있는 게이트 금속 스택, 및 게이트 금속 스택 위의 금속 충전층을 더 포함한다. 게이트 금속 스택은 일함수(work function) 금속층을 포함할 수도 있다. 일 함수 금속층은 p-형 일함수 금속층 또는 n-형 일함수 금속층일 수도 있다. p-형 일함수 금속층은 이들에 한정되는 것은 아니지만, 티타늄 질화물, 탄탈 질화물, 루테늄, 몰리브덴, 텅스텐, 플래티늄, 또는 이들의 조합의 그룹으로부터 선택된 금속을 포함한다. n-형 일함수 금속층은 이들에 한정되는 것은 아니지만, 티타늄, 알루미늄, 탄탈 탄화물, 탄탈 탄화물 질화물, 탄탈 실리콘 질화물, 또는 이들의 조합의 그룹으로부터 선택된 금속을 포함한다. p-형 또는 n-형 일함수 금속층은 복수의 층을 포함할 수도 있고, CVD, PVD, 및/또는 다른 적합한 프로세스에 의해 증착될 수도 있다. 금속 충전층은 알루미늄, 텅스텐, 코발트, 구리, 및/또는 다른 적합한 재료를 포함할 수도 있고, CVD, PVD, 도금, 및/또는 다른 적합한 프로세스에 의해 형성될 수도 있다. 게이트 스택은 수직으로 적층된 수평으로 배향된 채널 반도체층 주위에 감겨진다. 따라서, 반도체 구조체(200)는 적층된 수평 전면 게이트(S-HGAA) 디바이스이다. 실시예에서, 게이트 스택이 증착된 후에, CMP 프로세스가 수행되어 반도체 구조체(200)의 상부면을 평탄화한다.
다른 프로세스가 S-HGAA 디바이스(200)의 제작을 완료하도록 수행될 수도 있다. 예를 들어, 방법은 하나 이상의 다중 게이트 디바이스를 포함할 수도 있는 기능 회로를 형성하기 위해 다양한 특징부를 접속하도록 구성된 접점 개구, 접점 금속, 뿐만 아니라 다양한 접점, 비아, 와이어, 및 다층 상호접속 특징부(예를 들어, 금속층 및 층간 유전층)를 기판(202) 위에 계속 형성할 수도 있다.
방법(100)의 실시예는 본 발명의 다양한 다른 실시예가 반도체 디바이스 및 그 형성 프로세스에 다수의 이익을 제공하기 때문에 예시적인 것으로 의도되는 도 2 내지 도 11b 및 구조체(200)를 참조하여 전술되어 있다. 예를 들어, 도 13a 내지 도 13d는 벌크 기판(202)을 포함하는 예시적인 반도체 구조체(200')에 적용된 바와 같은 방법(100)의 다른 예를 도시하고 있다. 방법(100)의 동작은 전술된 것과 유사하다. 따라서, 도 13a 내지 도 13d는 간략하게 설명되고, 도면 부호는 상기와 동일한 또는 유사한 특징부 및 설명이 본 실시예에 동등하게 적용되는 것을 나타내기 위해 여기서 반복되고 있다.
방법(100)의 실시예에서, 도 13a를 참조하면, 동작 102에서, 기판(202)이 제공된다. 기판(202)은 실리콘 기판과 같은 단일의 연속적인 반도체 기판일 수도 있다. 기판(202)은 반도체 기판 상에 형성된 도전층 또는 절연층을 포함하여, 다양한 층을 포함할 수도 있다. 기판(202)은 다양한 도핑 구성을 포함할 수도 있다. 실시예에서, 기판(202)은 에피택셜 성장된 스택(예를 들어, 도 2에 도시되어 있는 것과 같은)을 포함하지 않는다.
방법(100)의 실시예에서, 동작 104에서, 패터닝 마스크가 기판 위에 형성된다. 예시적인 도 13a는 제1 영역(370)을 커버하고 제2 영역(380)을 노출시키기 위해 기판(202)의 상부면 상에 형성된 패터닝된 마스크를 도시하고 있다. 패턴 마스크층은 하드 마스크(302) 및 하드 마스크(302) 상에 형성된 패터닝된 레지스트층(310)을 포함할 수도 있다.
방법(100)의 실시예에서, 방법은 동작 106으로 진행하고, 여기서 반도체 기판은 동작 104의 마스크를 사용하여 에칭된다. 예시적인 도 13b는 영역(380) 내의 기판(202)이 리세스(318)를 형성하기 위해 에칭 프로세스에서 부분적으로 제거되는 것을 도시하고 있다. 에칭 프로세스는 건식 에칭, 습식 에칭, 또는 이들의 조합을 포함할 수도 있다. 하드 마스크(302)는 영역(370) 내의 기판(202)을 에칭으로부터 보호한다. 방법은 이어서 동작 108로 진행하고, 여기서 유전체 재료가 증착될 수도 있다. 유전체 재료의 증착은 동작 108을 참조하여 전술된 바와 실질적으로 유사할 수도 있다. 도 13b의 예를 참조하면, 유전체 재료층(502)은 반도체 구조체(200') 상에 컨포멀 증착되어, 영역(370, 380)의 수평면, 뿐만 아니라 리세스(318)의 측벽의 수직면을 커버한다. 유전체 재료층(502) 및 하드 마스크(302)는 에칭 선택도를 나타낼 수도 있다.
방법은 이어서 동작 110의 실시예로 진행하고, 여기서 유전체 재료가 에칭된다. 에칭은 동작 110 및 구조체(200)를 참조하여 전술된 에칭에 실질적으로 유사할 수도 있다. 예시적인 도 13e는 반도체 구조체(200')의 수평면 상에 증착된 유전체 재료층(502)의 부분이 제거되어 있고, 반면에 수직 측벽 상의 부분은 잔류하는 것을 도시하고 있다. 유전체 재료(502)의 부분을 제거하기 위해, 건식 또는 플라즈마 에칭과 같은 이방성 에칭이 수행될 수도 있다. 에칭 선택도에 기인하여, 하드 마스크(302)는 영역(370) 내의 기판(202)의 상부면 상에 실질적으로 미에칭된 상태로 유지된다.
방법은 이어서 동작 112의 실시예로 진행하고, 여기서 예시적인 구조체(200)를 참조하여 전술된 바와 실질적으로 유사하게, 에피택셜 스택이 성장된다. 도 13c의 예를 사용하여, 교번적으로 배치된 반도체층(212, 214)의 스택은 영역(202) 내에서 에피택셜 성장된다. 층(212, 214)은 도 7을 참조하는 것을 포함하여 전술된 바와 실질적으로 유사할 수도 있다. 각각의 반도체층(212, 214)은 실리콘, 실리콘 게르마늄, 또는 다른 적합한 원소 반도체 재료 또는 화합물 반도체 재료를 포함할 수도 있고, 2개의 반도체층(212, 214)은 상이한 조성을 갖는다. 예로서, 반도체층(212)은 실리콘 게르마늄을 포함하고, 반도체층(214)은 실리콘을 포함한다. 다양한 실시예에서, 2개의 반도체층(212, 214)은 상이한 산화 속도 및/또는 상이한 에칭 선택도를 제공하는 조성을 갖는다. 유전체 재료층(502)의 차단에 기인하여, 반도체층(212, 214)의 스택은 영역(380) 내에 노출된 기판(202)의 상부면으로부터 수직 방향으로만 성장하도록 제한되어, 리세스(318)의 측벽으로부터의 측방향 에피택셜 성장을 회피한다. 따라서, 각각의 반도체층(212, 214)은 전술된 바와 같이 "굴곡 영역" 없이, 기판(202)과 동일한 결정 배향을 나타낸다.
방법(100)의 실시예는 또한 동작 114 및 116으로 진행할 수도 있다. 예시적인 도 13d는 영역(370) 내의 핀(802) 및 영역(380) 내의 핀(804)과 같은, 기판(202)으로부터 연장되는 하나 이상의 핀을 형성하기 위한 반도체 구조체(200')의 패터닝을 도시하고 있다. 예시된 실시예에서, 핀(802)은 기판(202)과 동일한 조성을 갖고, 반면에 핀(804)은 반도체층(212, 214)의 스택을 포함한다. 유전체 재료층(502)으로부터 제공된 아이솔레이션은, 에피택셜 성장이 기판(202)의 측벽으로부터 발생하면 굴곡 영역으로부터 사이에 삽입된 과잉의 두께 없이 2개의 핀(802, 804)이 치밀하게 패킹되게 한다. 실시예에서, 2개의 핀(802, 804)은 50 nm 미만의 간격(S)만큼 이격된다. 방법(100)의 몇몇 실시예는 전술된 바와 실질적으로 유사한 도 11a 및 도 11b의 핀(802, 804) 상에 FET를 완성하기 위해 앞으로 진행할 수도 있다. 예시된 실시예에서, FET(1202)는 기판(202)과 동일한 연속적인 반도체 재료로 형성된 채널 영역(1232)을 갖고, 반면에 다른 FET(1204)는 교번적인 반도체층의 스택 또는 나노와이어의 스택으로 형성된[예를 들어, 동작 126에서 반도체층(212 또는 214) 중 하나를 제거함으로써] 채널 영역(1234)을 갖는다.
도 14a 내지 도 14j는 함께 접합된 2개의 상이한 반도체 기판의 스택을 포함하는 반도체 구조체(200")를 갖는 블록 102에서 시작함으로써 방법(100)의 또 다른 예시적인 실시예를 도시하고 있다. 도 14a는 함께 접합된 기판(202) 및 기판(204)의 예시적인 실시예를 도시하고 있다. 몇몇 실시예에서, 제1 반도체 기판(202) 및 제2 반도체 기판(204)은 상이한 결정 구조 및 결정면 배향을 갖는다. 예를 들어, 예시적인 도 14a에 도시되어 있는 바와 같이, 반도체 기판(202)은 (100) 결정면에 상부면(308)을 가질 수도 있고, 반도체 기판(204)은 (110) 결정면에 상부면(310)을 가질 수도 있다. 대안적으로, 제1 반도체 기판(202) 및 제2 반도체 기판(204)은 예시적인 도 14b에 도시되어 있는 바와 같이, 모두 (100) 결정면 내에 상부면(308, 310)을 갖는 것과 같이, 결정 구조 및 평면 배향의 견지에서 동일할 수도 있다. 이에 따라, 반도체 기판(202, 204)의 결정 방향 <110>은 각각의 기판의 상부면에 배향되고 각각 1406, 1408로서 표기되어 있다. 여기서 <110>은 결정질 반도체 기판의 결정 방향의 패밀리를 표현하는 다른 밀러 지수이다. 도 14b에 도시되어 있는 바와 같이, 반도체 기판(202, 204)은 회전되고 대응 결정 방향(1406, 1408)이 그 사이에 각도(1410)를 갖고 오프셋되도록 구성된다. 몇몇 실시예에서, 각도(1410)는 약 450도이다.
몇몇 실시예에서, 2개의 반도체 기판(202, 204)은 실리콘 기판이다. 그러나, 개시된 구조체 및 방법은 비한정적이고, 다른 적합한 반도체 기판 및 다른 적합한 결정 배향으로 확장 가능하다. 예를 들어, 반도체 기판(202, 204)의 어느 하나는 동일한 또는 상이한 결정 구조로, 게르마늄과 같은 원소 반도체; 실리콘 게르마늄, 실리콘 탄화물, 갈륨 비화물, 갈륨 포스파이드, 인듐 포스파이드, 인듐 비화물, 및/또는 인듐 안티모나이드와 같은 화합물 반도체; 또는 이들의 조합을 포함할 수도 있다.
도 14c-1의 예는 2개의 반도체 기판(202, 204)이 직접 접합, 공정 접합(eutectic bonding), 융착 접합(fusion bonding), 확산 접합(diffusion bonding), 양극 접합(anodic bonding) 또는 다른 적합한 접합법과 같은, 적절한 접합 기술을 통해 이러한 구성과 함께 접합된다. 일 실시예에서, 기판은 직접 실리콘 접합(direct silicon bonding: DSB)에 의해 함께 접합된다. 예를 들어, 직접 실리콘 접합 프로세스는 전처리, 더 저온에서의 사전 접합 및 더 고온에서의 어닐링을 포함할 수도 있다. 2개의 기판이 함께 접합될 때, 매립형 실리콘 산화물층(buried silicon oxide layer: BOX), 또는 소위 실리콘 산화물층(1402)이 구현될 수도 있다. 몇몇 예에서, 반도체 기판(202, 204)은 예로서 연삭 또는 연마에 의해, 접합 전에 적절한 두께로 박형화될(thinned down) 수도 있다.
방법(100)은 실시예에서 동작 104로 진행하고, 여기서 패터닝된 마스크는 동작 102 및 도 14c-1의 예시적인 실시예에서 전술된 기판(들) 위에 형성된다. 패터닝된 마스크는 도 3의 예를 참조하는 것을 포함하여 전술된 바와 실질적으로 유사할 수도 있다. 도 14c-1에 도시되어 있는 바와 같이, 하드 마스크(302) 및 패터닝된 레지스트층(310)을 포함하는 패터닝된 마스크는 제1 영역(370)을 커버하고 제2 영역(380)을 노출시키기 위해 기판(204)의 상부면 상에 이후에 형성된다.
몇몇 대안 실시예에서, 도 14c-2에 도시되어 있는 바와 같이, 반도체 기판(204)은 도 2의 예를 참조하는 것을 포함하여 전술된 바와 실질적으로 유사한 에피택셜 성장된 교번적으로 배치된 반도체층(216, 218)의 스택을 더 포함한다. 각각의 반도체층(216, 218)은 실리콘, 실리콘 게르마늄, 또는 다른 적합한 원소 반도체 재료 또는 화합물 반도체 재료를 포함할 수도 있다. 몇몇 실시예에서, 2개의 반도체층(216, 214)은 서로 상이한 조성을 갖는다. 예로서, 반도체층(216)은 실리콘을 포함하고, 반도체층(218)은 실리콘 게르마늄을 포함한다. 다른 예로서, 반도체층(216)은 실리콘 게르마늄을 포함하고, 반도체층(218)은 실리콘을 포함한다. 각각의 반도체층(216, 218)은 반도체 기판(202)과는 상이한 반도체 기판(204)과 동일한 결정 구조 및 동일한 평면 배향을 갖는다.
방법(100)은 이어서 동작 106으로 진행하고, 여기서 기판(들)의 부분이 에칭된다. 설명의 편의를 위해, 도 14c-1에 도시되어 있는 바와 같은 반도체 구조체(200")는 후속의 동작을 위한 예로서 사용된다. 당 기술 분야의 숙련자들은 도 14c-2에 도시되어 있는 바와 같은 반도체 구조체(200")가 후속의 동작을 위해 또한 사용될 수 있다는 것을 인식할 수 있을 것이다. 예시적인 도 14d는 제1 기판(202)이 제2 영역(380) 내에서 노출될 때까지 제2 영역(380) 내의 제2 반도체 기판(204)을 에칭하여, 리세스(318)를 생성하는 것을 도시하고 있다. 에칭 프로세스는 하드 마스크(302)를 에칭 마스크로서 사용하여 제2 영역(380) 내의 반도체 재료를 선택적으로 제거하도록 설계된다. 에칭 프로세스는 또한 제2 영역(380) 내의 제1 반도체 기판(202)이 노출되는 것을 보장하기 위해 제1 반도체 기판(202)을 계속 오목하게 할 수도 있다. 에칭 프로세스는 건식 에칭, 습식 에칭, 또는 이들의 조합을 포함할 수도 있다. 하드 마스크(302)는 제1 영역(370) 내의 제2 기판(204)을 에칭으로부터 보호한다. 다양한 예에서, 에칭 프로세스는 Cl2, CCl2F2, CF4, SF6, NF3, CH2F2 또는 다른 적합한 에칭 가스와 같은 불소 함유 에칭 가스 또는 염소 함유 에칭 가스와 같은 적합한 에칭제에 의한 건식 에칭을 포함할 수도 있다. 몇몇 다른 예에서, 에칭 프로세스는 KOH 용액과 같은 적합한 에칭제에 의한 습식 에칭을 포함할 수도 있다. 에칭 프로세스는 하나 초과의 단계를 포함할 수도 있다. 예를 들어, 에칭 프로세스는 제2 기판(204)의 실리콘 재료를 에칭하기 위한 제1 에칭 단계 및 실리콘 산화물층(1402)을 에칭하기 위한 제2 에칭 단계를 포함할 수도 있다. 다른 예에서, 에칭 프로세스는 실리콘을 에칭하기 위한 불소 함유 에칭 가스 또는 염소 함유 에칭 가스를 사용하는 건식 에칭 단계 및 실리콘 산화물을 에칭하기 위한 불화수소산을 사용하는 습식 에칭 단계를 포함한다. 리세스(318) 내에 노출된 반도체 기판(202)의 상부면은 높이(h')만큼 실리콘 산화물층(1402)의 하부면보다 낮을 수도 있다. 몇몇 실시예에서, 높이(h')는 약 1 nm 내지 약 50 nm의 범위이다.
도 5 및 도 13b 및 동작 108을 참조하여 전술된 바와 유사하게, 이후에, 유전체 재료층(502)은 반도체 구조체(200") 상에 컨포멀 증착되어(도 14d), 영역(370, 380)의 수평면, 뿐만 아니라 리세스(318)의 측벽의 수직면을 커버한다. 유전체 재료층(502) 및 하드 마스크(302)는 에칭 선택도를 제공하는 조성을 가질 수도 있다.
방법의 실시예는 이어서 동작 110으로 진행하고, 여기서 유전층의 부분이 에칭된다. 예시적인 도 14e는 반도체 구조체(200")의 수평면 상에 증착된 유전체 재료층(502)의 부분이 제거되어 있고, 반면에 수직 측벽 상의 부분은 잔류하는 것을 도시하고 있다. 유전체 재료의 부분을 제거하기 위해, 건식 또는 플라즈마 에칭과 같은 이방성 에칭이 수행될 수도 있다. 그 후에, 방법은 동작 112로 진행하고, 여기서 교번적으로 배치된 반도체층(212, 214)의 스택은 전술된 바와 실질적으로 유사하게 영역(380) 내에서 에피택설 성장된다. 각각의 반도체층(212, 214)은 실리콘, 실리콘 게르마늄, 또는 다른 적합한 원소 반도체 재료 또는 화합물 반도체 재료를 포함할 수도 있다. 몇몇 실시예에서, 2개의 반도체층(212, 214)은 서로 상이한 조성을 갖는다. 예로서, 반도체층(212)은 실리콘 게르마늄을 포함하고, 반도체층(214)은 실리콘을 포함한다. 리세스(318)의 측벽 상의 유전체 재료층(502)의 차단에 기인하여, 반도체층(212, 214)의 스택은 영역(380) 내에 노출된 기판(202)의 상부면으로부터 수직 방향으로 성장하도록 제한되어, 리세스(318)의 측벽으로부터의 측방향 에피택셜 성장을 회피한다. 따라서, 각각의 반도체층(212, 214)은 상이한 결정 배향으로 형성된 굴곡 영역 없이, 기판(202)과 동일한 결정 배향을 나타낸다.
방법(100)의 몇몇 실시예는 이어서 동작 114, 116, 118 및 120을 포함하는 나머지 동작 중 하나 이상으로 계속될 수도 있다. 예시적인 도 14f는 영역(370) 내의 핀(802) 및 영역(380) 내의 핀(804)과 같은, 기판(202)으로부터 연장되는 하나 이상의 핀을 형성하기 위한 반도체 구조체(200")의 패터닝을 도시하고 있다. 핀(802)은 기판(204)과 동일한 조성을 포함하는 상부 부분과, 기판(202)과 동일한 조성을 포함하는 하부 부분을 갖고, 실리콘 산화물층(1402)이 상부 부분과 하부 부분 사이에 배치되어 있다. 핀(804)은 반도체층(212, 214)의 스택을 포함한다. 유전체 재료층(502)으로부터 제공된 아이솔레이션은 2개의 핀(802, 804)이 치밀하게 패킹되게 한다. 몇몇 실시예에서, 기판(204 및/또는 202)의 측벽으로부터 수직 에피택셜 성장에 의해 형성된 굴곡 영역이 감소되거나 그리고/또는 제거된다.
예시적인 도 14g는 방법(100)이 다양한 핀형 능동 영역을 격리하기 위한 얕은 트렌치 격리(STI) 특징부(1102)를 형성하는 것을 도시하고 있다. STI 특징부(1102)의 형성은 하나 이상의 유전체 재료를 갖는 핀 사이에 트렌치를 충전하기 위한 제1 단계; 과잉의 유전체 재료를 제거하고 상부면을 평탄화하기 위해 반도체 구조체(200")를 연마하기 위한 제2 단계; 및 선택적 에칭에 의해 STI 특징부(1102)를 오목하게 하기 위한 제3 단계를 더 포함할 수도 있다. 실시예에서, 핀(802)의 상부 부분은 STI 특징부(1102)로부터 외부로 연장하고, 반면에 하부 부분 및 실리콘 산화물층(1402)은 STI 특징부(1102) 아래에 있다.
구조체(200")에 의해 예시되는 방법(100)의 실시예는 핀(802, 804) 상에 FET를 완성하기 위해 앞으로 진행할 수도 있다. 도 14h-1을 참조하면, 2개의 반도체 기판(202, 204)을 접합함으로써, 반도체 구조체(200)는 p-형 FET 및 n-형 FET를 위한 추가의 성능 향상을 제공한다. 예를 들어, (110) 결정면은 (100) 결정면보다 높은 원자 밀도를 갖고, 따라서 정공 전도를 위해 더 양호한 최대 수의 공유 결합에 기인하여 p-형 FET 내의 채널에 대해 더 양호할 수도 있다. 채널로서 (110) 결정면 내에 반도체 기판(204)을 사용함으로써, 핀(802) 상에 형성된 p-형 FET는 향상된 정공 이동도를 가질 수도 있고, 반면에 핀(804) 상에 형성된 n-형 FET는 반도체 기판(202)과 동일한 (100) 결정면 내에 에피택셜 성장된 층을 유지하는 데, 이는 전자 이동도를 향상시킨다. 다른 실시예에서, 반도체층(212, 214) 중 하나는 나노와이어의 스택을 형성하기 위해 선택적 에칭에 의해[예를 들어, 실리콘 게르마늄층(212)을 제거함으로써] 채널 영역 내에서 제거될 수도 있다. 따라서, 실시예에서, FET(1202)는 반도체 기판(204)과 동일한 (110) 결정면 내에 반도체 재료로 형성된 채널 영역(1232)을 갖고, 반면에 다른 FET(1204)는 반도체 기판(202)과 동일한 (100) 결정면 내에 반도체 재료를 갖는 교번적인 반도체층의 스택 또는 나노와이어의 스택으로 형성된 채널 영역(1234)을 갖는다. FET(1204)의 게이트 스택은 채널 영역 내의 개구를 충전하고 노출된 반도체층(예를 들어, 나노와이어)의 각각 주위로 감겨진다. 다른 실시예에서, FET(1202)는 FET(1204) 내의 채널 영역(1234) 내의 나노와이어와 동일한 결정면 내에 반도체 재료로 형성된 채널 영역(1232)을 갖고, 반면에 채널 영역(1232)은 채널 영역(1234)의 대응 결정 방향으로부터 회전된 오프셋각에서 결정 방향(예를 들어, <110> 결정 방향)을 갖는다. 결정 방향은 핀이 길이방향으로 배향하는 방향과 정렬할 수도 있다. 오프셋각은 약 450도일 수도 있다.
도 14h-2를 참조하면, 교번적으로 배치된 반도체층의 스택을 갖는 접합된 반도체 기판(204)을 위한 것과 같은 몇몇 대안 실시예에서[예를 들어, 도 14c-2에 도시되어 있는 바와 같이 구조체(200")], 방법(100)이 핀(802, 804) 상에 FET를 완성하기 위해 앞으로 진행한 후에, 영역(370)은 실리콘 산화물층(1402) 위에 교번적인 반도체층(218)의 스택[또는 나노와이어(218)의 스택]을 포함할 수도 있고, 영역(380)은 교번적인 반도체층(214)의 스택[또는 나노와이어(214)의 스택]을 포함할 수도 있다. 이에 따라, 실시예에서, FET(1202)는 반도체 기판(204)과 동일한 (110) 결정면 내에 상부면을 갖는 결정 격자를 갖는 결정질 반도체 재료를 갖는 교번적인 반도체층의 스택 또는 나노와이어의 스택으로 형성된 채널 영역(1232)을 갖고, 반면에 다른 FET(1204)는 반도체 기판(202)과 동일한 (100) 결정면 내에 상부면을 갖는 결정 격자를 갖는 결정질 반도체 재료를 갖는 교번적인 반도체층의 스택 또는 나노와이어의 스택으로 형성된 채널 영역(1234)을 갖는다. FET(1202, 1204)의 게이트 스택은 각각의 채널 영역 내의 개구를 충전하고 노출된 반도체층 또는 나노와이어의 각각 주위에 감겨진다. 접합된 반도체 기판(204)이 반도체 기판(202)과 동일한 결정면을 갖지만 오프셋 결정 방향을 갖는 또 다른 실시예에서(예를 들어, 도 14b), FET(1202)는 FET(1204) 내의 나노와이어(214)와 동일한 결정면 내에 나노와이어(218)를 갖고, 반면에 나노와이어(218)의 반도체 재료는 나노와이어(214)의 반도체 재료의 대응 결정 방향으로부터 회전된 오프셋각 내에 결정 방향(예를 들어, <110> 결정 방향)을 갖는다. 결정 방향은 나노와이어가 길이방향으로 배향하는 방향과 정렬할 수도 있다. 오프셋각은 약 450도일 수도 있다.
방법(100)의 다른 실시예에서, 도 14d의 예시적인 구조체(200"')에 의해 예시되어 있는 바와 같이 동작 108 및 110에서 유전층을 증착 및/또는 에칭한 후에, 전술된 블록 112에 제공된 에피택셜 성장보다는 기판의 몇몇 영역에서, 단일의 반도체 재료가 기판 상에 성장될 수도 있다. 도 14i의 예 및 구조체(200"')를 참조하면, 벌크 반도체 재료(212)는 반도체 기판(202)의 노출된 상부면으로부터 성장될 수 있고, 이에 의해 기판(202)과 동일한 결정 배향을 나타낸다. 반도체 재료(212)는 반도체 기판(202)과 동일한 또는 상이한 조성을 가질 수도 있다. 반도체층(212)은 실리콘, 실리콘 게르마늄, 또는 다른 적합한 원소 반도체 재료 또는 화합물 반도체 재료를 포함할 수도 있다. 몇몇 실시예에서, 반도체 재료(212)의 하부면은 실리콘 산화물층(1402) 아래에 있다. 유전체 재료층(502)은 에피택셜 성장 중에 영역(370)과 영역(380) 사이의 아이솔레이션을 제공한다. 예시적인 도 14j는 2개의 핀(802, 804)을 형성하기 위한 반도체 구조체(200"')의 패터닝을 도시하고 있지만, 임의의 수의 핀이 가능하다. 양 핀(802, 804)은 채널 영역 내에 연속적인 반도체 재료를 갖는다. 핀(802)은 p-형 FET 내의 정공 이동도를 향상시키는 (110) 평면 내에서와 같이, 반도체 기판(204)과 동일한 결정면 및 배향에서 채널 영역을 갖고, 핀(804)은 n-형 FET 내의 전자 이동도를 향상시키는 (100) 평면 내에서와 같이, 반도체 기판(202)과 동일한 결정면 및 배향에서 채널 영역을 갖는다.
한정이 되도록 의도되는 것은 아니지만, 본 발명의 하나 이상의 실시예는 반도체 디바이스 및 그 형성 프로세스에 다수의 이익을 제공한다. 예를 들어, 본 발명의 몇몇 실시예는 적층된 수평 전면 게이트(S-HGAA) 디바이스를 위한 핀 특징부를 형성한다. 핀 특징부는 긴밀한 핀-대-핀 간격 내에 끼워지기 위해 좁은 분리를 갖도록 형성될 수도 있다. 이는 S-HGAA 디바이스를 위한 집적의 레벨을 유리하게 증가시킨다. 또한, 본 발명의 실시예는 다수의 결정면 및/또는 결정 배향의 채널 영역을 갖는 S-HGAA 디바이스를 형성하는 데 사용될 수도 있어, 큰 가요성 및 성능 향상을 제공한다. 또한, 본 발명의 실시예는 기존의 CMOS 제작 플로우에 통합될 수도 있어, 향상된 프로세스 윈도우를 제공한다.
일 예시적인 양태에서, 본 발명은 방법에 관한 것이다. 방법은 제1 영역으로부터 제2 영역으로 연장되는 제1 반도체 재료를 포함하는 반도체 구조체를 제공하는 것; 리세스를 형성하도록 제2 영역 내의 상기 제1 반도체 재료의 부분을 제거하는 것으로서, 리세스는 제1 영역 내에 배치된 제1 반도체 재료의 측벽을 노출시키는 것인, 제1 반도체 재료의 부분을 제거하는 것; 및 측벽을 커버하는 유전체 재료를 형성하는 것을 포함한다. 방법은 유전체 재료가 측벽을 커버하는 동안, 유전체 재료에 인접한 제2 영역에서 제2 반도체 재료를 에피택셜 성장시키는 것을 더 포함한다. 방법은 제1 반도체 재료를 포함하는 제1 핀 및 제2 반도체 재료를 포함하는 제2 핀을 형성하는 것을 더 포함한다.
다른 예시적인 양태에서, 본 발명은 반도체 디바이스를 형성하는 방법에 관한 것이다. 방법은 기판 위에 배치된 복수의 제1 반도체층 및 복수의 제2 반도체층을 갖는 기판을 제공하는 것으로서, 제1 반도체층은 제2 반도체층과는 상이한 재료 조성을 갖고 제1 및 제2 반도체층은 수직 방향으로 서로에 관하여 교번적으로 배치되어 있는 것인, 기판을 제공하는 것; 기판의 제1 영역 위에 패터닝된 마스크를 형성하는 것; 패터닝된 마스크가 제1 영역 위에 있는 동안, 기판의 제2 영역의 복수의 제1 및 제2 반도체층을 제거하여 제1 영역의 복수의 제1 및 제2 반도체층의 측벽이 노출되게 하는 것을 포함한다. 방법은 측벽을 포함하여 기판 위에 유전체 재료층을 컨포멀 증착하는 것을 더 포함하고, 유전체 재료층이 측벽 상에 배치되어 있는 동안에, 제2 영역 내에 복수의 제3 반도체층 및 복수의 제4 반도체층을 에피택셜 성장시키는 것으로서, 복수의 제3 반도체층은 복수의 제4 반도체층과는 상이한 재료 조성을 갖고, 복수의 제3 및 제4 반도체층은 수직 방향으로 서로에 관하여 교번적으로 배치되는 것인, 복수의 제3 반도체층 및 복수의 제4 반도체층을 에피택셜 성장시키는 것; 및 복수의 제1, 제2, 제3, 및 제4 반도체층을 패터닝하여 제1 영역 내에 제1 핀을, 제2 영역 내에 제2 핀을 형성하는 것을 더 포함한다.
또 다른 예시적인 양태에서, 본 발명은 반도체 구조체에 관한 것이다. 반도체 구조체는 제1 영역 및 제2 영역을 갖는 반도체 기판; 제1 영역 내의 반도체 기판 위에 배치된 제1 반도체 구조체; 및 제2 영역 내의 반도체 기판 위에 배치된 제2 반도체 구조체를 포함하고, 제1 및 제2 반도체 구조체와 교차하는 평면 내에서, 제1 반도체 구조체는 (110) 결정면을 갖고 제2 반도체 구조체는 (100) 결정면을 갖고, 평면은 반도체 기판의 상부면에 평행하다.
본 발명의 실시형태에 따른 방법은, 제1 영역으로부터 제2 영역으로 연장되는 제1 반도체 재료를 포함하는 반도체 구조체를 제공하는 단계; 리세스를 형성하도록 상기 제2 영역 내의 상기 제1 반도체 재료의 부분을 제거하는 단계로서, 상기 리세스는 상기 제1 영역 내에 배치된 상기 제1 반도체 재료의 측벽을 노출시키는 것인, 상기 제1 반도체 재료의 부분을 제거하는 단계; 상기 측벽을 커버하는 유전체 재료를 형성하는 단계; 상기 유전체 재료가 측벽을 커버하는 동안, 상기 유전체 재료에 인접한 상기 제2 영역에서 제2 반도체 재료를 에피택셜 성장시키는 단계; 및 상기 제1 반도체 재료를 포함하는 제1 핀 및 상기 제2 반도체 재료를 포함하는 제2 핀을 형성하는 단계를 포함한다.
본 발명의 실시형태에 따른 방법에 있어서, 상기 제1 반도체 재료는 복수의 제2 반도체층이 인터리브되어(interleaved) 있는 복수의 제1 반도체층을 포함하고, 상기 제1 및 제2 반도체층은 상이한 재료 조성을 갖고; 상기 제2 반도체 재료는 복수의 제4 반도체층이 인터리브되어 있는 복수의 제3 반도체층을 포함하고, 상기 제3 및 제4 반도체층은 상이한 재료 조성을 갖는다.
본 발명의 실시형태에 따른 방법에 있어서, 상기 제1, 제2, 제3, 및 제4 반도체층은 각각 결정 구조 내에서 동일한 밀러 지수(Miller indices)의 결정면으로부터 성장하는 것이다.
본 발명의 실시형태에 따른 방법에 있어서, 상기 결정면은 (100) 밀러 지수를 갖는 것이다.
본 발명의 실시형태에 따른 방법에 있어서, 상기 복수의 제1 및 제3 반도체층은 실리콘을 함유하는 동일한 재료 조성을 포함하고; 상기 복수의 제2 및 제4 반도체층은 상이한 게르마늄 농도를 갖는 실리콘 게르마늄을 포함하는 것이다.
본 발명의 실시형태에 따른 방법에 있어서, 상기 제1 반도체 재료는 (110) 결정면 상에 상부면을 갖는 제1 결정 구조로 있고; 상기 제2 반도체 재료는 (100) 결정면 상에 상부면을 갖는 제2 결정 구조로 있는 것이다.
본 발명의 실시형태에 따른 방법에 있어서, 상기 제2 반도체 재료는 복수의 제4 반도체층이 인터리브되어 있는 복수의 제3 반도체층을 더 포함하고, 상기 제3 반도체층은 실리콘을 포함하고, 상기 제4 반도체층은 실리콘 게르마늄을 포함하는 것이다.
본 발명의 실시형태에 따른 방법에 있어서, 상기 측벽을 커버하는 유전체 재료를 형성하는 단계는, 상기 반도체 구조체를 커버하는 유전체 재료를 성막하는 단계; 및 상기 반도체 구조체의 상부면으로부터 유전체 재료의 부분을 제거하는 단계를 포함하고, 상기 측벽을 커버하는 유전체 재료의 다른 부분은 잔류하는 것이다.
본 발명의 실시형태에 따른 방법에 있어서, 상기 제1 반도체 재료의 부분을 제거하는 단계는, 상기 제1 영역 내의 상기 제1 반도체 재료를 커버하는 하드 마스크를 형성하는 단계; 및 상기 리세스를 형성하기 위해 상기 제2 영역 내의 상기 제1 반도체 재료를 에칭하는 단계를 포함하는 것이다.
본 발명의 실시형태에 따른 방법에 있어서, 상기 하드 마스크 및 상기 유전체 재료는 상이한 에칭 선택도를 갖는 것이다.
본 발명의 다른 실시형태에 따른 반도체 디바이스의 형성 방법은, 기판 위에 배치된 복수의 제1 반도체층 및 복수의 제2 반도체층을 갖는 기판을 제공하는 단계로서, 상기 제1 반도체층은 상기 제2 반도체층과는 상이한 재료 조성을 갖고 상기 제1 및 제2 반도체층은 수직 방향으로 서로에 관하여 교번적으로 배치되어 있는 것인, 상기 기판을 제공하는 단계; 상기 기판의 제1 영역 위에 패터닝된 마스크를 형성하는 단계; 상기 패터닝된 마스크가 상기 제1 영역 위에 있는 동안, 상기 제1 영역의 복수의 제1 및 제2 반도체층의 측벽이 노출되도록, 상기 기판의 제2 영역의 상기 복수의 제1 및 제2 반도체층을 제거하는 단계; 상기 측벽을 포함하여 상기 기판 위에 유전체 재료층을 컨포멀 성막하는 단계; 상기 유전체 재료층이 상기 측벽 상에 배치되어 있는 동안에, 상기 제2 영역 내에 복수의 제3 반도체층 및 복수의 제4 반도체층을 에피택셜 성장시키는 단계로서, 상기 복수의 제3 반도체층은 상기 복수의 제4 반도체층과는 상이한 재료 조성을 갖고, 상기 복수의 제3 및 제4 반도체층은 수직 방향으로 서로에 관하여 교번적으로 배치되는 것인, 상기 복수의 제3 반도체층 및 복수의 제4 반도체층을 에피택셜 성장시키는 단계; 및 상기 제1 영역 내에 제1 핀을, 상기 제2 영역 내에 제2 핀을 형성하기 위해 상기 복수의 제1, 제2, 제3, 및 제4 반도체층을 패터닝하는 단계를 포함한다.
본 발명의 다른 실시형태에 따른 반도체 디바이스의 형성 방법에 있어서, 상기 기판의 상부면으로부터 상기 유전체 재료층의 부분을 제거하기 위해 이방성 에칭을 수행하는 단계를 더 포함하고, 상기 측벽 상에 배치된 유전체 재료층의 다른 부분은 잔류하는 것이다.
본 발명의 다른 실시형태에 따른 반도체 디바이스의 형성 방법에 있어서, 상기 복수의 제3 반도체층 및 상기 복수의 제4 반도체층을 에피택셜 성장시키는 단계는 실리콘 게르마늄을 에피택셜 성장시키는 단계를 포함하는 것이다.
본 발명의 다른 실시형태에 따른 반도체 디바이스의 형성 방법에 있어서, 상기 복수의 제1 반도체층 및 상기 복수의 제3 반도체층은 Si를 함유하는 동일한 재료 조성을 포함하고; 상기 복수의 제2 반도체층은 Si1-xGex를 포함하고, 여기서 x는 0.5 미만이고; 상기 복수의 제4 반도체층은 Si1-yGey를 포함하고, 여기서 y는 0.5 초과인 것이다.
본 발명의 다른 실시형태에 따른 반도체 디바이스의 형성 방법에 있어서, 상기 복수의 제1, 제2, 제3, 및 제4 반도체층의 각각은 동일한 밀러 지수를 갖는 결정면으로부터 성장하는 것이다.
본 발명의 다른 실시형태에 따른 반도체 디바이스의 형성 방법은, 상기 복수의 제1 반도체층의 부분이 제1 공간 내에 현수되도록(suspended) 상기 제1 핀 내의 상기 복수의 제2 반도체층의 부분을 제거하는 단계; 상기 제1 핀 위에 제1 게이트 스택을 형성하는 단계로서, 상기 제1 게이트 스택의 부분은 상기 복수의 제1 반도체층의 부분 주위에 감겨지는 것인, 상기 제1 게이트 스택을 형성하는 단계; 상기 복수의 제4 반도체층의 부분이 제2 공간 내에 현수되도록 상기 제2 핀 내의 상기 복수의 제3 반도체층의 부분을 제거하는 단계; 및 상기 제2 핀 위에 제2 게이트 스택을 형성하는 단계로서, 상기 제2 게이트 스택의 부분은 상기 복수의 제4 반도체층의 부분 주위에 감겨지는 것인, 상기 제2 게이트 스택을 형성하는 단계를 더 포함한다.
본 발명의 또 다른 실시형태에 따른 반도체 구조체는, 제1 영역 및 제2 영역을 갖는 반도체 기판; 상기 제1 영역 내의 상기 반도체 기판 위에 배치된 제1 반도체 구조체; 및 상기 제2 영역 내의 상기 반도체 기판 위에 배치된 제2 반도체 구조체를 포함하고, 상기 제1 및 제2 반도체 구조체와 교차하는 평면 내에서, 상기 제1 반도체 구조체는 (110) 결정면을 갖고 상기 제2 반도체 구조체는 (100) 결정면을 갖고, 상기 평면은 상기 반도체 기판의 상부면에 평행한 것이다.
본 발명의 또 다른 실시형태에 따른 반도체 구조체에 있어서, 상기 제1 반도체 구조체는 서로의 위에 적층된 제1 복수의 나노와이어를 포함하고; 상기 제2 반도체 구조체는 서로의 위에 적층된 제2 복수의 나노와이어를 포함하는 것이다.
본 발명의 또 다른 실시형태에 따른 반도체 구조체에 있어서, 상기 제1 반도체 구조체는 핀 구조체를 포함하고; 상기 제2 반도체 구조체는 서로의 위에 적층된 복수의 나노와이어를 포함하는 것이다.
본 발명의 또 다른 실시형태에 따른 반도체 구조체에 있어서, 상기 제1 영역 내의 상기 반도체 기판 위에 배치된 실리콘 산화물층을 더 포함하고, 상기 실리콘 산화물층은 상기 제1 반도체 구조체 바로 아래에 있는 것이다.
상기에는 당 기술 분야의 숙련자들이 본 발명의 양태를 더 양호하게 이해할 수도 있도록 다수의 실시예의 특징을 개략 설명하였다. 당 기술 분야의 숙련자들은 이들이 본 명세서에 소개된 실시예의 동일한 목적을 수행하고 그리고/또는 동일한 장점을 성취하기 위해 다른 프로세스 및 구조를 설계하거나 수정하기 위한 기초로서 본 개시내용을 즉시 사용할 수도 있다는 것을 이해해야 한다. 당 기술 분야의 숙련자들은 또한 이러한 등가의 구성이 본 발명의 사상 및 범주로부터 벗어나지 않는다는 것과, 이들이 본 발명의 사상 및 범주로부터 벗어나지 않고 본 명세서의 다양한 변경, 치환, 및 변형을 행할 수도 있다는 것을 또한 인식해야 한다.

Claims (10)

  1. 방법에 있어서,
    제1 영역으로부터 제2 영역으로 연장되는 제1 반도체 재료를 포함하는 반도체 구조체를 제공하는 단계;
    리세스를 형성하도록 상기 제2 영역 내의 상기 제1 반도체 재료의 부분을 제거하는 단계로서, 상기 리세스는 상기 제1 영역 내에 배치된 상기 제1 반도체 재료의 측벽을 노출시키는 것인, 상기 제1 반도체 재료의 부분을 제거하는 단계;
    상기 측벽을 커버하는 유전체 재료를 형성하는 단계;
    상기 유전체 재료가 측벽을 커버하는 동안, 상기 유전체 재료에 인접한 상기 제2 영역에서 제2 반도체 재료를 에피택셜 성장시키는 단계; 및
    상기 제1 반도체 재료를 포함하는 제1 핀 및 상기 제2 반도체 재료를 포함하는 제2 핀을 형성하는 단계
    를 포함하는 방법.
  2. 제1항에 있어서,
    상기 제1 반도체 재료는 복수의 제2 반도체층이 인터리브되어 있는 복수의 제1 반도체층을 포함하고, 상기 제1 및 제2 반도체층은 상이한 재료 조성을 갖고;
    상기 제2 반도체 재료는 복수의 제4 반도체층이 인터리브되어 있는 복수의 제3 반도체층을 포함하고, 상기 제3 및 제4 반도체층은 상이한 재료 조성을 갖는 것인 방법.
  3. 제2항에 있어서,
    상기 제1, 제2, 제3, 및 제4 반도체층은 각각 결정 구조 내에서 동일한 밀러 지수(Miller indices)의 결정면으로부터 성장하는 것인 방법.
  4. 제2항에 있어서,
    상기 복수의 제1 및 제3 반도체층은 실리콘을 함유하는 동일한 재료 조성을 포함하고;
    상기 복수의 제2 및 제4 반도체층은 상이한 게르마늄 농도를 갖는 실리콘 게르마늄을 포함하는 것인 방법.
  5. 제1항에 있어서,
    상기 제1 반도체 재료는 (110) 결정면 상에 상부면을 갖는 제1 결정 구조로 있고;
    상기 제2 반도체 재료는 (100) 결정면 상에 상부면을 갖는 제2 결정 구조로 있는 것인 방법.
  6. 제5항에 있어서,
    상기 제2 반도체 재료는 복수의 제4 반도체층이 인터리브되어 있는 복수의 제3 반도체층을 더 포함하고, 상기 제3 반도체층은 실리콘을 포함하고, 상기 제4 반도체층은 실리콘 게르마늄을 포함하는 것인 방법.
  7. 제1항에 있어서,
    상기 측벽을 커버하는 유전체 재료를 형성하는 단계는,
    상기 반도체 구조체를 커버하는 유전체 재료를 성막하는 단계; 및
    상기 반도체 구조체의 상부면으로부터 유전체 재료의 부분을 제거하는 단계
    를 포함하고, 상기 측벽을 커버하는 유전체 재료의 다른 부분은 잔류하는 것인 방법.
  8. 제1항에 있어서,
    상기 제1 반도체 재료의 부분을 제거하는 단계는,
    상기 제1 영역 내의 상기 제1 반도체 재료를 커버하는 하드 마스크를 형성하는 단계; 및
    상기 리세스를 형성하기 위해 상기 제2 영역 내의 상기 제1 반도체 재료를 에칭하는 단계
    를 포함하는 것인 방법.
  9. 반도체 디바이스의 형성 방법에 있어서,
    기판 위에 배치된 복수의 제1 반도체층 및 복수의 제2 반도체층을 갖는 기판을 제공하는 단계로서, 상기 제1 반도체층은 상기 제2 반도체층과는 상이한 재료 조성을 갖고 상기 제1 및 제2 반도체층은 수직 방향으로 서로에 관하여 교번적으로 배치되어 있는 것인, 상기 기판을 제공하는 단계;
    상기 기판의 제1 영역 위에 패터닝된 마스크를 형성하는 단계;
    상기 패터닝된 마스크가 상기 제1 영역 위에 있는 동안, 상기 제1 영역의 복수의 제1 및 제2 반도체층의 측벽이 노출되도록, 상기 기판의 제2 영역의 상기 복수의 제1 및 제2 반도체층을 제거하는 단계;
    상기 측벽을 포함하여 상기 기판 위에 유전체 재료층을 컨포멀 성막하는 단계;
    상기 유전체 재료층이 상기 측벽 상에 배치되어 있는 동안에, 상기 제2 영역 내에 복수의 제3 반도체층 및 복수의 제4 반도체층을 에피택셜 성장시키는 단계로서, 상기 복수의 제3 반도체층은 상기 복수의 제4 반도체층과는 상이한 재료 조성을 갖고, 상기 복수의 제3 및 제4 반도체층은 수직 방향으로 서로에 관하여 교번적으로 배치되는 것인, 상기 복수의 제3 반도체층 및 복수의 제4 반도체층을 에피택셜 성장시키는 단계; 및
    상기 제1 영역 내에 제1 핀을, 상기 제2 영역 내에 제2 핀을 형성하기 위해 상기 복수의 제1, 제2, 제3, 및 제4 반도체층을 패터닝하는 단계
    를 포함하는 반도체 디바이스의 형성 방법.
  10. 반도체 구조체에 있어서,
    제1 영역 및 제2 영역을 갖는 반도체 기판;
    상기 제1 영역 내의 상기 반도체 기판 위에 배치된 제1 반도체 구조체; 및
    상기 제2 영역 내의 상기 반도체 기판 위에 배치된 제2 반도체 구조체
    를 포함하고,
    상기 제1 및 제2 반도체 구조체와 교차하는 평면 내에서, 상기 제1 반도체 구조체는 (110) 결정면을 갖고 상기 제2 반도체 구조체는 (100) 결정면을 갖고, 상기 평면은 상기 반도체 기판의 상부면에 평행한 것인 반도체 구조체.
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