KR20210155756A - 다중 게이트 호환 프로세스를 사용한 esd 디바이스의 형성 - Google Patents

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KR20210155756A
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밍-슈안 리
치 치에 예
지-앙 수
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Abstract

본 개시는 반도체 디바이스를 제조하는 방법을 제공한다. 방법은, 전면 및 후면을 갖는 구조물을 제공하는 단계 ― 구조물은 기판과, 기판 위에 교대로 적층된 상이한 물질 조성을 갖는 제1 유형의 에피택셜층 및 제2 유형의 에피택셜층의 스택을 포함하고, 스택은 구조물의 전면에 있고 기판은 구조물의 후면에 있음 ― ; 스택을 패터닝하여 기판 위에 핀(fin)을 형성하는 단계; 핀의 제1 영역에 제1 도펀트를 주입하는 단계 ― 제1 도펀트는 제1 전도성 유형을 가짐 ― ; 핀의 제2 영역에 제2 도펀트를 주입하는 단계 ― 제2 도펀트는 제1 전도성 유형과는 반대되는 제2 전도성 유형을 가짐 ― ; 및 제1 영역 상에 제1 콘택(contact)을 형성하고 제2 영역 상에 제2 콘택을 형성하는 단계를 포함한다.

Description

다중 게이트 호환 프로세스를 사용한 ESD 디바이스의 형성{FORMING ESD DEVICES USING MULTI-GATE COMPATIBLE PROCESSES}
우선권
본 출원은 그 전체 개시가 참조로서 본 명세서에 통합되어 있는, 2020년 6월 15일에 출원된 미국 특허 가출원 제63/039,293호의 이익을 주장한다.
반도체 집적 회로(integrated circuit; IC) 산업은 기하급수적 성장을 경험했다. IC 물질 및 설계의 기술적 진보는 여러 세대의 IC를 생산했고 각 세대는 이전 세대보다 더 작고 더 복잡한 회로를 갖는다. IC 진화 과정에서, 기능적 밀도(즉, 칩 면적당 상호접속된 디바이스들의 개수)는 일반적으로 증가한 반면, 기하학적 구조(geometry)의 크기(즉, 제조 프로세스를 사용하여 생성될 수 있는 최소 컴포넌트(또는 라인))는 감소하였다. 이러한 축소(scaling down) 프로세스는 생산 효율을 증가시키고 연관 비용을 감소시키는 것에 의해 전반적으로 이익을 제공한다. 이러한 축소는 또한 IC 프로세싱 및 제조의 복잡성을 증가시켰다.
예를 들어, IC 기술이 더 작은 기술 노드로 발전함에 따라 게이트 채널 커플 링을 증가시키고, 오프 상태 전류를 감소시키며, 단채널 효과(short-channel effect; SCE)를 감소시킴으로써 게이트 제어를 개선하기 위해 다중 게이트 디바이스가 도입되었다. 다중 게이트 디바이스는 일반적으로 채널 영역의 하나보다 많은 측부 상에 배치된 게이트 구조물 또는 그 일부를 갖는 디바이스를 지칭한다. 게이트 올 어라운드(gate-all-around; GAA) 트랜지스터는 고성능 및 저누설 애플리케이션을 위한 인기 있고 유망한 후보가 된 다중 게이트 디바이스의 예이다. GAA 트랜지스터는 4개의 측부 상의 적층된 반도체 채널층에 대해 액세스를 제공하는, 채널 영역 주위로 연장될 수 있는 게이트 구조물로부터 그 이름을 얻는다. 평면형 트랜지스터에 비해, 이러한 구성은 (특히 서브-문턱 누설(sub-threshold leakage)을 감소시킴으로써) 채널을 더 잘 제어하고 SCE를 대폭 감소시킨다.
IC는 코어 기능 및 정전기 방전(electrostatic discharging; ESD) 기능과 같은 상이한 기능을 제공하는 반도체 디바이스를 포함한다. 이러한 상이한 기능들은 반도체 디바이스가 상이한 구성을 갖도록 요구한다. 동시에, 비용을 줄이고 수율을 향상시키기 위해 이러한 상이한 반도체 디바이스를 제조하기 위해 유사한 프로세스와 유사한 프로세스 창을 갖는 것이 유리하다. 기존의 다중 게이트(예컨대, GAA) 트랜지스터 및 프로세스가 일반적으로 그 자신들의 의도된 목적들에 대해 적절하였지만, 이들은 모든 양상에서 완전히 만족스럽지는 않았다. 예를 들어, IC 진화 과정에서, 전면 상호접속부 외에도 후면 전력 레일이 도입되어 더 큰 전력 구동 능력과 단순화된 금속 라우팅을 위해 사용 가능한 금속 트랙들의 수를 증가시켰다. 후면 전력 레일 형성을 또한 지원하는 다중 게이트 프로세스와 호환되는 ESD 디바이스(예를 들어, ESD 다이오드)를 형성하는 방법은 반도체 산업이 직면한 과제이다. 본 개시는 상기 문제 및 기타 관련 문제를 해결하는 것을 목표로 한다.
본 개시는 첨부 도면과 함께 이하의 상세한 설명을 읽음으로써 최상으로 이해될 것이다. 산업에서의 표준 실무에 따라서, 다양한 피처들(features)이 실제 축적으로(scale) 도시되지 않았고 단지 설명 목적을 위해서 사용된다는 것이 강조된다. 실제로, 다양한 피처들의 치수는 논의의 명료화를 위해 임의로 증가되거나 감소될 수 있다.
도 1a, 1b, 및 1c는 본 개시의 다양한 양상에 따라, ESD 디바이스와 후면 전력 레일을 가진 반도체 구조물을 형성하는 방법의 흐름도를 도시한다.
도 2, 3 및 4는 본 개시의 일부 실시예에 따라, 도 1a 내지 1c의 방법에 따른 제조 프로세스 동안 반도체 구조물의 일부분의 사시도를 도시한다.
도 5a, 5b, 16a 및 16b는 본 개시의 일부 실시예들에 따라, 도 1a 내지 1c의 방법에 따른 제조 프로세스 동안 반도체 디바이스의 일부분의 평면도를 도시한다.
도 6a, 7a, 8a, 9a, 10a, 11a, 12a, 13a, 14a, 15a, 17a, 18a, 19a, 20a, 21a, 22a, 및 23a는 본 개시의 일부 실시예에 따라, 도 1a 내지 1c의 방법에 따른 제조 프로세스 동안 도 5a의 반도체 디바이스의 일부분의 A―A 라인을 따른 단면도를 도시한다.
도 6b, 7b, 8b, 9b, 10b, 11b, 12b, 13b, 14b, 15b, 17b, 18b, 19b, 20b, 21b, 22b, 및 23b는 본 개시의 일부 실시예에 따라, 도 1a 내지 1c의 방법에 따른 제조 프로세스 동안 도 5a의 반도체 디바이스의 일부분의 B―B 라인을 따른 단면도를 도시한다.
하기의 개시는 제공되는 특허 대상의 상이한 피처들을 구현하기 위한 다수의 상이한 실시예들 또는 예시들을 제공한다. 컴포넌트들 및 배열들의 특정 예시는 본 개시를 단순화시키기 위해 이하에서 설명된다. 물론, 이것들은 단지 예이고, 제한하는 것으로 의도되지 않는다. 예를 들어, 이하의 설명에서 제2 피처 위에 또는 제2 피처 상에 제1 피처의 형성은, 제1 피처와 제2 피처가 직접 접촉해서 형성되는 실시예를 포함할 수 있고, 추가적인 피처가 제1 피처와 제2 피처 사이에 형성될 수 있어서 제1 피처와 제2 피처가 직접 접촉될 수 없는 실시예를 또한, 포함할 수 있다. 또한, 본 개시는 다양한 예들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이 반복은 간략함과 명료함을 위한 것이고, 논의되는 다양한 실시예들 및/또는 구성들 간의 관계를 본질적으로 지시하지는 않는다.
또한, "밑에", "아래에", "하부에", "위에", "상부에" 등과 같은 공간적으로 상대적인 용어들은 도면들에서 도시되는 바와 같이 하나의 요소 또는 피처와 또 다른 요소(들) 또는 피처(들) 간의 관계를 설명하도록 설명의 용이함을 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에서 묘사된 방위에 추가적으로 사용 또는 동작 중인 디바이스의 상이한 방위들을 포괄하도록 의도된다. 장치는 달리(90도 회전되거나 또는 다른 방위로) 배향될 수 있고, 본 명세서에서 사용된 공간적으로 상대적인 기술어들(descriptors)은 마찬가지로 상응하게 해석될 수 있다. 또한, 숫자 또는 숫자의 범위가 "약", "대략" 등으로 기술될 때, 이 용어는 달리 명시되지 않는 한, 본 명세서에 개시된 특정 기술의 당업자의 지식에 따라 설명된 숫자의 특정 변화(+/- 10% 또는 다른 변화 등) 내에 있는 숫자를 포함한다. 예를 들어, 용어 "약 5 nm"는 4.5 nm 내지 5.5 nm, 4.0 nm 내지 5.0 nm 등의 치수 범위를 포함할 수 있다.
본 출원은 일반적으로 반도체 구조물 및 제조 프로세스에 관한 것으로, 보다 구체적으로는 다중 게이트 트랜지스터 프로세스 흐름과 호환되는 정전기 방전(ESD) 보호 디바이스 및 그 제조 방법에 관한 것이다.
정전하의 축적으로 인해 집적 회로(IC) 근처에서 극도로 높은 전압이 발생할 수 있다는 것은 잘 알려져 있다. 집적 회로의 입력 버퍼 또는 출력 버퍼에 높은 전위가 생성될 수 있으며, 이는 입력 버퍼 또는 출력 버퍼와 전기적으로 접촉하는 패키지 핀(package pin)을 사람이 만지면 야기될 수 있다. 정전하가 방전되면 집적 회로의 패키지 노드에서 높은 전류가 생성되며 이를 정전기 방전(ESD)이라고 한다. ESD는 전체 집적 회로를 파괴할 가능성이 있기 때문에 반도체 디바이스에 심각한 문제이다. ESD 과도 현상의 지속 시간은 일반적으로 나노초 단위로 매우 짧으며, 기존 회로 차단기는 적절한 보호를 제공할 만큼 빠르게 반응할 수 없다. 이러한 이유로 ESD 디바이스를 IC에 통합하는 것이 알려진 관행이 되었다. 다양한 실시예에서, IC는 코어 기능(예를 들어, 논리 및 메모리 애플리케이션)을 제공하는 코어 영역에 배치된 다중 게이트 트랜지스터(예를 들어, 게이트 올 어라운드(gate-all-around; GAA) 트랜지스터 및/또는 FinFET 트랜지스터) 및 ESD 보호를 제공하는 ESD 영역에 배치된 ESD 디바이스를 가질 수 있다.
하지만, IC 진화의 현재의 경향은, 구조물의 전면 상의 상호접속 구조물(또한, 전력 레일을 포함할 수 있음)에 추가하여 트랜지스터를 포함하는 구조물의 후면(back side 또는 backside) 상에 전력 레일(또는 전력 라우팅)을 제공하는 것을 포함한다. 이는 소스/드레인 콘택 및 비아에 직접 접속하기 위해 이 구조물에서 사용 가능한 금속 트랙의 수를 증가시킨다. 이는 또한 후면 전력 레일이 없는 기존 구조물보다 더 큰 디바이스 집적을 위해 게이트 밀도를 증가시킨다. 후면 전력 레일은 구조물의 전면 상의 제1 레벨 금속(M0) 트랙보다 더 넓은 치수를 가질 수 있으며, 이는 유리하게 전력 레일 저항을 감소시킨다. 이 접근법은 불행히도 설계 및 프로세스 문제에 직면해 있다.　특히, 벌크 반도체 기판을 제거할 때 후면 박화 프로세스(backside thinning process)는 다수의 핀 요소(fin elements)를 포함하는 ESD 디바이스에 대한 전류 경로를 실질적으로 제거한다. 따라서, 당 업계에서 필요한 것은 그 형성 프로세스가 다중 게이트 프로세스 흐름의 형성과 호환되는 동시에 종래 기술의 결함을 극복하는 ESD 보호 디바이스이다.
본 개시의 구조물 및 제조 방법의 세부 사항은 일부 실시예에 따라 코어 영역 내에 GAA 디바이스와 ESD 영역 내에 ESD 디바이스를 제조하는 프로세스를 도시하는 첨부된 도면과 함께 아래에서 설명된다. GAA 디바이스는 나노와이어 트랜지스터 및 나노시트 트랜지스터와 같이 수직으로 적층된 수평 배향 다중 채널 트랜지스터를 갖는 디바이스를 지칭한다. GAA 디바이스는 더 나은 게이트 제어 능력, 더 낮은 누설 전류 및 완전한 FinFET 디바이스 레이아웃 호환성으로 인해 CMOS를 로드맵의 다음 단계로 끌어올릴 유망한 후보이다. 단순함을 위해, 본 개시는 예로서 GAA 디바이스를 사용한다. 당업자들은 여기서 소개된 실시예들의 동일한 목적들을 수행하고 그리고/또는 동일한 장점들을 달성하기 위한 다른 프로세스들 및 구조물들(예들 들면, FinFET 디바이스)을 설계하거나 수정하기 위한 기초로서 본 개시를 자신들이 손쉽게 사용할 수 있다는 것을 알아야 한다.
ESD 디바이스(예를 들어, ESD 다이오드)와 함께 다중 게이트 트랜지스터를 형성하는 단계를 포함하는 반도체 제조 방법(100)이 도 1a 내지 1c에 도시되어 있다. 방법(100)은 단지 예일 뿐이고, 청구항들(100)에 명시적으로 기재되어 있는 것을 넘어 본 개시를 제한하도록 의도되지 않는다. 방법(100) 이전에, 그동안에, 그리고 그 이후에 추가적인 동작들이 제공될 수 있으며, 방법의 추가적인 실시예들에 대하여, 설명된 일부 동작들이 대체, 제거, 또는 이동될 수 있다. 방법(100)은 도 2 내지 23b와 함께 이하에서 설명된다. 도 2 내지 23b는 본 개시의 발명 개념을 더 잘 이해하도록 명확성을 위해 단순화되었다. 도 2 내지 4는 방법(100)의 다양한 단계에 따른 반도체 디바이스(또는 디바이스, 또는 구조물)(200)의 사시도를 도시한다. 도 5a, 5b, 16a 및 16b는 방법(100)의 다양한 단계에 따른 디바이스(200)의 평면도를 도시한다. 도 6a, 7a, 8a, 9a, 10a, 11a, 12a, 13a, 14a, 15a, 17a, 18a, 19a, 20a, 21a, 22a 및 23a는, 방법(100)의 다양한 단계에 따라, GAA 트랜지스터의 채널 영역에 있고 GAA 트랜지스터의 채널층의 길이 방향을 따르는, 도 5a의 디바이스(200)의 일부분의 A―A 라인을 따른 단면도를 도시한다. 도 6b, 7b, 8b, 9b, 10b, 11b, 12b, 13b, 14b, 15b, 17b, 18b, 19b, 20b, 21b, 22b 및 23b는, ESD 디바이스에서 핀 요소(또는 핀)의 길이 방향을 따르는, 도 5a의 디바이스(200)의 일부분의 B―B 라인을 따른 단면도를 도시한다.
일부 실시예에서, 디바이스(200)는 저항기, 커패시터, 인덕터, 다이오드, p형 전계 효과 트랜지스터(p-type field effect transistor; PFET), n형 전계 효과 트랜지스터(n-type field effect transistor; NFET), FinFET, 나노시트 FET, 나노와이어 FET, 다른 유형의 다중 게이트 FET, 금속 산화물 반도체 전계 효과 트랜지스터(metal-oxide semiconductor field effect transistor; MOSFET), 상보형 금속 산화물 반도체(complementary metal-oxide semiconductor; CMOS) 트랜지스터, 양극성 접합 트랜지스터(bipolar junction transistor; BJT), 측방향 확산 MOS(laterally diffused MOS; LDMOS) 트랜지스터, 고전압 트랜지스터, 고주파수 트랜지스터, 메모리 디바이스, 다른 적절한 컴포넌트, 또는 이들의 조합과 같은 다양한 수동 및 능동 마이크로전자 디바이스를 포함하는 IC 칩, 시스템 온 칩(system on chip; SoC) 또는 그 일부의 일부분이다. 추가의 피처들이 디바이스(200)에 추가될 수 있고, 이하에서 설명되는 피처들 중의 일부는 디바이스(200)의 다른 실시예에서 대체, 수정 또는 제거될 수 있다.
동작(102)에서 방법(100)(도 1a)은 디바이스(200)를 제공한다(또는 제공받는다). 도 2를 참조하면, 디바이스(200)는 트랜지스터를 형성하기 위한 영역 I 및 ESD 디바이스를 형성하기 위한 영역 II를 포함한다. 영역 I에 형성된 트랜지스터는 논리 회로, 메모리 회로 및 기타 코어 회로를 형성하기 위한 것과 같은 코어 애플리케이션을 위한 것이다. 영역 II에 형성된 ESD 다이오드와 같은 ESD 디바이스는 정전기 방전 이벤트로부터 디바이스(200)를 보호하기 위한 것이다. 디바이스(200)는 기판(202) 및 기판(202) 위의 에피택셜 스택(204)을 포함한다. 기판(202) 및 에피택셜 스택(204) 모두는 영역 I부터 영역 II까지 연속적으로 연장된다. 또한, 하드 마스크(hard mask; HM) 층(212)이 에피택셜 스택(204) 위에 형성된다.
일부 실시예들에서, 기판(202)은 실리콘 기판과 같은 반도체 기판이다. 기판(202)은, 반도체 기판 상에 형성되는 전도성층 또는 절연성층을 포함하는 다양한 층들을 포함할 수 있다. 예시된 실시예에서, 기판(202)은 유전체 캡핑층(203)을 포함한다. 일부 실시예에서, 유전체 캡핑층(203)은 산화물층이다. 유전체 캡핑층(203)은 화학 증기 퇴적(chemical vapor deposition; CVD), 원자층 퇴적(atomic layer deposition; ALD), 물리 증기 퇴적(physical vapor deposition; PVD) 또는 산화를 사용하여 퇴적될 수 있다. 유전체 캡핑층(203)은 기판(202)을 상단 기판 부분(202a) 및 하단 기판 부분(202b)으로 분리한다. 일부 실시예에서, 유전체 캡핑층(203)은 후면 박화 프로세스 동안 에칭 정지부 또는 화학적 기계적 연마(chemical mechanical polishing; CMP) 정지부의 역할을한다.
기판(202)은 또한 본 개시가 속하는 기술 분야에 알려진 바와 같은 설계 요건들에 따라 다양한 도핑 구성들을 포함할 수 있다. 예를 들어, 상이한 도핑 프로파일(예를 들어, n웰, p웰)은 상이한 디바이스 유형(예를 들어, n형 전계 효과 트랜지스터(n-type field effect transistor; N-FET), p형 전계 효과 트랜지스터(p-type field effect transistors; P-FET))을 위해 설계된 영역에서 기판(202) 상에 형성될 수 있다. 적절한 도핑은 도펀트의 이온 주입 및/또는 확산 프로세스를 포함할 수 있다. 기판(202)은 상이한 디바이스 유형을 제공하는 영역을 개재(interpose)하는 격리 피처(예를 들어, 얕은 트렌치 격리(shallow trench isolation; STI) 피처)를 가질 수 있다. 기판(202)은 또한, 게르마늄, 실리콘 탄화물(SiC), 실리콘 게르마늄(SiGe), 또는 다이아몬드와 같은, 다른 반도체들을 포함할 수 있다. 대안적으로, 기판(202)은 화합물 반도체 및/또는 합금 반도체를 포함할 수 있다. 또한, 기판(202)은 선택사항으로(optionally) 에피택셜층(epitaxial layer, 에피층(epi-layer))을 포함할 수 있고, 성능 개선을 위해 변형될(strained) 수 있으며, 실리콘 온 인슐레이터(silicon-on-insulator; SOI) 구조물을 포함할 수 있고, 그리고/또는 다른 적절한 개선 피처들을 가질 수 있다.
에피택셜 스택(204)은 제2 조성의 에피택셜층(208)에 의해 개재된 제1 조성의 에피택셜층(206)을 포함한다. 제1 및 제2 조성물은 상이할 수 있다. 에피택셜층(208)은 기판(202)과 동일한 조성을 포함할 수 있다. 도시된 실시예에서, 에피택셜층(206)은 실리콘 게르마늄(SiGe)이고 에피택셜층(208)은 실리콘(Si)이다. 그러나, 상이한 산화 속도 및/또는 에칭 선택성을 갖는 제1 조성물 및 제2 조성물을 제공하는 것을 포함하는 다른 실시예가 가능하다. 예를 들어, 일부 실시예에서, 제1 조성 또는 제2 조성의 에피택셜층(206, 208) 중 어느 하나는, 게르마늄, 예를 들어, 실리콘 탄화물, 갈륨 비화물, 갈륨 인화물, 인듐 인화물, 인듐 비화물 및/또는 인듐 안티몬화물과 같은 화합물 반도체, 예를 들어, SiGe, GaAsP, AlInAs, AlGaAs, InGaAs, GaInP 및/또는 GaInAsP와 같은 합금 반도체, 또는 이들의 조합과 같은 다른 물질을 포함할 수 있다. 일부 실시예들에서, 에피택셜층들(206 및 208)은 실질적으로 도펀트가 없으며(즉, 약 0 cm-3 내지 약 1x1017 cm-3의 외인성(extrinsic) 도펀트 농도를 가짐), 예를 들면, 아무런 의도적인 도핑이 에피택셜 성장 프로세스 동안 수행되지 않는다. 예로서, 제1 조성 또는 제2 조성의 에피택셜층(206, 208)의 에피택셜 성장은 분자 빔 에피택시(molecular beam epitaxy; MBE) 프로세스, 유기 금속 화학적 증기 퇴적(metalorganic chemical vapor deposition; MOCVD) 프로세스, 및/또는 다른 적절한 에피택셜 성장 프로세스에 의해 수행될 수 있다. 다양한 실시예에서, 기판(202)은 결정질 기판이고, 에피택셜층(206, 208)은 결정질 반도체층이며, 에피택셜 스택(204)은 초격자 구조물로서 형성된다.
일부 실시예에서, 각각의 에피택셜층(206)은 약 2 nm 내지 약 6 nm 범위의 두께를 갖는다. 에피택셜층(206)은 두께가 실질적으로 균일할 수 있다. 그러나 예시된 실시예에서, 상단 에피택셜층(206)은 그 아래의 다른 에피택셜층(206)보다 더 얇다(예를 들어, 두께의 절반). 일부 실시예에서, 각각의 에피택셜층(208)은 약 6 nm 내지 약 12 nm 범위의 두께를 갖는다. 일부 실시예에서, 스택의 에피택셜층(208)은 두께가 실질적으로 균일하다. 아래에서 더 상세히 설명되는 바와 같이, 에피택셜층(208) 또는 그 일부분은 영역 I에서 후속적으로 형성되는 GAA 트랜지스터의 채널층(들)을 형성할 수 있고 두께는 트랜지스터 성능 고려 사항에 기초하여 선택된다. 채널층(들)이라는 용어는 본 명세서에서 나노스케일 또는 심지어 마이크로스케일 치수를 갖고 이 부분의 단면 형상에 관계없이 세장형 형상을 갖는 트랜지스터 내의 채널(들)을 위한 임의의 물질 부분을 지칭하는 데 사용된다. 따라서, 이 용어는 원형 및 실질적으로 원형 단면의 세장형 물질 부분, 및 예를 들어, 원통형 또는 실질적으로 직사각형 단면을 포함하는 빔 또는 막대형 물질 부분 모두를 지칭한다. 채널 영역(들) 내의 에피택셜층(206)은 결국 제거될 수 있고, 후속적으로 형성되는 다중 게이트 디바이스에 대해 인접 채널 부재들(members) 사이의 수직 거리를 규정하는 역할을 할 수 있으며, 디바이스 성능 고려 사항에 기초해 두께가 선택된다. 따라서, 에피택셜층(206)은 또한 희생층으로 지칭될 수 있고, 에피택셜층(208)은 또한 채널층으로 지칭될 수 있다.
에피택셜층(206)의 3개의 층과 에피택셜층(208)의 3개의 층이 도 2a 및 2b에 도시된 바와 같이 교대로 배열되며, 이는 단지 예시를 위한 것이며 청구항들에 구체적으로 기재되어 있는 것 이상으로 제한하도록 의도되지 않음에 유의한다. 임의의 수의 에피택셜층이 에피택셜 스택(204)에 형성될 수 있음을 알 수 있다; 층의 수는 디바이스(200)에 대해 원하는 채널층의 수에 따른다. 일부 실시예에서, 에피택셜층(208)의 수는 2 내지 10이다. 또한, 에피택셜층(206, 208)이 특정 적층 시퀀스를 갖는 것으로 도시되어 있지만, 에피택셜층(208)이 에피택셜 스택(204)의 최상부층인 경우, 다른 구성이 가능하다. 예를 들어, 일부 경우에, 에피택셜층(206)은 대안적으로 에피택셜 스택(204)의 최상부층일 수 있다. 달리 말하면, 에피택셜층(206, 208)에 대한 성장 순서 및 그에 따른 적층 순서는 본 개시의 범위 내에 있는 동안 도면에 도시된 것과 다른 방식으로 전환되거나 상이할 수 있다.
예시된 실시예에서, 하드 마스크(hard mask; HM) 층(212)은 반도체 핀을 형성할 때 패터닝하기 전에 에피택셜 스택(204) 위에 형성된다. 일부 실시예들에서, HM 층(212)은 산화물층(212A)(예를 들면, SiO2를 포함할 수 있는 패드 산화물층(pad oxide layer)) 및 산화물층(212A) 위에 형성되는 질화물층(212B)(예를 들면, Si3N4를 포함할 수 있는 패드 질화물층)을 포함한다. 산화물층(212A)은 에피택셜 스택(204)과 질화물층(212B) 사이의 접착층으로서 작용할 수 있고, 질화물층(212B)을 에칭하기 위한 에칭 정지층으로서 작용할 수 있다. 일부 예에서, HM 층(212)은 열적으로 성장된 산화물, CVD 퇴적된 산화물, 및/또는 ALD 퇴적된 산화물을 포함한다. 일부 실시예에서, HM 층(212)은 CVD 및/또는 다른 적절한 기술에 의해 퇴적된 질화물층을 포함한다.
그 다음, 방법(100)은 패터닝된 마스크층(212)을 사용하여 에피택셜 스택(204)을 패터닝함으로써 핀 요소(또는 핀)(210)가 형성되는 동작(104)(도 1a)으로 진행한다. 도 3의 예를 참조하면, 동작(104)의 실시예에서, 기판(202)으로부터 연장되는 복수의 핀(210)이 영역 I의 핀(210a) 및 영역 II의 핀(210b)을 포함하여 X 방향으로 길이 방향으로 연장되어 형성된다. 예시된 실시예에서, 2개의 핀(210a)이 영역 I에서 Y 방향으로 배열되고 하나의 핀(210b)이 영역 II에 도시된다. 그러나 핀(210a 또는 210b)의 수는 이에 제한되지 않고 1개만큼 적을 수 있거나 3개 이상일 수 있다. 다양한 실시예에서, 핀(210) 각각은 적층된 에피택셜층(206 및 208)에 의해 구성된 상부 부분과 기판(202)으로부터 형성된 하부 부분을 포함한다. Y 방향을 따른 영역 I에서 핀(210a)의 상부 부분의 폭(W1)은 일부 실시예에서 약 10 nm 내지 약 40 nm의 범위에 있다. Y 방향을 따른 영역 II에서 핀(210b)의 상부 부분의 폭(W2)은 일부 실시예에서 약 50 nm 내지 약 1000 nm의 범위와 같이 W1보다 더 넓다. X 방향을 따른 영역 I에서 핀(210a)의 상부 부분의 길이(L1) 및 X 방향을 따른 영역 II에서 핀(210b) 상부 부분의 길이(L2)는 일부 실시예에서 각각 약 90 nm 내지 약 900 nm 범위일 수 있다. 영역 I에서, 핀(210a)은 NFET 또는 PFET을 형성하도록 설계될 수 있다. 영역 II에서 핀(210b)은 ESD 다이오드를 형성하도록 설계될 수 있다. 핀(210b)의 넓은 폭(W2)은 더 낮은 ESD 저항 및 더 강한 ESD 전류 전도성을 제공한다.
핀(210)은, 포토리소그래피 및 에칭 프로세스를 포함한 적절한 프로세스를 사용하여 제조될 수 있다. 포토리소그래피 프로세스는 HM 층(212) 위에 포토레지스트층(미도시됨)을 형성하는 것, 레지스트를 패턴에 노출시키는 것, 노광 후 베이킹 프로세스를 수행하는 것, 및 레지스트를 현상하여 레지스트를 포함한 마스킹 요소를 형성하는 것을 포함할 수 있다. 일부 실시예들에서, 레지스트를 패터닝하여 마스킹 요소를 형성하는 동작은, 전자빔(electron beam; e-beam) 리소그래피 프로세스를 사용해서 수행될 수 있다. 그런 다음, 마스킹 요소는 기판(202)의 영역들 및 그 위에 형성된 층들을 보호하는데 사용될 수 있는 한편, 에칭 프로세스는 보호되지 않은 영역들에서, HM 층(212)을 관통해, 에피택셜 스택(204)을 관통해, 그리고 기판(202) 내로 트렌치들(214)을 형성하여, 복수의 연장되는 핀들(210)이 남게 된다. 트렌치(214)는 건식 에칭, 습식 에칭, RIE 및/또는 다른 적절한 프로세스를 사용하여 에칭될 수 있다.
예를 들어, (예컨대, 마스크 또는 격리 영역에 의해) 핀 영역을 규정하고 핀(210)의 형태로 에피택셜 스택(204)을 에피택셜 성장시키는 것을 포함하여 기판 상에 반도체 핀을 형성하는 방법의 수많은 다른 실시예가 또한 사용될 수 있다. 일부 실시예에서, 핀(210)을 형성하는 것은 핀(210)의 폭을 감소시키기 위한 트림 프로세스(trim process)를 포함할 수 있다. 트림 프로세스는 습식 에칭 프로세스 및/또는 건식 에칭 프로세스를 포함할 수 있다. 일부 실시예에서, 핀(210)은 이중 패터닝 또는 다중 패터닝 프로세스를 포함하는 적합한 프로세스를 사용하여 제조될 수 있다. 일반적으로, 이중 패터닝 프로세스 또는 다중 패터닝 프로세스는 포토리소그래피와 자기 정렬(self-aligned) 프로세스를 결합하여, 예를 들면, 단일 직접 포토리소그래피 프로세스를 사용하여 달리 얻을 수 있는 것보다 작은 피치를 갖는 패턴이 생성되게 할 수 있다. 예를 들면, 일 실시예에서, 희생층이 기판 위에 형성되고 포토리소그래피 프로세스를 사용하여 패터닝된다. 스페이서는 자기 정렬 프로세스를 사용하여 패터닝된 희생층 옆에 형성된다. 그 다음, 희생층이 제거되고, 그 다음, 잔여 스페이서 또는 맨드럴은 에피택셜 스택(202) 및 기판(202)을 에칭함으로써 핀(210)을 패터닝하는 데 사용될 수 있다. 에칭 프로세스는 건식 에칭, 습식 에칭, 반응성 이온 에칭(reactive ion etching: RIE), 및/또는 다른 적합한 프로세스를 포함할 수 있다.
동작(106)에서, 방법(100)(도 1a)은 핀들(210) 사이에 얕은 트렌치 격리(shallow trench isolation; STI) 피처와 같은 격리 구조물을 형성한다. 여전히 도 3을 참조하면, STI 피처(220)는 핀(210)을 사이에 두고 기판(202) 상에 배치된다. 예로서, 일부 실시예들에서, 유전체층이 기판(202) 위에 먼저 퇴적되어, 트렌치들(214)을 유전체층으로 채운다. 일부 실시예에서, 유전체층은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 불소-도핑된 실리케이트 유리(fluorine-doped silicate glass; FSG), 로우-k 유전체 물질, 이들의 조합 및/또는 다른 적절한 물질을 포함할 수 있다. 다양한 예들에서, 유전체층은 CVD 프로세스, SACVD 프로세스, 유동성 CDV 프로세스, ALD 프로세스, PVD 프로세스, 및/또는 다른 적절한 프로세스에 의해 퇴적될 수 있다. 일부 실시예에서, 유전체층의 퇴적 후에, 디바이스(200)는 예를 들어, 유전체층의 품질을 개선하기 위해 어닐링될 수 있다. 일부 실시예에서, 유전체층은 예를 들면, 하나 이상의 라이너층을 가진 다층 구조물을 포함할 수 있다. STI 피처(220)를 형성하는 일부 실시예에서, 유전체층의 퇴적 후, 퇴적된 유전체 물질은 예를 들어, 화학 기계적 연마(chemical mechanical polishing; CMP) 프로세스에 의해 박화되고 평탄화되어 최상부 에피택셜층(208)의 상부 표면이 노출된다. 이어서, 핀(210)을 개재하는 유전체층이 리세싱된다. 도 3에 도시된 바와 같이, STI 피처(220)는 STI 피처(220) 위로 연장되는 핀(210)을 제공하며 리세싱된다. 일부 실시예들에서, 리세싱 프로세스는 건식 에칭 프로세스, 습식 에칭 프로세스, 및/또는 이들의 조합을 포함할 수 있다. 일부 실시예에서, 리세싱 깊이는 핀(210)의 노출된 상부 부분의 원하는 높이를 생성하도록 (예를 들어, 에칭 시간을 제어함으로써) 제어된다. 예시된 실시예에서, 에피택셜 스택(204)의 각각의 층이 노출된다. 실시예의 추가로, STI 피처(220)의 상단 표면은 에피택셜 스택(204)의 하단 표면 아래에 리세싱된다.
그 다음, 방법(100)은 희생층/피처와 특히 더미 게이트 구조물(또는 더미 게이트 스택)가 형성되는 동작(108)(도 1a)으로 진행한다. 본 논의는 더미 게이트 구조물이 형성되고 후속적으로 대체되는 대체 게이트(또는 게이트-라스트) 프로세스에 관한 것이지만, 다른 구성이 가능할 수 있다.
도 4, 5a 내지 5b 및 6a 내지 6b를 참조하면, 게이트 스택(232)이 형성된다. 도 4는 디바이스(200)의 사시도이고, 도 5a 및 5b는 디바이스(200)의 두 실시예의 평면도를 참조하고, 도 6a는 핀(210a)에서 그리고 핀(210a)의 길이 방향을 따라(예를 들어, 도 4의 A―A 라인을 따라) 취해진 영역 I의 단면도를 참조하며, 도 6b는 핀(210b)에서 그리고 핀(210b)의 길이 방향을 따라(예를 들어, 도 4의 B―B 라인을 따라) 취해진 영역 II에서의 단면도를 참조한다. 게이트 스택(232)은 Y 방향을 따라 길이 방향으로 배향된다. 일부 실시예에서, 게이트 스택(232)은 약 10 nm 내지 약 100 nm 범위의 폭(W3) 및 약 40 nm 내지 약 950 nm 범위의 길이(L3)를 갖는다. 영역 I에서, 게이트 스택(232)의 길이(L3)는 핀(210a)의 폭(W1)보다 크고, 게이트 스택(232)은 핀(210a)의 상단 표면 및 측벽 모두로부터 핀(210)과 맞물린다. 더미 게이트 구조물(232) 아래에 있는 핀(210a)의 부분은 채널 영역이라고 지칭될 수 있다. 더미 게이트 스택(232)은 또한 핀(210a)의 소스/드레인(S/D) 영역, 예를 들어, 채널 영역에 인접하고 채널 영역의 반대쪽 측부들 상에 있는 핀(210a)의 영역을 규정할 수 있다. 인접한 게이트 스택들(232) 사이의 거리(D1)는 약 30 nm 내지 약 200 nm 범위일 수 있다. 영역 II에서, 게이트 스택(232)의 길이(L3)는 핀(210b)의 폭(W2)보다 작고, 게이트 스택(232)은 핀(210b)의 상단 표면 위에 퇴적되지만 그 측벽 상에는 퇴적되지 않는다(도 5a). 영역 II에서 2개의 인접한 게이트 스택들(232) 사이의 거리(D2)는 일부 실시예에서 D1보다 큰 약 110 nm 내지 약 1020 nm의 범위 내이다. 일부 실시예에서, D2/L2의 비는 약 0.7보다 작지 않다. D2/L2의 비는 70% 미만인 경우, 2개의 인접한 게이트 스택들(232) 사이의 상대적 근접 거리는 원하지 않는 표유 커패시턴스를 도입하고 ESD 성능을 저하시킬 수 있다. 일부 실시예의 추가로, D2/L2의 비는 1보다 큰데, 이는 거리(D2)가 핀(210b)의 길이(L2)보다 크고, 게이트 스택(232)은 핀(210b)을 둘러싸는 STI 피처(220) 상에 퇴적된다는 것이다(도 5b). 게이트 스택(232)과 핀(210b)의 두 대향 에지 사이의 간극(G1)은 약 10 nm 내지 약 60 nm 범위일 수 있다.
다양한 실시예에서, 게이트 스택(232)은 후속적으로 제거되는 더미(희생) 게이트 스택이다. 따라서, 게이트-라스트 프로세스를 사용하는 일부 실시예에서, 게이트 스택(232)은 더미 게이트 스택이고 디바이스(200)의 후속 프로세싱 단계에서 최종 게이트 스택에 의해 대체될 것이다. 특히, 더미 게이트 스택(232)은 후술하는 바와 같이 하이-k 유전체층(HK) 및 금속 게이트 전극(MG)에 의해 추후 처리 단계에서 대체될 수 있다.
일부 실시예에서, 더미 게이트 스택(232)은 더미 유전체층(234) 및 더미 전극층(236)을 포함한다. 일부 실시예에서, 더미 유전체층(234)은 SiO2, 실리콘 질화물, 하이-k 유전체 물질 및/또는 다른 적절한 물질을 포함할 수 있다. 다양한 예들에서, 더미 유전체층(234)은 CVD 프로세스, 아대기압 CVD(subatmospheric CVD; SACVD) 프로세스, 유동성 CVD 프로세스, ALD 프로세스, PVD 프로세스, 또는 다른 적절한 프로세스에 의해 퇴적될 수 있다. 예로서, 더미 유전체층(234)은 후속 프로세스(예를 들어, 더미 게이트 스택의 후속 형성)에 의해 핀(210)에 대한 손상을 방지하기 위해 사용될 수 있다. 이어서, 더미 전극층(236), 및 다수의 층(240A 및 240B)(예를 들어, 산화물층(240A) 및 질화물층(240B))을 포함할 수 있는 하드 마스크(240)를 포함하는 더미 게이트 스택(232)의 다른 부분이 형성된다. 일부 실시예에서, 더미 게이트 스택(232)은 층 퇴적, 패터닝, 에칭 및 다른 적절한 프로세싱 단계와 같은 다양한 프로세스 단계에 의해 형성된다. 예시적인 층 퇴적 프로세스는 CVD(저압 CVD 및 플라즈마 강화 CVD를 모두 포함함), PVD, ALD, 열 산화, 전자빔 증발, 또는 다른 적절한 퇴적 기술, 또는 이들의 조합을 포함한다. 예를 들어, 게이트 스택을 형성시에, 패터닝 프로세스는, 포토레지스트 코팅(예를 들면, 스핀-온(spin-on) 코팅), 소프트 베이킹, 마스크 정렬, 노광, 노광 후 베이킹, 포토레지스트 현상, 린싱(rinsing), 건조(예를 들면, 스핀-건조 및/또는 하드 베이킹), 다른 적절한 리소그래피 기법들, 및/또는 이들의 조합을 더 포함할 수 있는, 리소그래피 프로세스(예를 들면, 포토리소그래피 또는 e-빔 리소그래피)를 포함한다. 일부 실시예들에서, 에칭 프로세스는 건식 에칭(예를 들면, RIE 에칭), 습식 에칭, 및/또는 다른 에칭 방법들을 포함할 수 있다. 일부 실시예에서, 더미 전극층(236)은 다결정 실리콘(폴리실리콘)을 포함할 수 있다). 일부 실시예에서, 하드 마스크(240)는 SiO2를 포함할 수 있는 패드 산화물층과 같은 산화물층(240A)을 포함한다. 일부 실시예에서, 하드 마스크(240)는 Si3N4, 실리콘 산질화물 및/또는 실리콘 탄화물을 포함할 수 있는 패드 질화물층과 같은 질화물층(240B)을 포함한다.
다음 도면에서, 간결함을 위해, 그 내부에 더미 게이트 스택이 핀(210b) 바로 위에 퇴적되는 도 5a에 도시된 구조물이 형성된 후의 제조 작업이 설명된다. 그러나, 더미 게이트 스택이 STI 피처(220) 바로 위에 퇴적되는 도 5b에 도시된 구조물에 동일한 동작이 적용될 수 있다.
동작(110)에서, 방법(100)(도 1a)은 더미 게이트 스택(232)의 측벽 상에 게이트 스페이서(242)를 형성한다. 도 7a 및 7b를 참조하면, 게이트 스페이서(242)는 약 2 nm 내지 10 nm의 두께를 가질 수 있다. 일부 예에서, 게이트 스페이서(242)는 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물, 실리콘 산질화물, SiCN, 실리콘 산탄화물, SiOCN, 로우-K 물질, 및/또는 이들의 조합과 같은 유전체 물질을 포함할 수 있다. 일부 실시예에서, 게이트 스페이서(242)는 라이너 스페이서층(242A) 및 메인 스페이서층(242B) 등과 같은 다수의 층을 포함한다. 예를 들어, 게이트 스페이서(242)는 CVD 프로세스, 아대기압 CVD(subatmospheric CVD; SACVD) 프로세스, 유동성 CVD 프로세스, ALD 프로세스, PVD 프로세스, 또는 기타 적절한 프로세스와 같은 프로세스를 사용하여 디바이스(200) 위에 유전체 물질을 컨포멀하게 퇴적함으로써 형성될 수 있다. 유전체 물질의 컨포멀 퇴적 후에, 게이트 스페이서(242)를 형성하는 데 사용되는 유전체 물질의 부분은 더미 게이트 스택(232)에 의해 덮이지 않은 핀(210)의 부분을 노출시키기 위해 에칭백될 수 있다. 일부 경우에, 에칭백 프로세스는 더미 게이트 스택(232)의 상단 표면을 따라 게이트 스페이서(242)를 형성하는 데 사용되는 유전체 물질의 일부를 제거한다. 일부 실시예에서, 에칭백 프로세스는 습식 에칭 프로세스, 건식 에칭 프로세스, 다단계 에칭 프로세스 및/또는 이들의 조합을 포함할 수 있다. 에칭백 프로세스 후에, 게이트 스페이서(242)는 더미 게이트 스택(232)의 측벽 상에 배치된 채로 남아 있음을 주목한다.
동작(112)에서, 방법(100)(도 1a)은 리세스(246)를 형성하기 위해 영역 I의 S/D 영역을 에칭한다. 리세스(246)는 또한 S/D 트렌치(246)라고 지칭된다. 도 8a 및 8b를 참조하면, 동작(112)의 일부 실시예에서, 에칭 마스크(미도시)가 디바이스(200) 위에 형성된다. 에칭 마스크는 영역 I 위에 개구를 제공하여, 핀(210a)의 S/D 영역이 개구를 통해 리세싱될 수 있게 하면서 영역 II를 에칭 손실로부터 보호한다. 그 다음, 동작(112)은 핀(210a)에 있는 반도체 물질(예를 들어, 실리콘 및 실리콘 게르마늄)의 물질에 대해 선택적으로 조정되고 더미 게이트 스택(232) 및 STI 피처(220)에 대해 무(no)(또는 최소) 에칭을 사용하는 에칭 프로세스를 적용한다. 본 실시예에서, 에칭 프로세스는 S/D 영역에서 핀(210a)을 최하부 에피택셜층(206) 아래의 레벨로 리세싱한다. 에피택셜층(206 및 208)의 종단부(terminal ends)는 S/D 트렌치(246)에서 노출된다. 에칭 프로세스는 건식 에칭, 습식 에칭, 반응성 이온 에칭, 또는 다른 에칭 방법일 수 있다. 에칭 마스크는 예를 들어, 레지스트 박리 프로세스 또는 다른 적절한 프로세스에 의해 후속적으로 제거된다.
동작(114)에서, 방법(100)(도 1a)은 영역 I에서 에피택셜층(206)의 종단부 상에 내부 스페이서(248)를 형성한다. 도 9a 및 9b를 참조하면, 일부 실시예에서 내부 스페이서(248)는 실리콘, 산소, 탄소, 질소, 다른 적절한 물질, 또는 이들의 조합(예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄화물, 또는 실리콘 산탄질화물)을 포함하는 유전체 물질을 포함한다. 내부 스페이서(248)는 퇴적 및 에칭 프로세스에 의해 형성될 수 있다. 예를 들어, S/D 트렌치(246)가 형성된 후에, 인접한 에피택셜층들(208) 사이에 수직으로 공동을 형성하도록 에피택셜층(206)을 리세싱하기 위해 측방향 에칭 프로세스가 사용될 수 있다. 그 다음, (예를 들어, CVD 또는 ALD를 사용하여) 하나 이상의 유전체 물질이 퇴적되어 공동을 채운다. 또 다른 에칭 프로세스가 수행되어 공동 외부의 유전체 물질을 제거하여 내부 스페이서(248)를 형성한다.
동작(116)에서, 방법(100)(도 1a)은 에칭 프로세스에서 소스 영역(따라서 소스 트렌치(246))의 S/D 트렌치(246)를 상단 기판 부분(202a)으로 추가로 아래쪽으로 연장하고 소스 트렌치(246)에 하단 S/D 층(252)을 형성한다. 결과적인 구조물은 실시예에 따라 도 10a 및 10b에 도시된다. 예시된 실시예에서, 동작(114)은 먼저 디바이스(200) 위에 에칭 마스크(250)를 형성한다. 일부 실시예에서, 에칭 마스크(250)는 디바이스(200) 상에 컨포멀하게 퇴적된 라이너층이다. 에칭 마스크(250)는 인접한 더미 게이트 스택들(232) 사이의 소스 트렌치(246) 위의 영역 I에 개구를 제공하는 반면, 드레인 트렌치(246) 및 영역 II는 덮인 채로 유지된다. 다양한 실시예에서, 에칭 마스크(250)의 개구는 드레인 트렌치만, 소스 트렌치만, 또는 소스 트렌치 및 드레인 트렌치 모두 위에 제공될 수 있다. 본 개시에서는 소스와 드레인을 혼용하여 사용한다. 에칭 마스크(250)는 소스 트렌치(246)를 추가로 에칭하는 동안 에칭 선택성을 달성하기 위해 상단 기판 부분(202a) 내의 반도체 물질과는 상이한 물질을 포함한다. 예를 들어, 에칭 마스크(250)는 레지스트 물질을 포함한다(그리고 따라서 패터닝된 레지스트층 및/또는 패터닝된 포토레지스트층으로 지칭될 수 있음). 동작(116)은 소스 트렌치(246) 아래로 연장하기 위해 에칭 마스크(250)를 관통해 상단 기판 부분(202a)을 에칭하는 것을 더 포함한다. 에칭 프로세스는 건식 에칭, 습식 에칭, 반응성 이온 에칭, 또는 다른 적절한 에칭 방법일 수 있으며, 소스 트렌치(246)를 원하는 레벨로 선택적으로 리세싱할 수 있다. 동작(116)은 이어서 상단 기판 부분(202a) 내의 반도체 물질과의 에칭 선택성을 갖는 하단 S/D 층(252)을 사용해, 연장된 소스 트렌치(246)의 하단 부분을 채운다. 일부 실시예에서, 하단 S/D 층(252)은 La2O3, Al2O3, SiOCN, SiOC, SiCN, SiO2, SiC, ZnO, ZrN, Zr2Al3O9, TiO2, TaO2, ZrO2, HfO2, Si3N4, Y2O3, AlON, TaCN, ZrSi, 이들의 조합, 및 다른 적절한 물질(들) 중에 선택된 하나 이상의 유전체 물질을 포함할 수 있는 유전체층이고, PE-CVD, F-CVD 또는 기타 적절한 방법에 의해 형성될 수 있다. 일부 실시예에서, 하단 S/D 층(252)은 하단 S/D 층(252)과 상단 기판 부분(202a) 사이에서 에칭 선택성이 달성되는 한 반도체 물질(들)을 포함할 수 있다. 예를 들면, 하단 S/D 층(252)은 SiGe를 포함할 수 있고, 화학 증기 퇴적(CVD) 기술(예컨대, 증기 에피택시 및/또는 초고 진공 CVD), 분자 빔 에피택시, 기타 적절한 에피택셜 성장 프로세스 또는 그 조합을 포함하는 임의의 에피택시 프로세스에 의해 형성될 수 있다. 하단 S/D 층(252)은 후속적으로 형성되는 후면 S/D 콘택을 위한 공간을 예약한다. 예시된 실시예에서, 하단 S/D 층(252)은 소스 트렌치(246)의 하단 부분을 채우고 최하부 에피택셜층(206) 아래에 있다. 에칭 마스크(250)는 예를 들어, 레지스트 박리 프로세스 또는 다른 적절한 프로세스에 의해 후속적으로 제거된다.
동작(118)에서, 방법(100)(도 1b)은 영역 I에서 S/D 트렌치(246)에 S/D 피처(260)를 형성한다. 결과적인 구조물은 실시예에 따라 도 11a 및 11b에 도시된다. 일부 실시예에서, 동작(118)은 에피택셜 성장된 실리콘, 게르마늄 또는 실리콘 게르마늄과 같은 에피택셜 성장하는 반도체 물질을 포함할 수 있다. S/D 피처(260)는 화학 증기 퇴적(CVD) 기술(예컨대, 증기 에피택시 및/또는 초고 진공 CVD), 분자 빔 에피택시, 기타 적절한 에피택셜 성장 프로세스 또는 그 조합을 포함하는 임의의 에피택시 프로세스에 의해 형성될 수 있다. S/D 피처(260)는 n형 도펀트 및/또는 p형 도펀트로 도핑될 수 있다. 일부 실시예에서, n형 트랜지스터의 경우, S/D 피처(260)는 실리콘을 포함하고 탄소, 인, 비소, 다른 n형 도펀트 또는 이들의 조합(예를 들어, Si:C 에피택셜 S/D 피처, Si:P 에피택셜 S/D 피처, 또는 Si:C:P 에피택셜 S/D 피처를 형성함)으로 도핑될 수 있다. 일부 실시예에서, p형 트랜지스터의 경우, S/D 피처(260)는 실리콘 게르마늄 또는 게르마늄을 포함하고 붕소, 다른 p형 도펀트 또는 이들의 조합(예를 들어, Si:Ge:B 에피택셜 S/D 피처를 형성함)으로 도핑될 수 있다. S/D 피처(260)는 상이한 레벨의 도펀트 밀도를 갖는 다수의 에피택셜 반도체층을 포함할 수 있다. 일부 실시예에서, 어닐링 프로세스(예를 들어, 급속 열 어닐링(rapid thermal annealing; RTA) 및/또는 레이저 어닐링)는 S/D 피처(260)에서 도펀트를 활성화하기 위해 수행된다.
동작(120)에서, 방법(100)(도 1b)은 ESD 디바이스를 형성하기 위해 영역 II의 핀(210b)에 주입된 P+ 영역 및 N+ 영역을 형성한다. 결과적인 구조물은 실시예에 따라 도 12a 및 12b에 도시된다. 동작(120)은 중도핑된 n형 영역(262)(또는 N+ 영역(262))을 형성하기 위해 n형 불순물 주입(또는 도핑)을 수행하는 것과, 중도핑된 p형 영역(264)(또는 P+ 영역(264))을 형성하기 위해 p형 불순물 주입을 수행하는 것을 포함할 수 있다. 설명 전체에서 "중도핑된"이라는 용어는 약 1020/cm3보다 큰 불순물 농도를 나타낸다. 그러나, "중도핑된"이라는 용어는 당업계의 용어이며, 실시예의 집적 회로를 형성하기 위해 사용되는 특정 기술 세대와 관련이 있음이 이해된다. 전도성 유형이 p형인 경우 적합한 불순물은 붕소, 알루미늄 또는 기타 적합한 p형 도펀트를 포함한다. 전도성 유형이 n형인 경우 적합한 불순물은 인, 비소 또는 기타 적합한 n형 도펀트를 포함한다. 예시된 실시예에서, 주입은 영역 II에서 인접한 더미 게이트 스택들(232) 사이의 영역에서 경계를 이룬다. 당업계에 공지된 바와 같이, 레지스트와 같은 마스크는 주입되지 않을 영역을 덮도록 형성될 수 있다. 일부 실시예들에서, P+ 영역(264) 및 N+ 영역(262) 각각은 핀(210b)의 폭(W2)과 실질적으로 동일한 Y 방향을 따른 폭 및 약 30 nm 내지 약 200 nm 범위의 X 방향을 따른 길이(L4)를 가질 수 있다. 예시된 실시예에서, P+ 영역(264) 및 N+ 영역(262)의 도핑 깊이는 최하부 에피택셜층(206)을 넘어서 그리고 거리 d 동안 상단 기판 부분(202a)으로 연장된다. 하나의 실시예에서, 거리(d)는 약 0 nm 내지 약 30 nm 범위일 수 있다. 이러한 거리(d)는 실시예에서 ESD 디바이스의 RC 성능을 향상시킨다. 핀(210b)의 중간 부분은 주입되지 않은 상태로 남을 수 있다. 핀(210b)의 주입되지 않은 중간 부분은 N+ 영역(262)과 P+ 영역(264) 사이에 그리고 이들에 인접해 있다. 평면도를 위해 도 12b 및 또한 도 16a를 참조하면, 일부 실시예에서, 주입되지 않은 중간 부분은 X 방향을 따라 약 30 nm 내지 약 500 nm 범위의 길이(L5)를 가질 수 있다. 다양한 실시예에서, L5/L4의 비는 약 0.2 내지 약 2.5 범위이다. 비가 0.2 미만이면, P+/N+ 영역들 사이의 상대적으로 작은 거리로 인해 도펀트가 서로 확산되어 효과적인 주입 영역 폭이 감소될 수 있다. 비가 2.5보다 크면 P+/N+ 영역들 사이의 상대적으로 큰 거리는 ESD 경로를 따라 저항을 증가시키고 ESD 성능을 저하시킬 수 있다. 예시된 실시예에서, 더미 게이트 스택(232)은 약 10 nm 내지 약 60 nm 범위의 간극 (G2)(게이트 스페이서(242)의 측벽으로부터 측정됨)에 대해 P+/N+ 영역으로부터 측방향으로 떨어져 있다. 대안적으로, 더미 게이트 스택(232)은 P+/N+ 영역(G2
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0)과 접하거나 심지어 P+/N+ 영역의 에지와 각각 부분적으로 중첩될 수 있다.
동작(120) 이후의 결과 구조물에서, P+ 영역(264)과 N+ 영역(262) 사이에 P-N 접합이 형성된다. P-N 접합은 핀(210b)의 길이 방향을 따른다. 결과적인 구조물은 예시된 실시예에서 ESD 다이오드이다. 다수의 핀을 교차하는 대신, 동일한 핀에 P+/N+ 영역을 가짐으로써 ESD 전류 전도성이 향상되고 ESD 기생 커패시턴스가 감소된다. 더미 게이트 스택 및 그에 따라 P+/N+ 영역 외부에 후속적으로 형성된 금속 게이트 스택을 가짐으로써, ESD 다이오드와 게이트 구조물 사이의 ESD 기생 커패시턴스가 더욱 감소된다. 핀(210b)의 상대적으로 넓은 폭은 또한 ESD 디바이스 성능을 향상시키는 낮은 저항률 ESD 전류 경로를 제공한다.
동작(122)에서, 방법(100)(도 1b)은 더미 게이트 스택(232)의 측벽 상에 층간 유전체(ILD) 층(268)을 형성하고 핀(210)을 덮는다. 도 13a 및 13b를 참조하면, 동작(122)의 일부 실시예에서, ILD 층(268)을 형성하기 전에 콘택 에칭 정지층(contact etch stop layer; CESL)(266)이 또한 형성된다. 일부 예시에서, CESL(266)은 실리콘 질화물층, 실리콘 산화물층, 실리콘 산질화물층, 및/또는 당업계에서 알려진 다른 물질들을 포함한다. CESL(266)은 플라즈마 강화 화학 기상 퇴적(plasma-enhanced chemical vapor deposition; PECVD) 프로세스 및/또는 다른 적절한 퇴적 또는 산화 프로세스들에 의해 형성될 수 있다. 일부 실시예들에서, ILD 층(268)은, 테트라에틸오르소실리케이트(tetraethylorthosilicate; TEOS) 산화물, 도핑되지 않은 실리케이트 유리, 또는 예를 들어, 보로포스포실리케이트 유리(borophosphosilicate glass; BPSG), 용융 실리카 유리(fused silica glass; FSG), 포스포실리케이트 유리(phosphosilicate glass; PSG), 붕소 도핑된 실리콘 유리(boron doped silicon glass; BSG)와 같은 도핑된 실리콘 산화물, 및/또는 다른 적절한 유전체 물질들과 같은, 물질들을 포함한다. ILD 층(268)은 PECVD 프로세스 또는 다른 적절한 퇴적 기술에 의해 퇴적될 수 있다. 일부 실시예들에서, ILD 층(128)의 형성 후, 디바이스(200)는 ILD 층을 어닐링하기 위해 높은 열 예산 프로세스를 거칠 수 있다. 일부 예에서, ILD 층(268)을 퇴적한 후에, 과잉 유전체 물질을 제거하기 위해 평탄화 프로세스가 수행될 수 있다. 예를 들어, 평탄화 프로세스는 CESL(266), 및 더미 게이트 스택(232) 위에 놓인 ILD 층(268)의 일부분을 제거하고 디바이스(200)의 상단 표면을 평탄화하는 CMP 프로세스를 포함한다. 일부 실시예에서, CMP 프로세스는 더미 전극층(236)을 노출시킨다.
동작(124)에서, 방법(100)(도 1b)은 더미 게이트 스택(232)을 제거하여 도 13a 및 13b에 도시된 바와 같이 영역 I 및 II 모두에 게이트 트렌치(270)를 형성한다. (예를 들어, 하이-k 유전체층 및 금속 게이트 전극을 포함하는) 최종 게이트 구조물이 이후에 설명되는 바와 같이 게이트 트렌치(270) 내에 후속적으로 형성될 수 있다. 동작(124)은 더미 게이트 스택(232)의 더미 유전체층(234) 및 더미 전극층(236)의 물질에 대해 선택적인 하나 이상의 에칭 프로세스를 포함할 수 있다. 예를 들어, 더미 게이트 스택(232)의 제거는 선택적 습식 에칭, 선택적 건식 에칭 또는 이들의 조합과 같은 선택적 에칭 프로세스를 사용하여 수행될 수 있다. 영역 I에 있는 핀(210a)의 에피택셜층(206 및 208) 및 영역 II에 있는 핀(210b)의 최상부 에피택셜층(208)이 게이트 트렌치(270)에서 노출된다.
동작(126)에서, 방법(100)(도 1b)은 영역 I의 게이트 트렌치(270)에 노출된 핀(210a)으로부터 에피택셜층(206)을 제거한다. 결과적인 구조물은 실시예에 따라 도 13a 및 13b에 도시된다. 실시예에서, 에피택셜층(206)은 SiGe이고 에피택셜층(208)은 Si를 포함하며 에피택셜층(206)의 선택적 제거를 허용한다. 실시예에서, 에피택셜층(206)은 선택적 습식 에칭 프로세스에 의해 제거된다. 일부 실시예에서, 선택적 습식 에칭은 APM 에칭(예를 들어, 암모니아 수산화물-과산화수소-물 혼합물)을 포함한다. 일부 실시예에서, 선택적 제거는 SiGe 산화에 이어 SiGeOx 제거를 포함한다. 예를 들어, 산화는 O3 세정에 의해 제공되고 NH4OH와 같은 에천트에 의해 SiGeOx가 제거될 수 있다. 영역 II에서, 최상부 에피택셜층(208)은 에칭 정지부로서 작용하고 하부의 에피택셜층(206)을 에칭으로부터 보호한다.
그 다음, 방법(100)은 게이트 구조물이 형성되는 동작(128)(도 1b)으로 진행한다. 결과적인 구조물은 실시예에 따라 도 14a 및 14b에 도시된다. 게이트 구조물은 하이-k/금속 게이트(HK MG) 스택일 수 있지만 다른 조성도 가능하다. 일부 실시예에서, 게이트 구조물은 영역 I의 채널 영역에서 복수의 채널층(예를 들어, 사이에 간극을 갖는 나노시트 또는 나노와이어)에 의해 제공되는 다중 채널과 연관된 게이트를 형성한다. 동작(128)의 실시예에서, HK MG 스택(274)은 디바이스(200)의 게이트 트렌치(270) 내에 형성된다. 다양한 실시예에서, HK MG 스택(274)은 계면층(미도시됨), 계면층 위에 형성된 하이-k 게이트 유전체층(276), 및 하이-k 게이트 유전체층(276) 위에 형성된 게이트 전극층(278)을 포함한다. 본 명세서에서 사용되고 설명되는, 하이-k 게이트 유전체들은, 예를 들면, 열 실리콘 산화물의 유전 상수(~3.9)보다 큰 고 유전 상수를 갖는 유전체 물질들을 포함한다. HK MG 스택 내에서 사용되는 게이트 전극층은 금속, 금속 합금 또는 금속 실리사이드를 포함할 수 있다. 추가적으로, HK MG 스택의 형성은 다양한 게이트 물질을 형성하기 위한 퇴적, 하나 이상의 라이너층, 및 과잉 게이트 물질을 제거하여 반도체 디바이스(200)의 상단 표면을 평탄화하기 위한 하나 이상의 CMP 프로세스를 포함할 수 있다. HK MG 스택(274)과 S/D 피처(260)를 개재하는 것은 내부 스페이서(248)이며, 격리를 제공한다.
일부 실시예들에서, HK MG 스택(274)의 계면층은 실리콘 산화물(SiO2), HfSiO, 또는 실리콘 산질화물(SiON)과 같은 유전체 물질을 포함할 수 있다. 계면층은 화학적 산화, 열 산화, 원자층 퇴적(ALD), 화학 증기 퇴적(CVD), 및/또는 다른 적절한 방법에 의해 형성될 수 있다. HK MG 스택(274)의 하이-k 게이트 유전체층(276)은 하프늄 산화물(HfO2)과 같은 하이-k 유전체를 포함할 수 있다. 대안적으로, HK MG 스택(274)의 하이-k 게이트 유전체층(276)은 예를 들어, TiO2, HfZrO, Ta2O3, HfSiO4, ZrO2, ZrSiO2, LaO, AlO, ZrO, TiO, Ta2O5, Y2O3, SrTiO3 (STO), BaTiO3 (BTO), BaZrO, HfZrO, HfLaO, HfSiO, LaSiO, AlSiO, HfTaO, HfTiO, (Ba,Sr)TiO3 (BST), Al2O3, Si3N4, 실리콘 산질화물(SiON), 이들의 조합, 또는 다른 적절한 물질을 포함할 수 있다. 하이-k 게이트 유전체층(276)은 ALD, 물리적 증기 퇴적(PVD), CVD, 산화, 및/또는 다른 적절한 방법들에 의해 형성될 수 있다.
HK MG 스택(274)의 게이트 전극층(278)은 단일 층 또는 대안적으로, 디바이스 성능을 향상시키기 위해 선택된 일함수(work function)를 갖는 금속층(일함수 금속층), 라이너층, 습윤층(wetting layer), 접착층, 금속 합금 또는 금속 실리사이드의 다양한 조합들과 같은, 다층 구조물을 포함할 수 있다. 예를 들어, HK MG 스택(274)의 게이트 전극층(278)은 Ti, Ag, Al, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, TiN, TaN, Ru, Mo, Al, WN, Cu, W, Re, Ir, Co, Ni, 다른 적절한 금속 물질 또는 이들의 조합을 포함할 수 있다. 다양한 실시예들에서, HK MG 스택(274)의 게이트 전극층(278)은 ALD, PVD, CVD, e-빔 퇴적, 또는 다른 적절한 프로세스에 의해 형성될 수 있다. 또한, 게이트 전극층(278)은 서로 다른 금속층을 사용할 수 있는 N-FET 트랜지스터 및 P-FET 트랜지스터에 대해 별도로 형성될 수 있다(예를 들면, N형 일함수 또는 P형 일함수를 제공하기 위함). 다양한 실시예에서, HK MG 스택(274)의 게이트 전극층(278)으로부터 과잉 금속을 제거하기 위해 CMP 프로세스가 수행되어 HK MG 스택(274)의 실질적으로 평평한 상단 표면을 제공할 수 있다. HK MG 스택(274)은 영역 I에서 다중 게이트 트랜지스터의 채널을 형성하는 각 에피택셜층(채널층)(208)을 개재하는 부분을 포함한다.
동작(130)에서, 방법(100)(도 1b)은 디바이스(200)의 전면 상에 다양한 피처를 형성한다. 예를 들어, 동작(130)은, ILD 층(268) 및 CESL(266)을 에칭함으로써 하부의 N+/P+ 영역(262/264)을 노출시키는 콘택 개구, 그리고 콘택 개구를 전도성 물질로 채움으로써 영역 I의 S/D 피처(260) 상에 랜딩하는 콘택(282a) 및 영역 II의 N+/P+ 영역(262/264) 상에 랜딩하는 콘택(282b)뿐만 아니라 디바이스(200)의 전면 상의 다양한 다른 콘택/비아/라인 및 다층 상호접속 피처(예컨대, 금속층 및 층간 유전체이며, 금속 배선층(284)으로 표시됨)를 형성할 수 있다. 결과적인 구조물은 실시예에 따라 도 15a 및 15b에 도시된다. 이 예시의 발전으로, 금속 배선층(284)은 수직 상호접속부(예를 들어, 비아 또는 콘택) 및 수평 배선(예를 들어, 금속 라인)과 같은 다층 상호접속부를 포함할 수 있다. 다양한 상호접속 피처들은 구리, 텅스텐, 및/또는 실리사이드를 포함하는 다양한 전도성 물질들을 사용할 수 있다. 일 예시에서, 다마신(damascene) 및/또는 이중 다마신 프로세스가 사용되어 구리 관련 다중층 상호접속 구조물을 형성한다.
실시예에 따른 동작(130) 이후의 디바이스(200)의 평면도를 도시하는 도 16a를 참조하면, 영역 II의 콘택(282b)은 X 방향을 따라 이격되고 Y 방향을 따라 연장된다. 각각의 콘택(282b)은 약 10 nm 내지 약 80 nm 범위의 X 방향을 따르는 폭 및 약 40 nm 내지 약 950 nm 범위의 Y 방향을 따르는 길이를 가질 수 있다. 콘택(282b)은 P+/N+ 영역의 내부 에지(즉, 대향 에지)에 대한 에지-투-에지 거리(L6')와, P+/N+ 영역의 외부 에지(즉, HK MG 스택(274)에 대향하는 에지)에 대한 에지-투-에지 거리(L6)를 갖는 P+/N+ 영역(262/264)의 일부분에 각각 퇴적될 수 있다. 다양한 실시예에서, L6'는 L6보다 작다. 즉, 콘택(282b)은 외부 에지보다 P+/N+ 영역의 내부 에지에 더 가깝다. 일부 실시예에서, L6'/L6의 비는 약 0.4보다 작다. 예를 들어, 거리(L6')는 약 10 nm 미만일 수 있고 거리(L6)는 약 30 nm 내지 약 60 nm 범위일 수 있다. 도 5b와 관련하여 위에서 논의된 또 다른 실시예에 따른 동작(130) 이후의 디바이스(200)의 평면도를 도시하는 도 16b를 참조하면, 게이트 스택(274)은 STI 피처(220) 상에 퇴적되고 P+/N+ 영역은 핀(210b)의 측방향 단부로 연장된다. 게이트 스택(274)과 핀(210b)의 두 대향 에지 사이의 거리(G1)는 또한 게이트 스택(274)의 두 대향 에지와 P+/N+ 영역 사이의 거리(G2)이며, 각각 약 10 nm 내지 약 60 nm 범위 내이다. 핀(210b) 외부에 게이트 스택(274)을 가짐으로써, ESD 다이오드와 게이트 구조물 사이의 ESD 기생 커패시턴스가 더욱 감소된다.
동작(132)에서, 방법(100)(도 1b)은 도 17a 및 17b에 도시된 바와 같이 디바이스(200)를 거꾸로 뒤집고 디바이스(200)의 전면을 캐리어(286)에 부착한다. 이는 추가 프로세싱을 위해 디바이스(200)의 후면으로부터 디바이스(200)에 액세스할 수 있게 한다. 동작(132)은 직접 본딩, 하이브리드 본딩, 접착제 사용 또는 다른 본딩 방법과 같은 임의의 적합한 부착 프로세스를 사용할 수 있다. 동작(132)은 정렬, 어닐링 및/또는 다른 프로세스를 더 포함할 수 있다. 캐리어(286)는 일부 실시예에서 실리콘 웨이퍼일 수 있다. 도 2 내지 23b에 도시된 바와 같이, "z" 방향은 디바이스(200)의 후면으로부터 디바이스(200)의 전면쪽으로를 가리키고, "-z" 방향은 디바이스(200)의 전면으로부터 디바이스(200)의 후면쪽으로를 가리킨다.
동작(134)에서, 방법(100)(도 1c)은, 하단 S/D 층(252)이 디바이스(200)의 후면으로부터 노출될 때까지 디바이스(200)의 후면으로부터 디바이스(200)를 박화한다. 결과적인 구조물은 실시예에 따라 도 18a 및 18b에 도시된다. 박화 프로세스는 기계적 연삭 프로세스 및/또는 화학적 박화 프로세스를 포함할 수 있다. 기계적 연삭 프로세스 동안 기판(202)으로부터 상당한 양의 기판 물질이 먼저 제거될 수 있다. 유전체 캡핑층(203)은 하단 기판 부분(202b)의 제거 동안 CMP 정지층으로서 기능할 수 있다. 그 후, 화학적 박화 프로세스는 유전체 캡핑층(203)을 제거하고, 하단 S/D 층(252)이 노출될 때까지 상단 기판 부분(202a)을 더 박화하기 위해 기판(202)의 후면에 에칭 화학 물질을 도포할 수 있다.
동작(136)에서, 방법(100)(도 1c)은 디바이스(200)의 후면으로부터 영역 I의 상단 기판 부분(202a)을 제거한다. 결과적인 구조물은 실시예에 따라 도 19a 및 19b에 도시된다. 동작(136)은 먼저 영역 II를 덮는 에칭 마스크(미도시)를 형성하는 것을 포함할 수 있다. 그 다음, 동작(136)은 상부 기판 부분(202a)에 있는 반도체 물질(예를 들어, 실리콘)의 물질에 선택적으로 조정되고 하단 S/D 층(252)에 대해 무(또는 최소) 에칭을 사용하는 에칭 프로세스를 적용한다. 에칭 프로세스는 건식 에칭, 습식 에칭, 반응성 이온 에칭, 또는 다른 에칭 방법일 수 있다. 영역 I로부터 상단 기판 부분을 제거한 후, 금속 게이트 스택(274), 내부 스페이서(248) 및 S/D 피처(260)가 디바이스(200)의 후면에서 노출된다. 에칭 마스크는 예를 들어, 레지스트 박리 프로세스 또는 다른 적절한 프로세스에 의해 후속적으로 제거된다. 상단 기판 부분(202a)은 디바이스(200)의 영역 II에 남아있다.
동작(138)에서, 방법(100)(도 1c)은 디바이스(200)의 후면 상의 유전체층(288)을 퇴적한다. 결과적인 구조물은 실시예에 따라 도 20a 및 20b에 도시된다. 동작(138)은 먼저 영역(II)의 상단 기판 부분(202a)을 영역(I)의 하단 S/D 층(252)보다 낮은 레벨로 리세싱하기 위한 화학적 박화 프로세스를 포함할 수 있다. 그 다음, 동작(138)은 영역 I 및 II 모두를 덮는 유전체층(288)을 퇴적한다. 유전체층(288)은 TEOS(tetraethylorthosilicate) 산화물, 도핑되지 않은 실리케이트 유리, 또는 예를 들어, BPSG(borophosphosilicate glass), FSG(fluoride-doped silica glass), PSG(phosphosilicate glass), BSG(boron doped silicon glass), 로우-k 유전체 물질, 다른 적절한 유전체 물질, 또는 이들의 조합과 같은 도핑된 실리콘 산화물을 포함할 수 있다. 유전체층(288)은 PE-CVD(plasma enhanced CVD), F-CVD(flowable CVD), 또는 다른 적절한 방법에 의해 형성될 수 있다. 동작(138)은 또한 디바이스(200)의 후면으로부터 과잉 유전체 물질을 제거하도록 유전체층(288)을 평탄화하기 위한 CMP 프로세스를 포함할 수 있다. 유전체층(288)과 하단 S/D 층(252)은 상이한 물질을 포함하기 때문에, 유전체층(288)이 CMP 프로세스에 의해 평탄화될 때 하단 S/D 층(252)이 CMP 정지부로서 작용할 수 있다. 동작(138) 후에, 하단 S/D 층(252)은 영역 I에서 노출되는 반면, 상단 기판 부분(202a)은 영역 II에서 유전체층(288)에 의해 덮인 채로 유지된다.
동작(140)에서, 방법(100)(도 1c)은 유전체층(288)에 의해 둘러싸인 후면 트렌치(290)를 형성하기 위해 하단 S/D 층(252)을 선택적으로 에칭한다. 후면 트렌치(290)는 후면으로부터 소스 피처(260)의 표면을 노출시킨다. 결과적인 구조물은 실시예에 따라 도 21a 및 21b에 도시된다. 본 실시예에서, 동작(140)은 하단 S/D 층(252) 내의 물질(예를 들어, SiGe)의 물질들에 선택적으로 조정되고 유전체층(288)에 대해 무(또는 최소) 에칭을 사용하는 에칭 프로세스를 적용한다. 본 실시예에서, 에칭 프로세스는 또한 소스 피처(260)를 에칭하여 유전체층(288)에 의해 여전히 덮여있는 드레인 피처(260) 아래에 있는 레벨로 리세싱한다. 실시예의 발전으로, 소스 피처(260)는 유전체층(288) 및 최하부 내부 스페이서(248) 아래에 있도록 리세싱된다. 동작(140)은 하나보다 많은 에칭 프로세스를 적용할 수 있다. 예를 들어, 동작(140)은 S/D 층(252)을 선택적으로 제거하기 위해 제1 에칭 프로세스를 적용한 다음, 소스 피처(260)를 원하는 레벨로 선택적으로 리세싱하기 위해 제2 에칭 프로세스를 적용할 수 있으며, 여기서 제1 및 제2 에칭 프로세스는 상이한 에천트를 사용하는 것과 같은 상이한 에칭 파라미터를 사용한다. 에칭 프로세스(들)는 건식 에칭, 습식 에칭, 반응성 이온 에칭 또는 다른 에칭 방법일 수 있다.
동작(142)에서, 방법(100)(도 1c)은 실시예에 따라 도 21a 및 21b에 도시된 바와 같이 후면 트렌치(290)의 측벽 상에 유전체 라이너(292)를 퇴적한다. 일부 실시예에서, 유전체 라이너(292)는 유전체층(288), 내부 스페이서(248) 및 리세싱된 소스 피처(260)의 다양한 표면을 따라 실질적으로 균일한 두께를 갖도록 컨포멀하게 퇴적된다. 다양한 실시예에서, 유전체 라이너(292)는 La2O3, Al2O3, SiOCN, SiOC, SiCN, SiO2, SiC, ZnO, ZrN, Zr2Al3O9, TiO2, TaO2, ZrO2, HfO2, Si3N4, Y2O3, AlON, TaCN, ZrSi, 이들의 조합, 또는 기타 적합한 물질(들)을 포함할 수 있다. 유전체 라이너(292)는 ALD, CVD, 또는 다른 적절한 방법을 사용하여 퇴적될 수 있고, 다양한 실시예에서 약 0.5 nm 내지 약 10 nm의 두께를 가질 수 있다. 동작(142)은 또한 유전체 라이너(292)의 수평 부분을 돌파하고(break through) 그 대부분을 제거하기 위한 돌파 에칭 프로세스를 포함한다. 일부 실시예에서, 돌파 에칭 프로세스는 이방성 건식 에칭 프로세스 등을 포함할 수 있다. 유전체 라이너(292)가 산화물 화합물로 형성되는 일부 실시예에서, BT 에칭 프로세스는 CHF3, Ar, CF4, N2, O2, CH2F2, SF3 등, 또는 이들의 조합을 포함하는 에칭 프로세스 가스를 사용한 반응성 이온 에칭(reactive ion etch; RIE) 프로세스이다. 예시된 실시예에서, 동작(142)의 결과로서, 유전체 라이너(292)의 일부는 유전체층(288) 및 내부 스페이서(248)의 표면을 포함하는 후면 트렌치(290)의 측벽 상에 남아있다. 리세싱된 소스 피처(260)는 돌파 에칭 프로세스 후에 후면 트렌치(290)에서 다시 노출된다.
동작(144)에서, 방법(100)(도 1c)은 실시예에 따라 도 22a 및 22b에 도시된 바와 같이 소스 피처(260) 위의 후면 트렌치(290)에 실리사이드 피처(294)를 형성한다. 실시예에서, 동작(144)은, 먼저 하나 이상의 금속을 후면 트렌치(290) 내로 퇴적하고, 하나 이상의 금속과 소스/드레인 피처(260) 사이의 반응을 유발하여 실리사이드 피처(294)를 생성하도록 디바이스(200)에 대해 어닐링 프로세스를 수행하는 것, 및 하나 이상의 금속의 미반응 부분을 제거하고 실리사이드 피처(294)를 후면 트렌치(290)에 남겨두는 것을 포함한다. 하나 이상의 금속은 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 니켈(Ni), 백금(Pt), 이테르븀(Yb), 이리듐(Ir), 에르븀(Er), 코발트(Co) 또는 이들의 조합(예를 들어, 둘 이상의 금속 합금)을 포함할 수 있고, CVD, PVD, ALD, 또는 기타 적절한 방법을 사용하여 퇴적될 수 있다. 실리사이드 피처(294)는, 티타늄 실리사이드(TiSi), 니켈 실리사이드(NiSi), 텅스텐 실리사이드(WSi), 니켈-백금 실리사이드(NiPtSi), 니켈-백금-게르마늄 실리사이드(NiPtGeSi), 니켈-게르마늄 실리사이드(NiGeSi), 이테르븀 실리사이드(YbSi), 백금 실리사이드(PtSi), 이리듐 실리사이드(IrSi), 에르븀 실리사이드(ErSi), 코발트 실리사이드(CoSi), 이들의 조합, 또는 다른 적합한 화합물을 포함할 수 있다.
동작(146)에서, 방법(100)(도 1c)은 영역 I 내의 실리사이드 피처(294) 위의 후면 트렌치(290)에 후면 S/D 콘택(296)을 형성한다. 결과적인 구조물은 실시예에 따라 도 22a 및 22b에 도시된다. 실시예에서, 후면 S/D 콘택(296)은 전도성 장벽층 및 전도성 장벽층 위의 금속 충전층을 포함할 수 있다. 전도성 장벽층은 티타늄(Ti), 탄탈룸(Ta), 텅스텐(W), 코발트(Co), 루테늄(Ru), 또는 예를 들어, 티타늄 질화물(TiN), 티타늄 알루미늄 질화물(TiAlN), 텅스텐 질화물(WN), 탄탈룸 질화물(TaN), 또는 이들의 조합과 같은 전도성 질화물을 포함할 수 있으며, CVD, PVD, ALD, 및/또는 다른 적절한 프로세스에 의해 형성될 수 있다. 금속 충전층은 텅스텐(W), 코발트(Co), 몰리브덴(Mo), 루테늄(Ru), 니켈(Ni), 구리(Cu), 또는 다른 금속을 포함할 수 있으며, CVD, PVD, ALD, 도금, 또는 다른 적절한 프로세스에 의해 형성될 수 있다. 일부 실시예에서, 전도성 장벽층은 후면 S/D 콘택(296)에서 생략된다. 유전체 라이너(292)는 후면 S/D 콘택(296) 내의 금속 물질이 유전체층(288)으로 확산되는 것을 방지하는 유전체 장벽층으로서 기능한다.
동작(148)에서, 방법(100)(도 1c)은 디바이스(200)에 대해 추가적인 제조 프로세스를 수행한다. 예를 들어, 동작(148)은 디바이스(200)의 후면 상에 후면 전력 레일과 같은 금속 배선층(298)을 형성할 수 있다. 결과적인 구조물은 실시예에 따라 도 23a 및 23b에 도시된다. 금속 배선층(298)은 영역 I에서 후면 S/D 콘택(296)에 전기적으로 접속한다. 실시예에서, 금속 배선층은 다마신 프로세스, 이중-다마신 프로세스, 금속 패터닝 프로세스, 또는 다른 적절한 프로세스를 사용하여 형성될 수 있다. 금속 배선층은 텅스텐(W), 코발트(Co), 몰리브덴(Mo), 루테늄(Ru), 구리(Cu), 니켈(Ni), 티타늄(Ti), 탄탈룸(Ta), 티타늄 질화물(TiN), 탄탈룸 질화물(TaN), 또는 다른 금속을 포함할 수 있으며, CVD, PVD, ALD, 도금 또는 다른 적절한 프로세스에 의해 퇴적될 수 있다. 후면 금속 배선층을 갖는 것은 소스/드레인 콘택 및 비아에 직접 접속하기 위해 디바이스(200)에서 사용 가능한 금속 트랙의 수를 유리하게 증가시킨다. 이는 또한 후면 금속 배선층이 없는 다른 구조물보다 더 큰 디바이스 집적을 위해 게이트 밀도를 증가시킨다. 일부 실시예에서, ESD 다이오드의 2개의 콘택(282b) 중 하나(예를 들어, P+ 영역(264) 상에 배치된 콘택 또는 N+ 영역(262) 상에 배치된 콘택)는 디바이스(200)의 전면 상의 금속 배선층(284)에 전기적으로 결합되는 반면에, 다른 콘택(282b)은 예를 들어, 관통 기판 비아(through-substrate-via; TSV)에 의해 디바이스(200)의 후면 상의 금속 배선층(298)에 전기적으로 결합된다. 동작(148)에서의 방법(100)은 또한 디바이스(200)의 후면 상에 하나 이상의 상호접속층을 형성하고, 디바이스(200)의 후면 상에 패시베이션층을 형성하고, 다른 BEOL 프로세스를 수행하며, 캐리어(286)를 제거할 수 있다. 도 23a 및 23b에 도시된 바와 같이, 벌크 반도체 기판이 후면 금속 배선층 형성의 일부로서 예시된 다중 게이트 프로세스 흐름에서 영역 I로부터 제거되더라도, 상단 기판 부분(202a)은 에피택셜층(206/208) 및 N+/P+ 영역(262/264) 아래의 영역 II에서 보존되며, 이는 기판에 추가 ESD 전류 경로를 제공하여 ESD 저항을 감소시킨다.
제한하고자 하는 것은 아니지만, 본 개시의 실시예는 다음 이점 중 하나 이상을 제공한다. 예를 들어, 본 개시의 실시예는 다중 게이트 트랜지스터 프로세스 흐름과 호환되는 ESD 보호 디바이스 및 그 제조 방법을 형성한다. 다양한 실시예에서, 본 개시의 방법은 후면 기판 박화 프로세스 후에 ESD 보호 디바이스를 위한 벌크 반도체 기판을 보존하며, 이는 정전기 방전 이벤트에 대해 더 많은 전류 경로를 제공한다. 또한, 본 개시의 일부 실시예는 ESD 전류 전도성을 향상시키고 ESD 기생 커패시턴스를 감소시키는 에피택셜층의 스택을 포함하는 동일한 핀 요소 상에 주입 영역을 형성한다. 프로세스 흐름의 실시예는 또한 집적 회로에서 사용 가능한 금속 트랙의 수를 증가시키고 더 큰 디바이스 집적을 위해 게이트 밀도를 증가시키기 위해, 후면 전력 레일과 같은 후면 금속 배선층을 갖는 다중 게이트 트랜지스터의 형성을 지원한다. 본 개시의 실시예는 기존의 반도체 제조 프로세스 내에 즉시 통합될 수 있다.
하나의 예시적인 양상에서, 본 개시는 반도체 디바이스를 제조하는 방법에 대한 것이다. 방법은, 전면 및 후면을 갖는 구조물을 제공하는 단계 ― 구조물은 기판과, 기판 위에 교대로 적층된 상이한 물질 조성을 갖는 제1 유형의 에피택셜층 및 제2 유형의 에피택셜층의 스택을 포함하고, 스택은 구조물의 전면에 있고 기판은 구조물의 후면에 있음 ― ; 스택을 패터닝하여 기판 위에 핀을 형성하는 단계; 핀의 제1 영역에 제1 도펀트를 주입하는 단계 ― 제1 도펀트는 제1 전도성 유형을 가짐 ― ; 핀의 제2 영역에 제2 도펀트를 주입하는 단계 ― 제2 도펀트는 제1 전도성 유형과는 반대되는 제2 전도성 유형을 가짐 ― ; 및 제1 영역 상에 제1 콘택을 형성하고 제2 영역 상에 제2 콘택을 형성하는 단계를 포함한다. 일부 실시예에서, 제1 및 제2 영역은 핀의 중간 부분에 의해 분리된다. 일부 실시예에서, 방법은, 핀 상에 제1 더미 게이트 스택 및 제2 더미 게이트 스택을 형성하는 단계; 제1 더미 게이트 스택 및 제2 더미 게이트 스택의 측벽 상에 층간 유전체(ILD) 층을 퇴적하고 핀을 덮는 단계; 및 제1 더미 게이트 스택과 및 제2 더미 게이트 스택을 제1 금속 게이트 스택과 제2 금속 게이트 스택으로 대체하는 단계를 또한 포함한다. 일부 실시예에서, 제1 및 제2 콘택은 제1 금속 게이트 스택과 제2 금속 게이트 스택 사이에 있다. 일부 실시예에서, 제1 금속 게이트 스택과 제2 금속 게이트 스택 각각은 핀의 폭보다 작은 폭을 갖는다. 일부 실시예에서, 방법은, 구조물의 후면으로부터 기판을 박화하는 단계; 및 구조물의 후면에 유전체층을 퇴적하는 단계를 또한 포함한다. 일부 실시예에서, 방법은, 핀을 둘러싸는 격리 구조물을 형성하는 단계; 및 격리 구조물 바로 위에 적어도 게이트 스택을 형성하는 단계를 더 포함한다. 일부 실시예에서, 핀은 제1 핀이고, 스택의 패터닝은 또한 제2 핀을 형성하며, 방법은, 제2 핀으로부터 제2 유형의 에피택셜층을 제거하여 제1 유형의 에피택셜층을 노출시키는 단계; 및 제2 핀에서 제1 유형의 에피택셜층과 맞물리는 금속 게이트 스택을 형성하는 단계를 더 포함한다. 일부 실시예에서, 제2 핀은 제1 핀의 폭보다 작은 폭을 갖는다.
또 다른 예시적인 양상에서, 본 개시는 반도체 디바이스를 제조하는 방법에 대한 것이다. 방법은, 기판으로부터 돌출하는(extrude) 핀을 형성하는 단계 ― 핀은 반도체 기판 상에 제1 유형의 에피택셜층 및 제2 유형의 에피택셜층을 포함하고, 제1 유형의 에피택셜층과 제2 유형의 에피택셜층은 상이한 물질 조성을 가지며 수직 방향으로 교대로 배치됨 ― ; 핀 위에 제1 게이트 구조물 및 제2 게이트 구조물을 형성하는 단계; 핀의 제1 영역을 제1 전도성 유형의 제1 도펀트로 도핑하는 단계; 핀의 제2 영역을 제1 전도성 유형과 반대되는 제2 전도성 유형의 제2 도펀트로 도핑하는 단계 ― 제1 영역 및 제2 영역은 제1 게이트 구조물과 제2 게이트 구조물 사이에 있음 ― ; 제1 게이트 구조물과 제2 게이트 구조물의 측벽 상에 유전체층을 형성하는 단계; 유전체층에 제1 영역 및 제2 영역을 노출시키는 콘택 홀(contact holes)을 형성하는 단계; 및 콘택 홀에 전도성 콘택을 형성하는 단계를 포함한다. 일부 실시예에서, 제1 영역 및 제2 영역의 도핑은 반도체 기판으로 연장되는 도핑 깊이를 갖는다. 일부 실시예에서, 방법은, 반도체 기판을 박화하는 단계; 및 반도체 기판 아래에 산화물층을 퇴적하는 단계를 더 포함한다. 일부 실시예에서, 핀은 제1 게이트 구조물 또는 제2 게이트 구조물 중 어느 하나의 폭보다 큰 폭을 갖는다. 일부 실시예에서, 핀의 제1 영역 및 제2 영역의 도핑 후에, 핀의 중간 부분에는 제1 도펀트 및 제2 도펀트가 실질적으로 없다.
또 다른 예시적인 양상에서, 본 개시는 정전기 방전(ESD) 디바이스에 관한 것이다. ESD 디바이스는, 반도체 기판; 반도체 기판 상의 제1 유형의 에피택셜층 및 제2 유형의 에피택셜층의 스택 ― 제1 유형의 에피택셜층 및 제2 유형의 에피택셜층은 상이한 물질 조성을 가지며, 제1 유형의 에피택셜층 및 제2 유형의 에피택셜층은 수직 방향으로 교대로 배치됨 ― ; 스택 내의 제1 주입 영역 ― 제1 주입 영역은 제1 전도성 유형을 가짐 ― ; 및 스택 내의 제2 주입 영역 ― 제2 주입 영역은 제1 전도성 유형과 반대인 제2 전도성 유형을 가짐 ― 을 포함한다. 일부 실시예에서, ESD 디바이스는 제1 주입 영역과 제2 주입 영역 사이에 그리고 이들 영역에 인접하는, 스택 내의 중간 영역을 더 포함한다. 일부 실시예에서, ESD 디바이스는 반도체 기판 아래에 산화물층을 더 포함한다. 일부 실시예에서, ESD 디바이스는 스택 위의 제1 게이트 스택 및 제2 게이트 스택을 더 포함하고, 제1 주입 영역과 제2 주입 영역은 제1 게이트 스택과 제2 게이트 스택 사이에 있다. 일부 실시예에서, 제1 게이트 스택과 제2 게이트 스택은 상기 스택 바로 위에 있다. 일부 실시예에서, ESD 디바이스는 반도체 기판 위에 그리고 스택을 둘러싸는 격리 구조물을 더 포함하고, 여기서 제1 게이트 스택과 제2 게이트 스택은 격리 구조물 바로 위에 있다.
전술한 바는, 당업자들이 본 개시의 양상을 더 잘 이해할 수 있도록 여러 실시예들의 피처들의 개요를 설명하였다. 당업자들은 여기서 소개된 실시예들의 동일한 목적들을 수행하고 그리고/또는 동일한 장점들을 달성하기 위한 다른 프로세스들 및 구조물들을 설계하거나 수정하기 위한 기초로서 본 개시를 자신들이 손쉽게 사용할 수 있다는 것을 알아야 한다. 또한, 당업자들은 이런 등가의 구성이 본 개시의 정신 및 범위로부터 이탈하지 않으며 또한 이들은 본 개시의 정신 및 범위로부터의 이탈 없이 여기에서 다양한 변화, 치환, 및 변경이 이루어질 수 있음을 인식해야 한다.
실시예들
실시예 1. 반도체 디바이스를 제조하는 방법에 있어서,
전면 및 후면을 갖는 구조물을 제공하는 단계 ― 상기 구조물은 기판과, 상기 기판 위에 교대로 적층된 상이한 물질 조성을 갖는 제1 유형의 에피택셜층 및 제2 유형의 에피택셜층의 스택을 포함하고, 상기 스택은 상기 구조물의 전면에 있고 상기 기판은 상기 구조물의 후면에 있음 ― ;
상기 스택을 패터닝하여 상기 기판 위에 핀(fin)을 형성하는 단계;
상기 핀의 제1 영역에 제1 도펀트를 주입하는 단계 ― 상기 제1 도펀트는 상기 제1 전도성 유형을 가짐 ― ;
상기 핀의 제2 영역에 제2 도펀트를 주입하는 단계 ― 상기 제2 도펀트는 상기 제1 전도성 유형과는 반대되는 제2 전도성 유형을 가짐 ― ; 및
상기 제1 영역 상에 제1 콘택(contact)을 그리고 상기 제2 영역 상에 제2 콘택을 형성하는 단계
를 포함하는, 반도체 디바이스를 제조하는 방법.
실시예 2. 실시예 1에 있어서,
상기 제1 영역 및 상기 제2 영역은 상기 핀의 중간 부분에 의해 분리되는 것인, 반도체 디바이스를 제조하는 방법.
실시예 3. 실시예 1에 있어서,
상기 핀 상에 제1 더미 게이트 스택 및 제2 더미 게이트 스택을 형성하는 단계;
상기 제1 더미 게이트 스택 및 상기 제2 더미 게이트 스택의 측벽 상에 층간 유전체(inter-layer dielectric; ILD) 층을 퇴적하고 상기 핀을 덮는 단계; 및
상기 제1 더미 게이트 스택 및 상기 제2 더미 게이트 스택을 제1 금속 게이트 스택 및 제2 금속 게이트 스택으로 대체하는 단계
를 더 포함하는, 반도체 디바이스를 제조하는 방법.
실시예 4. 실시예 3에 있어서,
상기 제1 콘택 및 상기 제2 콘택은 상기 제1 금속 게이트 스택과 상기 제2 금속 게이트 스택 사이에 있는 것인, 반도체 디바이스를 제조하는 방법.
실시예 5. 실시예 3에 있어서,
상기 제1 금속 게이트 스택 및 상기 제2 금속 게이트 스택 각각은 상기 핀의 폭보다 작은 폭을 갖는 것인, 반도체 디바이스를 제조하는 방법.
실시예 6. 실시예 1에 있어서,
상기 구조물의 후면으로부터 상기 기판을 박화하는(thin down) 단계; 및
상기 구조물의 후면에 유전체층을 퇴적하는 단계
를 더 포함하는, 반도체 디바이스를 제조하는 방법.
실시예 7. 실시예 6에 있어서,
상기 핀을 둘러싸는 격리 구조물을 형성하는 단계; 및
상기 격리 구조물 바로 위에 적어도 게이트 스택을 형성하는 단계
를 더 포함하는, 반도체 디바이스를 제조하는 방법.
실시예 8. 실시예 1에 있어서,
상기 핀은 제1 핀이고, 상기 스택의 패터닝은 또한 제2 핀을 형성하며, 상기 방법은:
상기 제2 핀으로부터 상기 제2 유형의 에피택셜층을 제거하여 상기 제1 유형의 에피택셜층을 노출시키는 단계; 및
상기 제2 핀에서 상기 제1 유형의 에피택셜층과 맞물리는(engage) 금속 게이트 스택을 형성하는 단계
를 더 포함하는 것인, 반도체 디바이스를 제조하는 방법.
실시예 9. 실시예 8에 있어서,
상기 제2 핀은 상기 제1 핀의 폭보다 작은 폭을 갖는 것인, 반도체 디바이스를 제조하는 방법.
실시예 10. 반도체 디바이스를 제조하는 방법에 있어서,
기판으로부터 돌출하는(extrude) 핀을 형성하는 단계 ― 상기 핀은 상기 반도체 기판 상에 제1 유형의 에피택셜층 및 제2 유형의 에피택셜층을 포함하고, 상기 제1 유형의 에피택셜층 및 상기 제2 유형의 에피택셜층은 상이한 물질 조성을 가지며 수직 방향으로 교대로 배치됨 ― ;
상기 핀 위에 제1 게이트 구조물 및 제2 게이트 구조물을 형성하는 단계;
상기 핀의 제1 영역을 제1 전도성 유형의 제1 도펀트로 도핑하는 단계;
상기 핀의 제2 영역을 상기 제1 전도성 유형과 반대되는 제2 전도성 유형의 제2 도펀트로 도핑하는 단계 ― 상기 제1 영역 및 상기 제2 영역은 상기 제1 게이트 구조물과 상기 제2 게이트 구조물 사이에 있음 ― ;
상기 제1 게이트 구조물과 상기 제2 게이트 구조물의 측벽 상에 유전체층을 형성하는 단계;
상기 유전체층에 상기 제1 영역 및 상기 제2 영역을 노출시키는 콘택 홀을 형성하는 단계; 및
상기 콘택 홀에 전도성 콘택을 형성하는 단계
를 포함하는, 반도체 디바이스를 제조하는 방법.
실시예 11. 실시예 10에 있어서,
상기 제1 영역 및 상기 제2 영역의 도핑은 상기 반도체 기판으로 연장되는 도핑 깊이를 갖는 것인, 반도체 디바이스를 제조하는 방법.
실시예 12. 실시예 10에 있어서,
상기 반도체 기판을 박화하는 단계; 및
상기 반도체 기판 아래에 산화물층을 퇴적하는 단계
를 더 포함하는, 반도체 디바이스를 제조하는 방법.
실시예 13. 실시예 10에 있어서,
상기 제1 핀은 상기 제1 게이트 구조물 또는 상기 제2 게이트 구조물 중 어느 하나의 폭보다 큰 폭을 갖는 것인, 반도체 디바이스를 제조하는 방법.
실시예 14. 실시예 10에 있어서,
상기 핀의 상기 제1 영역 및 상기 제2 영역의 도핑 후에, 상기 핀의 중간 부분에는 상기 제1 도펀트 및 상기 제2 도펀트가 실질적으로 없는 것인, 반도체 디바이스를 제조하는 방법.
실시예 15. 정전기 방전(electrostatic discharging; ESD) 디바이스에 있어서,
반도체 기판;
상기 반도체 기판 상의 제1 유형의 에피택셜층 및 제2 유형의 에피택셜층의 스택 ― 상기 제1 유형의 에피택셜층 및 상기 제2 유형의 에피택셜층은 상이한 물질 조성을 가지며, 상기 제1 유형의 에피택셜층 및 상기 제2 유형의 에피택셜층은 수직 방향으로 교대로 배치됨 ― ;
상기 스택 내의 제1 주입 영역 ― 상기 제1 주입 영역은 제1 전도성 유형을 가짐 ― ; 및
상기 스택 내의 제2 주입 영역 ― 상기 제2 주입 영역은 제1 전도성 유형과 반대인 제2 전도성 유형을 가짐 ―
을 포함하는, 정전기 방전(ESD) 디바이스.
실시예 16. 실시예 15에 있어서,
상기 제1 주입 영역과 상기 제2 주입 영역 사이에 있고 상기 제1 주입 영역 및 상기 제2 주입 영역에 인접하는, 상기 스택 내의 중간 영역을 더 포함하는, 정전기 방전(ESD) 디바이스.
실시예 17. 실시예 15에 있어서,
상기 반도체 기판 아래의 산화물층을 더 포함하는, 정전기 방전(ESD) 디바이스.
실시예 18. 실시예 15에 있어서,
상기 스택 위의 제1 게이트 스택 및 제2 게이트 스택을 더 포함하고, 상기 제1 주입 영역 및 상기 제2 주입 영역은 상기 제1 게이트 스택과 상기 제2 게이트 스택 사이에 있는 것인, 정전기 방전(ESD) 디바이스.
실시예 19. 실시예 18에 있어서,
상기 제1 게이트 스택 및 상기 제2 게이트 스택은 상기 스택 바로 위에 있는 것인, 정전기 방전(ESD) 디바이스.
실시예 20. 실시예 18에 있어서,
상기 반도체 기판 위에 있고 상기 스택을 둘러싸는 격리 구조물을 더 포함하며, 상기 제1 게이트 스택 및 상기 제2 게이트 스택은 상기 격리 구조물 바로 위에 있는 것인, 정전기 방전(ESD) 디바이스.

Claims (10)

  1. 반도체 디바이스를 제조하는 방법에 있어서,
    전면 및 후면을 갖는 구조물을 제공하는 단계 ― 상기 구조물은 기판과, 상기 기판 위에 교대로 적층된 상이한 물질 조성을 갖는 제1 유형의 에피택셜층 및 미달이11!
    제2 유형의 에피택셜층의 스택을 포함하고, 상기 스택은 상기 구조물의 전면에 있고 상기 기판은 상기 구조물의 후면에 있음 ― ;
    상기 스택을 패터닝하여 상기 기판 위에 핀(fin)을 형성하는 단계;
    상기 핀의 제1 영역에 제1 도펀트를 주입하는 단계 ― 상기 제1 도펀트는 상기 제1 전도성 유형을 가짐 ― ;
    상기 핀의 제2 영역에 제2 도펀트를 주입하는 단계 ― 상기 제2 도펀트는 상기 제1 전도성 유형과는 반대되는 제2 전도성 유형을 가짐 ― ; 및
    상기 제1 영역 상에 제1 콘택(contact)을 그리고 상기 제2 영역 상에 제2 콘택을 형성하는 단계
    를 포함하는, 반도체 디바이스를 제조하는 방법.
  2. 제1항에 있어서,
    상기 제1 영역 및 상기 제2 영역은 상기 핀의 중간 부분에 의해 분리되는 것인, 반도체 디바이스를 제조하는 방법.
  3. 제1항에 있어서,
    상기 핀 상에 제1 더미 게이트 스택 및 제2 더미 게이트 스택을 형성하는 단계;
    상기 제1 더미 게이트 스택 및 상기 제2 더미 게이트 스택의 측벽 상에 층간 유전체(inter-layer dielectric; ILD) 층을 퇴적하고 상기 핀을 덮는 단계; 및
    상기 제1 더미 게이트 스택 및 상기 제2 더미 게이트 스택을 제1 금속 게이트 스택 및 제2 금속 게이트 스택으로 대체하는 단계
    를 더 포함하는, 반도체 디바이스를 제조하는 방법.
  4. 제3항에 있어서,
    상기 제1 콘택 및 상기 제2 콘택은 상기 제1 금속 게이트 스택과 상기 제2 금속 게이트 스택 사이에 있는 것인, 반도체 디바이스를 제조하는 방법.
  5. 제3항에 있어서,
    상기 제1 금속 게이트 스택 및 상기 제2 금속 게이트 스택 각각은 상기 핀의 폭보다 작은 폭을 갖는 것인, 반도체 디바이스를 제조하는 방법.
  6. 제1항에 있어서,
    상기 구조물의 후면으로부터 상기 기판을 박화하는(thin down) 단계; 및
    상기 구조물의 후면에 유전체층을 퇴적하는 단계
    를 더 포함하는, 반도체 디바이스를 제조하는 방법.
  7. 제6항에 있어서,
    상기 핀을 둘러싸는 격리 구조물을 형성하는 단계; 및
    상기 격리 구조물 바로 위에 적어도 게이트 스택을 형성하는 단계
    를 더 포함하는, 반도체 디바이스를 제조하는 방법.
  8. 제1항에 있어서,
    상기 핀은 제1 핀이고, 상기 스택의 패터닝은 또한 제2 핀을 형성하며, 상기 방법은:
    상기 제2 핀으로부터 상기 제2 유형의 에피택셜층을 제거하여 상기 제1 유형의 에피택셜층을 노출시키는 단계; 및
    상기 제2 핀에서 상기 제1 유형의 에피택셜층과 맞물리는(engage) 금속 게이트 스택을 형성하는 단계
    를 더 포함하는 것인, 반도체 디바이스를 제조하는 방법.
  9. 반도체 디바이스를 제조하는 방법에 있어서,
    기판으로부터 돌출하는(extrude) 핀을 형성하는 단계 ― 상기 핀은 상기 반도체 기판 상에 제1 유형의 에피택셜층 및 제2 유형의 에피택셜층을 포함하고, 상기 제1 유형의 에피택셜층 및 상기 제2 유형의 에피택셜층은 상이한 물질 조성을 가지며 수직 방향으로 교대로 배치됨 ― ;
    상기 핀 위에 제1 게이트 구조물 및 제2 게이트 구조물을 형성하는 단계;
    상기 핀의 제1 영역을 제1 전도성 유형의 제1 도펀트로 도핑하는 단계;
    상기 핀의 제2 영역을 상기 제1 전도성 유형과 반대되는 제2 전도성 유형의 제2 도펀트로 도핑하는 단계 ― 상기 제1 영역 및 상기 제2 영역은 상기 제1 게이트 구조물과 상기 제2 게이트 구조물 사이에 있음 ― ;
    상기 제1 게이트 구조물과 상기 제2 게이트 구조물의 측벽 상에 유전체층을 형성하는 단계;
    상기 유전체층에 상기 제1 영역 및 상기 제2 영역을 노출시키는 콘택 홀을 형성하는 단계; 및
    상기 콘택 홀에 전도성 콘택을 형성하는 단계
    를 포함하는, 반도체 디바이스를 제조하는 방법.
  10. 정전기 방전(electrostatic discharging; ESD) 디바이스에 있어서,
    반도체 기판;
    상기 반도체 기판 상의 제1 유형의 에피택셜층 및 제2 유형의 에피택셜층의 스택 ― 상기 제1 유형의 에피택셜층 및 상기 제2 유형의 에피택셜층은 상이한 물질 조성을 가지며, 상기 제1 유형의 에피택셜층 및 상기 제2 유형의 에피택셜층은 수직 방향으로 교대로 배치됨 ― ;
    상기 스택 내의 제1 주입 영역 ― 상기 제1 주입 영역은 제1 전도성 유형을 가짐 ― ; 및
    상기 스택 내의 제2 주입 영역 ― 상기 제2 주입 영역은 제1 전도성 유형과 반대인 제2 전도성 유형을 가짐 ―
    을 포함하는, 정전기 방전(ESD) 디바이스.
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