KR20160006466A - 수직 채널을 갖는 반도체 집적 회로 장치 및 그 제조방법 - Google Patents

수직 채널을 갖는 반도체 집적 회로 장치 및 그 제조방법 Download PDF

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Abstract

수직 채널을 갖는 반도체 집적 회로 장치 및 그 제조방법에 관한 기술이다. 수직 채널을 갖는 반도체 집적 회로 장치의 제조방법은, 먼저, 반도체 기판에 복수의 액티브 라인을 형성한 다음, 상기 액티브 라인의 측벽을 따라 상기 액티브 라인보다 낮은 높이를 갖는 게이트 전극을 형성한다. 상기 액티브 라인 사이에, 상기 액티브 라인보다는 낮고, 상기 게이트 전극보다는 큰 높이를 갖는 제 1 절연막을 매립한 후, 상기 노출된 액티브 라인의 상면 및 측면에 실리사이드막을 형성한다.

Description

수직 채널을 갖는 반도체 집적 회로 장치 및 그 제조방법{Semiconductor Integrated Circuit Device Having a Vertical Channel Method of Manufacturing the Same}
본 발명은 수직 채널을 갖는 반도체 집적 회로 장치의 제조방법에 관한 것으로, 보다 구체적으로는 랩 어라운드 콘택(wrap around contact) 구조를 갖는 수직 채널을 갖는 반도체 집적 회로 장치의 제조방법에 관한 것이다.
메모리 소자는 컴퓨터 또는 다른 전자 장치의 내부적인 반도체 집적 회로로 제공되는 것이 일반적이다. 메모리 종류에는 잘 알려진 바와 같이, RAM, ROM, DRAM, SDRAM, 플래시 메모리 및 저항 변화 메모리 등이 있다. 저항 변화 메모리는 프로그래머블 전도체 메모리 소자, 저항 메모리 소자(ReRAM) 및 상변화 메모리 소자(PCRAM)를 포함할 수 있다.
상변화 메모리 소자와 같은 메모리 소자들은 높은 집적 밀도, 높은 신뢰도, 및 낮은 전력 소모를 제공하기 위해 넓은 범위의 전자 어플리케이션에 비휘발성 메모리로서 사용될 수 있다.
이와 같은 저항 변화 메모리 소자들은 매트릭스 형태로 배열되는 복수의 메모리 셀을 포함할 수 있다. 메모리 셀은 다이오드, 전계 효과 트랜지스터(FET), 또는 쌍극성 정션 트랜지스터(BJT)와 같은 액세스 소자를 포함할 수 있으며, 어레이의 "로우(row)"에 해당하는 워드 라인에 연결될 수 있다. 또한, 각각의 메모리 셀의 메모리 요소들은 어레이의 "컬럼(column)"에 해당하는 비트 라인에 연결될 수 있다. 이러한 방식으로, 메모리 셀의 액세스 소자는 게이트에 연결되는 워드 라인을 선택함으로써, 메모리 셀의 로우를 활성화시키는 로우 디코더를 통해 액세스될 수 있다.
현재, 메모리 셀의 액세스 소자는 집적 밀도를 고려하여 3차원 수직(vertical) 채널 구조의 트랜지스터를 이용하고 있다. 3차원 수직 채널 구조를 갖는 트랜지스터는 잘 알려진 바와 같이, 필라 형태의 액티브 영역, 액티브 영역의 외주에 형성되는 게이트, 게이트를 중심으로 상부 액티브 영역에 형성되는 드레인 및 게이트를 중심으로 하부 액티브 영역 또는 하부 액티브 영역과 접촉되는 기판에 형성되는 소스를 포함할 수 있다. 이러한 트랜지스터의 드레인과 전기적으로 연결되도록 가열 전극, 가변 저항층 및 비트 라인이 순차적으로 형성되어, 가변 저항 메모리 셀을 구성한다.
또한, 드레인과 가열 전극의 오믹 콘택을 위하여, 드레인과 가열 전극 사이에 오믹 콘택층으로 실리사이드막을 형성하고 있다. 현재, 저항 변화 메모리는 동작 전류를 개선하기 위한 노력이 계속되고 있으며, 그 일환으로 실리사이드막과 드레인의 접촉 면적을 개선하는 기술이 제안되고 있다.
본 발명은 동작 전류를 개선할 수 있는 수직 채널 반도체 집적 회로 장치 및 그 제조방법을 제공하는 것이다.
본 발명의 일 실시예에 따른 반도체 집적 회로 장치는 다음과 같은 방식으로 형성된다. 먼저, 반도체 기판에 복수의 액티브 라인을 형성한 다음, 상기 액티브 라인의 측벽을 따라 상기 액티브 라인보다 낮은 높이를 갖는 게이트 전극을 형성한다. 상기 액티브 라인 사이에, 상기 액티브 라인보다는 낮고, 상기 게이트 전극보다는 큰 높이를 갖는 제 1 절연막을 매립한 후, 상기 노출된 액티브 라인의 상면 및 측면에 실리사이드막을 형성한다.
또한, 본 발명의 일 실시예에 따른 반도체 집적 회로 장치는 다음과 같은 방식으로 형성된다. 먼저, 제 1 도전 타입을 갖는 반도체 기판상에 상호 평행하게 연장되는 복수의 액티브 라인을 형성한다음, 상기 액티브 라인의 측벽을 따라, 상기 액티브 라인 보다 얕은 높이를 갖는 라인 형태의 게이트 전극을 형성한다. 상기 액티브 라인 사이에 상기 게이트 전극보다는 큰 높이를 갖고 상기 액티브 라인 보다는 낮은 높이를 갖는 제 1 절연막을 갭필한 후, 상기 게이트 전극에 의해 노출된 액티브 라인 및 상기 액티브 라인 하부의 반도체 기판에 상기 제 1 도전 타입과 반대 타입의 제 2 도전 타입을 갖는 불순물을 주입하여, 상기 액티브 라인 상부에 드레인을 형성하고, 상기 반도체 기판에 소스 영역을 형성한다. 상기 드레인 영역의 상부 및 측벽부를 감싸도록 실리사이드막을 형성한다음, 상기 액티브 라인 사이를 제 2 절연막으로 갭필한다. 이어서, 상기 액티브 라인과 실질적으로 수직인 마스크를 이용하여, 상기 노출된 액티브 라인을 식각하여, 액티브 필라를 한정한다.
또한, 본 발명의 일 실시예에 따른 반도체 집적 회로 장치는 상측에 드레인 영역 및 하측에 소스 영역이 형성된 액티브 필라, 상기 액티브 필라의 마주하는 두 개의 측벽면을 감싸도록 더블 라인 형태로 형성되는 게이트 전극, 및 상기 드레인 영역에 해당하는 상기 액티브 필라의 상면 및 상기 상면과 연결되는 측벽면을 감싸도록 형성되는 실리사이드막을 포함한다.
초기 액티브 영역을 라인 형태로 구축한 다음, 라인 형태의 액티브 영역의 측벽을 따라, 더블 라인 형태의 게이트 전극을 형성한다. 다음, 돌출된 액티브 영역의 측벽 및 상면을 감싸도록 실리사이드막을 형성하므로써, 별도의 실리사이드 형성 영역을 구축하기 위한 절연막의 식각 공정 없이 자기 정렬적으로 실리사이드막 형성 영역이 확보된다. 이에 따라, 공정을 단순화시킬 수 있다. 또한, 양각 상태로 제공되는 액티브 필라의 상부 및 측부에 실리사이드막을 형성하기 때문에, 음각 상태로 실리사이드막을 형성하는 공정보다 용이하다.
도 1a 내지 도 11a는 본 발명의 일 실시예에 따른 수직 채널을 갖는 반도체 집적 회로 장치의 공정별 평면도이다.
도 1b 내지 도 11b는 도 1a 내지 도 11a의 b-b'선을 따라 절단한 단면도이다.
도 1c 내지 도 11c는 도 1a 내지 도 11a의 c-c'선을 따라 절단한 단면도이다.
도 9d 내지 도 11d는 도 9a 내지 도 11a의 d-d'선을 따라 절단한 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도 1a, 도 1b 및 도 1c를 참조하면, 반도체 기판(100) 상부에 패드 절연막(105) 및 하드 마스크막(110)을 순차적으로 형성한다. 하드 마스크막(110) 및 패드 절연막(115)은 액티브 영역을 한정하기 위하여, 소정 부분 패터닝될 수 있다. 상기 액티브 영역이 라인(line) 형태로 구성될 수 있도록 상기 하드 마스크막(110)을 라인 형태로 형성한다.
하드 마스크막(110)을 이용하여, 반도체 기판(100)을 소정 깊이만큼 식각하므로써, 액티브 라인(L)을 형성할 수 있다. 본 실시예에서, 액티브 라인(L)은 반도체 기판(100)을 소정 깊이만큼 식각하여 형성되었지만, 여기에 한정되지 않고, 반도체 기판(100) 상에 반도체층(도시되지 않음)을 형성한 다음, 상기 반도체층을 식각하여 형성될 수 있다. 아울러, 본 실시예에서 반도체 기판(100)은 제 1 도전 타입을 가질 수 있다.
도 2a, 도 2b 및 도 2c를 참조하면, 액티브 라인(L)이 형성된 반도체 기판(100) 표면에 게이트 절연막(112)을 공지의 방식으로 형성할 수 있다. 게이트 절연막(112)은 예를 들어, 산화 방식으로 형성될 수 있지만, 여기에 한정되지는 않는다. 게이트 절연막(112)이 형성된 반도체 기판(100) 결과물 상부에 게이트 도전층(115)을 형성한다. 게이트 도전층(115)은 반도체 기판(100) 결과물 표면을 따라 균일한 두께로 형성될 수 있다.
도 3a, 도 3b 및 도 3c를 참조하면, 게이트 도전층(115)이 상기 액티브 라인(P) 양 측벽에 위치될 수 있도록 식각하여, 예비 게이트 전극(115a)을 형성한다. 예비 게이트 전극(115a)에 의해 노출된 반도체 기판(100)에 소자 분리막(120)을 형성한다. 본 실시예의 소자 분리막(120)은 예를 들어, 상기 제 1 도전 타입과 다른 제 2 도전 타입의 불순물 영역으로 구성될 수 있다. 본 실시예에서, 상기 예비 게이트 전극(115a)을 형성한 다음, 예비 게이트 전극(115a)에 의해 노출된 반도체 기판(100)을 소정 두께만큼 리세스시킨 후, 불순물을 주입하여, 소자 분리막(120)을 형성할 수 있다. 상기 소자 분리막(120)의 불순물 농도는 일반적인 드레인 소스의 불순물 농도보다 높게 설정될 수 있다.
도 4a, 도 4b 및 도 4c를 참조하면, 소자 분리막(120) 상부의 공간에 제 1 갭필 절연막(125)을 충진한다. 제 1 갭필 절연막(125)은 이후 형성될 게이트 전극의 높이를 한정하는데 이용될 수 있도록 소정 두께만큼 리세스될 수 있다.
도 5a, 도 5b 및 도 5c를 참조하면, 예비 게이트 전극(115a)은 상기 제 1 갭필 절연막(125)의 높이만큼 리세스되어, 게이트 전극(115b)이 한정된다. 이어서, 게이트 전극(115b)에 의해 노출된 액티브 라인(L)에 제 2 도전 타입의 저농도 불순물을 주입하여, LDD(lightly doped drain 영역(130)을 형성할 수 있다.
도 6a, 도 6b 및 도 6c를 참조하면, 액티브 라인(L) 사이의 공간에 제 2 갭필 절연막(135)을 형성한 다음, 드레인 예정 영역에 해당하는 액티브 라인(L)이 노출되도록 상기 제 2 갭필 절연막(135)을 소정 두께만큼 리세스한다.
도 7a, 도 7b 및 도 7c에 도시된 바와 같이, 노출된 상기 하드 마스크막(110), 패드 절연막(105) 및 게이트 절연막(112)을 제거하여, 액티브 라인(L)을 노출시킨다.
도 8a, 도 8b 및 도 8c를 참조하면, 노출된 액티브 라인(L)에 제 2 도전 타입의 고농도 불순물을 주입하여, 드레인 영역(140d)을 형성한다.
드레인 영역(140d) 표면에 상기 드레인 영역(140d)을 구성하는 불순물 보다 더 높은 농도를 갖는 불순물을 얕은 깊이 주입하여, 콘택 이온 영역(145)을 형성한다. 콘택 이온 영역(145)은 이후 형성되는 실리사이드막과 접촉 저항을 개선하기 위하여 제공될 수 있다.
콘택 이온 영역(145) 표면에 공지의 방식으로 실리사이드막(150)이 형성된다. 실리사이드막(150)은 전이 금속막 증착 단계 및 활성화 처리 단계를 수행하여 얻어질 수 있다. 경우에 따라, 실리사이드막(150)을 형성하는 단계시, 상기 콘택 이온 영역(145)은 상기 실리사이드막(150)을 형성하기 위한 실리콘 제공층으로 이용될 수도 있다.
실리사이드막(150)은 양각 형태로 돌출된 액티브 라인(L)의 상부 및 측부를 감싸는 랩 어라운드 콘택 형태로 구성될 수 있다. 이와 같이 실리사이드막(150)이 양각 상태로 돌출된 액티브 라인(L) 상부에 형성되므로 실리사이드막 형성이 용이할 뿐만 아니라, 별도의 실리사이드 형성 영역을 한정하기 위한 공정이 요구되지 않으므로, 공정을 단순화시킬 수 있다.
또한, 실리사이드막(150) 형성을 위한 활성화 공정에 의해, 상기 소자 분리막(120)이 확산되어, 자발적으로 농도 구배를 갖는 공통 소스 영역(140s)이 형성될 수 있다. 공통 소스 영역(140s)은 예를 들어, 상기 소자 분리막(120)과 인접한 부분일수록 상대적으로 높은 농도를 가질 수 있다.
이와 같이 공통 소스 영역(140s)은 반도체 기판(100) 내부에 형성되고, 상기 드레인 영역(140d)은 액티브 라인(L)의 상부 영역에 형성되므로, 실질적으로 기판 표면에 대해 수직인 채널 구조를 구축할 수 있다.
도 9a, 도 9b, 도 9c 및 도 9d를 참조하면, 실리사이드막(150)이 형성된 액티브 라인(L) 사이에 제 3 갭필 절연막(155)을 형성한다. 제 3 갭필 절연막(155) 상부에 노드 분리용 마스크 패턴(160)을 형성한다. 노드 분리용 마스크 패턴(160)은 예를 들어, 상기 액티브 라인(L)과 실질적으로 수직인 방향으로 연장될 수 있다.
도 10a, 도 10b, 도 10c 및 도 10d를 참조하면, 노드 분리용 마스크 패턴(160)을 이용하여, 노출된 액티브 라인(L)의 제 3 갭필 절연막(155), 실리사이드막(150), 콘택 이온 영역(145), 드레인 영역(140d) 및 LDD 영역(130)을 식각하여, 개별 트랜지스터를 한정하기 위한 액티브 필라(P)를 형성한다. 상기 액티브 필라(P)를 형성하기 위한 식각 공정은 비등방성 과도 식각에 의해 진행될 수 있고, 상기 과도 식각 과정에서 반도체 기판(100)의 표면이 일부 식각될 수 있다. 액티브 필라(P)의 형성에 의해, 트랜지스터간의 실질적인 노드 분리가 이루어질 수 있다.
도 11a, 도 11b, 도 11c 및 도 11d에 도시된 바와 같이, 액티브 필라(P)간이 절연될 수 있도록, 제 4 갭필 절연막(165)을 형성한 다음, 상기 실리사이드막(150) 표면이 노출될 수 있도록 화학적 기계적 연마 방식에 의해 평탄화한다.
도 12를 참조하면, 실리사이드막(150)은 액티브 필라(P)의 상부 및 마주하는 한 쌍의 측벽을 감싸도록 형성된다. 또한, 게이트 전극(115b) 역시 상기 마주하는 측벽에 각각 위치되며, 상기 실리사이드막(150)과는 전기적으로 절연되도록 형성된다. 그후, 상기 노출된 실리사이드막(150) 상부에, 하부 전극(200), 가변 저항층(210) 및 상부 전극(220)을 형성하므로 저항 변화 메모리 장치를 완성할 수 있다.
본 실시예에 따르면, 초기 액티브 영역을 라인 형태로 구축한 다음, 라인 형태의 액티브 영역의 측벽을 따라, 더블 라인 형태의 게이트 전극을 형성한다. 다음, 돌출된 액티브 영역의 측벽 및 상면을 감싸도록 실리사이드막을 형성하므로써, 별도의 실리사이드 형성 영역을 구축하기 위한 식각 공정 없이 자기 정렬적으로 실리사이드막 형성 영역이 확보된다. 이에 따라, 공정을 단순화시킬 수 있을 뿐만 아니라, 실리사이드막 형성 공정이 용이해진다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.
100 : 반도체 기판 115b : 게이트 전극
120 : 소자 분리막 140d, 140s : 드레인, 공통 소스 영역
145 : 콘택 이온 영역 150 : 실리사이드막

Claims (18)

  1. 반도체 기판에 복수의 액티브 라인을 형성하는 단계;
    상기 액티브 라인의 측벽을 따라 상기 액티브 라인보다 낮은 높이를 갖는 게이트 전극을 형성하는 단계;
    상기 액티브 라인 사이에, 상기 액티브 라인보다는 낮고, 상기 게이트 전극보다는 큰 높이를 갖는 제 1 절연막을 매립하는 단계; 및
    상기 노출된 액티브 라인의 상면 및 측면에 실리사이드막을 형성하는 단계를 포함하는 반도체 집적 회로 장치의 제조방법.
  2. 제 1 항에 있어서,
    상기 액티브 라인을 형성하는 단계와 상기 게이트 전극을 형성하는 단계 사이에, 상기 액티브 라인의 측벽 노출면에 게이트 절연막을 형성하는 단계를 더 포함하는 반도체 집적 회로 장치의 제조방법.
  3. 제 1 항에 있어서,
    상기 게이트 전극을 형성하는 단계와 상기 절연막을 매립하는 단계 사이에,
    상기 게이트 전극에 의해 노출된 상기 액티브 라인에 LDD(lightly doped drain) 이온 영역을 형성하는 단계를 더 포함하는 반도체 집적 회로 장치의 제조방법.
  4. 제 3 항에 있어서,
    상기 제 1 절연막을 매립하는 단계와 상기 실리사이드막을 형성하는 단계 사이에,
    상기 제 1 절연막에 의해 노출된 상기 액티브 라인 및 상기 액티브 라인 하부의 반도체 기판에 고농도 불순물을 주입하여, 드레인 영역 및 공통 소스 영역을 형성하는 단계를 더 포함하는 반도체 집적 회로 장치의 제조방법.
  5. 제 4 항에 있어서,
    상기 드레인 영역 및 공통 소스 영역을 형성하는 단계 이후에, 상기 드레인 영역 표면에 상기 드레인 영역을 구성하는 불순물 농도 보다 더 높은 농도를 갖는 불순물을 이용하여 콘택 이온 영역을 형성하는 단계를 더 포함하는 반도체 집적 회로 장치의 제조방법
  6. 제 1 항에 있어서,
    상기 실리사이드막이 형성된 상기 액티브 라인 사이에 제 2 절연막을 갭필하는 단계;
    상기 제 2 절연막 상부에 상기 액티브 라인과 실질적으로 수직인 방향으로 연장되는 마스크 패턴을 형성하는 단계;
    상기 마스크 패턴의 형태로 상기 액티브 라인을 패터닝하여, 액티브 필라를 형성하는 단계를 더 포함하는 반도체 집적 회로 장치의 제조방법.
  7. 제 6 항에 있어서,
    상기 액티브 필라를 형성하는 단계 이후에, 상기 액티브 필라 사이를 제 3 절연막으로 갭필하는 단계; 및
    상기 제 3 절연막을 상기 실리사이드 표면이 노출되도록 평탄화하는 단계를 더 포함하는 반도체 집적 회로 장치의 제조방법.
  8. 제 1 항에 있어서,
    상기 실리사이드막 상부에 하부 전극을 형성하는 단계;
    상기 하부 전극 상부에 가변 저항층을 형성하는 단계; 및
    상기 가변 저항층 상부에 상부 전극을 형성하는 단계를 더 포함하는 반도체 집적 회로 장치의 제조방법.
  9. 제 1 도전 타입을 갖는 반도체 기판상에 상호 평행하게 연장되는 복수의 액티브 라인을 형성하는 단계;
    상기 액티브 라인의 측벽을 따라, 상기 액티브 라인 보다 얕은 높이를 갖는 라인 형태의 게이트 전극을 형성하는 단계;
    상기 액티브 라인 사이에 상기 게이트 전극보다는 큰 높이를 갖고 상기 액티브 라인 보다는 낮은 높이를 갖는 제 1 절연막을 갭필하는 단계;
    상기 게이트 전극에 의해 노출된 액티브 라인 및 상기 액티브 라인 하부의 반도체 기판에 상기 제 1 도전 타입과 반대 타입의 제 2 도전 타입을 갖는 불순물을 주입하여, 상기 액티브 라인 상부에 드레인을 형성하고, 상기 반도체 기판에 소스 영역을 형성하는 단계;
    상기 드레인 영역의 상부 및 측벽부를 감싸도록 실리사이드막을 형성하는 단계;
    상기 액티브 라인 사이를 제 2 절연막으로 갭필하는 단계; 및
    상기 액티브 라인과 실질적으로 수직인 마스크를 이용하여, 상기 노출된 액티브 라인을 식각하여, 액티브 필라를 한정하는 단계를 포함하는 반도체 집적 회로 장치의 제조방법.
  10. 제 9 항에 있어서,
    상기 액티브 라인을 형성하는 단계 및 상기 게이트 전극을 형성하는 단계 사이에, 상기 액티브 라인의 측벽 노출면에 게이트 절연막을 형성하는 단계를 더 포함하는 반도체 집적 회로 장치의 제조방법.
  11. 제 10 항에 있어서,
    상기 게이트 전극을 형성하는 단계와 상기 제 1 절연막을 갭필하는 단계 사이에,
    상기 게이트 전극에 의해 노출된 상기 액티브 라인에 LDD(lightly doped drain) 영역을 형성하는 단계를 더 포함하는 반도체 집적 회로 장치의 제조방법.
  12. 제 9 항에 있어서,
    상기 드레인 영역을 형성하는 단계와 상기 실리사이드막을 형성하는 단계 사이에, 상기 드레인 영역 표면에 상기 드레인 영역을 구성하는 불순물 보다 더 높은 농도를 갖는 제 2 도전 타입의 불순물을 이용하여 콘택 이온 영역을 형성하는 단계를 더 포함하는 반도체 집적 회로 장치의 제조방법.
  13. 제 9 항에 있어서,
    상기 액티브 필라를 형성하는 단계 이후에,
    상기 실리사이드막 상부에 하부 전극을 형성하는 단계;
    상기 하부 전극 상부에 가변 저항층을 형성하는 단계; 및
    상기 가변 저항층 상부에 상부 전극을 형성하는 단계를 더 포함하는 반도체 집적 회로 장치의 제조방법.
  14. 상측에 드레인 영역 및 하측에 소스 영역이 형성된 액티브 필라;
    상기 액티브 필라의 마주하는 두 개의 측벽면을 감싸도록 더블 라인 형태로 형성되는 게이트 전극; 및
    상기 드레인 영역에 해당하는 상기 액티브 필라의 상면 및 상기 상면과 연결되는 측벽면을 감싸도록 형성되는 실리사이드막을 포함하는 반도체 집적 회로 장치.
  15. 제 14 항에 있어서,
    상기 게이트 전극은 상기 드레인 영역 및 소스 영역 사이에 해당하는 영역을 감싸도록 형성되며, 상기 실리사이드막과 소정 거리 이격 배치되어, 상기 실리사이드막과 전기적으로 절연되는 반도체 집적 회로 장치.
  16. 제 14 항에 있어서,
    상기 게이트 전극과 액티브 필라 사이에 게이트 절연막이 개재되는 반도체 집적 회로 장치.
  17. 제 14 항에 있어서,
    상기 실리사이드막과 오버랩되는 상기 드레인 영역에 상기 드레인 영역보다 고농도를 갖는 콘택 이온 영역이 더 구비되는 반도체 집적 회로 장치.
  18. 제 14 항에 있어서,
    상기 실리사이드막은 상기 게이트 전극이 형성되는 측벽면의 상측에 위치하도록 구성되는 반도체 집적 회로 장치.
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