CN105261628B - 具有垂直沟道的半导体集成电路器件及其制造方法 - Google Patents

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Abstract

提供一种具有垂直沟道的半导体集成电路器件及其制造方法。在半导体衬底中形成多个有源线。在有源线的侧壁上形成比每个有源线具有更低高度的栅电极。在有源线之间掩埋第一绝缘层，所述第一绝缘层具有比有源线的高度更低且比栅电极的高度更高的的高度，以及在有源线的侧表面和暴露上表面上形成硅化物层。

Description

具有垂直沟道的半导体集成电路器件及其制造方法
相关申请的交叉引用
本申请要求2014年7月9日提交给韩国知识产权局的申请号为10-2014-0086098的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
实施例涉及一种具有垂直沟道的半导体集成电路器件及其制造方法，更具体而言涉及一种具有围绕式接触结构的垂直沟道的半导体集成电路器件及其制造方法。
背景技术
存储器件通常被提供作为计算机或其他电子装置的内部半导体集成电路器件。众所周知，存储器件的典型例子包括随机存取存储器(RAM)、只读存储器(ROM)、动态RAM(DRAM)、同步DRAM(SDRAM)、闪存和可变电阻式存储器件。可变电阻式存储器件可以包括可编程导电存储器件、电阻式RAM(ReRAM)和相变RAM(PCRAM)。
非易失性存储器件诸如PCRAM可以在广泛的电子应用中被使用以提供高集成度、高可靠性和低功率消耗。
可变电阻式存储器件是非易失性存储器件的一个例子。可变电阻式存储器件可以包括矩阵式排列的多个存储器单元。存储器单元可以包括接入器件诸如二极管、场效应晶体管(FET)或双极面结型晶体管(BJT)，并且可以被耦合至沿阵列的行布置的字线。存储器单元中的存储元件可以被耦合至沿阵列的列布置的位线。存储器单元的接入器件可以选择耦合到给定存储器单元中的栅极的字线，并且所述给定存储器单元可以通过行译码器而被访问，所述行译码器激活耦合至所述给定存储器单元的行。
目前，具有3D垂直沟道结构的晶体管由于其能够提升高集成度的性能而被青睐作为存储器单元的接入器件。众所周知，具有3D垂直沟道结构的晶体管可以包括柱形有源区、形成在有源区周围的栅极、形成在有源区的上部且位于比栅极更高水平高度的漏极、以及形成在有源区的下部且位于比栅极更低水平高度的源极。可替选地，源极可以形成在与有源区的下部接触的半导体衬底中。加热电极、可变电阻层和位线顺序地形成，并且它们电耦合到晶体管的漏极，因此完成电阻式存储器单元。
为了获取漏极和加热电极之间的欧姆接触，在漏极和加热电极之间形成用于欧姆接触层的硅化物层。目前，继续致力于改进可变电阻式存储器件中的工作电流，因此已经提出了用于改善漏极和硅化物层之间的接触面积的技术。
发明内容
根据一个实施例，提供一种制造半导体集成电路器件的方法。在半导体衬底中形成多个有源线。在有源线的侧壁上形成比每个有源线具有更低高度的栅电极。在有源线之间掩埋第一绝缘层，所述第一绝缘层具有比有源线的高度更低且比栅电极的高度更高的高度，以及在有源线的侧表面和暴露上表面上形成硅化物层。
根据一个实施例，提供一种制造半导体集成电路器件的方法。形成多个有源线以在具有第一导电类型的半导体衬底上彼此平行延伸。在有源线的侧壁上形成比每个有源线具有更低高度的线形栅电极。在有源线之间间隙填充比栅电极具有更高高度且比有源线具有更低高度的第一绝缘层。将具有与第一导电类型相反的第二导电类型的杂质注入到由栅电极和有源线之下的半导体衬底暴露的有源线中，以在有源线的上部形成漏极区，且在半导体衬底中形成源极区。形成硅化物层以覆盖漏极区的上表面，并且包围漏极区的侧表面，以及在有源柱之间间隙填充第二绝缘层。使用大体垂直于有源线的掩模来刻蚀有源线的暴露部分以定义有源柱。
根据一个实施例，提供一种半导体集成电路器件。所述半导体集成电路器件可以包括：有源柱，其上部形成有漏极区且源极区形成于其下的半导体衬底中；栅电极，以双线形式形成以包围有源柱的两个相对侧表面；以及硅化物层，形成为覆盖有源柱的与漏极区相对应的上表面并且包围有源柱的与上表面邻接的侧表面。
这些和其他特点、方面和实施例在以下题为“具体实施方式”的部分描述。
附图说明
实施例的上述和其他方面、特征和优点将结合附图从以下详细描述中更好地理解，其中：
图1A至11A是说明依据一个实施例的制造具有垂直沟道的半导体集成电路器件的方法的平面图；
图1B至11B是分别说明沿图1A至11A的b-b’线截取的制造半导体集成电路器件的方法的截面图；
图1C至11C是分别说明沿图1A至11A的c-c’线截取的制造半导体集成电路器件的方法的截面图；
图9D至11D是分别说明沿图9A至11A的d-d’线截取的制造半导体集成电路器件的方法的截面图；以及
图12是说明依据一个实施例的有源柱的立体图。
具体实施方式
在下文中，将参考附图对示例性实施例进行详细描述。在本文中结合截面图来描述示例性实施例，所述截面图是示例性实施例(以及中间结构)的示意性图示。照此，可以想象到由于例如制造技术和/或公差而带来的在图示形状上的变化。因此，不应将示例性实施例解释为局限于本文所示的各区域的特定形状，而是可以包括例如形状的修改。在附图中，可能对各层和区域的长度和尺寸进行放大，以便于说明。附图中的相似附图标记指代相似的元件。还要理解的是，当一层被称为在另一层或衬底“上”时，其可以是直接位于所述另一层或衬底上，或者也可以存在中间层。
在本文中结合截面图和/或平面图来描述实施例，所述剖视图和/或平面图是实施例的示意性图示。然而，实施例不应解释为对本发明的范围进行限制。
参考图1A、1B和1C，在半导体衬底100上顺序地形成衬垫绝缘层105和硬掩模层110。可以将硬掩模层110和衬垫绝缘层105的预定部分图案化以定义有源区。以线形形式形成硬掩模层110，因此有源区被定义成线形形式。
可以通过使用硬掩模层110刻蚀半导体衬底100至预定深度来形成有源线L。在一个实施例中，通过刻蚀半导体衬底100至预定深度而形成有源线L，但是形成有源线L的方法不限于此。例如，在另一个实施例中，可以通过在半导体衬底100上形成额外的半导体层(未图示)并且刻蚀所述半导体层而形成有源线L。进一步，在一个实施例中，半导体衬底100可以具有第一导电类型。有源线L可以是沿半导体衬底的表面延伸的线形。
参考图2A、2B和2C，在形成有有源线L的半导体衬底100的暴露表面上形成栅绝缘层112。例如，栅绝缘层112从有源线L的侧壁之上延伸经过衬底100之上至相邻的有源线L的侧壁之上。可以通过例如氧化方法来形成栅绝缘层112，但是形成栅绝缘层112的方法不限于此。在栅绝缘层112之上形成栅导电层115。例如，栅导电层115从位于有源线L的侧壁之上的栅绝缘层112之上延伸。栅导电层115进一步在位于衬底100之上的栅绝缘层112之上延伸。栅导电层115进一步在位于相邻的有源线L的侧壁之上的栅绝缘层112之上延伸。栅导电层115可以形成为均匀厚度。
参考图3A、3B和3C，选择性地刻蚀栅导电层115，结果产生形成在有源线L的侧壁之上的初步栅电极115a。去除有源线L与相邻的有源线L之间的栅绝缘层112以暴露衬底100。结果，衬底100在初步栅电极115a与相邻的初步栅电极115a之间暴露。在暴露于初步栅电极115a和相邻的初步栅电极115a之间的半导体衬底100之上形成器件隔离层120。在一个实施例中，器件隔离层120可以包括具有与第一导电类型相反的第二导电类型的杂质区。在另一实施例中，在形成初步栅电极115a之后，可以通过使在初步栅电极115a与相邻的初步栅电极115a之间暴露的半导体衬底100凹陷至预定厚度、并且注入杂质至所述半导体衬底中而形成器件隔离层120。器件隔离层120的杂质浓度可以高于将在后续工艺中形成的源极区和漏极区的杂质浓度。
参考图4A、4B和4C，在器件隔离层120之上和初步栅电极115a与相邻的初步栅电极115a之间形成第一间隙填充绝缘层125。第一间隙填充绝缘层125可以在初步栅电极115a与相邻的初步栅电极115a之间被凹陷至预定厚度。第一间隙填充绝缘层125的顶部定义稍后将形成的栅电极的顶部所位于的水平高度。即，第一间隙填充绝缘层125的顶部可以与栅电极的顶部齐平。
参考图5A、5B和5C，将初步栅电极115a凹陷至第一间隙填充绝缘层125的顶部所位于的水平高度，结果产生栅电极115b。随后，可以将具有第二导电类型的低浓度杂质注入到由栅电极115b暴露出的有源线L中以形成轻掺杂漏极(LDD)区130。
参考图6A、6B和6C，在有源线L之间以及第一间隙填充绝缘层125和栅电极115b之上形成第二间隙填充绝缘层135。第二间隙填充绝缘层135在有源线L之间被凹陷至预定厚度。第二间隙填充绝缘层135的顶部可以作为定义将在后续工艺中形成的漏极区的底部的参考。
参考图7A、7B和7C，去除暴露的硬掩模层110、衬垫氧化物层105和栅绝缘层112以暴露有源线L。例如，去除位于第二间隙填充绝缘层135的顶部上面的硬掩模层110、衬垫氧化物层105和栅绝缘层112，以暴露有源线L的上部。
参考图8A、8B和8C，将具有第二导电类型的高浓度杂质注入到有源线L的暴露上部以形成漏极区140d。通过注入杂质而沿有源线L的上部轮廓形成接触离子区145。接触离子区145形成至比漏极区140d的深度更浅的深度(从有源线L的表面测量)。接触离子区145可以沿有源线的上部轮廓形成。即，接触离子区145可以是内衬形状。可以提供接触离子区145以改善漏极区140d与后续将形成的硅化物层之间的接触电阻。
在接触离子区145的表面上形成硅化物层150。硅化物层150可以通过执行过渡金属层沉积工艺和/或活化处理工艺而形成。在一个实施例中，接触离子区145可以在形成硅化物层150期间作为用于形成硅化物层150的硅提供层。
硅化物层150可以形成为围绕接触形式，以覆盖向上突出的有源线L的上表面且包围有源线L的侧表面。换言之，硅化物层150可以沿有源线的上部轮廓形成，且可以是内衬形状。由于硅化物层150形成在有源线L上并且向上凸出(或被暴露)，因此该硅化物层可以被容易地形成。进一步，由于用于定义硅化物形成区的分离工艺不是必要的，因此工艺可以得到简化。
器件隔离层120中包括的杂质可在用于形成硅化物层150的活化工艺中扩散。结果，可以形成具有浓度梯度的公共源极区140s。例如，在公共源极区140s，杂质的浓度可以从有源线L之下的衬底100朝第一填充间隙绝缘层125之下的衬底100(即图7C的器件隔离层120)逐渐增加。
公共源极区140s形成在半导体衬底100中，且漏极区140d形成在有源线L的上部。于是，沟道结构被形成为将公共源极区140s耦合至漏极区140d。沟道结构在大体垂直于半导体衬底的表面的方向上延伸。
参考图9A、9B、9C和9D，在形成有硅化物层150的有源线L之间形成第三间隙填充绝缘层155。可以在第三间隙填充绝缘层155上形成用于节点分隔的掩模图案160。例如，当以平面图观察时，用于节点分隔的掩模图案160可以在与有源线L延伸的方向大体垂直的方向上延伸。参考图10A、10B、10C和10D，使用用于节点分隔的掩模图案160来刻蚀第三间隙填充绝缘层155、硅化物层150、接触离子区145、漏极区140d和暴露的有源线L的LDD区130，因此形成用于定义单个晶体管的有源柱P。用于形成有源柱P的刻蚀工艺可以通过各向异性过刻蚀工艺来执行。半导体衬底100的表面可在过刻蚀工艺中被部分地刻蚀。晶体管之间的实质节点分隔可以通过有源柱P的形成而得到。
参考图11A、11B、11C和11D，在有源柱P之间形成第四间隙填充绝缘层165。将提供在每个有源柱L之上的第四间隙填充绝缘层165、用于节点分隔的掩模图案160和第三间隙填充绝缘层155通过化学机械抛光(CMP)工艺平坦化以暴露硅化物层150，因此有源柱P之间彼此绝缘。
参考图12，硅化物层150形成在有源柱P的轮廓之上。即，硅化物层150形成为覆盖有源柱P的上表面和有源柱P的上侧壁。栅电极115b形成在有源柱P的下侧壁之上并且与硅化物层150绝缘。然后，下电极200、可变电阻层210和上电极220形成在暴露的硅化物层150之上，因此完成可变电阻式存储器件。
根据一个实施例，在以线形形式形成初始有源区L之后，在线形有源区L的每个侧壁上形成线形的栅电极。沿上有源区的轮廓形成硅化物层以覆盖有源区L的上表面和侧壁。因此，以自对准方式形成硅化物层形成区，而不需要用于形成硅化物层形成区的额外刻蚀工艺。因此，器件的制造工艺可以被简化，且形成硅化物层的工艺也被简化。
上述实施例是说明性而非限制性的。可能存在各种替代形式。实施例不限于此处描述的结构和形状。实施例也不局限于任何特定类型的半导体器件。
通过以上实施例可以看出，本申请提供了以下的技术方案。
技术方案1.一种制造半导体集成电路器件的方法，所述方法包括：
在半导体衬底之上形成有源线；
在所述有源线的下侧壁之上形成栅电极；
在所述有源线与相邻的有源线之间形成第一绝缘层以掩埋所述栅电极，其中所述有源线的上部暴露于所述第一绝缘层之上；以及
在所述有源线上部的上表面和侧壁之上形成硅化物层。
技术方案2.根据技术方案1所述的方法，还包括：
在形成所述有源线和形成所述栅电极之间，在所述有源线的下侧壁与所述栅电极之间形成栅绝缘层。
技术方案3.根据技术方案2所述的方法，还包括：
在形成所述栅电极与形成所述第一绝缘层之间，在由所述栅电极暴露的有源线中形成轻掺杂漏极离子区。
技术方案4.根据技术方案3所述的方法，还包括：
在形成所述第一绝缘层与形成所述硅化物层之间，在所述有源线的上部形成漏极区，以及形成从所述有源线下面的半导体衬底延伸到所述相邻的有源线下面的半导体衬底的公共源极区，
其中所述漏极区和所述公共源极区中的杂质浓度高于所述轻掺杂漏极离子区中的杂质浓度。
技术方案5.根据技术方案4所述的方法，还包括：
在形成所述漏极区和所述公共源极区之后，在所述漏极区的表面中形成接触离子区，
其中所述接触离子区具有比所述漏极区的杂质浓度更高的杂质浓度。
技术方案6.根据技术方案1所述的方法，还包括：
在所述有源线与所述相邻的有源线之间间隙填充第二绝缘层；
在所述第二绝缘层之上形成沿大体垂直于所述有源线的方向延伸的掩模图案；以及
通过使用所述掩模图案将所述有源线图案化而形成有源柱。
技术方案7.根据技术方案6所述的方法，还包括：在形成所述有源柱之后，
在所述有源柱之间间隙填充第三绝缘层；以及
将所述第三绝缘层平坦化以暴露所述硅化物层。
技术方案8.根据技术方案1所述的方法，还包括：
在所述硅化物层之上形成下电极；
在所述下电极之上形成可变电阻层；以及
在所述可变电阻层之上形成上电极。
技术方案9.一种制造半导体集成电路器件的方法，所述方法包括：
在半导体衬底之上形成彼此平行延伸的第一有源线和第二有源线，其中所述有源线中的每个具有第一导电类型；
在所述第一有源线的下侧壁之上形成栅电极，其中所述栅电极具有线形形状；
在所述第一有源线和所述第二有源线之间间隙填充第一绝缘层，其中所述第一绝缘层向上延伸至比所述栅电极更高的水平高度；
在所述第一有源线的上部形成漏极区，以及在所述第一有源线下面的半导体衬底中形成源极区，其中所述漏极区和所述源极区中的每个具有杂质，所述杂质具有与所述第一导电类型相反的第二导电类型，其中所述第一有源线的上部暴露于所述栅电极之上；
形成从所述漏极区的上表面延伸到所述漏极区的侧壁的硅化物层；
在所述硅化物层之上和所述第一绝缘层之上间隙填充第二绝缘层；以及
使用在大体垂直于所述第一有源线的方向上延伸的掩模来刻蚀所述第一有源线以形成有源柱，
其中所述有源柱的上部被所述硅化物层覆盖。
技术方案10.根据技术方案9所述的方法，还包括：
在形成所述第一有源线和所述第二有源线与形成所述栅电极之间，在所述第一有源线与所述栅电极之间形成栅绝缘层。
技术方案11.根据技术方案10所述的方法，还包括：
在形成所述栅电极与间隙填充所述第一绝缘层之间，在由所述栅电极暴露的所述第一有源线中形成轻掺杂漏极区。
技术方案12.根据技术方案9所述的方法，还包括：
在形成所述漏极区与形成所述硅化物层之间，沿所述漏极区的表面形成接触离子区，
其中所述接触离子区具有杂质，所述杂质具有第二导电类型，
其中所述接触离子区具有比所述漏极区的杂质浓度更高的杂质浓度。
技术方案13.根据技术方案9所述的方法，还包括：在形成所述有源柱之后，
在所述硅化物层之上形成下电极；
在所述下电极之上形成可变电阻层；以及
在所述可变电阻层上形成上电极。
技术方案14.一种半导体集成电路器件，包括：
有源柱；
漏极区，形成在所述有源柱的上部；
源极区，形成在半导体衬底中，所述半导体衬底提供在所述有源柱下面；
栅电极，以线形形式形成在所述有源柱的下侧壁之上；以及
硅化物层，从所述漏极区的上表面延伸到所述漏极区的侧壁。
技术方案15.如技术方案14所述的半导体集成电路器件，
其中所述栅电极在所述漏极区与所述源极区之间延伸，以及
其中所述栅电极与所述硅化物层间隔开并且与所述硅化物层电绝缘。
技术方案16.如技术方案14所述的半导体集成电路器件，其中栅绝缘层插入在所述栅电极与所述有源柱之间。
技术方案17.如技术方案14所述的半导体集成电路器件，还包括：
接触离子区，形成在所述漏极区与所述硅化物层之间，
其中所述接触离子区具有比所述漏极区更高的杂质浓度。
技术方案18.如技术方案14所述的半导体集成电路器件，其中所述硅化物层位于比所述栅电极更高的水平高度。

Claims (17)

1.一种制造半导体集成电路器件的方法，所述方法包括：
在半导体衬底之上形成有源线；
在所述有源线的下侧壁之上形成栅电极；
在所述有源线与相邻的有源线之间形成第一绝缘层以掩埋所述栅电极，其中所述有源线的上部暴露于所述第一绝缘层之上；
在所述有源线的上部中形成漏极区，以及形成从所述有源线下面的半导体衬底延伸到所述相邻的有源线下面的半导体衬底的公共源极区；以及
在对应于所述漏极区的所述有源线的上部的上表面和侧壁之上形成硅化物层。
2.根据权利要求1所述的方法，还包括：
在形成所述有源线和形成所述栅电极之间，在所述有源线的下侧壁与所述栅电极之间形成栅绝缘层。
3.根据权利要求2所述的方法，还包括：
在形成所述栅电极与形成所述第一绝缘层之间，在由所述栅电极暴露的有源线中形成轻掺杂漏极离子区。
4.根据权利要求3所述的方法，其中所述漏极区和所述公共源极区中的杂质浓度高于所述轻掺杂漏极离子区中的杂质浓度。
5.根据权利要求1所述的方法，还包括：
在形成所述漏极区和所述公共源极区之后，在所述漏极区的表面中形成接触离子区，
其中所述接触离子区具有比所述漏极区的杂质浓度更高的杂质浓度。
6.根据权利要求1所述的方法，还包括：
在所述有源线与所述相邻的有源线之间间隙填充第二绝缘层；
在所述第二绝缘层之上形成沿大体垂直于所述有源线的方向延伸的掩模图案；以及
通过使用所述掩模图案将所述有源线图案化而形成有源柱。
7.根据权利要求6所述的方法，还包括：在形成所述有源柱之后，
在所述有源柱之间间隙填充第三绝缘层；以及
将所述第三绝缘层平坦化以暴露所述硅化物层。
8.根据权利要求1所述的方法，还包括：
在所述硅化物层之上形成下电极；
在所述下电极之上形成可变电阻层；以及
在所述可变电阻层之上形成上电极。
9.一种制造半导体集成电路器件的方法，所述方法包括：
在半导体衬底之上形成彼此平行延伸的第一有源线和第二有源线，其中所述有源线中的每个具有第一导电类型；
在所述第一有源线的下侧壁之上形成栅电极，其中所述栅电极具有线形形状；
在所述第一有源线和所述第二有源线之间间隙填充第一绝缘层，其中所述第一绝缘层向上延伸至比所述栅电极更高的水平高度；
在所述第一有源线的上部中形成漏极区，以及在所述第一有源线下面的半导体衬底中形成源极区，其中所述漏极区和所述源极区中的每个具有杂质，所述杂质具有与所述第一导电类型相反的第二导电类型，其中所述第一有源线的上部暴露于所述栅电极之上；
形成从所述漏极区的上表面延伸到所述漏极区的侧壁的硅化物层；
在所述硅化物层之上和所述第一绝缘层之上间隙填充第二绝缘层；以及
使用在大体垂直于所述第一有源线的方向上延伸的掩模来刻蚀所述第一有源线以形成有源柱，
其中所述有源柱的上部被所述硅化物层覆盖。
10.根据权利要求9所述的方法，还包括：
在形成所述第一有源线和所述第二有源线与形成所述栅电极之间，在所述第一有源线与所述栅电极之间形成栅绝缘层。
11.根据权利要求9所述的方法，还包括：
在形成所述栅电极与间隙填充所述第一绝缘层之间，在由所述栅电极暴露的所述第一有源线中形成轻掺杂漏极区。
12.根据权利要求9所述的方法，还包括：
在形成所述漏极区与形成所述硅化物层之间，沿所述漏极区的表面形成接触离子区，
其中所述接触离子区具有杂质，所述杂质具有第二导电类型，
其中所述接触离子区具有比所述漏极区的杂质浓度更高的杂质浓度。
13.根据权利要求9所述的方法，还包括：在形成所述有源柱之后，
在所述硅化物层之上形成下电极；
在所述下电极之上形成可变电阻层；以及
在所述可变电阻层上形成上电极。
14.一种半导体集成电路器件，包括：
有源柱；
漏极区，形成在所述有源柱的上部中；
源极区，形成在半导体衬底中，所述半导体衬底提供在所述有源柱下面；
栅电极，以线形形式形成在所述有源柱的下侧壁之上；
硅化物层，从所述漏极区的上表面延伸到所述漏极区的侧壁；以及
接触离子区，形成在所述漏极区与所述硅化物层之间，
其中公共源极区从所述有源线下面的半导体衬底延伸到相邻的有源线下面的半导体衬底，以及
其中所述接触离子区具有比所述漏极区更高的杂质浓度。
15.如权利要求14所述的半导体集成电路器件，
其中所述栅电极在所述漏极区与所述源极区之间延伸，以及
其中所述栅电极与所述硅化物层间隔开并且与所述硅化物层电绝缘。
16.如权利要求14所述的半导体集成电路器件，其中栅绝缘层插入在所述栅电极与所述有源柱之间。
17.如权利要求14所述的半导体集成电路器件，其中所述硅化物层位于比所述栅电极更高的水平高度。
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