CN101996946A - 制造半导体器件的方法 - Google Patents

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Abstract

一种制造半导体器件的方法，包括：在衬底上形成栅极图案，形成覆盖各栅极图案顶部和侧壁的导电层，在导电层上形成用于硅化工艺的金属层，和利用金属层使导电层和栅极图案硅化。

Description

制造半导体器件的方法
相关申请的交叉引用
申请要求2009年8月19日提交的韩国专利申请第10-2009-0076721号的优先权，其全部内容通过引用并入本文。
技术领域
本公开内容涉及制造半导体器件的方法，并且更具体涉及制造包括硅化物层的半导体器件的方法。
背景技术
半导体器件集成度的提高减少了半导体器件占据的面积，同时增大了栅极图案和字线的电阻，这导致半导体器件特性劣化。具体而言，在页面基础上实施编程/擦除操作的非易失性存储器件由于各个存储单元和解码器之间的距离不同导致字线电阻增大故而具有编程/擦除操作速率减小的程序。因此，常规技术寻求通过利用电阻值低的金属硅化物层形成栅极图案和字线来减小电阻。
以下，将参考附图描述制造栅极图案的常规方法和该常规方法的缺点。
图1A～1D是描述用于形成栅极图案的常规方法的截面图。参考图1A，在衬底10上形成栅极图案11。栅极图案11可以是动态随机存取存储(DRAM)器件的栅极图案或非易失性存储器件的栅极图案。在DRAM器件的栅极图案的情况下，栅极图案包括栅极绝缘层和栅电极。在非易失性存储器件的栅极图案的情况下，栅极图案包括隧道绝缘层、电荷俘获层、电荷阻挡层和栅电极。在此，为了描述方便仅示出了栅电极。
随后，在其中形成有栅极图案11的衬底上形成层间介电层12，并实施平坦化工艺直至暴露出各栅极图案11的最上表面。
参考图1B，对层间介电层12进行回蚀刻以暴露出各栅极图案11的上部。在此，蚀刻后的层间介电层用附图标记12A表示。
参考图1C，在具有栅极图案11的衬底上形成金属层13，栅极图案11具有暴露的上部。
参考图1D，通过热处理使金属层13与栅极图案11的上部反应从而使各栅极图案11的上部硅化。在此，利用附图标记11A表示具有硅化上部的栅极图案。随后，在热处理期间移除未反应的金属层13。
根据上述常规技术，作为栅电极的各栅极图案11的上部可进行金属硅化。然而，当形成栅极图案11并进行硅化时，栅电极的宽度W由于工艺的限制而减小。减小的栅电极宽度W不仅使栅电极的电阻增加，而且也使字线的表面电阻增加，由此使得DRAM器件的读/写速率或者非易失性存储器件的编程/擦除速率劣化。
以下，将参考图2A～2C具体描述用于形成栅极图案的常规技术的问题。
图2A示出具有栅极图案21的中间所得衬底的截面，栅极图案21具有通过实施层间介电层22的回蚀刻而暴露的上部。图2A对应于前述的图1B。
如上所述，在层间介电层22的回蚀刻工艺期间，栅极图案21的容限(见图2A中的区域标记B)受损。换言之，栅电极的硅(Si)受到损失。在这种情况下，栅电极缺乏足够的硅源，因此在后续的硅化工艺期间硅化反应未充分进行。
具体地，栅电极的上部的宽度由于栅极图案21受损而减小。因此，栅极图案21的上部结果具有圆锥形(见图2A中的区域标记A)，因此使栅电极的电阻增加。
而且，在层间介电层22的回蚀刻工艺期间，栅极图案21的表面可因等离子体气体而受损，并且在表面上可由于杂质而形成杂质层(见图2A中的附图标记C)。
图2B示出具有金属层23的中间所得衬底的截面。该附图对应于图1C。如图所示，当在其上部宽度减小的栅极图案21上形成金属层23时，金属层23在栅极图案21的上部上没有均匀沉积。相反地，其不均衡地沉积在一侧上，这是个问题。
图2C示出栅极图案21A的上部24的截面。该附图对应于图1D。如上所述，由于栅极图案21A的上部24的宽度由于在回蚀可工艺期间受损而减小，所以栅电极缺乏在硅化工艺期间足够使用的硅源。因此，栅极图案21A的上部24的宽度W1甚至进一步减小，由此使栅电极的电阻增加。结果，字线的表面电阻增加，并且DRAM器件的读/写操作速率或非易失性存储器件的编程/擦除操作速率减小。
在层间介电层22的回蚀刻工艺期间，当在栅极图案21的上部的表面上形成杂质层(见附图标记C)时，杂质在硅化工艺期间渗透并且阻止栅极图案21的硅化。
而且，当栅极图案21的最上部具有圆锥形状时，金属层23不均衡地沉积在栅极图案21的上部的一侧上。因此，存在栅极图案21倾斜(见附图标记D)或者破裂(见附图标记E)的问题。
此外，为了形成具有低电阻值的金属硅化物层，栅极图案的硅可以是非晶的或者具有小的晶粒尺寸。然而，热处理使硅结晶或者使晶粒尺寸增加。因此，即使形成了金属硅化物层，该金属硅化物层的质量也很差，因此表面电阻增加。
随着半导体器件集成度增加，上述问题变得更加严重。在高集成度下，栅极图案21的宽度减小，因而在回蚀刻工艺期间损失相对更多的硅。因此，由于缺乏硅源，导致硅化工艺无法平稳地实施。此外，由于硅化后的栅极图案21A的上部24的宽度减小，因此硅化后的栅极图案21A的上部24变得倾斜或者破裂的几率很高。总之，随着集成度增加，硅化后的栅极图案21A的线宽的不平衡由于工艺限制而变得严重，这导致电阻值增加的问题。
图2D示出根据常规技术的栅极图案倾斜的照片。如该图所示，硅源的缺乏和金属层23的不均衡沉积使得栅极图案的宽度减小，因此使得栅极图案倾斜。
发明内容
本发明的一个实施方案涉及提供一种制造半导体器件的方法，所述方法可在栅极图案的硅化工艺期间提供足够量的硅源。
根据一个实施方案，提供一种制造半导体器件的方法，所述方法包括：在衬底上形成栅极图案；形成覆盖各栅极图案的顶部和侧壁的导电层；在导电层上形成用于硅化工艺的金属层；和利用金属层来硅化导电层和栅极图案。
根据另一个实施方案，提供一种制造半导体器件的方法，所述方法包括：在衬底上形成第一导电层和第一硬掩模层；通过蚀刻第一硬掩模层和第一导电层形成多个栅极图案；利用绝缘层填充所述多个栅极图案之间的间隙区域；通过移除第一硬掩模层形成沟槽；将沟槽内侧壁上的绝缘层蚀刻预定厚度以增加沟槽宽度；和利用第二导电层填充宽度增加的所述沟槽。
附图说明
图1A～1D是描述用于制造半导体器件的栅极图案的常规方法的截面图。
图2A～2C说明常规半导体器件制造工艺的问题。
图2D示出常规半导体器件制造工艺的问题的照片。
图3A～3D是描述根据本发明第一实施方案制造半导体器件的栅极图案的方法的截面图。
图4A～4C是描述根据本发明第二实施方案制造半导体器件栅极图案的方法的截面图。
图5A～5D是描述根据本发明第三实施方案制造半导体器件的栅极图案的方法的截面图。
图6A～6D是描述根据本发明第四实施方案制造半导体器件的栅极图案的方法的截面图。
图7A～7C示出说明本发明示例性实施方案的效果的照片和图。
具体实施方式
本公开内容的其它目的和优点可通过以下说明来理解，并通过参考本公开内容的实施方案而变得显而易见。
参考附图，层和区域的显示厚度被放大以利于说明。当第一层称为在第二层“上”或在衬底“上”的时候，其可表示第一层直接形成在第二层上或衬底上，或也可表示在第一层和第二层或衬底之间可存在第三层。此外，相同或类似的附图标记表示相同或类似的构成要素，即使它们出现在本公开内容的不同实施方案或附图中。
图3A～3D是描述根据本发明第一实施方案制造半导体器件的栅极图案的方法的截面图。具体地，在第一实施方案中将描述基于硅外延生长技术形成导电层的方法。
参考图3A，在衬底30上形成栅极图案31。栅极图案31可以是DRAM器件的栅极图案或非易失性存储器件的栅极图案。例如，DRAM器件的栅极图案包括栅极绝缘层和栅电极。另一方面，非易失性存储器件的栅极图案包括隧道绝缘层、电荷俘获层、电荷阻挡层和栅电极。在此，为了便于说明，在附图中仅示出了栅电极。
而且，栅极图案31或栅电极包括掺杂有n-型杂质或p-型杂质的导电层和未掺杂的导电层或半导体材料。例如，栅电极可包括掺杂有n-型杂质或p-型杂质的多晶硅层或锗(Ge)，并且可包括其它的各种半导体材料。
随后，在其中形成有栅极图案31的衬底上形成第一层间介电层32。在此，第一层间介质层32可由氧化物层形成，例如由二氯甲硅烷(SiH2Cl2)和氧化亚氮(N2O)、SiH4和N2O、SiH2Cl2和O2、SiH4和O2、Si2H6和O2、以及原硅酸四乙酯(TEOS)形成。
随后，实施平坦化工艺直至暴露出各栅极图案31的最上表面。平坦化工艺可使得在后续的回蚀刻工艺期间第一层间介质层32的台阶高度最小化。
参考图3B，通过对第一层间介质层32实施回蚀刻工艺，暴露出各栅极图案31的上部。对第一层间介质层32实施回蚀刻工艺至低于栅极图案31的最上表面的预定深度。在此，可考虑在后续的硅化工艺中待形成的金属硅化物层的高度和厚度来确定回蚀刻的深度。
在此，各栅极图案31的“上部”是指“从各栅极图案31的最上表面至低于所述最上表面预定深度的点的部分”。回蚀刻工艺暴露出各栅电极的上部。在附图中，回蚀刻后的第一层间介质层用32A表示。
随后，形成覆盖通过对第一层间介质层32实施回蚀刻工艺而暴露出的各栅极图案31的顶部和侧壁的导电层33。简言之，在各栅极图案31的上部和侧壁上分别形成导电层33以包围栅电极的上部。
如上所述，形成覆盖各栅极图案31的顶部和各侧壁的导电层33可为各栅极图案31的上部补充硅。因此，在后续的硅化工艺期间可供给足够量的硅源。
而且，覆盖各栅极图案31(其表面在第一层间介质层32的回蚀刻工艺期间受损)的顶部和各侧壁的导电层33的形成可改善栅极图案31的表面的层质量，这可改善在后续工艺中待形成的金属层和栅极图案31之间的界面的层质量。因此，硅化工艺平稳地实施，并且硅化物层的层质量得到改善。
在此，导电层33可包括硅、多晶硅或非晶硅。特别地，期望多晶硅具有小的晶粒尺寸。导电层33可掺杂有n-型杂质或p-型杂质，或完全不掺杂。
此外，可考虑在后续的硅化工艺中待形成的硅化栅极图案的宽度来确定导电层33的厚度W2。例如，导电层33的厚度W2可为约50～约
Figure G2010100020115D00061
可通过硅外延生长技术形成导电层33。利用硅外延生长技术，仅对暴露的栅极图案31的上部选择性地形成导电层33。因此，不需要用于移除在除栅极图案31的上部的表面之外的区域上形成的导电层33的单独工艺(例如回蚀刻工艺)。
当实施硅外延生长技术时，对通过蚀刻第一层间介质层32A而暴露出的栅极图案31的上部进行清洗，然后从各栅极图案31的上部的表面生长硅。例如，可使用H2气体或氟化氢在约700℃～约1000℃的温度下实施清洗工艺。而且，可使用Si2H6气体或SiH4气体在约0.1托～约10托的压力下在约500℃～约800℃的温度下生长硅。而且，在另一个实例中，可使用被氢(H2)和氯化氢(HCl)稀释的硅烷基气体在约1托～约100托的压力下在约500℃～约800℃的温度下生长硅。
参考图3C，在导电层33上形成金属层34。金属层34可包括钴(Co)或镍(Ni)。虽然附图中未示出，但是在金属层34上可形成阻挡金属。
附图示出了在其中形成有导电层33的衬底上沉积的金属层34。金属层34可通过原子层沉积(ALD)法、化学气相沉积(CVD)法、物理气相沉积(PVD)法或溅射法来沉积。作为替代方案，可使用其它典型的沉积方法。当使用溅射法时，可以利用溅射工艺的线性优势，在导电层33上选择性地形成金属层34。
参考图3D，实施热处理以使金属层34与各栅极图案31的上部反应，并由此使各栅极图案31的上部硅化。当栅极图案31包括Ge时，如前所述，栅极图案31可进行锗化。在此，金属硅化后的栅极图案的上部用31A表示。
随后，将在热处理中保持未反应的金属层34移除。未反应的金属层34可使用NH4OH、H2O2和去离子水(DI)的混合物移除。
根据上述实施方案，覆盖各栅极图案31的上部的导电层33可充分补偿各栅极图案31的上部在第一层间介质层32的回蚀刻工艺期间所受的损伤。换言之，导电层33可补偿硅的损失并充分提供在后续的硅化工艺中所使用的硅源。因此，与常规方法相比，本实施方案的方法可加宽金属硅化后的栅极图案的上部31A的宽度，并因此能够防止栅极图案31倾斜或者破裂。
而且，当导电层33包括小晶粒尺寸的硅或非晶硅时，可形成高质量的硅化物层(即，具有低电阻值的硅化物层)。这使得栅电极的电阻或字线的电阻减小，并因此能够确保半导体器件所需的操作速率。
特别是，利用硅外延生长技术能够在各栅极图案31的上部上容易地形成导电层33。由于导电层33并非形成在相邻栅极图案31之间暴露的第一层间介质层32上，所以不必实施移除导电层33的附加工艺。简言之，当使用硅外延生长技术时，可容易地形成导电层33。
图4A～4C是描述根据本发明第二实施方案制造半导体器件栅极图案的方法的截面图。根据第二实施方案的方法适于补偿的受损的栅极图案。在此，将描述使用溅射法的情况。
参考图4A，在衬底40上形成栅极图案41，并且对衬底40上形成的层间介电层42进行回蚀刻以暴露出各栅极图案41的上部。如前所述，在对层间介电层42实施的回蚀刻工艺期间，各栅极图案41的上部会受损或者会形成杂质层。
参考图4B和4C，通过溅射法形成导电层43A。在此，可利用溅射法的线性(见附图中的箭头)。可通过以预定角度对衬底40反复实施溅射工艺来形成导电层43A。换言之，可通过在栅极图案41的上部的各个侧面上依次沉积用于导电层43A的材料层来形成导电层43A。
如图4B所示，通过溅射工艺在各栅极图案41的一侧上形成导电层的一部分43。随后，如图4C所示，通过实施另外的溅射工艺在栅极图案41的另外的侧面上形成导电层的另外的部分，以由此形成覆盖栅极图案41的上部的导电层43A。
当利用溅射工艺形成导电层43A时，在导电层43A的最上表面和侧壁上可容易地沉积用于导电层43A的材料层。其特征在于，在溅射工艺中，朝向栅极图案41的最上部的沉积量增加。因此，通过在各栅极图案41的最上部上充分沉积用于导电层的材料层可补充损失的硅。换言之，通过补偿各栅极图案41的上部的变窄的宽度，导电层43A使得栅极图案41在整体上具有均匀的宽度。
而且，在溅射工艺期间，相邻的栅极图案41用作彼此的阻挡层。因此，用于导电层43A的材料层并未沉积在相邻栅极图案41之间暴露的层间介电层42上，而只是沉积在栅极图案41的上部的表面上。因此，不必实施单独的移除工艺。当然，在没有栅极图案41作为阻挡层的情况下，用于导电层43A的材料层可沉积在层间介电层42上。然而，在这种情况下，可以通过形成模拟图案来防止用于导电层43A的材料层沉积在层间介电层42上。
而且，由于多个导电层43A形成为具有均匀形状，所以不必实施用于使导电层43A均匀成形的工艺，例如平坦化工艺。简言之，当实施溅射工艺时，可通过简单的沉积工艺容易地形成导电层43A。
图5A～5D是描述根据本发明第三实施方案制造半导体器件的栅极图案的方法的截面图。具体地，在第三实施方案中将描述形成均匀形状的导电层的方法。
参考图5A，在衬底50上形成栅极图案51，并且对在栅极图案51上形成的第一层间介电层52进行回蚀刻以暴露出各栅极图案51的上部。
随后，在具有栅极图案51的衬底上形成用于导电层的材料层53，其中栅极图案51具有暴露的上部。用于导电层的材料层53可通过沉积方法例如原子层沉积(ALD)法、化学气相沉积(CVD)法、物理气相沉积(PVD)法或溅射法来形成。
例如，当通过溅射工艺沉积用于导电层的材料层53时，可通过利用溅射工艺的线性优点并沿垂直于衬底50的方向实施溅射，在衬底上形成用于导电层的材料层53。当基于溅射工艺的线性形成用于导电层的材料层53时，可在各栅极图案51的上部沉积比在其下部更多的用于导电层的材料层53。因此，各栅极图案51的上部的损伤可得到有效补偿。
参考图5B，对用于导电层的材料层53进行回蚀刻直至暴露出栅极图案51之间的第一层间介质层52的表面，以使相邻栅极图案51彼此隔离。由于该工艺的结果，形成覆盖各栅极图案51的上部的导电层53A。
在此，用于导电层的材料层53在其到达各栅极图案51的最上部时而沉积地较厚。换言之，各导电层53A的最上表面可具有膨胀的形状，如图5B所示。而且，当各栅极图案51的上部受损并由此具有尖锐的形状时，沿栅极图案51的轮廓形成的导电层53A也可具有尖锐的形状。
在这种情况下，由于用于导电层的材料层53的最上表面不是平坦的，所以在形成金属层的后续工艺中金属层会不均衡地形成。因此，期望进一步实施平坦化工艺以使各导电层53A的最上表面平坦化。
参考图5C，在其中形成有导电层53A的所得衬底上形成第二层间介电层54，并且实施平坦化工艺直至各导电层53A的表面被暴露并且宽于其各自的栅极图案51。在附图中，平坦化工艺后的具有平坦的最上表面的导电层用附图标记53B表示。
在此，第二层间介电层54可由与第一层间介质层52不同的材料形成。特别是，期望由相对于第一层间介质层52具有高蚀刻选择性的材料形成第二层间介电层54。
平坦化工艺不仅使得多个导电层53B的形状均匀，而且使得导电层53B的最上表面平坦化，由此在形成金属层的后续工艺中均匀地形成金属层。
参考图5D，移除第二层间介电层54。随后，虽然附图中未示出，但是对导电层53B和各栅极图案51的上部实施硅化工艺。
图6A～6D是描述根据本发明第四实施方案制造半导体器件的栅极图案的方法的截面图。具体地，在第四实施方案中将描述在栅极图案的最上表面上形成导电层的方法。
参考图6A，在衬底上依次形成第一导电层61和第一硬掩模层62。然后，蚀刻第一硬掩模层62和第一导电层61以形成多个栅极图案G。在此，可通过堆叠一个或多个非均质硬掩模来形成第一硬掩模层62，并且第一硬掩模层62还可包括氮化物层。
栅极图案G可以是DRAM器件的栅极图案或非易失性存储器件的栅极图案。为方便起见，附图仅示出了在各栅极图案中所包含的栅电极。
根据该实施方案，在第一导电层61上另外形成第二导电层。可以考虑在后续工艺中形成的第二导电层的高度来确定第一导电层61的高度。
随后，形成绝缘层63以填充在多个栅极图案G之间的间隙区域。绝缘层63可由相对于第一硬掩模层62具有高蚀刻选择性的材料形成。绝缘层63可包括氧化物层。
参考图6B，通过移除第一硬掩模层62来形成沟槽T1。在此，沟槽T1是在后续工艺中用于形成导电层的间隔，并且它们具有与下部中的第一导电层61相同的宽度W3。
根据一个实施方案，可利用绝缘层作为蚀刻屏障来移除第一硬掩模层62。如上所述，由于绝缘层63由相对于第一硬掩模层62具有高蚀刻选择性的材料形成，所以利用绝缘层作为蚀刻屏障能够选择性地移除第一硬掩模层62。
根据另一实施方案，可利用在绝缘层63上形成的第二硬掩模层64作为蚀刻屏障来移除第一硬掩模层62。简言之，在第二硬掩模层64形成为暴露第一硬掩模层62同时覆盖绝缘层63之后，可利用第二硬掩模层64作为蚀刻屏障来移除第一硬掩模层62。
根据又一实施方案，可利用填充距绝缘层63表面具有预定深度的凹陷区域的第二硬掩模层64作为蚀刻屏障来移除第一硬掩模层62。换言之，在绝缘层63凹陷至距表面预定深度之后，利用第二硬掩模层64填充该凹陷区域。然后利用第二硬掩模层64作为蚀刻屏障，从而仅选择性地移除第一硬掩模层62。附图示出了绝缘层63凹陷形成第二硬掩模层64的情况。具有预定深度的凹陷绝缘层用附图标记63A。
如上所述，当利用第二硬掩模层64移除第一硬掩模层62时，第二硬掩模层64可由与第一硬掩模层62的材料不同的材料形成。特别地，第二硬掩模层64可由相对于第一硬掩模层62和绝缘层63具有大的蚀刻选择性的材料形成。
参考图6C，为增加沟槽T1的宽度W3，将绝缘层63A的形成沟槽T1内壁的部分蚀刻掉预定厚度。在附图中，蚀刻掉预定厚度的绝缘层用附图标记63B表示，具有增加的宽度W4的沟槽T1用附图标记T2表示。
根据一个实施方案，当利用绝缘层63B作为蚀刻屏障形成沟槽T1时，可通过各向同性蚀刻绝缘层63B来形成具有大宽度W4的沟槽T2。
根据另一实施方案，当利用第二硬掩模层64作为蚀刻屏障形成沟槽T1时，利用第二硬掩模层64作为蚀刻屏障，将通过沟槽T1内壁暴露出的绝缘层63A蚀刻掉预定厚度。在此，可通过各向同性蚀刻工艺实施绝缘层63A的蚀刻。特别地，可通过湿蚀刻工艺来蚀刻绝缘层63A。
参考图6D，利用第二导电层65填充具有增加的宽度W4的沟槽T2。在此，当使用第二硬掩模层64实施前述工艺时，期望首先移除第二硬掩模层64，然后利用第二导电层65填充沟槽T2。
在此，第二导电层65用作根据第一至第三实施方案描述的导电层。第二导电层65用作在后续的硅化工艺中用来供给足够量的硅的硅源。因此，第二导电层65可由硅、多晶硅或非晶硅形成，并且期望使用具有小晶粒尺寸的多晶硅。
随后，回蚀刻绝缘层63B以暴露出第二导电层65的侧壁。在附图中，蚀刻后的绝缘层用附图标记63C表示。由于第二导电层65具有比第一导电层61更宽的宽度，所以虽然在回蚀刻工艺期间第二导电层65的一部分受损，但是仍然能够供给后续硅化工艺所需的足够量的硅。
随后，虽然附图中未示出，但是对第二导电层65实施硅化工艺。
根据上述本公开内容的实施方案，因为在栅极图案G上另外形成第二导电层65，所以能够在硅化工艺中供给足够量的硅。
特别地，因为第二导电层65形成为具有与栅极图案G相当的大宽度W4，所以可使由于绝缘层63B的回蚀刻所导致的损伤最小化。而且，因为沟槽T2填充有第二导电层65，所以可形成具有均匀形状的第二导电层65。
图7A示出根据一个实施方案形成的硅化后的栅极图案的照片。根据本发明，通过形成覆盖各栅极图案的上部的导电层，可在硅化工艺中供给足够量的硅。因此，能够防止各个硅化后的栅极图案的宽度减小，并由此防止栅极图案发生倾斜或者坍塌。
图7B为示出表示在形成导电层时字线WL的表面电阻Rs的图。X轴表示字线WL的表面电阻Rs，而Y轴表示累积概率。由图可见，由于形成覆盖各栅极图案的上部的导电层所产生的额外的硅，使得字线的电阻值减小。
图7C是示出字线W/L的表面电阻Rs随导电层厚度变化的图。X轴表示导电层厚度，而Y轴表示字线W/L的表面电阻Rs值。由图可见，字线的电阻值随着导电层变厚而减小。
根据本公开内容的方法，在形成栅极图案之后，另外形成导电层。因此，虽然各栅极图案的宽度由于半导体器件集成度的提高而减小，但是能够通过形成导致宽度增加的导电层来减小栅电极和字线的电阻。
而且，虽然在用于暴露出栅极图案上部的层间介电层的回蚀刻工艺期间，由于各栅极图案的上部受损使得各栅极图案的宽度减小，但是该损伤可通过形成导电层来补偿。导电层能够提供用于硅化工艺的足够量的硅源，并防止硅化后的栅极图案发生倾斜或者破裂。
特别地，在层间介质层的回蚀刻工艺期间，无论是否形成杂质层或各栅极图案的上部是否受损，通过另外形成并处理导电层，能够实施该硅化工艺。此外，通过形成包括非晶硅或具有小晶粒尺寸的硅的导电层，能够形成具有甚至更小的电阻值的硅化物层。
因此，与常规特性相比，通过减小栅电极或者字线的电阻可改善半导体器件的特性，并提高DRAM器件的读/写操作速率或非易失性存储器件的编程/擦除速率。
虽然本发明已经针对具体的实施方案进行了描述，但是本领域技术人员显然可以在不脱离以下权利要求中所限定的本发明的精神和范围的情况下做出各种变化和改变。

Claims (24)

1.一种制造半导体器件的方法，包括：
在衬底上形成栅极图案；
形成覆盖各栅极图案的顶部和侧壁的导电层；
在所述导电层上形成用于硅化工艺的金属层；和
利用所述金属层使所述导电层和所述栅极图案硅化。
2.根据权利要求1所述的方法，还包括：
在形成所述栅极图案之后，在具有所述栅极图案的所述衬底上形成第一层间介电层；和
对所述第一层间介电层实施回蚀刻工艺至低于所述栅极图案的最上表面的预定深度。
3.根据权利要求2所述的方法，其中所述导电层补充用于使所述导电层和所述栅极图案硅化的硅。
4.根据权利要求2所述的方法，其中所述导电层改善所述栅极图案的表面层的质量。
5.根据权利要求1所述的方法，其中各栅极图案包括在所述衬底上形成的栅极绝缘层和栅电极。
6.根据权利要求1所述的方法，其中各栅极图案包括在所述衬底上形成的隧道绝缘层、电荷俘获层、电荷阻挡层和栅电极。
7.根据权利要求1所述的方法，其中所述导电层包括硅、多晶硅或非晶硅。
8.根据权利要求1所述的方法，其中通过硅外延生长方法来形成覆盖各栅极图案的顶部和侧壁的所述导电层。
9.根据权利要求1所述的方法，其中通过溅射工艺来形成覆盖各栅极图案的顶部和侧壁的所述导电层。
10.根据权利要求9所述的方法，其中通过在各栅极图案的上部的顶部和各侧壁上依次沉积用于所述导电层的材料层来实施所述溅射工艺。
11.根据权利要求1所述的方法，其中形成覆盖各栅极图案的顶部和侧壁的所述导电层包括：
在其中形成有所述栅极图案的所述衬底上沉积用于所述导电层的材料层；和
对用于所述导电层的所述材料层实施回蚀刻工艺，直至暴露出在所述栅极图案之间的第一层间介电层的表面。
12.根据权利要求11所述的方法，其中用于所述导电层的所述材料层通过原子层沉积(ALD)工艺、化学气相沉积(CVD)工艺或溅射工艺来沉积。
13.根据权利要求11所述的方法，还包括：
在实施所述回蚀刻工艺之后，在所述第一层间介电层和所述导电层上形成第二层间介电层；
实施平坦化工艺移除所述第二层间介电层的一部分以暴露出所述导电层的表面；和
移除所述第二层间介电层。
14.一种制造半导体器件的方法，包括：
在衬底上形成第一导电层和第一硬掩模层；
通过蚀刻所述第一硬掩模层和所述第一导电层形成多个栅极图案；
利用绝缘层填充在所述多个栅极图案之间的间隙区域；
通过移除所述第一硬掩模层形成沟槽；
将所述沟槽的内侧壁上的所述绝缘层蚀刻掉预定厚度以增加所述沟槽的宽度；和
利用第二导电层填充具有增加的宽度的所述沟槽。
15.根据权利要求14所述的方法，其中所述绝缘层由相对于所述第一硬掩模层具有高蚀刻选择性的材料形成。
16.根据权利要求15所述的方法，其中所述第一硬掩模层包括氮化物层，并且所述绝缘层包括氧化物层。
17.根据权利要求14所述的方法，还包括：
在利用所述绝缘层填充所述多个栅极图案之间的间隙区域之后，在所述绝缘层上形成第二硬掩模层。
18.根据权利要求14所述的方法，还包括：
使所述绝缘层凹陷预定深度以形成凹陷部；和
利用第二硬掩模层填充所述凹陷部。
19.根据权利要求18所述的方法，其中所述第二硬掩模层由相对于所述绝缘层和所述第一硬掩模层具有高蚀刻选择性的材料形成。
20.根据权利要求18所述的方法，其中通过移除所述第一硬掩模层来形成所述沟槽，
通过利用所述第二硬掩模层作为蚀刻屏障来移除所述第一硬掩模层。
21.根据权利要求18所述的方法，其中将所述沟槽的内侧壁上的所述绝缘层蚀刻掉预定厚度，
通过利用所述第二硬掩模层作为蚀刻屏障，将通过所述沟槽的内侧壁暴露的所述绝缘层蚀刻掉预定厚度。
22.根据权利要求18所述的方法，还包括：
在将所述沟槽的内侧壁上的所述绝缘层蚀刻掉预定厚度之后，移除所述第二硬掩模层。
23.根据权利要求14所述的方法，还包括：
对所述绝缘层实施回蚀刻工艺以暴露出所述第二导电层的侧壁；和
使暴露的所述第二导电层硅化。
24.根据权利要求14所述的方法，其中所述第二导电层的宽度大于所述第一导电层的宽度。
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