KR20090083715A - 실리사이드화 공정을 이용하는 반도체 소자의 제조 방법 - Google Patents
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Abstract
실리사이드화 공정을 포함하는 반도체 소자의 제조 방법에 관하여 개시한다. 반도체 기판상에 도전층을 포함하는 복수의 구조를 형성한다. 복수의 구조 각각의 양 측벽에 도전층의 측벽을 덮는 절연 스페이서를 형성한다. 반도체 기판상에서 절연 스페이서에 의해 한정되는 공간을 채우는 층간절연막을 형성한다. 복수의 구조에서 도전층의 상면을 노출시킨다. 반도체 기판의 상면이 절연막에 의해 덮인 상태에서 상기 도전층의 상면으로부터 성장된 Si 함유 물질로 이루어지는 에피층을 형성한다. 금속 실리사이드화 공정에 의해 에피층으로부터 금속 실리사이드층을 형성한다.
금속 실리사이드, 게이트, 절연 스페이서, 에피층, 리세스 영역
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 실리사이드화 공정을 이용하는 반도체 소자의 제조 방법에 관한 것이다.
반도체 장치가 고집적화됨에 따라, 반도체 소자 제조에 필요한 도전 패턴의 크기가 미세화되고, 상기 도전 패턴들 간의 간격도 점점 좁아지고 있다. 이에 따라, 반도체 소자 제조시 배선 재료로 널리 사용되어 온 폴리실리콘은 그 비저항이 너무 커서 RC 시간 지연 및 IR 전압 강하 등의 문제가 대두되었다. 특히, 플래쉬 메모리 소자의 셀 게이트를 폴리실리콘으로 형성하는 데 있어서, 콘트롤 게이트를 구성하는 폴리실리콘층 위에 실리사이드층을 형성함으로써, 워드 라인에서의 저항을 감소시켜 소자 성능을 향상시킬 필요가 있다. 그러나, 실리콘 기판 상에 형성된 터널 산화막, 플로팅 게이트, 유전막, 및 컨트롤 게이트를 구비하는 수직 적층형 게이트 구조를 갖는 플래쉬 메모리 소자에서, 디자인룰이 50 nm 이하로 축소됨에 따라 게이트 길이도 감소되어, 필요로 하는 게이트 저항을 얻기에 충분한 두께의 실리사이드층을 형성하는 것이 더욱 어려워지고 있다.
또한, 플래쉬 메모리 소자의 게이트 전극에서 필요로 하는 전기적 특성을 얻기 위하여는 소정 두께 이상의 콘트롤 게이트가 필요하다. 그리고, 게이트 구조에서 프로그램 동작시 콘트롤 게이트에 인가되는 전압에 의해 플로팅 게이트로 커플링되는 전압의 비, 즉 커플링 비 (coupling ratio)를 증가시키기 위하여, 디자인룰이 감소될수록 적층형 게이트 구조물의 높이를 증가시킬 필요가 있으며, 축소된 디자인 룰에 의해 게이트 간격은 점차 줄어들게 되었다. 이에 따라, 게이트 구조 사이의 간격의 아스펙트비(aspect ratio)가 점차 커지게 되었다. 이와 같이 큰 아스펙트비를 가지는 간격을 사이에 두고 형성된 복수의 게이트 구조 위에 금속 실리사이드층을 형성하고자 할 때 좁아진 게이트 간격으로 인해 인접한 2 개의 게이트 구조 사이의 절연막 내에 보이드가 형성되거나, 반도체 기판의 활성 영역 표면에 원하지 않는 금속 실리사이드층이 형성되는 등 의도하지 않았던 여러가지 문제점들이 발생하게 된다.
본 발명의 목적은 상기한 종래 기술에서의 문제점을 해결하고자 하는 것으로, 고집적 반도체 메모리 소자를 제조하는 데 있어서 복수의 게이트 구조 사이의 간격이 매우 작고 아스펙트비가 매우 큰 경우에도 반도체 기판의 활성 영역에 금속 실리사이드층이 형성되는 것을 방지하면서 상기 게이트 구조 위에만 선택적으로 금속 실리사이드층을 형성할 수 있는 반도체 소자의 제조 방법을 제공하는 것이다.
본 발명에 따른 반도체 소자의 제조 방법에서는 반도체 기판상에 도전층을 포함하는 복수의 구조를 형성한다. 상기 구조의 양 측벽에 상기 도전층의 측벽을 덮는 절연 스페이서를 형성한다. 상기 반도체 기판상에서 상기 절연 스페이서에 의해 한정되는 공간을 채우는 층간절연막을 형성한다. 상기 복수의 구조에서 상기 도전층의 상면을 노출시킨다. 상기 반도체 기판의 상면이 상기 절연 스페이서 및 상기 층간절연막에 의해 덮인 상태에서 상기 도전층의 상면으로부터 성장된 Si 함유 물질로 이루어지는 에피층을 형성한다. 금속 실리사이드화 공정에 의해 상기 에피층으로부터 금속 실리사이드층을 형성한다.
상기 에피층을 형성하는 단계는 상기 반도체 기판의 상면으로부터 상기 절연 스페이서의 상면까지의 높이가 상기 도전층의 상면까지의 높이와 동일한 상태에서 행해질 수 있다. 또는, 상기 에피층을 형성하는 단계는 상기 반도체 기판의 상면으로부터 상기 절연 스페이서의 상면까지의 높이가 상기 도전층의 상면까지의 높이 보다 더 높은 상태에서 행해질 수 있다.
상기 도전층은 제1 농도로 불순물 도핑된 폴리실리콘층으로 이루어지고, 상기 에피층은 상기 제1 농도와는 다른 제2 농도로 불순물 도핑된 Si 함유 물질로 이루어질 수 있다. 일 예에서, 상기 제2 농도는 상기 제1 농도보다 더 작을 수 있다.
상기 에피층으로부터 금속 실리사이드층을 형성하는 단계는 상기 에피층 위에 금속층을 형성하는 단계와, 상기 도전층과 상기 에피층과의 계면은 상기 금속 실리사이드층 형성을 위한 실리사이드화 반응의 정지 시간을 결정하는 반응 정지층으로 이용하여, 상기 에피층으로부터 상기 금속 실리사이드층을 형성하는 단계를 포함할 수 있다.
또한, 본 발명에 따른 반도체 소자의 제조 방법에서, 상기 복수의 구조를 형성하는 단계는 상기 반도체 기판상에 제1 절연막, 플로팅 게이트용 제1 도전층, 제2 절연막, 및 콘트롤 게이트용 제2 도전층이 차례로 적층된 복수의 적층 구조를 형성하는 단계와, 상기 적층 구조 위에 하드마스크 패턴을 형성하는 단계와, 상기 하드마스크 패턴을 식각 마스크로 하여 상기 적층 구조를 식각하여 상기 제2 도전층의 일부로 이루어지는 상기 도전층을 포함하는 게이트 구조를 형성하는 단계를 포함할 수 있다.
상기 반도체 기판상에서 상기 절연 스페이서에 의해 한정되는 공간을 채우는 층간절연막을 형성하는 단계에서, 상기 층간절연막 및 상기 절연 스페이서가 상기 하드마스크 패턴의 상면과 동일한 높이의 상면을 가지도록 평탄화될 수 있다. 이 경우, 상기 복수의 구조에서 상기 도전층의 상면을 노출시키기 위하여, 상기 하드 마스크 패턴을 제거하는 단계를 포함할 수 있다.
또는, 상기 하드마스크 패턴은 상기 도전층 위에 차례로 적층된 서로 다른 물질로 이루어지는 제1 하드마스크 패턴 및 제2 하드마스크 패턴을 포함할 수 있다. 이 경우, 상기 반도체 기판상에서 상기 절연 스페이서에 의해 한정되는 공간을 채우는 층간절연막을 형성하는 단계에서, 상기 층간절연막 및 상기 절연 스페이서가 상기 제1 하드마스크 패턴의 상면과 동일한 높이의 상면을 가지도록 평탄화될 수 있다. 그리고, 상기 복수의 구조에서 상기 도전층의 상면을 노출시키기 위하여, 상기 제1 하드마스크 패턴을 제거할 수 있다.
상기 절연 스페이서는 상기 하드마스크 패턴의 측벽 및 상기 도전층의 측벽을 동시에 덮도록 형성되고, 상기 도전층의 상면을 노출시키는 단계에서는 상기 도전층 위에 상기 절연 스페이서에 의해 그 폭이 한정되는 리세스 공간이 형성되도록 상기 하드마스크 패턴을 제거하는 단계를 포함할 수 있다.
본 발명에 의하면, 콘트롤 게이트 위에 금속 실리사이드층을 형성하기 위하여, 상기 콘트롤 게이트의 일부를 금속 실리사이드화하지 않고, 상기 콘트롤 게이트 위에 에피층을 별도로 형성한 후, 상기 에피층으로부터 금속 실리사이드화 공정을 행한다. 상기 에피층 형성 공정과, 상기 에피층을 금속 실리사이드화하는 공정을 행하는 동안 복수의 게이트 구조 각각의 사이에서 반도체 기판의 활성 영역 표면이 외부에 노출되지 않고 절연막으로 완전히 덮여있게 된다. 따라서, 반도체 기판의 활성 영역을 덮고 있는 절연막 내에 피팅(pitting) 또는 보이드(void)와 같은 결함이 존재하는 경우에도 상기 에피층으로부터 금속 실리사이드화 공정을 행하기 위하여 상기 활성 영역을 덮고 있는 절연막을 에치백하거나 습식 식각하여야 할 필요가 없다. 따라서, 상기 반도체 기판의 활성 영역에 원하지 않게 금속 실리사이드층이 형성되는 것을 방지하면서 원하는 위치에만 상기 금속 실리사이드층을 형성할 수 있다. 또한, 복수의 게이트 구조 사이의 간격이 매우 작고 아스펙트비가 매우 큰 경우에도 상기 게이트 구조 위에 금속 실리사이드층을 형성할 때 원하는 위치에만 필요한 두께의 금속 실리사이드층을 원하는 형상으로 형성할 수 있다.
또한 본 발명에 따르면, 콘트롤 게이트 위에 금속 실리사이드층을 형성하는 데 있어서, 콘트롤 게이트의 일부를 실리사이드화하지 않고, 콘트롤 게이트 위에 에피층을 별도로 형성한 후, 금속 실리사이드화 공정을 행하므로, 게이트 구조를 형성하기 위한 건식 식각 공정시 식각되는 구조물의 높이가 낮아지게 되어 원하는 식각 내성을 확보하기 위한 식각 마스크의 높이를 낮출 수 있으며, 복수의 게이트 구조 사이의 간격에서도 아스펙트비가 작아지게 되어, 상기 게이트 구조의 측벽을 덮는 절연 스페이서를 형성할 때 복수의 게이트 구조 사이의 간격에서 보이드와 같은 결함이 발생될 가능성을 줄일 수 있다.
다음에, 본 발명의 바람직한 실시예들에 대하여 첨부 도면을 참조하여 상세히 설명한다.
도 1a 내지 도 1f는 본 발명의 제1 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 1a 내지 도 1f는 각각 플래쉬 메모리 소자의 셀 어레이 영역중 복수의 워드 라인이 한 방향으로 평행하게 연장되는 1 개의 셀 블록(block)의 일부를 도시한 단면도이다.
도 1a를 참조하면, 소자분리 영역(도시 생략)에 의해 활성 영역(102)이 정의된 반도체 기판(100)상에 터널 산화막 형성용 제1 절연막, 플로팅 게이트 형성용 제1 도전층, 게이트간 절연막 형성용 제2 절연막, 및 콘트롤 게이트 형성용 제2 도전층을 차례로 적층하고, 그 위에 하드마스크 패턴(120)을 형성한 후, 상기 하드마스크 패턴(120)을 식각 마스크로 하여 상기 적층된 막들을 패터닝하여 상기 반도체 기판(100)상에 터널 산화막(112), 플로팅 게이트(114), 게이트간 절연막(116), 및 콘트롤 게이트(118)가 차례로 적층되어 있는 복수의 게이트 구조(110)를 형성한다. 상기 복수의 게이트 구조(110)는 플래쉬 메모리 소자의 메모리 셀 내에 형성되는 트랜지스터를 구성할 수 있다.
예를 들면, 상기 터널 산화막(112)은 실리콘 산화막 또는 실리콘 산화질화막으로 이루어질 수 있다. 상기 플로팅 게이트(114) 및 콘트롤 게이트(118)는 불순물 도핑된 폴리실리콘으로 이루어질 수 있다. 상기 게이트간 절연막(116)은 산화막-질화막-산화막의 적층 구조인 ONO막으로 이루어질 수 있다. 상기 하드마스크 패턴(120)은 산화막, 질화막, 또는 이들의 조합으로 이루어질 수 있다.
도 1b를 참조하면, 상기 하드마스크 패턴(120)으로 덮인 게이트 구조(110) 및 반도체 기판(100) 상에 제3 절연막을 증착한 후 이방성 건식 식각 공정으로 에치백(etchback)하여, 상기 복수의 게이트 구조(110) 각각의 측벽에 절연 스페이 서(122)를 형성한다.
상기 절연 스페이서(122)는 예를 들면 산화막, 질화막, 또는 이들의 조합으로 이루어질 수 있다. 예들 들면, 상기 하드마스크 패턴(120)은 질화막으로 이루어지고, 상기 절연 스페이서(122)는 MTO(mediun temperature oxide film)막과 같은 산화막으로 이루어질 수 있다. 또는, 상기 하드마스크 패턴(120)은 산화막으로 이루어지고 상기 절연 스페이서(122)가 질화막으로 이루어질 수 있다. 또는, 상기 하드마스크 패턴(120) 및 절연 스페이서(122)가 각각 산화막으로 이루어질 수 있다. 또는, 상기 하드마스크 패턴(120) 및 절연 스페이서(122)가 각각 질화막으로 이루어질 수 있다.
미세화된 단위 셀 사이즈를 가지는 고도로 스케일링(scaling)된 반도체 소자를 제조하는 경우, 상기 반도체 기판(100)의 셀 어레이 영역에서 복수의 게이트 구조(110)가 매우 작은 피치(pitch)로 배치되어, 상기 복수의 게이트 구조(110) 각각의 사이의 간격의 폭이 매우 작아질 수 있다. 이 경우, 도 1b에 예시된 바와 같이, 상호 인접한 2 개의 게이트 구조(110) 사이에서 상호 인접한 2 개의 절연 스페이서(122)가 상호 분리되지 않고 붙어 있는 형태로 형성될 수 있다. 이 경우, 상기 복수의 게이트 구조(110)중 상호 인접한 2 개의 게이트 구조(110) 사이에서 상기 반도체 기판(100)의 활성 영역(102)이 상기 절연 스페이서(122)에 의해 완전히 덮이게 된다. 그러나, 본 발명은 이에 한정되는 것은 아니다. 상기 복수의 게이트 구조(110)의 피치 및 복수의 게이트 구조(110) 사이의 간격의 폭에 따라, 상호 인접한 2 개의 게이트 구조(110) 사이에서 상호 인접한 2 개의 절연 스페이서(122)가 상호 분리된 상태로 형성될 수도 있다. 또한, 셀 어레이 영역에서 각각의 셀 블록이 상호 일정 거리 이격된 상태로 배치되는 경우, 도 1b에 예시된 바와 같이, 1 개의 셀 블록중 양 단부에 각각 위치되는 2 개의 게이트 구조(110)에서, 셀 블록의 외측을 향하는 측벽에는 인접한 게이트 구조(110)에 형성된 절연 스페이서(122)와 분리된 형태의 절연 스페이서(122)가 얻어질 수 있다.
상기 게이트 구조(110) 및 절연 스페이서(122)가 형성된 결과물에서 상기 반도체 기판(100)에 불순물 이온 주입 공정을 행하여 상기 반도체 기판(100)에 소소/드레인 영역(도시 생략)을 형성한다.
도 1c를 참조하면, 상기 게이트 구조(110)를 덮고 있는 하드마스크 패턴(120) 및 절연 스페이서(122) 위에 식각 저지층(130) 및 층간절연막(132)을 차례로 형성한다. 그 결과, 상기 복수의 게이트 구조(110) 사이에서 상기 절연 스페이서(122)에 의해 한정되는 공간이 상기 식각 저지층(130) 및 층간절연막(132)으로 완전히 채워지게 된다. 그 후, 상기 식각 저지층(130)을 이용하여 CMP (chemical mechanical polishing) 공정에 의해 상기 층간절연막(132)을 연마하고, 이어서 상기 게이트 구조(110)의 상면이 노출될 때 까지 상기 하드마스크 패턴(120), 층간절연막(132)의 일부 및 절연 스페이서(122)의 일부를 에치백 또는 CMP 공정에 의해 제거한다.
도 1c에는 상호 인접한 2 개의 게이트 구조(110) 사이에서 상기 반도체 기판(100)의 상면으로부터 상기 절연 스페이서(122)의 상면까지의 높이가 상기 게이트 구조(110)의 상면까지의 높이와 대략 동일한 경우가 예시되어 있다. 그러나, 본 발명은 이에 한정되는 것은 아니다. 예를 들면, 상호 인접한 2 개의 게이트 구조(110) 사이에서 절연 스페이서(122)의 상면의 높이가 상기 게이트 구조(110)의 상면의 높이보다 더 낮거나 높게 형성될 수도 있다.
도 1d를 참조하면, 상기 콘트롤 게이트(118)의 노출된 표면으로부터 Si 함유 물질을 에피택셜 성장시켜 상기 콘트롤 게이트(118)의 위에만 선택적으로 에피층(140)을 형성한다.
상기 에피층(140)은 Si, SiGe, 또는 SiC로 이루어질 수 있다. 또한, 상기 에피층(140)은 상기 콘트롤 게이트(118) 내에서의 불순물 도핑 농도와 같거나 다른 불순물 도핑 농도를 가지도록 불순물로 도핑될 수 있다.
도 1e를 참조하면, 상기 에피층(140)의 노출 표면을 덮도록 상기 반도체 기판상에 금속층(142)을 형성한다.
상기 금속층(142)은 예를 들면 Co, Ni, Ti, Hf, NiTa, NiPt 등과 같은 금속들 중에서 선택되는 어느 하나의 물질로 이루어질 수 있다. 상기 금속층(142)은 PVD (physical vapor deposition), CVD (chemical vapor deposition), 또는 ALD (atomic layer deposition) 공정으로 형성될 수 있다.
도 1f를 참조하면, 상기 금속층(142)이 형성된 결과물을 열처리하여 금속층(142)이 상기 에피층(140)과 접촉되어 있는 부분에서 실리사이드 반응을 유발하여 상기 게이트 구조(110)의 콘트롤 게이트(118) 위에 금속 실리사이드층(144)을 형성한다. 그 후, 금속층(142) 중 반응하지 않고 남아 있는 부분을 제거한다.
상기 금속 실리사이드층(144)을 형성하기 위한 제1 예에 따른 공정을 설명하 면 다음과 같다. 먼저, 상기 금속층(142)이 형성된 결과물에 대하여 1차 열처리 공정을 실시하여 상기 금속층(142)이 상기 에피층(140)과 접촉되어 있는 부분에서 실리사이드 반응을 유발하여, 상기 콘트롤 게이트(118) 위에 제1 상의 금속 실리사이드층을 형성한다. 예를 들면, 상기 금속층(142)이 Co로 이루어지는 경우, 상기 제1 상의 금속 실리사이드층으로서 코발트 모노실리사이드(CoSi)가 형성된다. 이어서, 상기 금속층(142) 중 미반응된 부분을 습식 식각 공정으로 제거한 후, 2차 열처리 공정을 실시하여 상기 제1 상의 금속 실리사이드층를 상변이시켜 제2 상의 금속 실리사이드로 이루어지는 상기 금속 실리사이드층(144)을 형성한다. 상기 금속층(142)이 Co로 이루어지는 경우, 상기 제2 상의 금속 실리사이드층으로서 낮은 비저항을 가지는 코발트 다이실리사이드(CoSi2)가 형성된다.
상기 금속 실리사이드층(144)을 형성하기 위한 제2 예에 따른 공정을 설명하면 다음과 같다. 먼저, 상기 금속층(142)이 형성된 결과물에 대하여 1차 열처리 공정을 실시하여 상기 금속층(142)이 상기 에피층(140)과 접촉되어 있는 부분에서 실리사이드 반응을 유발하여, 상기 콘트롤 게이트(118) 위에 제1 상의 금속 실리사이드층을 형성한다. 그리고, 상기 1차 열처리 공정 후 인시튜(in-situ)로 상기 제1 상의 금속 실리사이드층을 2차 열처리하여 금속 실리사이드층을 형성한다. 상기 1차 열처리는 예를 들면 약 300 ∼ 600 ℃의 온도에서 행해질 수 있다. 그리고, 상기 2차 열처리는 상기 1차 열처리보다 더 낮은 온도, 예를 들면 약 200 ∼ 300 ℃의 온도에서 행해질 수 있다. 그 후, 상기 금속층(142) 중 미반응된 부분을 제거하 고, 상기 2차 열처리된 금속 실리사이드층에 대하여 3차 열처리 공정을 행할 수 있다. 상기 3차 열처리는 예를 들면 300 ∼ 600 ℃의 온도에서 행해질 수 있다. 상기 3차 열처리에 의해 낮은 비저항을 가지는 금속 실리사이드층(144)이 얻어질 수 있다.
상기 금속 실리사이드층(144)을 형성하기 위한 제3 예에 따른 공정을 설명하면 다음과 같다. 본 예에서는 상기 금속층(142)의 산화를 방지하기 위하여 상기 금속층(146) 위에 산화방지용 캡핑층(도시 생략), 예를 들면 TiN 캡핑층을 더 형성하는 공정을 포함하는 경우에 대하여 설명한다. 먼저, 상기 금속층(142)과 상기 금속층(142)을 덮는 캡핑층(도시 생략)이 형성된 결과물에 대하여 1차 열처리 공정을 실시하여 상기 금속층(142)이 상기 에피층(140)과 접촉되어 있는 부분에서 실리사이드 반응을 유발하여, 상기 콘트롤 게이트(118) 위에 제1 상의 금속 실리사이드층을 형성한다. 그리고, 상기 1차 열처리 공정 후 인시튜(in-situ)로 상기 제1 상의 금속 실리사이드층을 2차 열처리하여 금속 실리사이드층을 형성한다. 상기 1차 열처리는 예를 들면 약 300 ∼ 600 ℃의 온도에서 행해질 수 있다. 그리고, 상기 2차 열처리는 상기 1차 열처리보다 더 낮은 온도, 예를 들면 약 200 ∼ 300 ℃의 온도에서 행해질 수 있다. 그 후, 상기 금속층(142) 중 미반응된 부분을 제거한다. 이 때, 상기 캡핑층(도시 생략)이 함께 제거될 수 있다. 그 후, 상기 2차 열처리된 금속 실리사이드층에 대하여 3차 열처리 공정을 행하여 낮은 비저항을 가지는 금속 실리사이드층(144)을 형성한다. 상기 3차 열처리는 예를 들면 300 ∼ 600 ℃의 온도에서 행해질 수 있다.
상기 금속 실리사이드층(144) 형성시 상기 에피층(144) 까지만 실리사이드화될 수 있도록 실리사이드화 되는 반응 두께를 제어하기 위하여, 상기 게이트 구조(110)의 콘트롤 게이트(118)에서의 불순물 도핑 농도와 상기 에피층(140)에서의 불순물 도핑 농도와의 차이를 이용할 수 있다. 이를 위하여, 예를 들면, 상기 에피층(140)에서의 불순물 도핑 농도가 상기 콘트롤 게이트(118)에서의 불순물 도핑 농도보다 더 낮게 되도록 상기 에피층(140)을 형성할 수 있다. 이 때, 상기 콘트롤 게이트(118) 각각의 서로 다른 불순물 도핑 농도 차이에 의해 상기 콘트롤 게이트(118)와 상기 에피층(140)과의 사이의 계면은 실리사이드화 반응의 정지시간을 결정하는 반응 정지층 역할을 하게 된다.
그 후, 도시하지는 않았으나, 상기 금속 실리사이드층(144)이 형성된 결과물상에 층간절연막을 형성하고, 금속 배선들을 형성하여 원하는 소자를 완성한다.
도 1a 내지 도 1f를 참조하여 설명한 제1 실시예에 따르면, 상기 콘트롤 게이트(118) 위에 금속 실리사이드층(144)을 형성하기 위하여, 상기 콘트롤 게이트(118)의 일부를 금속 실리사이드화하지 않고, 상기 콘트롤 게이트(118) 위에 상기 에피층(140)을 별도로 형성한 후, 상기 에피층(140)을 금속 실리사이드화한다. 상기 에피층(140) 형성 공정과, 상기 에피층(140)을 금속 실리사이드화하여 상기 금속 실리사이드층(144)을 형성하는 공정이 상기 복수의 게이트 구조(110) 각각의 사이에서 상기 반도체 기판(100)의 활성 영역(102) 표면이 외부에 노출되지 않고 상기 절연 스페이서(122)에 의해, 또는 상기 절연 스페이서(122) 및 층간절연막(132)에 의해 덮여진 상태로 행해지게 된다. 또한, 상기 반도체 기판(100)의 활 성 영역(102)을 덮고 있는 절연 스페이서(122) 및 층간절연막(132) 내에 피팅 또는 보이드와 같은 결함이 존재하는 경우에도 상기 금속 실리사이드층(144) 형성을 위하여 별도로 상기 절연 스페이서(122) 및 층간절연막(132)을 에치백하거나 습식 식각하여야 하는 등의 부가 공정을 포함하지 않으므로, 상기 금속 실리사이드층(144)이 형성되는 동안 상기 피팅 또는 보이드와 같은 결함으로 인해 상기 반도체 기판(100)의 표면이 원하지 않게 노출되는 것을 방지할 수 있다. 따라서, 상기 반도체 기판(100)의 활성 영역(102)에 원하지 않게 금속 실리사이드층이 형성되는 것을 방지하면서 원하는 위치에만 상기 금속 실리사이드층(144)을 형성할 수 있으며, 상기 복수의 게이트 구조(110) 사이의 간격이 매우 작고 아스펙트비가 매우 큰 경우에도 상기 게이트 구조(110) 위에 금속 실리사이드층을 형성할 때 원하는 위치에만 필요한 두께의 금속 실리사이드층을 형성할 수 있다.
그리고, 상기 콘트롤 게이트(118) 위에 금속 실리사이드층(144)을 형성하는 데 있어서, 상기 콘트롤 게이트(118)의 일부를 금속 실리사이드화하지 않고, 상기 콘트롤 게이트(118) 위에 상기 에피층(140)을 별도로 형성한 후, 상기 에피층(140)으로부터 금속 실리사이드화 공정을 행하여 상기 금속 실리사이드층(144)을 형성하므로, 게이트 구조(110)를 형성하기 위한 건식 식각 공정시 식각되는 구조물의 높이가 낮아지게 되어 원하는 식각 내성을 확보하기 위한 식각 마스크의 높이를 낮출 수 있다. 또한, 복수의 게이트 구조(110) 사이의 간격에서도 아스펙트비가 작아지게 되어 상기 절연 스페이서(122) 형성 공정시 상기 복수의 게이트 구조(110) 사이의 간격에서 보이드와 같은 결함이 발생될 가능성을 줄일 수 있다.
도 2a 내지 도 2f는 본 발명의 제2 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 2a 내지 도 2f에는 각각 도 1a 내지 도 1f에서와 마찬가지로 플래쉬 메모리 소자의 셀 어레이 영역중 복수의 워드 라인이 한 방향으로 평행하게 연장되는 1 개의 셀 블록의 일부가 도시되어 있다. 도 2a 내지 도 2f에 있어서, 도 1a 내지 도 1f에서와 동일한 참조 부호는 동일 부재를 나타낸다. 따라서, 본 예에서는 이들에 대한 상세한 설명은 생략한다.
도 2a를 참조하면, 도 1a를 참조하여 설명한 바와 같이 반도체 기판(100)상에 터널 산화막(112), 플로팅 게이트(114), 게이트간 절연막(116), 및 콘트롤 게이트(118)가 차례로 적층되어 있는 복수의 게이트 구조(110)를 형성한다. 단, 본 예에서는 상기 복수의 게이트 구조(110)를 형성하기 위한 식각 마스크로서 적어도 2 개의 서로 다른 종류의 막들이 적층된 구조의 하드마스크 패턴(220)을 이용한다. 도 2a에는 상기 하드 마스크 패턴(220)이 제1 하드마스크 패턴(222) 및 제2 하드마스크 패턴(224)의 적층 구조로 형성된 경우가 예시되어 있다. 그러나, 본 발명은 이에 한정되는 것은 아니다. 필요에 따라, 상기 하드 마스크 패턴(220)은 서로 다른 3 종류 또는 그 이상의 막들로 이루어지는 적층 구조로 이루어질 수 있다.
도 2a에 예시된 하드마스크 패턴(220)에서, 예를 들면 제1 하드마스크 패턴(222)은 질화막으로 이루어지고, 상기 제2 하드마스크 패턴(224)은 산화막으로 이루어질 수 있다. 또는, 제1 하드마스크 패턴(222)은 산화막으로 이루어지고, 상기 제2 하드마스크 패턴(224)은 질화막으로 이루어질 수도 있다. 또한, 도 2a에 예 시된 하드마스크 패턴(220)에서, 상기 제1 하드마스크 패턴(222)의 높이(H)는 후속 공정에서 상기 게이트 구조(110)의 콘트롤 게이트(118)의 위에 형성될 에피층(도 1d의 에피층(140)에 대응함)의 높이와 같거나 그 보다 더 낮게 형성될 수 있다.
도 2b를 참조하면, 도 1b를 참조하여 설명한 바와 같은 방법으로 상기 복수의 게이트 구조(110) 각각의 측벽에 절연 스페이서(122)를 형성한다.
예를 들면, 상기 하드마스크 패턴(220)에서 상기 제1 하드마스크 패턴(222)이 질화막으로 이루어진 경우, 상기 절연 스페이서(122)는 산화막으로 이루어질 수 있다. 또는, 상기 제1 하드마스크 패턴(222)이 산화막으로 이루어진 경우, 상기 절연 스페이서(122)는 질화막으로 이루어질 수 있다.
상기 게이트 구조(110) 및 절연 스페이서(122)가 형성된 결과물에서 상기 반도체 기판(100)에 불순물 이온 주입 공정을 행하여 상기 반도체 기판(100)에 소소/드레인 영역(도시 생략)을 형성한다.
도 2c를 참조하면, 상기 게이트 구조(110)를 덮고 있는 하드마스크 패턴(220) 및 절연 스페이서(122) 위에 식각 저지층(130) 및 층간절연막(132)을 차례로 형성한 후, 상기 식각 저지층(130)을 이용하여 CMP 공정에 의해 상기 층간절연막(132)을 연마하고, 이어서 상기 하드마스크 패턴(220)의 제1 하드마스크 패턴(222)의 상면이 노출될 때까지 상기 제2 하드마스크 패턴(124), 층간절연막(132)의 일부 및 절연 스페이서(122)의 일부를 에치백 또는 CMP 공정에 의해 제거한다.
도 2d를 참조하면, 상면이 노출되어 있는 상기 제1 하드마스크 패턴(222) 만을 선택적으로 제거하여 상기 콘트롤 게이트(118)의 상면을 노출시킨다.
그 결과, 상기 콘트롤 게이트(118)의 위에는 상기 절연 스페이서(122)에 의해 그 폭이 한정되는 리세스 공간(230)이 형성되고, 상기 콘트롤 게이트(118)의 상면은 상기 리세스 공간(230)을 통해 외부로 노출된다.
상기 제1 하드마스크 패턴(222) 만을 선택적으로 제거하기 위하여 습식 식각 공정 또는 건식 식각 공정을 이용할 수 있다.
도 2e를 참조하면, 도 1d를 참조하여 설명한 바와 같은 방법으로, 상기 콘트롤 게이트(118)의 노출된 표면으로부터 Si 함유 물질을 에피택셜 성장시켜 상기 콘트롤 게이트(118)의 위에만 선택적으로 에피층(240)을 형성한다. 상기 에피층(240)은 상기 콘트롤 게이트(118)의 위에서 상기 절연 스페이서(122)에 의해 그 폭이 제한되는 리세스 공간(230) 내에서 에피택셜 성장된다. 따라서, 상호 인접한 2 개의 에피층(240) 사이에서 이들의 측방향 에피택셜 성장으로 인해 단락이 발생될 염려가 없다. 상기 에피층(240)이 상기 절연 스페이서(122)의 상면의 높이 이상의 높이까지 에피택셜 성장이 진행된 후, 상기 절연 스페이서(122)의 상면을 덮도록 측방향 에피택셜 성장이 이루어질 수도 있다. 이 때, 필요에 따라 상기 에피층(240) 중 절연 스페이서(122)의 상면을 덮는 부분을 CMP 공정 또는 에치백 공정에 의해 제거하여 상기 리세스 영역(230) 내에만 상기 에피층(240)이 남도록 할 수 있다. 또는, 필요에 따라, 상호 인접한 2 개이 에피층(240) 사이에 단락이 발생될 염려가 없는 거리를 유지하는 범위 내에서, 상기 리세스 영역(230)으로부터 상기 절연 스페이서(122)의 상면보다 더 높은 레벨까지 에피택셜 성장된 에피층(240)을 형성할 수도 있다.
상기 에피층(240)은 Si, SiGe, 또는 SiC로 이루어질 수 있다. 또한, 상기 에피층(240)은 상기 콘트롤 게이트(118) 내에서의 불순물 도핑 농도와 같거나 다른 불순물 도핑 농도를 가지도록 불순물로 도핑될 수 있다.
도 2f를 참조하면, 도 1e 및 도 1f를 참조하여 설명한 바와 같은 방법으로 상기 에피층(240) 위에 금속층(142)을 형성하여 상기 에피층(240)으로부터 금속 실리사이드층(244)을 형성한다.
도시하지는 않았으나, 필요에 따라, 상기 에피층(140) 위에 상기 금속층(142)을 형성하기 전에, 상기 에피층(240)의 측벽이 노출되도록 상기 절연 스페이서(122) 중 상기 에피층(240)의 측벽을 덮고 있는 부분을 제거하는 공정을 더 포함할 수 있다. 이 경우, 상기 금속층(142)이 상기 에피층(240)의 상면 뿐 만 아니라 측벽까지 덮은 상태에서 금속 실리사이드화 공정이 진행된다.
도 3a 내지 도 3c는 본 발명의 제3 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 3a 내지 도 3c에는 각각 도 1a 내지 도 1f에서와 마찬가지로 플래쉬 메모리 소자의 셀 어레이 영역중 복수의 워드 라인이 한 방향으로 평행하게 연장되는 1 개의 셀 블록의 일부가 도시되어 있다. 도 3a 내지 도 3c에 있어서, 도 1a 내지 도 1f에서와 동일한 참조 부호는 동일 부재를 나타낸다. 따라서, 본 예에서는 이들에 대한 상세한 설명은 생략한다.
도 3a를 참조하면, 도 1a 내지 도 1c를 참조하여 설명한 바와 같은 방법으로 반도체 기판(100)상에 게이트 구조(110), 상기 게이트 구조(110)의 측벽을 덮는 절 연 스페이서(122), 및 평판화된 층간절연막(132)을 형성한다. 그 후, 상기 게이트 구조(110)의 상부에서 노출되어 있는 콘트롤 게이트(118)를 소정 깊이(D1) 만큼 제거하여 그 상면의 높이가 낮아진 콘트롤 게이트(118a)를 형성한다. 상기 콘트롤 게이트(118a)의 상부에서 상기 절연 스페이서(122)에 의해 그 폭이 한정되는 리세스 공간(330)을 형성한다. 상기 리세스 공간(330)을 형성하기 위하여, 상기 콘트롤 게이트(118)를 그 상면으로부터 소정 깊이(D1) 만큼 습식 식각 공정 또는 건식 식각 공정에 의해 제거할 수 있다. 상기 리세스 공간(330)의 깊이(D1)는 후속 공정에서 상기 콘트롤 게이트(118a)의 위에 형성될 에피층(도 1d의 에피층(140)에 대응함)의 높이와 같거나 그 보다 더 낮게 형성될 수 있다. 상기 콘트롤 게이트(118a)의 상면은 상기 절연 스페이서(122)에 의해 그 폭이 한정되는 리세스 공간(330)을 통해 외부로 노출된다.
도 3b를 참조하면, 도 2e를 참조하여 설명한 바와 같은 방법으로 상기 콘트롤 게이트(118a)의 노출된 표면으로부터 Si 함유 물질을 에피택셜 성장시켜 상기 콘트롤 게이트(118a)의 위에만 선택적으로 에피층(340)을 형성한다. 상기 에피층(340)은 상기 콘트롤 게이트(118a)의 위에서 상기 절연 스페이서(122)에 의해 그 폭이 제한되는 리세스 공간(330) 내에서 에피택셜 성장된다. 따라서, 상호 인접한 2 개의 에피층(340) 사이에서 이들의 측방향 에피택셜 성장으로 인해 단락이 발생될 염려가 없다. 상기 에피층(340)이 상기 절연 스페이서(122)의 상면의 높이 이상의 높이까지 에피택셜 성장이 진행된 후, 상기 절연 스페이서(122)의 상면을 덮도록 측방향 에피택셜 성장이 이루어질 수도 있다. 이 때, 필요에 따라 상기 에피 층(340) 중 절연 스페이서(122)의 상면을 덮는 부분을 CMP 공정 또는 에치백 공정에 의해 제거하여 상기 리세스 영역(330) 내에만 상기 에피층(340)이 남도록 할 수 있다. 또는, 필요에 따라 상기 리세스 영역(330)으로부터 상기 절연 스페이서(122)의 상면보다 더 높은 레벨까지 에피택셜 성장된 에피층(340)을 형성할 수도 있다.
상기 에피층(340)은 Si, SiGe, 또는 SiC로 이루어질 수 있다. 또한, 상기 에피층(340)은 상기 콘트롤 게이트(118a) 내에서의 불순물 도핑 농도와 같거나 다른 불순물 도핑 농도를 가지도록 불순물로 도핑될 수 있다.
그 후, 도 1e 및 도 1f를 참조하여 설명한 바와 같은 방법으로 금속층(142)을 이용하여 상기 에피층(340)으로부터 금속 실리사이드층(344)을 형성한다.
이 때, 필요에 따라, 상기 에피층(340) 위에 상기 금속층(142)을 형성하기 전에, 상기 에피층(340)의 측벽이 노출되도록 상기 절연 스페이서(122) 중 상기 에피층(340)의 측벽을 덮고 있는 부분을 제거하는 공정을 더 포함할 수 있다. 이 경우, 상기 금속층(142)이 상기 에피층(340)의 상면 뿐 만 아니라 측벽까지 덮은 상태에서 금속 실리사이드화 공정이 진행된다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
도 1a 내지 도 1f는 본 발명의 제1 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 2a 내지 도 2f는 본 발명의 제2 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 3a 내지 도 3c는 본 발명의 제3 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
100: 반도체 기판, 102: 활성 영역, 110: 게이트 구조, 112: 터널 산화막, 114: 플로팅 게이트, 116: 게이트간 절연막, 118: 콘트롤 게이트, 120: 하드마스크 패턴, 122: 절연 스페이서, 130: 식각 저지층, 132: 층간절연막, 140: 에피층, 142: 금속층, 144: 금속 실리사이드층, 220: 하드마스크 패턴, 222: 제1 하드마스크 패턴, 224: 제2 하드마스크 패턴, 230: 리세스 공간, 240: 에피층, 330: 리세스 공간, 340: 에피층, 344: 금속 실리사이드층.
Claims (20)
- 반도체 기판상에 도전층을 포함하는 복수의 구조를 형성하는 단계와,상기 구조의 양 측벽에 상기 도전층의 측벽을 덮는 절연 스페이서를 형성하는 단계와,상기 반도체 기판상에서 상기 절연 스페이서에 의해 한정되는 공간을 채우는 층간절연막을 형성하는 단계와,상기 복수의 구조에서 상기 도전층의 상면을 노출시키는 단계와,상기 반도체 기판의 상면이 상기 절연 스페이서 및 상기 층간절연막에 의해 덮인 상태에서 상기 도전층의 상면으로부터 성장된 Si 함유 물질로 이루어지는 에피층을 형성하는 단계와,금속 실리사이드화 공정에 의해 상기 에피층으로부터 금속 실리사이드층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제1항에 있어서,상기 복수의 구조는 제1 간격을 사이에 두고 상호 이격되어 있는 2 개의 구조를 포함하고,상기 에피층을 성장시키는 단계는 상기 제1 간격 내에서 상기 반도체 기판의 상면이 상기 절연 스페이서 만으로 완전히 덮여 있는 상태에서 행해지는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제1항에 있어서,상기 복수의 구조에서 상기 도전층은 트랜지스터의 게이트인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제1항에 있어서,상기 에피층을 형성하는 단계는 상기 반도체 기판의 상면으로부터 상기 절연 스페이서의 상면까지의 높이가 상기 도전층의 상면까지의 높이와 동일한 상태에서 행해지는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제1항에 있어서,상기 에피층을 형성하는 단계는 상기 반도체 기판의 상면으로부터 상기 절연 스페이서의 상면까지의 높이가 상기 도전층의 상면까지의 높이보다 더 높은 상태에서 행해지는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제1항에 있어서,상기 도전층은 불순물 도핑된 폴리실리콘층으로 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제1항에 있어서,상기 에피층은 Si, SiGe 및 SiC로 이루어지는 군에서 선택되는 어느 하나의 물질을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제1항에 있어서,상기 도전층은 제1 농도로 불순물 도핑된 폴리실리콘층으로 이루어지고,상기 에피층은 상기 제1 농도와는 다른 제2 농도로 불순물 도핑된 Si 함유 물질로 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제8항에 있어서,상기 제2 농도는 상기 제1 농도보다 더 작은 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제8항에 있어서,상기 에피층으로부터 금속 실리사이드층을 형성하는 단계는상기 에피층 위에 금속층을 형성하는 단계와,상기 도전층과 상기 에피층과의 계면은 상기 금속 실리사이드층 형성을 위한 실리사이드화 반응의 정지 시간을 결정하는 반응 정지층으로 이용하여, 상기 에피층으로부터 상기 금속 실리사이드층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제10항에 있어서,상기 금속층은 Co, Ni, Ti, Hf, NiTa 및 NiPt로 이루어지는 군에서 선택되는 어느 하나로 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제1항에 있어서,상기 복수의 구조를 형성하는 단계는상기 반도체 기판상에 제1 절연막, 플로팅 게이트용 제1 도전층, 제2 절연막, 및 콘트롤 게이트용 제2 도전층이 차례로 적층된 복수의 적층 구조를 형성하는 단계와,상기 적층 구조 위에 하드마스크 패턴을 형성하는 단계와,상기 하드마스크 패턴을 식각 마스크로 하여 상기 적층 구조를 식각하여 상기 제2 도전층의 일부로 이루어지는 상기 도전층을 포함하는 게이트 구조를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제12항에 있어서,상기 반도체 기판상에서 상기 절연 스페이서에 의해 한정되는 공간을 채우는 층간절연막을 형성하는 단계에서, 상기 층간절연막 및 상기 절연 스페이서가 상기 하드마스크 패턴의 상면과 동일한 높이의 상면을 가지도록 평탄화되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제13항에 있어서,상기 복수의 구조에서 상기 도전층의 상면을 노출시키기 위하여, 상기 하드마스크 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제12항에 있어서,상기 하드마스크 패턴은 상기 도전층 위에 차례로 적층된 서로 다른 물질로 이루어지는 제1 하드마스크 패턴 및 제2 하드마스크 패턴을 포함하고,상기 반도체 기판상에서 상기 절연 스페이서에 의해 한정되는 공간을 채우는 층간절연막을 형성하는 단계에서, 상기 층간절연막 및 상기 절연 스페이서가 상기 제1 하드마스크 패턴의 상면과 동일한 높이의 상면을 가지도록 평탄화되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제15항에 있어서,상기 복수의 구조에서 상기 도전층의 상면을 노출시키기 위하여, 상기 제1 하드마스크 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제12항에 있어서,상기 절연 스페이서는 상기 하드마스크 패턴의 측벽 및 상기 도전층의 측벽 을 동시에 덮도록 형성되고,상기 도전층의 상면을 노출시키는 단계에서는 상기 도전층 위에 상기 절연 스페이서에 의해 그 폭이 한정되는 리세스 공간이 형성되도록 상기 하드마스크 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제17항에 있어서,상기 에피층을 형성하는 단계는 상기 리세스 영역 내부에서 상기 Si 함유 물질을 성장시키는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제17항에 있어서,상기 에피층을 형성하는 단계에서 상기 에피층은 상기 리세스 영역 내부로부터 상기 절연 스페이서의 상면까지 연장되도록 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제17항에 있어서,상기 에피층을 형성하는 단계는상기 리세스 영역 내부로부터 상기 절연 스페이서의 상면보다 더 높은 부분까지 상기 Si 함유 물질을 성장시키는 단계와,상기 리세스 영역 내부에만 상기 Si 함유 물질이 남아 있도록 상기 성장된 Si 함유 물질의 일부를 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 의 제조 방법.
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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|---|---|---|---|---|
| KR101448154B1 (ko) * | 2008-06-30 | 2014-10-08 | 삼성전자주식회사 | 반도체 소자의 게이트 전극의 형성 방법 |
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| KR100363097B1 (ko) * | 2001-01-06 | 2002-12-05 | 삼성전자 주식회사 | 기판과 컨택 패드간의 컨택 저항을 줄인 컨택 구조체 및그 형성방법 |
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| US7132338B2 (en) * | 2003-10-10 | 2006-11-07 | Applied Materials, Inc. | Methods to fabricate MOSFET devices using selective deposition process |
| US7611943B2 (en) * | 2004-10-20 | 2009-11-03 | Texas Instruments Incorporated | Transistors, integrated circuits, systems, and processes of manufacture with improved work function modulation |
| KR100586020B1 (ko) * | 2004-11-19 | 2006-06-01 | 삼성전자주식회사 | 반도체 장치의 게이트 형성 방법 |
| KR20060104033A (ko) * | 2005-03-29 | 2006-10-09 | 주식회사 하이닉스반도체 | 리세스된 활성영역을 갖는 반도체소자 및 그의 제조 방법 |
| DE102005024911A1 (de) * | 2005-05-31 | 2006-12-28 | Advanced Micro Devices, Inc., Sunnyvale | Technik zur Reduzierung der Siliziumungleichförmigkeiten durch Anpassen eines vertikalen Dotierprofiles |
| JP4528700B2 (ja) | 2005-09-09 | 2010-08-18 | 株式会社東芝 | 半導体装置及びその製造方法 |
-
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-
2009
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101996946A (zh) * | 2009-08-19 | 2011-03-30 | 海力士半导体有限公司 | 制造半导体器件的方法 |
| CN101996946B (zh) * | 2009-08-19 | 2016-01-27 | 海力士半导体有限公司 | 制造半导体器件的方法 |
| US9275904B2 (en) | 2009-08-19 | 2016-03-01 | Hynix Semiconductor Inc. | Method for fabricating semiconductor device |
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