TWI462152B - 使用基底遮罩形成金屬矽化物的方法 - Google Patents
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- TWI462152B TWI462152B TW098101217A TW98101217A TWI462152B TW I462152 B TWI462152 B TW I462152B TW 098101217 A TW098101217 A TW 098101217A TW 98101217 A TW98101217 A TW 98101217A TW I462152 B TWI462152 B TW I462152B
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- 239000004020 conductor Substances 0.000 title claims description 111
- 239000000758 substrate Substances 0.000 title claims description 49
- 238000000034 method Methods 0.000 title claims description 37
- 229910021332 silicide Inorganic materials 0.000 title claims 3
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 title claims 3
- 230000000873 masking effect Effects 0.000 title 1
- 239000010410 layer Substances 0.000 claims description 297
- 229910052751 metal Inorganic materials 0.000 claims description 86
- 239000002184 metal Substances 0.000 claims description 86
- 239000004065 semiconductor Substances 0.000 claims description 81
- 125000006850 spacer group Chemical group 0.000 claims description 73
- 239000011229 interlayer Substances 0.000 claims description 39
- 239000000463 material Substances 0.000 claims description 24
- 238000004519 manufacturing process Methods 0.000 claims description 22
- 229910001507 metal halide Inorganic materials 0.000 claims description 13
- 150000005309 metal halides Chemical class 0.000 claims description 13
- 238000005530 etching Methods 0.000 claims description 12
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 8
- 229920005591 polysilicon Polymers 0.000 claims description 8
- 239000011810 insulating material Substances 0.000 claims description 6
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 5
- 229910052735 hafnium Inorganic materials 0.000 claims description 4
- 241000849798 Nita Species 0.000 claims description 3
- 230000015572 biosynthetic process Effects 0.000 claims description 3
- 229910052759 nickel Inorganic materials 0.000 claims description 3
- 229910052719 titanium Inorganic materials 0.000 claims description 3
- 238000000059 patterning Methods 0.000 claims description 2
- 230000004927 fusion Effects 0.000 claims 4
- 238000009413 insulation Methods 0.000 claims 2
- 238000000151 deposition Methods 0.000 claims 1
- 230000008569 process Effects 0.000 description 32
- XSOKHXFFCGXDJZ-UHFFFAOYSA-N telluride(2-) Chemical compound [Te-2] XSOKHXFFCGXDJZ-UHFFFAOYSA-N 0.000 description 28
- 238000005496 tempering Methods 0.000 description 22
- 238000007667 floating Methods 0.000 description 8
- 150000004767 nitrides Chemical class 0.000 description 8
- SCCCLDWUZODEKG-UHFFFAOYSA-N germanide Chemical compound [GeH3-] SCCCLDWUZODEKG-UHFFFAOYSA-N 0.000 description 6
- 239000000126 substance Substances 0.000 description 6
- 230000005641 tunneling Effects 0.000 description 6
- 238000006243 chemical reaction Methods 0.000 description 5
- 230000007547 defect Effects 0.000 description 4
- 238000001312 dry etching Methods 0.000 description 4
- 238000007517 polishing process Methods 0.000 description 4
- 230000004888 barrier function Effects 0.000 description 3
- AIOWANYIHSOXQY-UHFFFAOYSA-N cobalt silicon Chemical compound [Si].[Co] AIOWANYIHSOXQY-UHFFFAOYSA-N 0.000 description 3
- 239000011800 void material Substances 0.000 description 3
- 238000000231 atomic layer deposition Methods 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 239000002019 doping agent Substances 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 238000001465 metallisation Methods 0.000 description 2
- 238000005240 physical vapour deposition Methods 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 description 1
- 229910000449 hafnium oxide Inorganic materials 0.000 description 1
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- -1 region Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
- H01L21/823443—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes silicided or salicided gate conductors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
- H01L21/28044—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
- H01L21/28052—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer the conductor comprising a silicide layer formed by the silicidation reaction of silicon with a metal layer
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Electrodes Of Semiconductors (AREA)
- Semiconductor Memories (AREA)
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Description
本發明是有關於一種製造半導體元件的方法，且特別是有關於一種使用自對準矽化金屬製程(salicidation process)製造半導體元件的方法。
隨著半導體元件變成高度積體化，半導體元件中及半導體元件之間的導體圖案通常會減少至微小(minute)尺寸。由於具有特定高電阻之多晶矽通常會用來當作半導體元件之佈線材料，RC時間延遲及IR電壓減少可能會發生。
特別是，在使用多晶矽形成快閃式記憶體元件之晶胞閘極時，藉由減少字元線之電阻可以提高快閃式記憶體元件之功效。減少字元線之電阻可以經由在作為控制閘極之多晶矽層上形成矽化金屬層來達到。然而，快閃式記憶體元件具有一種包括穿隧氧化膜、浮置閘極、介電膜及控制閘極之垂直堆疊的閘極結構，閘極的長度可以根據縮小的設計準則(design rule)降低到50nm或更小。如此一來，形成具有足以得到所需閘極電阻之厚度的矽化金屬層變得更加困難。
為了得到所希望之快閃式記憶體元件之閘極的電性特性，需要具有預定厚度之控制閘極。在閘極結構中，為了增加耦合率(通常是在程式操作下，當電壓施加在控制閘極時，浮置閘極與控制閘極之間耦合的指數)，根據縮小的設計準則而必須增加閘極結構之高度及縮小閘極結構之間的間隙(gap)。因此，閘極結構之間的間隙的深寬比(aspect ratio)會增加。
當金屬矽化物形成在多數個閘極結構上，而這些閘極結構之間的間隙的深寬比很大時，各種不想要的問題會發生。舉例來說，兩個相鄰閘極結構之間的絕緣層上會形成孔洞(void)或是在半導體基底之主動區表面上會形成不希望的金屬矽化物層。
本發明一些實施例提供製造半導體元件的方法。於半導體基底上形成多數個分開的導體結構，各導體結構包括導體層。在導體結構之側壁上形成絕緣間隙壁。形成層間絕緣膜以填入相鄰絕緣間隙壁之間的間隙。移除部份層間絕緣膜以曝露導體層之上表面。於導體層曝露出之上表面上分別生長磊晶層。從磊晶層中分別形成矽化金屬層。形成在相鄰導體結構之絕緣間隙壁彼此可以熔合。導體層可以包括電晶體閘極。
於導體層曝露出之上表面上分別生長磊晶層的步驟可以包括：生長磊晶層至一厚度使得磊晶層之上表面之高度相對半導體基板之上表面高度與絕緣間隙壁之上表面之高度相對半導體基板之上表面高度實質上相同。在一些實施例中，於導體層曝露出之上表面上分別生長磊晶層的步驟可以包括：生長磊晶層至一厚度使得磊晶層之上表面之高度相對半導體基板之上表面高度高於絕緣間隙壁之上表面之高度相對半導體基板之上表面高度。
在另一些實施例中，導體層的材料可以包括摻雜多晶矽。磊晶層的材料可以包括Si、SiGe或SiC。導體層的材料可以包括具有第一摻雜濃度之摻雜多晶矽，磊晶層的材料包括具有第二摻雜濃度之摻雜矽，且第二摻雜濃度不同於第一摻雜濃度。第二摻雜濃度可以低於第一摻雜濃度。
從磊晶層中分別形成矽化金屬層的步驟可以包括：在磊晶層上分別形成金屬層，以及從磊晶層及金屬層中形成矽化金屬層。金屬層的材料可以包括Co、Ni、Ti、Hf、NiTa或NiPt。
於半導體基底上形成多數個分開的導體結構的步驟可以包括：依序在半導體基底上形成第一絕緣膜、第一導體層、第二絕緣膜及導體層。在導體層上形成分開的硬罩幕圖案。以分開的硬罩幕圖案為蝕刻罩幕，來蝕刻第一絕緣膜、第一導體層、第二絕緣膜及導體層，以形成分開的導體結構。移除部份層間絕緣層以曝露導體層之上表面的步驟可以包括：平坦化層間絕緣膜及絕緣間隙壁，使得層間絕緣膜及絕緣間隙壁的上表面與硬罩幕圖案的上表面實質上等高，以及移除硬罩幕圖案以曝露導體層之所述上表面。
在第二導體層上形成分開的硬罩幕圖案的步驟可以包括：依序在導體層上形成第一硬罩幕圖案及第二硬罩幕圖案，第一硬罩幕圖案及第二硬罩幕圖案可以包括不同材料。在移除部份層間絕緣層以曝露導體層之上表面的步驟可以包括：平坦化層間絕緣膜、絕緣間隙壁及第二硬罩幕圖案，以曝露第一硬罩幕圖案的上表面，以及移除第一硬罩幕圖案以曝露導體層之上表面。移除硬罩幕圖案以曝露導體層之上表面的步驟可以包括：於導體結構上及絕緣間隙壁界定之範圍內形成凹陷，以及於導體層曝露出之上表面上分別生長磊晶層的步驟可以包括：生長磊晶層於凹陷中。於導體層曝露出之上表面上分別生長磊晶層的步驟可以包括：填入凹陷及生長磊晶層至絕緣間隙壁之上表面。移除絕緣間隙壁之上表面上的絕緣間隙壁。
在本發明之又一些實施例中，製造半導體元件的方法可以包括以下步驟：於半導體基底上形成多數個分開的導體結構，各導體結構包括導體層；以絕緣材料覆蓋分開的導體結構之間的間隙，但曝露出導體層之上表面；於導體層曝露出之上表面上分別生長磊晶層；從磊晶層中分別形成矽化金屬層。以絕緣材料覆蓋分開的導體結構之間的間隙，但曝露出導體層之上表面的步驟可以包括：在導體結構之側壁上形成絕緣間隙壁；形成層間絕緣膜以填入相鄰絕緣間隙壁之間的間隙；以及移除部份層間絕緣膜以曝露導體層之上表面。
於半導體基底上形成多數個分開的導體結構的步驟可以包括：在半導體基底上形成導體層；在導體層上形成多數個分開的罩幕圖案；以及以罩幕圖案為罩幕，圖案化導體層，以形成分開的導體結構。形成層間絕緣膜的步驟可以包括：形成層間絕緣膜在罩幕圖案上。於導體層曝露出之上表面上分別生長磊晶層的步驟可以包括：移除部份層間絕緣膜及罩幕圖案，以曝露導體層之上表面。移除部份層間絕緣膜及罩幕圖案，以曝露導體層之上表面的步驟可以包括：於導體層之上表面上及絕緣間隙壁界定之範圍內形成凹陷。於導體層曝露出之上表面上分別生長磊晶層的步驟包括：生長磊晶層於凹陷中。
為讓本發明之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
本發明將參照相應的圖示全面地描述，其中本發明之範例性實施例會被說明。然而，本發明可以具體化為各種形式且不應受到範例性實施例的限制。相反地，提供此等範例性實施例是爲了完整全面地揭露本發明並向本領域熟知此項技藝者充分傳達本發明之涵蓋範圍。
可以理解的是，當一層或構件位於另一層或構件之上，連結和/或耦接另一層或構件時，其可直接位於另一層或構件之上，連結和/或耦接另一層或構件，或者可以存在介入層或構件。相反地，當一層或構件直接位於另一層或構件之上，直接連結和/或直接耦接另一層或構件時，則不可以存在介入層或構件。這裡使用的術語“和/或”包括相應所列項目之一或多個的組合或其中之一。
可以理解的是，術語“第一”和“第二”用於描述各種構件、部件、區域、層、和/或部分，然而此等構件、部件、區域、層、和/或部分並不限於此等術語。相反地，使用此等術語只是為了方便區分一構件、部件、區域、層、和/或部分與另一構件、部件、區域、層、或部分。舉例來說，在不背離本發明之教示的前提下，第一構件、部件、區域、層、和/或部分可以指代第二構件、部件、區域、層、或部分。
空間相對的術語例如低於、下方、較低、上方、較高、“之上”、“之下”及類似用語，可以用來描述例如在圖示中一構件和/或特徵與另一構件和/或特徵的關係。可以理解的是，當元件被使用和/或操作時，此等空間相對的術語可以用來包含圖示方位之外的不同方位。舉例來說，當圖示的元件被翻轉時，構件和/或特徵原本描述為下方或低於另一構件和/或特徵會轉為高於另一構件和/或特徵。元件也可以是翻轉之外的轉向(旋轉90度或其他方位)，則此等空間相對之描述也隨之改變。本說明書所出現的術語“高度”通常表示一種與基板面互相垂直的方向。
本發明所使用的術語只是為了說明特定的實施例，而不是用以限定本發明。這裡使用的“一”、“此”及“所述”，如果沒有上下文指示的話，單數形式可以包括複數形式。可以理解的是，術語“包括”、“包含”、“具有”及類似用語是為了明確說明指定的特徵、整體、步驟、操作、構件和/或部件，但不是用以排除存在和/或增加一或多個其他的特徵、整體、步驟、操作、構件、部件和/或其群組。
本發明之實施例是參考各剖面圖(即，本發明之理想實施例之示意圖)來說明之。因此，根據製程技術和/或容差(tolerance)而改變附圖的形狀是可預期的。因此，範例性實施例不應被解釋爲只限於本說明書附圖中所示的特定形狀，舉例來說，應包括由於製程造成的形狀改變。舉例來說，圖示為長方形之區域可以有圓形或彎曲形特徵。因此，附圖所繪示之區域本質上為示意圖而不用以限定發明。說明書中類似的元件符號指代類似的構件。
除非另外定義，這裡使用的所有術語(包括技術或科學術語)和本發明所屬領域具有通常知識者理解的意義相同。可以理解的是，除非明確定義，此等通常定義在字典的術語，應該解釋成具有和說明書上下文和相關習知技術相符之意思，且不應解釋為理想化或過度正式的意思。
在附圖中，爲了描述清楚而誇大了層和區域的厚度。可以理解的是，當一構件例如層、區域、基板被稱爲位於另一構件“之上”時，其可直接位於其他構件之上，或者可以存在介入構件或介入層。說明書中類似的元件符號指代類似的構件。
圖1A至圖1F為根據本發明之一些實施例所繪示之製造半導體元件之操作的剖面圖。特別是，圖1A至圖1F為快閃記憶體元件之晶胞陣列(cell array)區域中部分晶胞區塊之剖面圖，其中多數條字元線在一方向上平行延伸。
參照圖1A，用來形成穿隧氧化膜之第一絕緣膜、用來形成浮置閘極之第一導電層、用來形成閘間絕緣膜之第二絕緣膜及用來形成控制閘極之第二導電層依序形成在半導體基板100上，其中元件隔離區域(未繪示)在半導體基板100上定義出主動區102。形成硬罩幕圖案120在第二導電層上之後，使用硬罩幕圖案120為蝕刻罩幕來進行圖案化，以形成多數個分開的(spaced apart)導體結構(特別是閘極結構110)。各閘極結構110包括穿隧氧化膜112、浮置閘極114、閘間絕緣膜116及控制閘極118。閘極結構110為快閃記憶體元件之記憶胞的部份電晶體。
舉例來說，穿隧氧化膜112可以包括氧化矽膜或氮氧化矽膜。浮置閘極114及控制閘極118的材料可以包括具有摻質之摻雜多晶矽。閘間絕緣膜116可以包括氧化物-氮化物-氧化物(ONO)膜，其為氧化物膜-氮化物膜-氧化物膜形成之堆疊結構。硬罩幕圖案120可以包括氧化物膜、氮化物膜或其組合。
參照圖1B，在被硬罩幕圖案120覆蓋之閘極結構110及半導體基板100上沉積第三絕緣膜之後，藉由使用非等向性乾蝕刻進行回蝕刻製程，以在各閘極結構110之側壁上形成絕緣間隙壁122。絕緣間隙壁122可以包括(舉例來說)氧化物膜、氮化物膜或其組合。舉例來說，硬罩幕圖案120可以包括氮化物膜及絕緣間隙壁122可以包括氧化物膜，例如中間溫度氧化物(medium temperature oxide；MTO)膜。在一些實施例中，硬罩幕圖案120可以包括氧化物膜及絕緣間隙壁122可以包括氮化物膜，或硬罩幕圖案120及絕緣間隙壁122分別包括氮化物膜。
在具有微小單元晶胞尺寸之高等級半導體元件中，閘極結構110以非常小的間距(pitch)配置在半導體基板100之晶胞陣列區域中。因此，閘極結構110之間的間隙寬度可以非常小。在這些實施例中，如圖1B所示，兩個相鄰絕緣間隙壁122可以熔合(fuse)在一起且覆蓋主動區兩個相鄰閘極結構110之間半導體基板100的主動區102。然而，本發明之實施例並不以此為限，也就是說，根據閘極結構110的間距及閘極結構110之間的間隙，兩個相鄰絕緣間隙壁122也可以互相分開。此外，對於位於晶胞區塊兩端之閘極結構110而言，可以得到不連結到相鄰絕緣間隙壁之絕緣間隙壁122且其側壁互相遠離晶胞區塊。在半導體基板100上進行離子植入製程，以在已形成閘極結構110及絕緣間隙壁122之半導體基板100中形成源極和汲極區(未繪示)。
參照圖1C，在覆蓋閘極結構110之硬罩幕圖案120及絕緣間隙壁122上依序形成蝕刻阻擋層130及層間絕緣膜132。因此，閘極結構110中的絕緣間隙壁122定義出的空隙被蝕刻阻擋層130及層間絕緣膜132填滿。然後，使用蝕刻阻擋層130當作蝕刻阻擋，以化學機械研磨(CMP)來研磨層間絕緣膜132。使用回蝕刻製程和/或化學機械研磨製程，以移除硬罩幕圖案120、部份的層間絕緣膜132及部份的絕緣間隙壁122直到曝露出該控制閘極118的上表面為止。
在圖1C中，在兩個相鄰閘極結構110之間，半導體基板100之上表面至絕緣間隙壁122之上表面的高度與半導體基板100之上表面至閘極結構110之上表面的高度實質上相同。但本發明之實施例並不以此為限。舉例來說，在兩個相鄰閘極結構110之間，絕緣間隙壁122之上表面的高度可以高於或低於閘極結構110之上表面的高度。
參照圖1D，藉由從控制閘極118之曝露出的表面上磊晶成長包含Si之材料，以選擇性地在控制閘極118上形成磊晶層140。磊晶層140的材料可以包括(舉例來說)Si、SiGe或SiC。另外，磊晶層140可以用摻質來摻雜使得磊晶層140可以具有和控制閘極118相同或不同的摻雜濃度。
參照圖1E，在半導體基板100上形成金屬層142以覆蓋磊晶層140曝露出的表面。金屬層142的材料可以包括(舉例來說)Co、Ni、Ti、Hf、NiTa或NiPt。舉例來說，金屬層142可以使用物理氣相沉積(PVD)製程、化學氣相沉積(CVD)製程或原子層沉積(ALD)製程來形成。
參照圖1F，金屬矽化物層144藉由回火(annealing)而形成在閘極結構110之控制閘極118上。回火造成金屬層142和磊晶層140中接觸部份的金屬矽化物反應。金屬層142之未被反應的剩餘部份可以被移除。
根據一些實施例之形成金屬矽化物層144的製程將說明如下。相對於金屬層142已形成於上之最終物(resultant product)進行第一回火，以在金屬層142和磊晶層140之接觸部份造成金屬矽化物反應，進而在控制閘極118上形成第一相(phase)金屬矽化物層。舉例來說，當金屬層142是由Co形成，則第一相的一矽化鈷(cobalt monosilicide；CoSi)將被形成。使用濕蝕刻製程來移除未反應之部分金屬層142，相對於最終物進行第二回火製程以將第一相金屬矽化物層144轉變至第二相金屬矽化物層144。當金屬層142是由Co形成，具有低特定電阻之二矽化鈷(cobalt disilicide；CoSi2
)將被形成。
根據另一些實施例之形成金屬矽化物層144的製程將說明如下。相對於金屬層142已形成於上之最終物進行第一回火以在金屬層142和磊晶層140之接觸部份造成金屬矽化物反應，進而在控制閘極118上形成第一相金屬矽化物層。進行第一回火之後，相對於第一相金屬矽化物層進行第二回火，同步(in-situ)形成金屬矽化物層。第一回火可以在溫度介於300至600℃之間進行。第二回火的溫度可以低於第一回火的溫度，舉例來說，第二回火的溫度介於200至300℃之間。然後，可以移除金屬層142之未反應部份。相對於經第二回火之金屬矽化物層進行第三回火製程。舉例來說，第三回火可以在溫度介於300至600℃之間進行。經第三回火之後，可以得到具有低特定阻值之金屬矽化物層144。
根據又一些實施例之形成金屬矽化物層144的製程將說明如下。在這些實施例中，頂蓋層(未繪示)例如是TiN頂蓋層可以形在金屬層142上，以避免金屬層142被氧化。相對於金屬層142及頂蓋層(未繪示)已依序形成於上之最終物進行第一回火，以在金屬層142和磊晶層140之接觸部份造成金屬矽化物反應，進而在控制閘極118上形成第一相金屬矽化物層。進行第一回火之後，相對於第一相金屬矽化物層進行第二回火，同步形成金屬矽化物層。第一回火可以在溫度介於300至600℃之間進行。第二回火的溫度可以低於第一回火的溫度，舉例來說，第二回火的溫度介於200至300℃之間。然後，可以移除金屬層142之未反應部份。此時，頂蓋層也會同時被移除。之後，金屬矽化物層144之特定阻值可以藉由進行第三回火製程而降低。舉例來說，第三回火可以在溫度介於300至600℃之間進行。
為了控制金屬矽化物層之厚度，當金屬矽化物層144形成時，可以利用閘極結構110之控制閘極118之摻雜濃度不同於磊晶層140之摻雜濃度，使得只有磊晶層140被金屬矽化為金屬矽化物層。為了此種目的，舉例來說，磊晶層140之摻雜濃度可以低於控制閘極118之摻雜濃度。因此，控制閘極118與磊晶層140之介面可以用作反應阻擋層，以各個控制閘極118之摻雜濃度差異來限制金屬矽化反應。雖然未繪示，所希望的半導體元件可以於金屬矽化物層144已形成於上之最終物上形成層間絕緣膜，且在層間絕緣膜上形成金屬佈線。
根據發明之前述之實施例及相應圖示1A至1F，為了在控制閘極118上形成金屬矽化物層144，本發明不經由金屬矽化控制閘極118，而在控制閘極118上額外形成多個磊晶層140後，再金屬矽化各磊晶層140。當進行形成各磊晶層140的製程及藉由金屬矽化來形成金屬矽化物層144的製程時，閘極結構110之間的半導體基板100之主動區的表面被絕緣間隙壁122或絕緣間隙壁122及層間絕緣膜132所覆蓋。此外，在此情況下，假使覆蓋半導體基板100之主動區102之絕緣間隙壁122及層間絕緣膜132中存在例如凹洞(pitting)或孔洞之缺陷，在形成金屬矽化物層144時，也不需要進行額外的製程例如回蝕刻或濕蝕刻。如此一來，在形成金屬矽化物層144時，由於凹陷或孔洞而曝露半導體基板100表面之情形可以減少或防止。因此，金屬矽化物144可以形成在所希望的位置，同時避免金屬矽化物形成在半導體基板100之主動區102上。此外，閘極結構110之間的間隙雖然非常小且具有高深寬比，具有所希望厚度之金屬矽化物層144可以形成在所希望的位置上。
在各控制閘極118上形成金屬矽化物層144時，並未金屬矽化各控制閘極118，而是在各控制閘極118上額外形成磊晶層140後，再金屬矽化各磊晶層140以形成金屬矽化物層144。因此，既然在進行乾蝕刻以形成閘極結構110時，欲進行蝕刻之結構的高度減少，因此用以確保所希望之抗蝕刻性之蝕刻罩幕的高度也隨之減少。此外，由於欲進行蝕刻之結構高度減少，閘極結構110之間的間隙之深寬比也會減少。因此，在形成絕緣間隙壁122時，閘極結構110之間的間隙中存在孔洞等缺陷的可能性也會減少。
圖2A至圖2F為根據本發明之一些實施例所繪示之製造半導體元件之操作的剖面圖。如圖1A至圖1F所示，圖2A至2F為繪示部分晶胞區塊，其中多數條字元線在一方向上平行延伸。在圖2A至圖2F中，和圖1A至圖1F相似的構件使用相似的元件符號，於此不再贅述。
參照圖2A，且一併參照圖1A，在半導體基板100上形成多數個閘極結構110。各閘極結構110包括依序形成在半導體基板100上的穿隧氧化膜112、浮置閘極114、閘間絕緣膜116及控制閘極118。然而，在此實施例中，在形成閘極結構110時，硬罩幕圖案220包括至少兩個不同的膜當作蝕刻罩幕。在圖2A中，硬罩幕圖案220具有包括第一硬罩幕圖案222及第二硬罩幕圖案224之堆疊結構。然而，本發明之實施例並不以此為限。硬罩幕圖案220可以是包括三層或以上之不同膜之堆疊結構。
舉例來說，在圖2A之硬罩幕圖案220中，第一硬罩幕圖案222可以包括氮化物膜及第二硬罩幕圖案224可以包括氧化物膜，或反之亦然(vice versa)。此外，在圖2A之硬罩幕圖案220中，第一硬罩幕圖案222的高度H可以等於或低於即將在後續製程中形成於閘極結構110之控制閘極118上之磊晶層(相對於圖1D之磊晶層140)的高度。
參照圖2B，且一併參照圖1B描述之操作，在各閘極結構110之側壁上形成絕緣間隙壁122。舉例來說，當硬罩幕圖案220中之第一硬罩幕圖案222包括氮化物膜，絕緣間隙壁122可以包括氧化物膜。此外，硬罩幕圖案220中之第一硬罩幕圖案222包括氧化物膜，絕緣間隙壁122可以包括氮化物膜。在半導體基板100上例如進行離子植入製程，以在半導體基板100中形成源極和汲極區(未繪示)。
參照圖2C，在覆蓋閘極結構110之硬罩幕圖案220及絕緣間隙壁122上依序形成蝕刻阻擋層130及層間絕緣膜132。使用蝕刻阻擋層130當作蝕刻阻擋，以化學機械研磨來研磨層間絕緣膜132。使用回蝕刻製程和/或化學機械研磨製程，以移除硬罩幕圖案120、部份的層間絕緣膜132及部份的絕緣間隙壁122直到曝露出第一硬罩幕圖案222的上表面為止。
參照圖2D，選擇性移除第一硬罩幕圖案222以曝露控制閘極118之上表面。因此，絕緣間隙壁122界定(bounded)之凹陷230形成在控制閘極118上，曝露出控制閘極118之上表面。選擇性移除第一硬罩幕圖案222的方法可以使用濕蝕刻製程或乾蝕刻製程。
參照圖2E，且一併參照圖1D描述之操作，藉由從控制閘極118之曝露出的表面上磊晶成長包含Si之材料，以選擇性地在控制閘極118上形成磊晶層240。磊晶層240磊晶成長在控制閘極118上之絕緣間隙壁122界定之凹陷230中。因此，發生由於磊晶層240之橫向磊晶成長而導致的鄰接磊晶層240之短路的機率很小或零機率。磊晶層240磊晶成長至和絕緣間隙壁122之上表面差不多高或高一點時，磊晶層240可能會橫向磊晶成長以覆蓋絕緣間隙壁122之上表面。有需要的話，使用化學機械研磨製程或回蝕刻製程，研磨覆蓋絕緣間隙壁122之上表面的磊晶層240，使得磊晶層240侷限於凹陷230內。此外，有需要的話，只要鄰接的磊晶層240可以維持在短路機率很小或零機率之情況下，磊晶層240之磊晶成長可以形成至高於絕緣間隙壁122之上表面的位準(level)。磊晶層240的材料可以包括Si、SiGe或SiC。另外，磊晶層240可以摻雜至具有和控制閘極118相同或不同之摻雜濃度。
參照圖2F，且一併參照圖1E至圖1F描述之操作，藉由在磊晶層240上形成金屬層142，以從磊晶層240中形成金屬矽化物層244。雖然未繪示，在磊晶層240上形成金屬層142之前，可以移除覆蓋磊晶層240之側壁的部份絕緣間隙壁122以曝露磊晶層240之側壁。在這些實施例中，對磊晶層240之上表面及側壁上的金屬層142進行金屬矽化製程。
圖3A至圖3C為根據本發明之一些實施例所繪示之製造半導體元件之操作的剖面圖。如圖1A至圖1F所示，圖3A至3C為繪示部分晶胞區塊，其中多數條字元線在一方向上平行延伸。在圖3A至圖3C中，和圖1A至圖1F相似的構件使用相似的元件符號，於此不再贅述。
參照圖3A，且一併參照圖1A至圖1F描述之操作，在半導體基板100上形成多數個閘極結構110、覆蓋了閘極結構110之側壁之多數個絕緣間隙壁122、及平坦化的層間絕緣膜132。然後，移除閘極結構110之控制閘極118之曝露出的上方部份，以形成控制閘極118a。絕緣間隙壁122界定之凹陷330形成在控制閘極118a上。為了形成凹陷330，舉例來說，可以使用濕蝕刻製程或乾蝕刻製程，移除部份之控制閘極118至預定的深度D1。凹陷330具有深度D1，且D1可以等於或低於即將在後續製程中形成於閘極結構110之控制閘極118a上之磊晶層(相對於圖1D之磊晶層140)的高度。控制閘極118a之上表面經由凹陷330而曝露出來。
參照圖3B，且一併參照圖2E描述之操作，藉由從控制閘極118a之曝露出的表面上磊晶成長包含Si之材料，以選擇性地在控制閘極118a上形成磊晶層340。磊晶層340磊晶成長在控制閘極118a上之凹陷330中。因此，發生由於磊晶層340之橫向磊晶成長而導致的鄰接磊晶層340之短路的機率很小或零機率。當磊晶層340磊晶成長至絕緣間隙壁122之上表面的高度或較高時，磊晶層340可橫向磊晶成長以覆蓋絕緣間隙壁122之上表面。此時，有需要的話，使用化學機械研磨製程或回蝕刻製程，研磨覆蓋絕緣間隙壁122之上表面的磊晶層340使得磊晶層340侷限於凹陷330內。此外，有需要的話，磊晶層340在凹陷330中之磊晶成長可以形成至高於絕緣間隙壁122之上表面的程度。磊晶層340的材料可以包括Si、SiGe或SiC。另外，磊晶層340可以摻雜至具有和控制閘極118相同或不同之摻雜濃度。接著，一併參照圖1E和圖1F描述之操作，從磊晶層340中形成金屬矽化物層344。
在磊晶層340上形成金屬層142之前，可以移除覆蓋磊晶層340之側壁的部份絕緣間隙壁122以曝露磊晶層340之側壁。在這些實施例中，對磊晶層340之上表面及側壁上的金屬層142進行金屬矽化製程。
根據本發明一些實施例，為了在控制閘極上形成金屬矽化物層，本發明不經由金屬矽化部份之控制閘極，而在控制閘極上額外形成磊晶層後，再金屬矽化磊晶層。當形成磊晶層及隨後金屬矽化磊晶層時，半導體基板之主動區的表面被絕緣膜所覆蓋。因此，即使覆蓋半導體基板之絕緣膜中存在例如凹孔或孔洞之缺陷，對磊晶層進行金屬矽化製程時，也不需要對覆蓋半導體基板之絕緣膜進行回蝕刻或濕蝕刻。因此，金屬矽化物可以形成在所希望的位置，同時避免金屬矽化物形成在半導體基板之主動區上。此外，閘極結構之間的間隙雖然非常小且具有高深寬比，但具有所希望厚度及形狀之金屬矽化物層可以形成在所希望的位置上。
另外，根據本發明一些實施例，在控制閘極上形成金屬矽化物層時，並未金屬矽化該控制閘極，而是在控制閘極上額外形成磊晶層後，再金屬矽化該磊晶層以形成金屬矽化物層。如此一來，在進行乾蝕刻以形成閘極結構時，由於欲進行蝕刻之結構的高度減少，因此用以確保所希望之抗蝕刻性之蝕刻罩幕的高度也隨之減少。此外，由於欲進行蝕刻之結構的高度減少，閘極結構之間的間隙之深寬比也會減少。因此，在形成絕緣間隙壁時，閘極結構之間的間隙中存在孔洞等缺陷的可能性也會減少。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100．．．半導體基板
102．．．主動區
110．．．閘極結構
112．．．穿隧氧化膜
114．．．浮置閘極
116．．．閘間絕緣膜
118．．．控制閘極
120．．．硬罩幕圖案
122．．．絕緣間隙壁
130．．．蝕刻阻擋層
132‧‧‧層間絕緣膜
140‧‧‧磊晶層
142‧‧‧金屬層
144‧‧‧金屬矽化物層
220‧‧‧硬罩幕圖案
222‧‧‧第一硬罩幕圖案
224‧‧‧第二硬罩幕圖案
230‧‧‧凹陷
240‧‧‧磊晶層
244‧‧‧金屬矽化物層
330‧‧‧凹陷
340‧‧‧磊晶層
344‧‧‧金屬矽化物層
圖1A至圖1F為根據本發明之一些實施例所繪示之製造半導體元件之操作的剖面圖。
圖2A至圖2F為根據本發明之一些實施例所繪示之製造半導體元件之操作的剖面圖。
圖3A至圖3C為根據本發明之一些實施例所繪示之製造半導體元件之操作的剖面圖。
100．．．半導體基板
102．．．主動區
110．．．閘極結構
112．．．穿隧氧化膜
114．．．浮置閘極
116．．．閘間絕緣膜
118．．．控制閘極
122．．．絕緣間隙壁
130．．．蝕刻阻擋層
132．．．層間絕緣膜
144．．．金屬矽化物層
Claims (19)
- 一種製造半導體元件的方法，包括：於半導體基底上形成多數個分開的導體結構，並在其上定義出主動區，所述各導體結構包括導體層，其中，所述多數個分開的導體結構包括相鄰兩個導體結構連同其間之所述主動區彼此分開；在所述導體結構之側壁上形成絕緣間隙壁，其中形成在所述相鄰兩個導體結構上之所述絕緣間隙壁彼此熔合，以形成熔合間隙壁，且界於所述相鄰兩個導體結構之間之所述主動區之上表面被所述熔合間隙壁覆蓋，以致於所述主動區之上表面不被暴露；形成層間絕緣膜以填入相鄰的所述絕緣間隙壁之間的間隙；移除部份所述層間絕緣膜以曝露所述導體層之上表面；於所述導體層曝露出之所述上表面上分別生長磊晶層，同時界於所述相鄰兩個導體結構之間之所述主動區之上表面被所述熔合間隙壁覆蓋；以及從所述磊晶層中分別形成矽化金屬層，同時避免金屬矽化物形成在所述主動區上。
- 如申請專利範圍第1項所述之製造半導體元件的方法，其中所述導體層包括電晶體閘極。
- 如申請專利範圍第1項所述之製造半導體元件的方法，其中於所述導體層曝露出之所述上表面上分別生長 所述磊晶層的步驟包括：生長所述磊晶層至一厚度使得所述磊晶層之上表面之高度相對所述半導體基板之上表面高度與所述絕緣間隙壁之上表面之高度相對所述半導體基板之上表面高度實質上相同。
- 如申請專利範圍第1項所述之製造半導體元件的方法，其中於所述導體層曝露出之所述上表面上分別生長所述磊晶層的步驟包括：生長所述磊晶層至一厚度使得所述磊晶層之上表面之高度相對所述半導體基板之上表面高度高於所述絕緣間隙壁之上表面之高度相對所述半導體基板之上表面高度。
- 如申請專利範圍第1項所述之製造半導體元件的方法，其中所述導體層的材料包括摻雜多晶矽。
- 如申請專利範圍第1項所述之製造半導體元件的方法，其中所述磊晶層的材料包括Si、SiGe或SiC。
- 如申請專利範圍第1項所述之製造半導體元件的方法，其中所述導體層的材料包括具有第一摻雜濃度之摻雜多晶矽，所述磊晶層的材料包括具有第二摻雜濃度之摻雜矽，且所述第二摻雜濃度不同於所述第一摻雜濃度。
- 如申請專利範圍第7項所述之製造半導體元件的方法，其中所述第二摻雜濃度低於所述第一摻雜濃度。
- 如申請專利範圍第7項所述之製造半導體元件的方法，其中從所述磊晶層中分別形成所述矽化金屬層的步驟包括：在所述磊晶層上分別形成金屬層；以及 從所述磊晶層及所述金屬層中形成所述矽化金屬層。
- 如申請專利範圍第9項所述之製造半導體元件的方法，其中所述金屬層的材料包括Co、Ni、Ti、Hf、NiTa或NiPt。
- 如申請專利範圍第1項所述之製造半導體元件的方法，其中於所述半導體基底上形成多數個分開的所述導體結構的步驟包括：依序在所述半導體基底上形成第一絕緣膜、第一導體層、第二絕緣膜及所述導體層；在所述導體層上形成分開的硬罩幕圖案；以及以分開的所述硬罩幕圖案為蝕刻罩幕，蝕刻所述第一絕緣膜、所述第一導體層、所述第二絕緣膜及所述導體層，以形成分開的所述導體結構。
- 如申請專利範圍第11項所述之製造半導體元件的方法，其中移除部份所述層間絕緣層以曝露所述導體層之所述上表面的步驟包括：平坦化所述層間絕緣膜及所述絕緣間隙壁，使得所述層間絕緣膜及所述絕緣間隙壁的上表面與所述硬罩幕圖案的上表面實質上等高；以及移除所述硬罩幕圖案以曝露所述導體層之所述上表面。
- 如申請專利範圍第11項所述之製造半導體元件的方法， 其中在所述第二導體層上形成分開的所述硬罩幕圖案的步驟包括：依序在所述導體層上形成第一硬罩幕圖案及第二硬罩幕圖案，所述第一硬罩幕圖案及所述第二硬罩幕圖案包括不同材料，以及其中在移除部份所述層間絕緣層以曝露所述導體層之所述上表面的步驟包括：平坦化所述層間絕緣膜、所述絕緣間隙壁及所述第二硬罩幕圖案，以曝露所述第一硬罩幕圖案的上表面；以及移除所述第一硬罩幕圖案以曝露所述導體層之所述上表面。
- 如申請專利範圍第13項所述之製造半導體元件的方法，其中移除所述硬罩幕圖案以曝露所述導體層之所述上表面的步驟包括：於所述導體結構上及所述絕緣間隙壁界定之範圍內形成凹陷，以及其中於所述導體層曝露出之所述上表面上分別生長所述磊晶層的步驟包括：生長所述磊晶層於所述凹陷中。
- 如申請專利範圍第14項所述之製造半導體元件的方法，其中於所述導體層曝露出之所述上表面上分別生長所述磊晶層的步驟包括：填入所述凹陷且生長所述磊晶層至所述絕緣間隙壁之上表面，且所述方法更包括移除所述絕緣間隙壁之所述上表面上的所述絕緣間隙壁。
- 一種製造半導體元件的方法，包括：於半導體基底上形成多數個分開的導體結構，並在其 上定義出主動區，所述各導體結構包括導體層，其中，所述多數個分開的導體結構包括相鄰兩個導體結構連同其間之所述主動區彼此分開；以絕緣材料覆蓋所述相鄰兩個導體結構之間的間隙，但曝露出所述導體層之上表面，其中，界於所述相鄰兩個導體結構之間之所述主動區之上表面被所述絕緣材料覆蓋，以致於所述主動區之上表面不被暴露；於所述導體層曝露出之所述上表面上分別生長磊晶層，同時界於所述相鄰兩個導體結構之間之所述主動區之上表面被所述絕緣材料覆蓋；以及從所述磊晶層中分別形成矽化金屬層，同時避免金屬矽化物形成在所述主動區上。
- 如申請專利範圍第16項所述之製造半導體元件的方法，其中以所述絕緣材料覆蓋所述相鄰兩個導體結構之間的所述間隙的步驟包括：在所述導體結構之側壁上形成絕緣間隙壁，其中形成在所述相鄰兩個導體結構上之所述絕緣間隙壁彼此熔合，以形成熔合間隙壁；以及形成層間絕緣膜以填入相鄰的所述絕緣間隙壁之間的間隙；其中，於所述導體層之所述上表面上分別生長磊晶層的步驟是經由移除部份所述層間絕緣膜以曝露所述導體層之上表面，同時界於所述相鄰兩個導體結構之間之所述主動區之上表面被所述熔合間隙壁覆蓋。
- 如申請專利範圍第17項所述之製造半導體元件的方法，其中於所述半導體基底上形成多數個分開的所述導體結構的步驟包括：在所述半導體基底上形成所述導體層；在所述導體層上形成多數個分開的罩幕圖案；以及以所述罩幕圖案為罩幕，圖案化所述導體層，以形成分開的所述導體結構；其中形成所述層間絕緣膜的步驟包括：在所述罩幕圖案上形成所述層間絕緣膜；以及其中於所述導體層曝露出之所述上表面上分別生長所述磊晶層的步驟包括：移除部份所述層間絕緣膜及所述罩幕圖案，以曝露所述導體層之所述上表面。
- 如申請專利範圍第18項所述之製造半導體元件的方法，其中移除部份所述層間絕緣膜及所述罩幕圖案，以曝露所述導體層之所述上表面的步驟包括：於所述導體層之所述上表面上及所述絕緣間隙壁界定之範圍內形成凹陷；以及於所述導體層曝露出之所述上表面上分別生長所述磊晶層的步驟包括：生長所述磊晶層於所述凹陷中。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020080009681A KR101393308B1 (ko) | 2008-01-30 | 2008-01-30 | 실리사이드화 공정을 이용하는 반도체 소자의 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW200941553A TW200941553A (en) | 2009-10-01 |
| TWI462152B true TWI462152B (zh) | 2014-11-21 |
Family
ID=40899670
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW098101217A TWI462152B (zh) | 2008-01-30 | 2009-01-14 | 使用基底遮罩形成金屬矽化物的方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US7897500B2 (zh) |
| KR (1) | KR101393308B1 (zh) |
| TW (1) | TWI462152B (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11245026B2 (en) | 2019-11-22 | 2022-02-08 | Winbond Electronics Corp. | Memory devices |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP4528700B2 (ja) | 2005-09-09 | 2010-08-18 | 株式会社東芝 | 半導体装置及びその製造方法 |
-
2008
- 2008-01-30 KR KR1020080009681A patent/KR101393308B1/ko not_active IP Right Cessation
- 2008-11-24 US US12/276,562 patent/US7897500B2/en not_active Expired - Fee Related
-
2009
- 2009-01-14 TW TW098101217A patent/TWI462152B/zh not_active IP Right Cessation
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Also Published As
| Publication number | Publication date |
|---|---|
| US20090191699A1 (en) | 2009-07-30 |
| KR20090083715A (ko) | 2009-08-04 |
| US7897500B2 (en) | 2011-03-01 |
| KR101393308B1 (ko) | 2014-05-12 |
| TW200941553A (en) | 2009-10-01 |
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