KR20100067779A - 불휘발성 메모리 소자의 제조방법 - Google Patents
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Abstract
본 발명은, 반도체 기판 상에 제1 폭을 갖는 게이트 라인들을 형성하는 단계, 게이트 라인들 사이에 제1 층간 절연막을 형성하는 단계, 게이트 라인들의 상부에 제1 폭보다 넓은 제2 폭을 갖는 보조패턴을 형성하는 단계, 보조패턴을 실리사이드막으로 상변이 시키는 단계, 제1 층간 절연막을 제거하는 단계, 게이트 라인들의 사이에 보이드(void)가 형성되도록 반도체 기판의 상부에 제2 층간 절연막을 형성하는 단계를 포함하는 불휘발성 메모리 소자의 제조방법으로 이루어진다.
코발트실리사이드, 보이드, CoSi, CoSi2, 폴리실리콘
Description
본 발명은 불휘발성 메모리 소자의 제조방법에 관한 것으로, 특히 코발트실리사이드막을 포함한 메모리 소자의 전기적 특성을 향상시키기 위한 불휘발성 메모리 소자의 제조방법에 관한 것이다.
불휘발성 메모리 소자는 데이터가 저장되는 플로팅 게이트(floating gate) 및 구동전압을 전달하는 콘트롤 게이트(control gate)를 포함한다. 특히, 콘트롤 게이트의 상부에는 저항을 감소시키기 위하여 금속막을 형성하는데, 주로 텅스텐(tungsten; W)을 많이 사용하였다. 하지만, 텅스텐은 제조공정 중 표면에 이상산화가 발생하는 문제점이 있다. 이는, 특히 반도체 소자의 집적도가 증가함에 따라 반도체 소자의 전기적 특성에 더욱 크게 영향을 주고 있다.
이를 해결하기 위하여, 텅스텐 대신 코발트실리사이드(CoSix; x는 자연수)막을 형성하게 되었다. 코발트실리사이드막을 형성하기 위해서는 일반적으로, 콘트롤 게이트용 폴리실리콘막의 상부 일부를 코발트실리사이드막으로 변형시켜 형성하였는데, 집적도가 증가함에 따라 폴리실리콘막의 양이 감소하면서 게이트 라인(gate line)이 휘어지거나 끊어지는 문제가 발생할 수도 있다. 또한, 게이트 라인 사이의 간격이 좁아지면서 간섭현상이 증가하게 되어 불휘발성 메모리 소자의 신뢰도가 저하될 수 있다.
본 발명이 해결하고자 하는 과제는, 반도체 기판 상에 게이트 라인 및 제1 층간 절연막을 형성하고 평탄화 공정을 실시한 이후에, 폴리실리콘막을 추가로 형성한다. 이어서, 추가로 형성한 폴리실리콘막을 패터닝한 후, 코발트막을 사용하여 코발트실리사이드막을 형성함으로써 폴리실리콘막의 부족현상을 방지할 수 있다.
또한, 추가로 형성된 폴리실리콘막의 패턴 폭을 게이트 라인의 폭보다 넓게 형성함으로써 제2 층간 절연막 형성 시, 게이트 라인 사이에 보이드를 형성하여 이웃하는 게이트 라인 간 간섭 현상을 억제할 수 있다.
본 발명의 일 실시 예에 따른 불휘발성 메모리 소자의 제조방법은, 반도체 기판 상에 제1 폭을 갖는 게이트 라인들을 형성한다. 게이트 라인들 사이에 제1 층간 절연막을 형성한다. 게이트 라인들의 상부에 제1 폭보다 넓은 제2 폭을 갖는 보조패턴을 형성한다. 보조패턴을 실리사이드막으로 상변이 시킨다. 제1 층간 절연막을 제거한다. 게이트 라인들의 사이에 보이드(void)가 형성되도록 반도체 기판의 상부에 제2 층간 절연막을 형성하는 단계를 포함하는 불휘발성 메모리 소자의 제조방법으로 이루어진다.
본 발명의 다른 실시 예에 따른 불휘발성 메모리 소자의 제조방법은, 반도체 기판 상에 제1 폭을 갖는 게이트 라인들을 형성한다. 게이트 라인들 사이에 제1 층 간 절연막을 형성한다. 게이트 라인들의 상부에 제1 폭보다 넓은 제2 폭을 갖는 보조패턴을 형성한다. 보조패턴을 실리사이드막으로 상변이 시킨다. 제1 층간 절연막을 제거한다. 반도체 기판의 상부에 제2 층간 절연막을 형성하는 단계를 포함하는 불휘발성 메모리 소자의 제조방법으로 이루어진다.
보조패턴은 폴리실리콘막으로 형성하며, 제2 폭은 제1 폭보다 넓고, 이웃하는 보조패턴이 서로 접하지 않도록 한다.
게이트 라인들 사이에 제1 층간 절연막을 형성하는 단계는, 게이트 라인들을 포함한 반도체 기판의 상부에 제1 층간 절연막을 형성한다. 게이트 라인들의 상부가 드러나도록 평탄화 공정을 실시하는 단계를 포함한다.
게이트 라인들은 터널 절연막, 플로팅 게이트, 유전체막 및 콘트롤 게이트가 적층되어 형성된다.
제2 폭을 갖는 보조패턴을 형성하는 단계는, 제1 층간 절연막 및 게이트 라인들의 상부에 보조막을 형성한다. 보조막의 상부에 제2 폭을 갖는 하드 마스크 패턴을 형성한다. 하드 마스크 패턴에 따라 보조막을 패터닝한다. 하드 마스크 패턴을 제거하는 단계를 포함한다.
보조패턴을 실리사이드막으로 상변이 시키는 단계는, 보조패턴 및 제1 층간 절연막의 상부에 코발트막을 형성한다. 보조패턴을 실리사이드막으로 상변이 시키기 위하여 열처리 공정을 실시하는 단계를 포함한다.
열처리 공정을 실시하기 이전에, 코발트막의 상부에 차단막을 형성하는 단계를 더 포함한다. 이때, 차단막은 Ti막 및 TiN막을 적층하여 형성한다.
실리사이드막은 CoSi2막으로 형성된다.
제2 층간 절연막은 스텝 커버리지(step coverage) 특성이 낮은 물질 또는 방법으로 형성한다.
제2 층간 절연막은 SiO2막으로 형성하며, 제2 층간 절연막은 물리적 기상 증착법(PVD)으로 형성한다.
본 발명은, 추가로 폴리실리콘막을 형성한 후, 코발트막을 사용하여 코발트실리사이드막을 형성함으로써 폴리실리콘막의 부족현상을 방지할 수 있다. 이로 인해, 게이트 라인이 휘어지거나 끊어지는 현상을 방지할 수 있다.
또한, 추가로 형성된 폴리실리콘막의 패턴 폭을 게이트 라인의 폭보다 넓게 형성함으로써 제2 층간 절연막 형성 시, 게이트 라인 사이에 보이드를 형성할 수 있으므로, 이웃하는 게이트 라인 간의 간섭 현상을 억제할 수 있다. 이로써, 불휘발성 메모리 소자의 전기적 특성 열화를 방지하여 신뢰도를 향상시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전 하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1a 내지 도 1i는 본 발명에 따른 불휘발성 메모리 소자의 제조방법을 설명하기 위한 단면도이다.
도 1a를 참조하면, 반도체 기판(100) 상에 제1 폭(W1)을 갖는 게이트 라인(GL)들을 형성한다. 게이트 라인(GL)은 터널 절연막(102), 플로팅 게이트(floating gate; 104), 유전체막(106) 및 콘트롤 게이트(control gate; 108)가 적층된 구조로 형성할 수 있다. 터널 절연막(102)은 산화막으로 형성한다. 플로팅 게이트(104)는 폴리실리콘막으로 형성할 수 있으며, 예를 들면, 언도프트(undoped) 폴리실리콘막과 도프트(dope) 폴리실리콘막을 적층하여 형성할 수 있다. 유전체막(106)은 산화막, 질화막, 산화막을 순차적으로 적층하여 형성할 수 있다. 콘트롤 게이트(108)는 폴리실리콘막으로 형성할 수 있으며, 예를 들면, 도프트(doped) 폴리실리콘막으로 형성할 수 있다. 또한, 게이트 라인(GL) 사이의 반도체 기판(100)에는 접합영역(100a)을 형성하여 게이트 라인(GL) 간 전기적으로 연결될 수 있도록 한다.
도 1b를 참조하면, 게이트 라인(GL)들이 모두 덮이도록 반도체 기판(100)의 상부에 제1 층간 절연막(110)을 형성한다. 바람직하게는, 제1 층간 절연막(110)은 게이트 라인(GL) 사이에 모두 채워질 수 있도록 형성한다. 제1 층간 절연막(110)은 산화막으로 형성할 수 있으며, 예를 들어 TEOS(tetra ethyl ortho silicate)막 또 는 SiO2막으로 형성할 수 있다.
도 1c를 참조하면, 콘트롤 게이트(108)의 상부가 드러나도록 평탄화 공정을 실시한다. 평탄화 공정은 화학적기계적연마(chemical mechanical polishing) 공정으로 실시할 수 있다.
도 1d를 참조하면, 제1 층간 절연막(110) 및 콘트롤 게이트(108)의 상부에 폴리실리콘막의 부족 현상을 방지하기 위하여 보조막(112)을 추가로 형성한다. 이를 위해, 보조막(112)은 폴리실리콘막으로 형성하며, 콘트롤 게이트(108)와 동일한 물질로 형성하는 것이 바람직하다.
도 1e를 참조하면, 보조막(112)의 상부에 하드 마스크 패턴(114)을 형성하고, 하드 마스크 패턴(114)에 따라 패터닝 공정을 실시하여 보조패턴(112a)을 형성한다. 특히, 보조패턴(112a)은 후속 공정 시, 게이트 라인(GL) 사이에 보이드(void)를 형성하기 위하여 게이트 라인(GL)의 제1 폭(W1)보다 넓은 제2 폭(W2)이 되도록 형성한다. 바람직하게는, 제2 폭(W2)은 제1 폭(W1)보다는 넓되, 이웃하는 보조패턴(112a)이 서로 접하지는 않도록 한다.
도 1f를 참조하면, 보조패턴(112a) 및 제1 층간 절연막(110)의 상부에 코발트(cobalt; Co)막(116)을 형성한다. 이어서, 후속 실시할 제1 열처리 공정 시 코발트막(116)으로부터 코발트 성분이 외부로 빠져나가는 것을 방지하기 위하여 차단막(118)을 형성하는 것이 바람직하다. 차단막(118)은 Ti막 및 TiN막을 적층하여 형성할 수 있다.
도 1g를 참조하면, 폴리실리콘막인 보조패턴(112a)을 제1 코발트실리사이드막(120a)으로 상변이 시키기 위한 제1 열처리 공정을 실시한다. 제1 열처리 공정은 400℃ 내지 700℃의 온도범위에서 실시하는 것이 바람직하다. 이로써, 제1 코발트실리사이드막(120a)은 CoSi막이 된다. 이때, 보조패턴(112a)과 접하는 부근의 콘트롤 게이트(108)의 일부도 함께 상변이되어 제1 코발트실리사이드막(120a)이 될 수 있다.
도 1h를 참조하면, 장벽막(118) 및 코발트막(116)을 제거한다. 이어서, 제1 코발트실리사이드막(120a)을 제2 코발트실리사이드막(120b)으로 상변이 시키기 위한 제2 열처리 공정을 실시한다. 제2 열처리 공정은 700℃ 내지 900℃의 온도범위에서 실시하는 것이 바람직하다. 이로써, 제2 코발트실리사이드막(120b)은 CoSi2막이 된다.
도 1i를 참조하면, 게이트 라인(GL) 사이의 제1 층간 절연막(110)을 제거하기 위한 식각 공정을 실시한다. 식각 공정은 습식 또는 건식 식각 공정으로 실시할 수 있지만, 습식 식각 공정으로 실시하는 것이 바람직하다.
도 1j를 참조하면, 제2 코발트실리사이드막(120b)을 포함한 게이트 라인(GL)이 형성된 반도체 기판(100)의 상부에 제2 층간 절연막(122)을 형성한다. 특히, 제2 코발트실리사이드막(120b) 간의 간격이 하부보다 좁기 때문에, 게이트 라인(GL)의 하부에 에어(air)로 이루어진 보이드(void; V)를 형성할 수 있다. 게이트 라인(GL) 사이에 보이드(V)가 형성되면, 이웃하는 게이트 라인(GL) 간의 간섭현상을 감소시킬 수 있으므로, 불휘발성 메모리 소자의 전기적 특성을 향상시킬 수 있다. 보이드(V)를 더욱 용이하게 형성하기 위하여, 제2 층간 절연막(122)은 스텝 커버리지(step coverage) 특성이 낮은 물질 또는 방법으로 사용하여 형성할 수 있다. 이를 위해, 제2 층간 절연막(122)은 갭필 능력이 좋지 않은 SiO2막으로 형성할 수 있으며, 물리적기상증착법(physical vapor deposition; PVD)으로 형성할 수도 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
도 1a 내지 도 1i는 본 발명에 따른 불휘발성 메모리 소자의 제조방법을 설명하기 위한 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 기판 100a : 접합영역
102 : 터널 절연막 104 : 플로팅 게이트
106 : 유전체막 108 : 콘트롤 게이트
110 : 제1 층간 절연막 112 : 보조막
112a : 보조패턴 114 : 하드 마스크 패턴
116 : 코발트막 118 : 차단막
120a :제1 코발트실리사이드막 120b : 제2 코발트실리사이드막
122 : 제2 층간 절연막 V : 보이드
GL : 게이트 라인
Claims (14)
- 반도체 기판 상에 제1 폭을 갖는 게이트 라인들을 형성하는 단계;상기 게이트 라인들 사이에 제1 층간 절연막을 형성하는 단계;상기 게이트 라인들의 상부에 상기 제1 폭보다 넓은 제2 폭을 갖는 보조패턴을 형성하는 단계;상기 보조패턴을 실리사이드막으로 상변이 시키는 단계;상기 제1 층간 절연막을 제거하는 단계; 및상기 게이트 라인들의 사이에 보이드(void)가 형성되도록 상기 반도체 기판의 상부에 제2 층간 절연막을 형성하는 단계를 포함하는 불휘발성 메모리 소자의 제조방법.
- 반도체 기판 상에 제1 폭을 갖는 게이트 라인들을 형성하는 단계;상기 게이트 라인들 사이에 제1 층간 절연막을 형성하는 단계;상기 게이트 라인들의 상부에 상기 제1 폭보다 넓은 제2 폭을 갖는 보조패턴을 형성하는 단계;상기 보조패턴을 실리사이드막으로 상변이 시키는 단계;상기 제1 층간 절연막을 제거하는 단계; 및상기 반도체 기판의 상부에 제2 층간 절연막을 형성하는 단계를 포함하는 불휘발성 메모리 소자의 제조방법.
- 제1항 또는 제2항에 있어서,상기 보조패턴은 폴리실리콘막으로 형성하는 불휘발성 메모리 소자의 제조방법.
- 제1항 또는 제2항에 있어서,상기 제2 폭은 상기 제1 폭보다 넓고, 이웃하는 상기 보조패턴이 서로 접하지 않도록 하는 불휘발성 메모리 소자의 제조방법.
- 제1항 또는 제2항에 있어서,상기 게이트 라인들 사이에 제1 층간 절연막을 형성하는 단계는,상기 게이트 라인들을 포함한 상기 반도체 기판의 상부에 상기 제1 층간 절연막을 형성하는 단계; 및상기 게이트 라인들의 상부가 드러나도록 평탄화 공정을 실시하는 단계를 포함하는 불휘발성 메모리 소자의 제조방법.
- 제1항 또는 제2항에 있어서,상기 게이트 라인들은 터널 절연막, 플로팅 게이트, 유전체막 및 콘트롤 게이트가 적층되어 형성된 불휘발성 메모리 소자의 제조방법.
- 제1항 또는 제2항에 있어서,상기 제2 폭을 갖는 보조패턴을 형성하는 단계는,상기 제1 층간 절연막 및 상기 게이트 라인들의 상부에 보조막을 형성하는 단계;상기 보조막의 상부에 상기 제2 폭을 갖는 하드 마스크 패턴을 형성하는 단계;상기 하드 마스크 패턴에 따라 상기 보조막을 패터닝하는 단계; 및상기 하드 마스크 패턴을 제거하는 단계를 포함하는 불휘발성 메모리 소자의 제조방법.
- 제1항 또는 제2항에 있어서,상기 보조패턴을 실리사이드막으로 상변이 시키는 단계는,상기 보조패턴 및 상기 제1 층간 절연막의 상부에 코발트막을 형성하는 단계;상기 보조패턴을 상기 실리사이드막으로 상변이 시키기 위하여 열처리 공정을 실시하는 단계를 포함하는 불휘발성 메모리 소자의 제조방법.
- 제8항에 있어서,상기 열처리 공정을 실시하기 이전에, 상기 코발트막의 상부에 차단막을 형성하는 단계를 더 포함하는 불휘발성 메모리 소자의 제조방법.
- 제9항에 있어서,상기 차단막은 Ti막 및 TiN막을 적층하여 형성하는 불휘발성 메모리 소자의 제조방법.
- 제8항에 있어서,상기 실리사이드막은 CoSi2막으로 형성되는 불휘발성 메모리 소자의 제조방법.
- 제1항 또는 제2항에 있어서,상기 제2 층간 절연막은 스텝 커버리지(step coverage) 특성이 낮은 물질 또는 방법으로 형성하는 불휘발성 메모리 소자의 제조방법.
- 제1항 또는 제2항에 있어서,상기 제2 층간 절연막은 SiO2막으로 형성하는 불휘발성 메모리 소자의 제조방법.
- 제1항 또는 제2항에 있어서,상기 제2 층간 절연막은 물리적 기상 증착법(PVD)으로 형성하는 불휘발성 메 모리 소자의 제조방법.
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9275904B2 (en) | 2009-08-19 | 2016-03-01 | Hynix Semiconductor Inc. | Method for fabricating semiconductor device |
-
2008
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