JPWO2015075819A1 - 半導体装置、及び半導体装置の製造方法 - Google Patents
半導体装置、及び半導体装置の製造方法 Download PDFInfo
- Publication number
- JPWO2015075819A1 JPWO2015075819A1 JP2014532148A JP2014532148A JPWO2015075819A1 JP WO2015075819 A1 JPWO2015075819 A1 JP WO2015075819A1 JP 2014532148 A JP2014532148 A JP 2014532148A JP 2014532148 A JP2014532148 A JP 2014532148A JP WO2015075819 A1 JPWO2015075819 A1 JP WO2015075819A1
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor layer
- columnar
- gate
- insulating film
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 554
- 238000004519 manufacturing process Methods 0.000 title claims description 81
- 229910052751 metal Inorganic materials 0.000 claims abstract description 180
- 239000002184 metal Substances 0.000 claims abstract description 180
- 238000009792 diffusion process Methods 0.000 claims abstract description 71
- 239000012212 insulator Substances 0.000 claims abstract description 52
- 239000010410 layer Substances 0.000 claims description 612
- 150000004767 nitrides Chemical class 0.000 claims description 99
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 52
- 229920005591 polysilicon Polymers 0.000 claims description 50
- 239000000758 substrate Substances 0.000 claims description 41
- 239000011229 interlayer Substances 0.000 claims description 38
- 238000000034 method Methods 0.000 claims description 28
- 150000001875 compounds Chemical class 0.000 claims description 19
- 238000005530 etching Methods 0.000 claims description 17
- 238000000151 deposition Methods 0.000 claims description 14
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 11
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 50
- 229910052710 silicon Inorganic materials 0.000 description 50
- 239000010703 silicon Substances 0.000 description 50
- 230000015654 memory Effects 0.000 description 17
- 230000006870 function Effects 0.000 description 11
- 239000012528 membrane Substances 0.000 description 10
- 238000009413 insulation Methods 0.000 description 7
- 239000005387 chalcogenide glass Substances 0.000 description 4
- 238000001816 cooling Methods 0.000 description 4
- 239000012535 impurity Substances 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- 239000000155 melt Substances 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/011—Manufacture or treatment of multistable switching devices
- H10N70/021—Formation of switching materials, e.g. deposition of layers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
- H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
- H10B63/34—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors of the vertical channel field-effect transistor type
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
- H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/011—Manufacture or treatment of multistable switching devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/011—Manufacture or treatment of multistable switching devices
- H10N70/061—Shaping switching materials
- H10N70/063—Shaping switching materials by etching of pre-deposited switching material layers, e.g. lithography
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/011—Manufacture or treatment of multistable switching devices
- H10N70/061—Shaping switching materials
- H10N70/068—Shaping switching materials by processes specially adapted for achieving sub-lithographic dimensions, e.g. using spacers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/20—Multistable switching devices, e.g. memristors
- H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/20—Multistable switching devices, e.g. memristors
- H10N70/253—Multistable switching devices, e.g. memristors having three or more electrodes, e.g. transistor-like devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/821—Device geometry
- H10N70/823—Device geometry adapted for essentially horizontal current flow, e.g. bridge type devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/821—Device geometry
- H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
- H10N70/8265—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices on sidewalls of dielectric structures, e.g. mesa-shaped or cup-shaped devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/841—Electrodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/841—Electrodes
- H10N70/8413—Electrodes adapted for resistive heating
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
Description
102.第1のレジスト
103.第1のレジスト
104.フィン状シリコン層
105.フィン状シリコン層
106.第1の絶縁膜
107.第2の絶縁膜
108.第2の絶縁膜
109.第1のポリシリコン
110.第3の絶縁膜
111.第2のレジスト
112.第2のレジスト
113.第2のレジスト
114.第3の絶縁膜
115.第3の絶縁膜
116.第3の絶縁膜
117.第1のダミーゲート
118.第2のダミーゲート
119.第1のダミーゲート
123.第2の絶縁膜
124.第2の絶縁膜
125.第2の絶縁膜
126.第2の絶縁膜
127.第2の絶縁膜
128.第2の絶縁膜
129.第1の柱状シリコン層
130.第2の柱状シリコン層
131.第1の柱状シリコン層
132.第1の柱状シリコン層
133.第2の柱状シリコン層
134.第1の柱状シリコン層
135.第4の絶縁膜
136.第2のポリシリコン
137.第3のダミーゲート
138.第4のダミーゲート
139.第3のダミーゲート
140.第4の絶縁膜
141.第4の絶縁膜
142.第4の絶縁膜
143a.第2の拡散層
143b.第2の拡散層
143c.第2の拡散層
143d.第2の拡散層
144.第5の絶縁膜
145.サイドウォール
146.サイドウォール
147.サイドウォール
148.金属と半導体の化合物
149.金属と半導体の化合物
150.金属と半導体の化合物
151.金属と半導体の化合物
152.金属と半導体の化合物
153.金属と半導体の化合物
154.金属と半導体の化合物
155.金属と半導体の化合物
156.金属と半導体の化合物
157.金属と半導体の化合物
158.金属と半導体の化合物
159.層間絶縁膜
160.ゲート絶縁膜
161.第3のレジスト
162.ゲート絶縁膜
163.ゲート絶縁膜
164.ゲート絶縁膜
165.ゲート絶縁膜
166.ゲート絶縁膜
167.金属
168a.ゲート電極
168b.ゲート配線
169a.コンタクト電極
169b.コンタクト配線
170a.ゲート電極
170b.ゲート配線
171.第2のゲート絶縁膜
172.第4のレジスト
173.第2のゲート絶縁膜
174.第2のゲート絶縁膜
175.第2のゲート絶縁膜
176.第2のゲート絶縁膜
177.第2のゲート絶縁膜
178.第2の金属
179.第2の金属線
179a.第1のコンタクト
179b.第1のコンタクト
180.第2の金属線
180a.第3のコンタクト
180b.第3のコンタクト
181.第2の金属線
181a.第1のコンタクト
181b.第1のコンタクト
182.第3の金属
183.第3の金属線
183a.第2のコンタクト
183b.第2のコンタクト
184.第3の金属線
184a.第4のコンタクト
184b.第4のコンタクト
185.第3の金属線
185a.第2のコンタクト
185b.第2のコンタクト
186.第5のレジスト
187.第5のレジスト
194.第2の層間絶縁膜
195.第6のレジスト
196.コンタクト孔
197.コンタクト孔
198.コンタクト孔
199.コンタクト孔
200.第4の金属
201.窒化膜
202.柱状窒化膜層
203.柱状窒化膜層
204.柱状窒化膜層
205.柱状窒化膜層
206.下部電極
207.下部電極
208.下部電極
209.下部電極
210.抵抗が変化する膜
211.抵抗が変化する膜
212.抵抗が変化する膜
213.抵抗が変化する膜
214.抵抗が変化する膜
215.抵抗が変化する膜
216.抵抗が変化する膜
217.抵抗が変化する膜
218.抵抗が変化する膜
219.リセットゲート絶縁膜
220.金属
220a.リセットゲート
220b.リセットゲート
221.窒化膜
221a.窒化膜
221b.窒化膜
222.第7のレジスト
223.第7のレジスト
224.第3の層間絶縁膜
225.金属
225a.ビット線
225b.ビット線
226.第8のレジスト
227.第8のレジスト
第1の柱状半導体層と、
前記第1の柱状半導体層の周囲に形成された第1のゲート絶縁膜と、
前記第1のゲート絶縁膜の周囲に形成された金属からなるゲート電極と、
前記ゲート電極に接続された金属からなるゲート配線と、
前記第1の柱状半導体層上部の周囲に形成された第2のゲート絶縁膜と、
前記第2のゲート絶縁膜の周囲に形成された第2の金属からなる第1のコンタクトと、
前記第1のコンタクトの上部と前記第1の柱状半導体層の上部とを接続する第3の金属からなる第2のコンタクトと、
前記第1の柱状半導体層の下部に形成された第2の拡散層と、
前記第2のコンタクト上に形成された柱状絶縁体層と、
前記柱状絶縁体層の上部の周囲に形成された抵抗が変化する膜と、
前記柱状絶縁体層の下部の周囲に形成され、前記抵抗が変化する膜と接続する下部電極と、
前記抵抗が変化する膜を取り囲むリセットゲート絶縁膜と、
前記リセットゲート絶縁膜を取り囲むリセットゲートと、
を有し、
前記第2のコンタクトと前記下部電極とは電気的に接続していることを特徴とする。
前記フィン状半導体層の周囲に形成された第1の絶縁膜と、
前記フィン状半導体層上に形成された前記第1の柱状半導体層と、
前記ゲート電極と前記ゲート配線の周囲と底部に形成された前記第1のゲート絶縁膜と、
を有し、
前記ゲート配線は前記フィン状半導体層に直交する方向に延在し、
前記第2の拡散層は前記フィン状半導体層に更に形成されることが好ましい。
前記フィン状半導体層の周囲に形成された前記第1の絶縁膜と、
前記フィン状半導体層上に形成された第2の柱状半導体層と、
前記第2の柱状半導体層の周囲に形成された金属からなるコンタクト電極と、
前記コンタクト電極に接続された前記フィン状半導体層に直交する方向に延在する金属からなる前記コンタクト配線と、
前記フィン状半導体層と前記第2の柱状半導体層の下部に形成された前記第2の拡散層と、
を有し、
前記コンタクト電極は前記第2の拡散層と接続することが好ましい。
前記フィン状半導体層に直交する方向の前記第1の柱状半導体層の幅は前記フィン状半導体層に直交する方向の前記フィン状半導体層の幅と同じであることが好ましい。
前記ゲート電極と前記ゲート配線の周囲と底部に形成された前記第1のゲート絶縁膜と、
を有し、
前記第2の拡散層は前記半導体基板に更に形成されることが好ましい。
半導体基板上にフィン状半導体層を形成し、前記フィン状半導体層の周囲に第1の絶縁膜を形成する第1工程と、
前記第1工程の後、第1の柱状半導体層と第1のポリシリコンによる第1のダミーゲートと第2の柱状半導体層と前記第1のポリシリコンによる第2のダミーゲートを形成する第2工程と、
前記第2工程の後、前記第1のダミーゲートと前記第1の柱状半導体層と前記第2のダミーゲートと前記第2の柱状半導体層の側壁に、第3のダミーゲートと第4のダミーゲートを形成する第3工程と、
前記第3工程の後、前記フィン状半導体層上部と前記第1の柱状半導体層下部と前記第2の柱状半導体層下部に第2の拡散層を形成する第4工程と、
前記第4工程の後、層間絶縁膜を堆積し、前記第1のダミーゲートと前記第2のダミーゲートと前記第3のダミーゲートと前記第4のダミーゲートとの上部を露出し、前記第1のダミーゲートと前記第2のダミーゲートと前記第3のダミーゲートと前記第4のダミーゲートとを除去し、第1のゲート絶縁膜を前記第1の柱状半導体層の周囲と前記第2の柱状半導体層の周囲に形成し、前記第2の柱状半導体層の底部周辺の前記第1のゲート絶縁膜を除去し、第1の金属を堆積し、前記第1の柱状半導体層上部と前記第2の柱状半導体層上部を露出し、前記第1の柱状半導体層の周囲にゲート電極及びゲート配線を形成し、前記第2の柱状半導体層の周囲にコンタクト電極及びコンタクト配線を形成する第5工程と、
前記第5工程の後、前記第1の柱状半導体層周囲と前記ゲート電極と前記ゲート配線上と、前記第2の柱状半導体層周囲と前記コンタクト電極と前記コンタクト配線上に第2のゲート絶縁膜を堆積し、第2の金属を堆積し、前記第1の柱状半導体層の上部と前記第2の柱状半導体層上部を露出し、前記第1の柱状半導体層上の前記第2のゲート絶縁膜を除去し、第3の金属を堆積し、前記第3の金属と前記第2の金属の一部をエッチングすることで、前記第2の金属が前記第1の柱状半導体層上部側壁を取り囲む第1のコンタクトと、前記第1のコンタクトの上部と前記第1の柱状半導体層上部とを接続する第2のコンタクトと、を形成する第6工程と、
前記第6工程の後、第2の層間絶縁膜を堆積し、前記第2のコンタクト上にコンタクト孔を形成し、第4の金属と窒化膜を堆積し、
前記第2の層間絶縁膜上の前記第4の金属と前記窒化膜とを除去することで、前記コンタクト孔内部に、柱状窒化膜層と、前記柱状窒化膜層底部と前記柱状窒化膜層とを取り囲む下部電極を形成し、
前記第2の層間絶縁膜をエッチバックし、前記柱状窒化膜層を取り囲む前記下部電極上部を露出し、
露出した前記柱状窒化膜層を取り囲む前記下部電極上部を除去し、
前記柱状窒化膜層を取り囲み、前記下部電極に接続するように抵抗が変化する膜を堆積し、
前記抵抗が変化する膜をエッチングし、前記柱状窒化膜層上部にサイドウォール状に残存させ、
前記抵抗が変化する膜を取り囲むようリセットゲート絶縁膜を形成し、リセットゲートを形成する第7工程を有することを特徴とする。
前記フィン状半導体層の周囲に第2の絶縁膜を形成し、
前記第2の絶縁膜の上に前記第1のポリシリコンを堆積し平坦化し、
前記ゲート配線と前記第1の柱状半導体層と第1のコンタクト配線と前記第2の柱状半導体層を形成するための第2のレジストを、前記フィン状半導体層の方向に対して垂直の方向に形成し、
前記第1のポリシリコンと前記第2の絶縁膜と前記フィン状半導体層をエッチングすることにより、
前記第1の柱状半導体層と前記第1のポリシリコンによる前記第1のダミーゲートと前記第2の柱状半導体層と前記第1のポリシリコンによる前記第2のダミーゲートを形成することが好ましい。
Claims (24)
- 第1の柱状半導体層と、
前記第1の柱状半導体層の周囲に形成された第1のゲート絶縁膜と、
前記第1のゲート絶縁膜の周囲に形成された金属からなるゲート電極と、
前記ゲート電極に接続された金属からなるゲート配線と、
前記第1の柱状半導体層上部の周囲に形成された第2のゲート絶縁膜と、
前記第2のゲート絶縁膜の周囲に形成された第2の金属からなる第1のコンタクトと、
前記第1のコンタクトの上部と前記第1の柱状半導体層の上部とを接続する第3の金属からなる第2のコンタクトと、
前記第1の柱状半導体層の下部に形成された第2の拡散層と、
前記第2のコンタクト上に形成された柱状絶縁体層と、
前記柱状絶縁体層の上部の周囲に形成された抵抗が変化する膜と、
前記柱状絶縁体層の下部の周囲に形成され、前記抵抗が変化する膜と接続する下部電極と、
前記抵抗が変化する膜を取り囲むリセットゲート絶縁膜と、
前記リセットゲート絶縁膜を取り囲むリセットゲートと、
を有することを特徴とする半導体装置。 - 前記柱状絶縁体層は窒化膜からなり、前記柱状絶縁体層と前記第2のコンタクトの間にさらに前記下部電極を有することを特徴とする請求項1に記載の半導体装置。
- 前記リセットゲートは、窒化チタンからなることを特徴とする請求項1に記載の半導体装置。
- 前記リセットゲート絶縁膜は、窒化膜からなることを特徴とする請求項1に記載の半導体装置。
- 前記下部電極は、窒化チタンからなることを特徴とする請求項2に記載の半導体装置。
- 前記リセットゲートに電流を流すことにより、前記抵抗が変化する膜のリセットを行うことを特徴とする請求項1に記載の半導体装置。
- 前記第1のコンタクトの第2の金属の仕事関数は、4.0eVから4.2eVの間であることを特徴とする請求項1または2に記載の半導体装置。
- 前記第1のコンタクトの第2の金属の仕事関数は、5.0eVから5.2eVの間であることを特徴とする請求項1または2に記載の半導体装置。
- 半導体基板上に形成されたフィン状半導体層と、
前記フィン状半導体層の周囲に形成された第1の絶縁膜と、
前記フィン状半導体層上に形成された前記第1の柱状半導体層と、
を有し、
前記ゲート電極と前記ゲート配線の周囲と底部に形成された前記第1のゲート絶縁膜と、を有し、
前記ゲート配線は前記フィン状半導体層に直交する方向に延在するのであって、
前記第2の拡散層は前記フィン状半導体層に更に形成されることを特徴とする請求項1に記載の半導体装置。 - 前記第2の拡散層は前記半導体基板に更に形成されることを特徴とする請求項9に記載の半導体装置。
- 前記第2の拡散層に接続される前記ゲート配線に平行なコンタクト配線を有することを特徴とする請求項9または10のいずれか一つに記載の半導体装置。
- 前記半導体基板上に形成された前記フィン状半導体層と、
前記フィン状半導体層の周囲に形成された前記第1の絶縁膜と、
前記フィン状半導体層上に形成された第2の柱状半導体層と、
前記第2の柱状半導体層の周囲に形成された金属からなるコンタクト電極と、
前記コンタクト電極に接続された前記フィン状半導体層に直交する方向に延在する金属からなる前記コンタクト配線と、
前記フィン状半導体層と前記第2の柱状半導体層の下部に形成された前記第2の拡散層と、
前記コンタクト電極は前記第2の拡散層と接続するのであって、
を有することを特徴とする請求項11に記載の半導体装置。 - 前記ゲート電極の外側の幅と前記ゲート配線の幅は同じであって、
前記フィン状半導体層に直交する方向の前記第1の柱状半導体層の幅は前記フィン状半導体層に直交する方向の前記フィン状半導体層の幅と同じであることを特徴とする請求項9、10、11、12のいずれか一つに記載の半導体装置。 - 前記第2の柱状半導体層と前記コンタクト電極との間に形成された前記第1のゲート絶縁膜を有することを特徴とする請求項12に記載の半導体装置。
- 前記フィン状半導体層に直交する方向の前記第2の柱状半導体層の幅は前記フィン状半導体層に直交する方向の前記フィン状半導体層の幅と同じであることを特徴とする請求項12に記載の半導体装置。
- 前記コンタクト電極と前記コンタクト配線の周囲に形成された前記第1のゲート絶縁膜を有することを特徴とする請求項14に記載の半導体装置。
- 前記コンタクト電極の外側の幅と前記コンタクト配線の幅は同じであることを特徴とする請求項12に記載の半導体装置。
- 半導体基板上に形成された前記第1の柱状半導体層と、
を有し、
前記ゲート電極と前記ゲート配線の周囲と底部に形成された前記第1のゲート絶縁膜と、を有し、
前記第2の拡散層は前記半導体基板に更に形成されることを特徴とする請求項1に記載の半導体装置。 - 半導体基板上にフィン状半導体層を形成し、前記フィン状半導体層の周囲に第1の絶縁膜を形成する第1工程と、
前記第1工程の後、
第1の柱状半導体層と前記第1のポリシリコンによる第1のダミーゲートと第2の柱状半導体層と前記第1のポリシリコンによる第2のダミーゲートを形成する第2工程と、
前記第2工程の後、前記第1のダミーゲートと前記第1の柱状半導体層と前記第2のダミーゲートと前記第2の柱状半導体層の側壁に、第3のダミーゲートと第4のダミーゲートを形成する第3工程と、
前記第3工程の後、
前記フィン状半導体層上部と前記第1の柱状半導体層下部と前記第2の柱状半導体層下部に第2の拡散層を形成する第4工程と、
前記第4工程の後、層間絶縁膜を堆積し、前記第1のダミーゲートと前記第2のダミーゲートと前記第3のダミーゲートと前記第4のダミーゲートとの上部を露出し、前記第1のダミーゲートと前記第2のダミーゲートと前記第3のダミーゲートと前記第4のダミーゲートとを除去し、ゲート絶縁膜を前記第1の柱状半導体層の周囲と前記第2の柱状半導体層の周囲に形成し、前記第2の柱状半導体層の底部周辺のゲート絶縁膜を除去し、第1の金属を堆積し、前記第1の柱状半導体層上部と前記第2の柱状半導体層上部を露出し、前記第1の柱状半導体層の周囲にゲート電極及びゲート配線を形成し、前記第2の柱状半導体層の周囲にコンタクト電極及びコンタクト配線を形成する第5工程と、
前記第5工程の後、前記第1の柱状半導体層周囲と前記ゲート電極と前記ゲート配線上と、前記第2の柱状半導体層周囲と前記コンタクト電極と前記コンタクト配線上に第2のゲート絶縁膜を堆積し、第2の金属を堆積し、前記第1の柱状半導体層の上部と前記第2の柱状半導体層上部を露出し、前記第1の柱状半導体層上の前記第2のゲート絶縁膜を除去し、第3の金属を堆積し、前記第3の金属と前記第2の金属の一部をエッチングすることで、第2の金属が前記第1の柱状半導体層上部側壁を取り囲む第1のコンタクトと、前記第1のコンタクトの上部と前記第1の柱状半導体層上部とを接続する第2のコンタクトと、を形成する第6工程と、
前記第6工程の後、第2の層間絶縁膜を堆積し、コンタクト孔を形成し、第4の金属と窒化膜を堆積し、
前記第2の層間絶縁膜上の前記第4の金属と窒化膜とを除去することで、前記コンタクト孔内部に、柱状窒化膜層と、前記柱状窒化膜層底部と前記柱状窒化膜層とを取り囲む下部電極を形成し、
前記第2の層間絶縁膜をエッチバックし、前記柱状窒化膜層を取り囲む前記下部電極上部を露出し、
露出した前記柱状窒化膜層を取り囲む前記下部電極上部を除去し、
前記柱状窒化膜層を取り囲み、前記下部電極に接続するように抵抗が変化する膜を堆積し、
前記抵抗が変化する膜をエッチングし、前記柱状窒化膜層上部にサイドウォール状に残存させ、
前記抵抗が変化する膜を取り囲むようリセットゲート絶縁膜を形成し、リセットゲートを形成する第7工程を有することを特徴とする半導体装置の製造方法。 - 前記第2工程であって、
前記フィン状半導体層の周囲に第2の絶縁膜を形成し、
前記第2の絶縁膜の上に第1のポリシリコンを堆積し平坦化し、
第1のゲート配線と第1の柱状半導体層と第1のコンタクト配線と第2の柱状半導体層を形成するための第2のレジストを、前記フィン状半導体層の方向に対して垂直の方向に形成し、
前記第1のポリシリコンと前記第2の絶縁膜と前記フィン状半導体層をエッチングすることにより、
第1の柱状半導体層と前記第1のポリシリコンによる第1のダミーゲートと第2の柱状半導体層と前記第1のポリシリコンによる第2のダミーゲートを形成することを特徴とする請求項19に記載の半導体装置の製造方法。 - 前記第2の絶縁膜の上に第1のポリシリコンを堆積し平坦化後、前記第1のポリシリコン上に第3の絶縁膜を形成することをさらに含むことを特徴とする請求項20に記載の半導体装置の製造方法。
- 前記第2工程の後、前記第1の柱状半導体層と前記第2の柱状半導体層と前記第1のダミーゲートと前記第2のダミーゲートの周囲に第4の絶縁膜を形成し、前記第4の絶縁膜の周囲に第2のポリシリコンを堆積し、エッチングをすることにより、前記第1のダミーゲートと前記第1の柱状半導体層と前記第2のダミーゲートと前記第2の柱状半導体層の側壁に残存させ、第3のダミーゲートと第4のダミーゲートを形成する第3工程を有することを特徴とする請求項20に記載の半導体装置の製造方法。
- 前記フィン状半導体層上部と前記第1の柱状半導体層下部と前記第2の柱状半導体層下部に第2の拡散層を形成し、前記第3のダミーゲートと前記第4のダミーゲートとの周囲に、第5の絶縁膜を形成し、エッチングをし、サイドウォール状に残存させ、前記第5の絶縁膜からなるサイドウォールを形成し、前記第2の拡散層上に金属と半導体の化合物を形成する第4工程を有することを特徴とする請求項22に記載の半導体装置の製造方法。
- 前記第4工程の後、層間絶縁膜を堆積し、化学機械研磨し、前記第1のダミーゲートと前記第2のダミーゲートと前記第3のダミーゲートと前記第4のダミーゲートとの上部を露出し、前記第1のダミーゲートと前記第2のダミーゲートと前記第3のダミーゲートと前記第4のダミーゲートとを除去し、前記第2の絶縁膜と前記第4の絶縁膜を除去し、ゲート絶縁膜を前記第1の柱状半導体層の周囲と前記第2の柱状半導体層の周囲と前記第5の絶縁膜の内側に形成し、前記第2の柱状半導体層の底部周辺のゲート絶縁膜を除去するための第3のレジストを形成し、前記第2の柱状半導体層の底部周辺の前記第1のゲート絶縁膜を除去し、第1の金属を堆積し、前記第1の柱状半導体層上部と前記第2の柱状半導体層上部を露出し、エッチバックを行い、前記第1の柱状半導体層の周囲にゲート電極及びゲート配線を形成し、前記第2の柱状半導体層の周囲にコンタクト電極及びコンタクト配線を形成する第5工程と、を有することを特徴とする請求項23に記載の半導体装置の製造方法。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
PCT/JP2013/081543 WO2015075819A1 (ja) | 2013-11-22 | 2013-11-22 | 半導体装置、及び半導体装置の製造方法 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2014255228A Division JP5864713B2 (ja) | 2014-12-17 | 2014-12-17 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP5670606B1 JP5670606B1 (ja) | 2015-02-18 |
JPWO2015075819A1 true JPWO2015075819A1 (ja) | 2017-03-16 |
Family
ID=52573843
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2014532148A Active JP5670606B1 (ja) | 2013-11-22 | 2013-11-22 | 半導体装置、及び半導体装置の製造方法 |
Country Status (3)
Country | Link |
---|---|
US (5) | US9281472B2 (ja) |
JP (1) | JP5670606B1 (ja) |
WO (1) | WO2015075819A1 (ja) |
Families Citing this family (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8916478B2 (en) * | 2011-12-19 | 2014-12-23 | Unisantis Electronics Singapore Pte. Ltd. | Method for manufacturing semiconductor device and semiconductor device |
JP5872054B2 (ja) | 2013-06-17 | 2016-03-01 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッドUnisantis Electronics Singapore Pte Ltd. | 半導体装置の製造方法、及び、半導体装置 |
WO2015045054A1 (ja) | 2013-09-26 | 2015-04-02 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 半導体装置、及び半導体装置の製造方法 |
JP5658426B1 (ja) * | 2013-10-03 | 2015-01-28 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッドUnisantis Electronics Singapore Pte Ltd. | 半導体装置、及び、半導体装置の製造方法 |
JP5675003B1 (ja) | 2013-11-13 | 2015-02-25 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッドUnisantis Electronics Singapore Pte Ltd. | 半導体装置、及び半導体装置の製造方法 |
WO2015075819A1 (ja) * | 2013-11-22 | 2015-05-28 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 半導体装置、及び半導体装置の製造方法 |
WO2017085788A1 (ja) * | 2015-11-17 | 2017-05-26 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 半導体装置及び半導体装置の製造方法 |
JP2019508899A (ja) * | 2016-03-11 | 2019-03-28 | アイメック・ヴェーゼットウェーImec Vzw | 垂直ナノ構造を取り囲むターゲット層を配設する方法 |
JP6980316B2 (ja) * | 2018-12-21 | 2021-12-15 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッドUnisantis Electronics Singapore Pte Ltd. | 3次元半導体装置の製造方法 |
CN116096098A (zh) * | 2021-11-04 | 2023-05-09 | 联华电子股份有限公司 | 电阻式随机存取存储器及其制造方法 |
Family Cites Families (36)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2938351B2 (ja) | 1994-10-18 | 1999-08-23 | 株式会社フロンテック | 電界効果トランジスタ |
JPH11297984A (ja) | 1998-04-07 | 1999-10-29 | Seiko Epson Corp | Ldd型mosトランジスタの構造および形成方法 |
AU2002349717A1 (en) * | 2001-11-29 | 2003-06-10 | Matsushita Electric Industrial Co., Ltd. | Magneto-optical recording medium and manufacturing method thereof |
US6891234B1 (en) | 2004-01-07 | 2005-05-10 | Acorn Technologies, Inc. | Transistor with workfunction-induced charge layer |
JP4108537B2 (ja) | 2003-05-28 | 2008-06-25 | 富士雄 舛岡 | 半導体装置 |
JP2006324501A (ja) * | 2005-05-19 | 2006-11-30 | Toshiba Corp | 相変化メモリおよびその製造方法 |
US7732800B2 (en) * | 2006-05-30 | 2010-06-08 | Macronix International Co., Ltd. | Resistor random access memory cell with L-shaped electrode |
US7989251B2 (en) * | 2007-05-14 | 2011-08-02 | Micron Technology, Inc. | Variable resistance memory device having reduced bottom contact area and method of forming the same |
JP2009123847A (ja) * | 2007-11-13 | 2009-06-04 | Gunma Univ | メモリ素子、メモリセル、メモリセルアレイ及び電子機器 |
WO2009096363A1 (ja) * | 2008-01-28 | 2009-08-06 | Nec Corporation | 抵抗変化型不揮発性記憶装置とその製造方法 |
US8598650B2 (en) | 2008-01-29 | 2013-12-03 | Unisantis Electronics Singapore Pte Ltd. | Semiconductor device and production method therefor |
JP4316659B2 (ja) * | 2008-01-29 | 2009-08-19 | 日本ユニサンティスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
KR20100011292A (ko) * | 2008-07-24 | 2010-02-03 | 삼성전자주식회사 | 수직 스트링 상변화 메모리 소자 |
WO2010076825A1 (en) * | 2008-12-30 | 2010-07-08 | Fabio Pellizer | Double patterning method for creating a regular array of pillars with dual shallow trench isolation |
JP4577592B2 (ja) * | 2009-04-20 | 2010-11-10 | 日本ユニサンティスエレクトロニクス株式会社 | 半導体装置の製造方法 |
US9246093B2 (en) * | 2009-07-01 | 2016-01-26 | Micron Technology, Inc. | Phase change memory cell with self-aligned vertical heater and low resistivity interface |
JP2011199017A (ja) * | 2010-03-19 | 2011-10-06 | Elpida Memory Inc | 半導体装置 |
JP5066590B2 (ja) * | 2010-06-09 | 2012-11-07 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 半導体装置とその製造方法 |
KR101071191B1 (ko) * | 2010-07-06 | 2011-10-10 | 주식회사 하이닉스반도체 | 상변화 메모리 장치 및 그 제조방법 |
CN102544049B (zh) * | 2010-12-22 | 2014-04-16 | 中国科学院微电子研究所 | 三维半导体存储器件及其制备方法 |
JP2012174827A (ja) * | 2011-02-21 | 2012-09-10 | Elpida Memory Inc | 半導体装置及びその製造方法 |
JP2012186424A (ja) * | 2011-03-08 | 2012-09-27 | Elpida Memory Inc | 半導体装置の製造方法 |
JP2012204404A (ja) | 2011-03-23 | 2012-10-22 | Toshiba Corp | 抵抗変化型不揮発性半導体記憶装置 |
US8575584B2 (en) * | 2011-09-03 | 2013-11-05 | Avalanche Technology Inc. | Resistive memory device having vertical transistors and method for making the same |
JP5279971B1 (ja) * | 2011-09-15 | 2013-09-04 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 半導体装置の製造方法、及び、半導体装置 |
KR20130043472A (ko) * | 2011-10-20 | 2013-04-30 | 에스케이하이닉스 주식회사 | 홀을 구비한 상변화 메모리 장치의 제조방법 및 반도체 장치의 제조방법 |
CN103270585A (zh) * | 2011-12-19 | 2013-08-28 | 新加坡优尼山帝斯电子私人有限公司 | 半导体器件的制造方法及半导体器件 |
US8772175B2 (en) * | 2011-12-19 | 2014-07-08 | Unisantis Electronics Singapore Pte. Ltd. | Method for manufacturing semiconductor device and semiconductor device |
US8659090B2 (en) * | 2011-12-22 | 2014-02-25 | Taiwan Semiconductor Manufacturing Company, Ltd. | Resistive memory and methods for forming the same |
US8697511B2 (en) * | 2012-05-18 | 2014-04-15 | Unisantis Electronics Singapore Pte. Ltd. | Method for producing semiconductor device and semiconductor device |
KR20130142520A (ko) * | 2012-06-19 | 2013-12-30 | 에스케이하이닉스 주식회사 | 저항성 메모리 소자 및 그 제조 방법 |
KR101994449B1 (ko) * | 2012-11-08 | 2019-06-28 | 삼성전자주식회사 | 상변화 메모리 소자 및 그 제조방법 |
KR20140077499A (ko) * | 2012-12-14 | 2014-06-24 | 에스케이하이닉스 주식회사 | 저항 변화 메모리 장치 및 그 제조방법 |
WO2015068241A1 (ja) * | 2013-11-07 | 2015-05-14 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 記憶装置、半導体装置、及び記憶装置、半導体装置の製造方法 |
JP5675003B1 (ja) * | 2013-11-13 | 2015-02-25 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッドUnisantis Electronics Singapore Pte Ltd. | 半導体装置、及び半導体装置の製造方法 |
WO2015075819A1 (ja) * | 2013-11-22 | 2015-05-28 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 半導体装置、及び半導体装置の製造方法 |
-
2013
- 2013-11-22 WO PCT/JP2013/081543 patent/WO2015075819A1/ja active Application Filing
- 2013-11-22 JP JP2014532148A patent/JP5670606B1/ja active Active
-
2014
- 2014-09-16 US US14/487,847 patent/US9281472B2/en active Active
-
2015
- 2015-08-24 US US14/833,627 patent/US9484532B2/en active Active
- 2015-10-15 US US14/884,267 patent/US9478737B2/en active Active
-
2016
- 2016-07-12 US US15/207,979 patent/US9634249B2/en active Active
- 2016-09-14 US US15/265,387 patent/US9793475B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
US9793475B2 (en) | 2017-10-17 |
WO2015075819A1 (ja) | 2015-05-28 |
US20150357378A1 (en) | 2015-12-10 |
JP5670606B1 (ja) | 2015-02-18 |
US9281472B2 (en) | 2016-03-08 |
US20170005264A1 (en) | 2017-01-05 |
US9478737B2 (en) | 2016-10-25 |
US9484532B2 (en) | 2016-11-01 |
US20150144866A1 (en) | 2015-05-28 |
US20160035790A1 (en) | 2016-02-04 |
US20160322563A1 (en) | 2016-11-03 |
US9634249B2 (en) | 2017-04-25 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5670606B1 (ja) | 半導体装置、及び半導体装置の製造方法 | |
JP5675003B1 (ja) | 半導体装置、及び半導体装置の製造方法 | |
JP5658426B1 (ja) | 半導体装置、及び、半導体装置の製造方法 | |
JP5838012B1 (ja) | 半導体装置、及び半導体装置の製造方法 | |
JP5658425B1 (ja) | 半導体装置、及び半導体装置の製造方法 | |
JP5832057B1 (ja) | 記憶装置、半導体装置、及び記憶装置、半導体装置の製造方法 | |
US9293703B2 (en) | Memory device, semiconductor device, method for producing memory device, and method for producing semiconductor device | |
WO2015071982A1 (ja) | 記憶装置、及び記憶装置の製造方法 | |
JP6117327B2 (ja) | 記憶装置 | |
JP5864713B2 (ja) | 半導体装置 | |
JP6143830B2 (ja) | 半導体装置、及び半導体装置の製造方法 | |
WO2015049772A1 (ja) | 記憶装置、及び、記憶装置の製造方法 | |
JP5894251B2 (ja) | 半導体装置 | |
JP5869092B2 (ja) | 半導体装置 | |
JP5869091B2 (ja) | 半導体装置 | |
JP6190435B2 (ja) | 記憶装置、及び半導体装置 | |
JP5984983B2 (ja) | 記憶装置 | |
WO2015040705A1 (ja) | 半導体装置、及び半導体装置の製造方法 | |
JP2016171354A (ja) | 記憶装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20141118 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20141217 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5670606 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |