JP6980316B2 - 3次元半導体装置の製造方法 - Google Patents
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Description
第1の基板上にある、少なくとも一部または全体が半導体層よりなる第2の基板の上に、第1の材料層を形成する工程と、
前記第1の材料層上に、平面視において、1つの方向に伸び、同じ平面視形状を有する第1の帯状材料層を、その頂部上に有する第2の帯状材料層を形成する工程と、
全体を覆って、下から第2の材料層と、第3の材料層と、を形成する工程と、
前記第2の材料層と、前記第3の材料層の上面位置が、前記第1の帯状材料層の上面位置となるように平滑化する工程と、
平滑化された前記第2の材料層の頂部に、平滑化された前記第3の材料層と、前記第1の帯状材料層と、の側面に挟まれた第3の帯状材料層を形成する工程と、
平滑化された前記第3の材料層を除去する工程と、
前記第1の帯状材料層と、前記第3の帯状材料層と、をマスクにして、前記第2の材料層をエッチングして、前記第2の帯状材料層の両側側面に接した、第4の帯状材料層を形成する工程と、
全体を覆って、下から第4の材料層と、第5の材料層と、を形成する工程と、
前記第4の材料層と、前記第5の材料層の上面位置が、前記第1の帯状材料層の上面位置となるように平滑化する工程と、
平滑化された前記第4の材料層の頂部に、平滑化された前記第5の材料層と、前記第3の帯状材料層と、の側面に挟まれた第5の帯状材料層を形成する工程と、
前記第5の材料層を除去する工程と、
前記第1の帯状材料層と、前記第3の帯状材料層と、前記第5の帯状材料層と、をマスクにして、前記第4の材料層をエッチングして、前記第4の帯状材料層の側面に接した、第6の帯状材料層を形成する工程と、
前記第3の帯状材料層と、前記第4の帯状材料層と、を除去する工程と、
前記第1の帯状材料層より上方、または下方に、平面視において、前記第1の帯状材料層と直交した、単層、または複数層よりなる第7の帯状材料層が形成された状態で、平面視において、前記第7の帯状材料層と、前記第2の帯状材料層と、前記第6の帯状材料層と、の第1の重なり領域にある、平面視において矩形状、または円形状の第1のマスク材料層を、少なくとも前記第1の材料層、または前記第2の帯状材料層、または前記第6の帯状材料層と、を母体にして形成する工程と、
前記第1のマスク材料層をマスクにして、前記第2の基板をエッチングして、前記第1の基板上に前記半導体層よりなる3次元形状半導体層を形成する工程と有し、
前記3次元形状半導体層をチャネルにする、
ことを特徴にする。
前記第3の帯状材料層を形成する工程において、
前記第1の帯状材料層と、平滑化された前記第3の材料層と、をマスクにして、前記第2の材料層の頂部をエッチングして、第1の凹部を形成する工程と、
前記第1の凹部を埋め、且つその上面位置が前記第1の帯状材料層の上面位置と同じくする前記第3の帯状材料層を形成する工程と、を有する、
ことが望ましい。
前記第5の帯状材料層を形成する工程において、
前記第1の帯状材料層と、前記第3の帯状材料層と、前記第5の材料層と、をマスクにして、前記第4の材料層の頂部をエッチングして、第2の凹部を形成する工程と、
前記第2の凹部を埋め、且つその上面位置が前記第1の帯状材料層の上面位置と同じくする前記第5の帯状材料層を形成する工程と、を有する、
ことが望ましい。
垂直方向において、前記第1の帯状材料層より上方、又は下方に、平面視において、1つの方向に伸びた第8の帯状材料層を、その頂部上に有し、且つ前記第7の帯状材料層と平面視において同じ形状を有する第9の帯状材料層が形成されており、
前記第7の帯状材料層は、
全体を覆って、下から第6の材料層と、第7の材料層と、を形成する工程と、
前記第6の材料層と、前記第7の材料層の上面位置が、前記第8の帯状材料層の上面位置となるように平滑化する工程と、
前記第8の帯状材料層と、平滑化された前記第7の材料層と、をマスクにして、平滑化された前記第6の材料層の頂部をエッチングして、第3の凹部を形成する工程と、
前記第3の凹部を埋め、且つその上面位置が前記第8の帯状材料層の上面位置と同じくする第10の帯状材料層を形成する工程と、
前記第6の材料層を除去する工程と、
前記第8の帯状材料層と、前記第10の帯状材料層と、をマスクにして、前記第6の材料層をエッチングして、前記第9の帯状材料層の両側側面に接した、第11の帯状材料層を形成する工程と、
前記第8の帯状材料層と、前記第9の帯状材料層と、を除去するか、もしくは前記第10の帯状材料層と、前記第11の帯状材料層と、を除去して、残った帯状材料層の下層または、上下両層を前記第7の帯状材料層とする、ことにより形成される
ことが望ましい。
平面視において、前記第2の帯状材料層と、前記第4の帯状材料層と、のいずれか一方の幅が、もう一方の幅より大きく形成する、
ことが望ましい。
平面視において、前記第2の帯状材料層と、前記第6の帯状材料層と、のいずれか一方の幅が、もう一方の幅より大きく形成する、
ことが望ましい。
前記3次元形状半導体層が、前記第1の基板上に、垂直方向に立った半導体柱である、
ことが望ましい。
前記半導体柱が、前記1つの方向、または前記1つの方向に直交する方向に、隣接して並んだ、少なくとも第1の半導体柱と、第2の半導体柱と、第3の半導体柱よりなり、
前記第1の半導体柱と、前記第2の半導体柱と、前記第3の半導体柱と、の側面を囲んで第1のゲート絶縁層を形成する工程と、
前記第1のゲート絶縁層を囲んで、第1のゲート導体層を形成する工程を有し、
前記第1のゲート導体層が、前記第1の半導体柱と、前記第2の半導体柱と、前記第3の半導体柱との少なくとも2つの前記半導体柱間を埋めて形成される、
ことが望ましい。
前記基板上に形成した複数の前記半導体柱のいずれかを除去する工程を有する、
ことが望ましい。
複数の前記半導体柱を形成する前に、平面視において、前記第7の帯状材料層の一部領域を形成しない工程を有し、
平面視において、前記第7の帯状材料層の前記一部領域の下に、複数の前記半導体柱のいずれかが形成されてない、
ことが望ましい。
前記第1の材料層上に、前記第1の帯状材料層を、頂部上に有する前記第2の帯状材料層を形成する工程に並行して、頂部に同じ平面形状を有する第12の帯状材料層を、頂部上に有する第13の帯状材料層を、同じ前記1つの方向に伸延して、形成する工程と、
前記第1の材料層上に、前記第3の帯状材料層を、頂部上に有する前記第4の帯状材料層を形成する工程に並行して、頂部に同じ平面形状を有する第14の帯状材料層を、頂部上に有する第15の帯状材料層を、同じ前記1つの方向に伸延して、形成する工程と、
向い合った前記第4の帯状材料層と、前記第15の帯状材料層と、の間にあり、かつ両者の側面に接して、前記第6の帯状材料層と同じ形状の第16の帯状材料層を形成する工程と、
前記第3の帯状材料層と、前記第4の帯状材料層と、前記14の帯状材料層と、前記15の帯状材料層と、を除去する工程と、を有する、
ことが望ましい。
平滑化された前記第2の材料層の頂部を酸化して、前記第3の帯状材料層を形成する、
ことが望ましい。
平滑化された前記第2の材料層の頂部に原子イオンをイオン注入して、前記第3の帯状材料層を形成する、
ことが望ましい。
前記第2の基板を、平面視において、一方向の両端が保持材料層に接して、且つ垂直方向において、第1の半導体層と、第8の材料層を1組にして、上方に複数積み上げた構造で形成する工程と、
前記3次元形状半導体層の形成後に、前記第8の材料層を除去する工程と、
前記3次元形状半導体層の前記第1の半導体層を囲んで第2のゲート絶縁層を形成する工程と、
前記第2のゲート絶縁層を囲んで第2のゲート導体層を形成する工程と、
前記保持材料層を除去する工程と、
前記平面視において、前記一方向の前記第1の半導体層の両端に接して、ドナーまたはアクセプタ不純物を含んだ不純物層を形成する工程を有する、
ことが望ましい。
第1の基板上にある、少なくとも一部、または全体が半導体層よりなる、第2の基板上に、第1の材料層を形成する工程と、
前記第1の材料層上に、平面視において、1つの方向に伸び、同じ平面視形状を有する第1の帯状材料層を、その頂部上に有する第2の帯状材料層を形成する工程と、
全体を覆って、下から第2の材料層と、第3の材料層と、を形成する工程と、
前記第2の材料層と、前記第3の材料層の上面位置が、前記第1の帯状材料層の上面位置となるように平滑化する工程と、
平滑化された前記第3の材料層の頂部に、平滑化された前記第3の材料層と、前記第1の帯状材料層と、の側面に挟まれた第3の帯状材料層を形成する工程と、
平滑化された前記第2の材料層を除去する工程と、
前記第1の帯状材料層と、前記第3の帯状材料層をマスクにして、前記第2の材料層をエッチングして、前記第3の帯状材料層を、その頂部上に有する第4の帯状材料層を形成する工程と、
前記第1の帯状材料層と、前記第2の帯状材料層と、を除去する工程と、
前記第3の帯状材料層より上方、または下方に、平面視において、前記第4の帯状材料層と直交した、単層、または複数層よりなる第5の帯状材料層が形成された状態で、平面視において、前記第4の帯状材料層と、前記第5の帯状材料層と、の第1の重なり領域にある、平面視において矩形状、または円形状の第1のマスク材料層を、前記第1の材料層、または前記第4の帯状材料層、または前記第5の帯状材料層と、を母体にして形成する工程と、
前記第1のマスク材料層をマスクにして、前記第2の基板をエッチングして、前記基板上に、前記半導体層よりなる3次元形状半導体層を形成する工程と有し、
前記3次元形状半導体層をチャネルにする、
ことを特徴とする。
前記第3の帯状材料層を形成する工程において、
前記第1の帯状材料層と、前記第3の材料層と、をマスクにして、前記第2の材料層の頂部をエッチングして、第1の凹部を形成する工程と、
前記第1の凹部を埋め、且つその上面位置が前記第1の帯状材料層の上面位置と同じくする前記第3の帯状材料層を形成する工程と、を有する、
ことが望ましい。
平面視において、前記第2の帯状材料層と、前記第4の帯状材料層と、のいずれか一方の幅が、もう一方の幅より大きく形成する、
ことが望ましい。
前記3次元形状半導体層が、前記第1の基板上に、垂直方向に立った半導体柱である、
ことが望ましい。
前記半導体柱が、前記1つの方向、または前記1つの方向に直交する方向に、隣接して並んだ、少なくとも第1の半導体柱と、第2の半導体柱よりなり、
前記第1の半導体柱と、前記第2の半導体柱と、の側面を囲んで第1のゲート絶縁層を形成する工程と、
前記第1のゲート絶縁層を囲んで、第1のゲート導体層を形成する工程を有し、
前記第1のゲート導体層が、前記第1の半導体柱と、前記第2の半導体柱と間を埋めて形成される、
ことが望ましい。
前記基板上に形成した複数の前記半導体柱のいずれかを除去する工程を有する、
ことが望ましい。
複数の前記半導体柱を形成する前に、平面視において、前記第7の帯状材料層の一部領域を形成しない工程を有し、
平面視において、前記第7の帯状材料層の前記一部領域の下に、複数の前記半導体柱のいずれかが形成されてない、
ことが望ましい。
前記第1の帯状材料層と、前記第2の帯状材料層との形成と同時に、平面視において、前記第1の帯状材料層と、前記第2の帯状材料層とに、並行して、且つ第6の帯状材料層を頂部に有する第7の帯状材料層を形成する工程と、
前記第3の帯状材料層と、前記第4の帯状材料層との形成と同時に、前記第6の帯状材料層と、前記第7の帯状材料層の両側面に接して、第8の帯状材料層を頂部に有した第9の帯状材料層を形成する工程と、
前記第1の帯状材料層と、前記第2の帯状材料層とを除去する工程と並行して、前記第6の帯状材料層と、前記第7の帯状材料層と、を除去する工程と、を有する、
ことが望ましい。
前記9の帯状材料層と、前記第4の帯状材料層との、平面視における間隔が、前記第2の帯状材料層、または前記7の帯状材料層の一方、または両方と同じに形成されている、
ことが望ましい。
平滑化された前記第2の材料層の頂部を酸化して、前記第3の帯状材料層を形成する、
ことが望ましい。
平滑化された前記第2の材料層の頂部に原子イオンをイオン注入して、前記第3の帯状材料層を形成する、
ことが望ましい。
前記第2の基板を、平面視において、一方向の両端が保持材料層に接して、且つ垂直方向において、前記半導体層と、第4の材料層を1組にして、上方に複数積み上げた構造で形成する工程と、
前記3次元形状半導体層の形成後に、前記第4の材料層を除去する工程と、
前記3次元形状半導体層の前記半導体層を囲んで第2のゲート絶縁層を形成する工程と、
前記第2のゲート絶縁層を囲んで第2のゲート導体層を形成する工程と、
前記保持材料層を除去する工程と、
前記平面視において、前記一方向の前記半導体層の両端に接して、ドナーまたはアクセプタ不純物を含んだ不純物層を形成する工程を有する、
ことが望ましい。
以下、図1A〜図1XXを参照しながら、本発明の第1実施形態に係る、SGTを有する柱状半導体装置の製造方法について説明する。(a)は平面図、(b)は(a)のX−X’線に沿う断面構造図、(c)は(a)のY−Y’線に沿う断面構造図を示す。
そして、マスク材料層7a〜7jの上面に、平面視において、Si柱6a、6d、6g、6jに接するマスク材料層38a、38b、38c、38dを形成する。そして、マスク材料層7a〜7j、37a、37b、37c、37d、38a、38b、38c、38dをマスクにして、平面視において、マスク材料層37a、37b、37c、37dの外周部にあるSiO2層と、TiN層とをエッチングする。これにより、Si柱6aの外周部に繋がるTiN層40aと、Si柱6c、6d、6eの外周部に繋がるTiN層40bと、Si柱6f、6g、6hの外周部に繋がるTiN層40cと、Si柱6jの外周部に繋がるTiN層40d(図示せず)が形成される。そして、マスク材料層38a〜38d、37a〜37d、7a〜7jを除去する。
そして、Si柱6c、6hの頂部をSiO2層(図示せず)で覆いた後、選択エピタキシャル結晶成長法によりドナー不純物を含んだN+層43aをSi柱6aの頂部を囲んで形成する。同時にSi柱6dの頂部を覆ったN+層43cと、Si柱6eの頂部を覆ったN+層43d(図示せず)と、Si柱6fの頂部を覆ったN+層43e(図示せず)と、Si柱6gの頂部を覆ったN+層43f(図示せず)と、Si柱6jの頂部を覆ったN+層43h(図示せず)を形成する。そして、Si柱6c、6hの頂部を覆ったSiO2層を除去する。そして、Si柱6a、6d、6e、6f、6g、6jを覆って、SiO2層(図示せず)を形成する。そして、選択エピタキシャル結晶成長法によりアクセプタ不純物を含んだP+層43b、43gをSi柱6c、6hの頂部を囲んで形成する。そして、熱処理により、N+層43a、43c、43d、43e、43f、43hのドナー不純物をSi柱6a、6d、6e、6f、6g、6jの頂部に拡散させて、N+層44a、44c、44d、44e(図示せず)、44f(図示せず)、44h(図示せず)を形成する。同時に、P+層43b、43gからアクセプタ不純物を拡散させて、P+層44b、44gを形成する。
2. 同様に、ALD法で形成した帯状SiN層16A、16Bと、この帯状SiN層16A、16B上に、帯状SiN層16A、16Bの頂部形状をそのまま残存させた形状を有する帯状マスク材料層17a、17bを形成した。これにより、Si柱7a〜7jの平面視における直径をリソグラフィの制約なしに高精度で且つ、小さくできる。これにより、リソグラフィによるセル高集積化に対する制限をなくして、セル設計を行うことができる。これにより、SRAMセルの高精度で、且つ高集積化が図れる。
3. セル高集積化が進むと、Si柱6a〜6jの平面視における直径と、Si柱6a〜6j間距離との両方の高精度化と高密度化が求められる。これに対して、本実施形態では、例えば図1D〜図1Oに示したように、X方向断面において、帯状SiN層8aの両側面に、形成される帯状SiGe層12aa、12ab、18a、18bと、帯状SiN層16a、16b、20a、20bとの両方を、高精度で且つ狭く形成できる。帯状SiN層16a、16b、20a、20bの厚さの高精度化は、Si柱6a〜6jの直径の高精度化に繋がる。そして、帯状SiGe層12aa、12ab、18a、18bの厚さの高精度化は、Si柱6a〜6j間距離の高精度化に繋がる。これにより、SRAMセルの高精度化と高集積化が図れる。
4. 帯状マスク材料層15a、15b、17a、17bは、SiGe層12a、12b、SiN層16A,16BのRIE法によりエッチング時に、エッチングイオンが当たっている部分が、低いエッチング速度であるがエッチングされる。帯状マスク材料層15a、15b、17a、17bが、例えば底辺が上辺より長い台形状であると、エッチング中に帯状マスク材料層15a、15b、17a、17bの底辺部分が、エッチングされる。これにより、平面視における帯状マスク材料層15a、15b、17a、17bのマスク層端の位置がエッチング時間と共に変化する。これにより、帯状SiGe層12aa、12ab、帯状SiN層16a、16bを、断面視において、矩形状に形成することを困難にさせる。これに対して、本実施形態では、帯状SiN層8a、帯状マスク材料層9aの両側に、垂直方向に同じ厚さを有するSiGe層12a、12b、SiN層16A、16Bを形成した。そして、SiGe層12a、12b、SiN層16A、16Bの頂部形状をそのまま残存させた帯状マスク材料層15a、15b、17a、17bを、形成した。これにより、断面が矩形状の帯状マスク材料層15a、15b、17a、17bが形成される。更に、断面が矩形状の帯状マスク材料層15a、15b、17a、17bをマスクに、SiGe層12a、12b、SiN層16A,16Bをエッチングすることにより、断面が矩形状の帯状SiGe層12aa、12ab、帯状SiN層16a、16bが形成される。これにより、SRAMセルの高精度化と、高集積化とが図れる。
5. 例えば、図1E〜図1Iに示すように、帯状SiGe層12aa、12abのエッチングマスクである帯状マスク材料層15a、15bにおいて、帯状SiN層8a、帯状マスク材料層9aを覆って、ALD法によりSiGe層12を堆積させた。そして、SiO2層(図示せす)を堆積させた。そして、CMP法により、SiO2層と、SiGe層12を、その上表面位置が、帯状マスク材料層9aの上表面位置になるように研磨した。この研磨により、SiGe層12の上部丸みR1を除去した。この上部丸みR1の除去により、凹み14a、14bの形状は、SiGe層12a、12bの両側面の帯状マスク材料層9aと、SiO2層13の側面形状に沿い、且つ垂直方向に等幅の帯状SiGe層12a、12bの形状に沿って形成される。このため、凹部14a、14bの断面形状は、ほぼ矩形状に形成される。これにより、帯状マスク材料層15a、15bの断面形状を、垂直方向において、等幅の形状が保持されて、全体を見ると、ほぼ矩形状にされる。これは、RIE法により帯状マスク材料層15a、15bをマスクにしてSiGe層12aをエッチングすることにより形成した帯状SiGe層12aa、12abを、平面視、断面視共に高精度に形成できることを示している。同様にして、帯状SiN層16a、16b、20a、20b、帯状SiGe層18a、18bを高精度に形成できる。
6. 本実施形態では、図1Zに示すように、Si柱7c,7d,7eと、Si柱7f,7g,7hの外周に繋がったゲートTiN層40b、40cは、Si柱7c,7d,7e間と、Si柱7f,7g,7h間と、の側面で接触している。一方、Si柱6a、6jでは、ゲートTiN層40a、40dは独立に形成されている。Si柱7c,7d,7eと、Si柱7f,7g,7hの外周に繋がったゲートTiN層40b、40cは、Si柱7c,7d,7e間と、Si柱7f,7g,7h間と、の側面で接触していることは、Si柱7c,7d,7e間と、Si柱7f,7g,7h間と、の距離を、ゲートHfO2層35と、ゲートTiN層40b、40cと、を加えた厚さの2倍まで短く出来ることを示している。そして、図1Wで示したように、Si柱7b、7iを除去することにより、ゲートTiN層40a、40cをゲートTiN層40b、40dから離して形成することができる。これは、図1Wに示すように、平面視において、高密度にSi柱6a〜6jを形成した後に、Si柱7b、7iを除去して、平面視においてSi柱のない領域を形成したことによる。これにより、平面視において、除去したSi柱7b、7iの領域上に、コンタクトホール47a、47bを形成することができる。これにより、SRAMセルの高密度化が図れる。本実施形態は、SRAMセルだけでなく、ゲート導体層同士が接続された複数のSi柱と、これらに隣接し、且つ分離したゲート導体層を有する1つまたは複数のSi柱を有する回路にも適用することができる。
7. 本実施形態では、図1P〜図1Sにおいて述べたように、Y方向に伸延した帯状マスク材料層8a、16a、16b、20a、20bに直交して、X方向に伸延した帯状マスク材料層27a、27b、28a、28bを、帯状マスク材料層8a、16a、16b、20a、20bを形成したのと同様な方法により形成した。これにより、X方向、Y方向共に、高精度で、且つ高密度に、Si柱6a〜6jが形成される。また、本実施形態の説明では、帯状マスク材料層8a、16a、16b、20a、20bを形成した後に、帯状マスク材料層28a、28bを形成した。これに対して、帯状マスク材料層28a、28bを形成した後に、帯状マスク材料層8a、16a、16b、20a、20bを形成する工程でも、同じく高精度で、且つ高密度にSi柱6a〜6jを形成することができる。なお、設計において、Y方向に余裕がある場合は、本方法を用いないで、マスク材料層を全面に形成した後に、リソグラフィ法とRIEエッチング法により、直接に帯状マスク材料層27a、27b、28a、28bを形成してもよい。また、X方向に余裕がある場合は、本方法を用いないで、マスク材料層を全面に形成した後に、リソグラフィ法とRIEエッチング法により、直接に帯状マスク材料層8a、16a、16b、20a、20b、または、帯状マスク材料層9a、17a、17b、21a、21bを形成してもよい。
8. 本実施形態では、図1Oに示すように、平面視において、Y方向に伸延した5本の帯状SiN層8a、16a、16b、20a、20bを形成した。これに対し、帯状SiN層8aの材料をSiNからSiGeに替え、帯状SiGe層12aa、12abの材料をSiNに替えることにより、平面視において、Y方向に並行して伸延する2本の帯状SiN層を形成することができる。これにより、平面視において、この2本の帯状SiN層の位置に、高密度にSi柱を形成することができる。このことは、平面視において、最初に形成する帯状SiN層8a、帯状マスク材料層9aよりなる帯状材料層の材料と、この帯状材料層の両側に、並行して形成する帯状SiN層、帯状マスク材料層の材料と、帯状SiN層、または帯状SiGe層の形成を何回繰り返すかにより、平面視において、Y方向に伸延した帯状SiN層を3本、4本、5本以上形成することができる。これにより、平面において、この帯状SiN層の位置に、高密度にSi柱を形成することができる。
以下、図2A〜図2Dを参照しながら、本発明の第2実施形態に係る、SGTを有する柱状半導体装置の製造方法について説明する。(a)は平面図、(b)は(a)のX−X’線に沿う断面構造図、(c)は(a)のY−Y’線に沿う断面構造図である。
そして、全体にSiO2層46を形成した後、N+層3Aaと、P+層4Aa境界上と、ゲートTiN層65c上と、に形成したコンタクトホール69aを介して、形成した金属層(図示せず)により、N+層3Aa、P+層4Aaと、ゲートTiN層65cとの接続を行う。同時に、N+層3Bb、P+層4Ba境界上と、ゲートTiN層65b上に形成したコンタクトホール69bを介して、形成した金属層(図示せず)により、N+層3Bb、P+層4Baと、ゲートTiN層65bとの接続を行う。そして、全体にSiO2層48を形成した後、ゲートTiN層65a上に形成したコンタクトホール70aと、ゲートTiN層65d上に形成したコンタクトホール70bと、を介して、ゲートTiN層65a、65dと、ワード配線金属層WLと、が接続される。そして、全体にSiO2層50を形成した後、P+層67b、67e上に形成したコンタクトホール71a、71bを介して、P+層67b、67eと電源配線金属層Vddが接続される。そして、全体にSiO2層52を形成した後、コンタクトホール73aを介して、N+層67aとグランド配線金属層Vss1が接続される。同時に、コンタクトホール73bを介して、N+層67fとグランド配線金属層Vss2が接続される。そして、全体にSiO2層54を形成した後、コンタクトホール74aを介して、N+層67cとビット配線金属層BLが接続される。同時に、コンタクトホール74bを介して、N+層67dと反転ビット配線金属層RBLが接続される。これにより、P層基板1上にSRAMセルが形成される。
1.第1実施形態では、図1Mに示されたように、マスク材料層7上に、5本の帯状SiN層8a、16a、16b、20a、20bを形成した。これに対し、本実施形態では、図2Aに示されるように、3本の帯状SiN層8a、16A、16Bを形成して、SRAMセルを形成することができる。これにより、工程の簡略化が図れる。
2.第1の実施形態では、図1Vに示されたように、SRAMセル領域内に形成されたSi柱6b、6iを除去する工程が必要であった。これに対し、本発明では、このようなSi柱除去工程を必要としない。これにより、工程の簡略化が図れる。
以下、図3A〜図3Fを参照しながら、本発明の第3実施形態に係る、SGTを有する柱状半導体装置の製造方法について説明する。(a)は平面図、(b)は(a)のX−X’線に沿う断面構造図、(c)は(a)のY−Y’線に沿う断面構造図である。
3.第1実施形態では、図1Mに示されたように、マスク材料層7上に、5本の帯状SiN層8a、16a、16b、20a、20bを形成した。これに対し、本実施形態では、図3Bに示されるように、4本の帯状SiN層82a、82b、86a、86bを形成して、SRAMセルを形成することができる。これにより、工程の簡略化が図れる。
4.本実施形態では、第1実施形態と同様に、Si柱93c、93dと、Si柱93e、93fの外周に繋がったゲートTiN層96b、96cは、Si柱93c、93d間と、Si柱93e,93f間と、の側面で接触している。一方、Si柱93a、93hでは、ゲートTiN層96a、96dは独立に形成される。このように、ゲートTiN層96b、96cが、Si柱93c,93d間と、Si柱93e、93f間と、の側面で接触していることは、Si柱93c、93d間と、Si柱93e、93f間と、の距離を、ゲートHfO2層95と、ゲートTiN層96b、96cと、を加えた厚さの2倍まで短く出来ることを示している。これにより、SRAMセルの高集積化が図れる。
以下、図4A、図4Bを参照しながら、本発明の第4実施形態に係る、SGTを有する柱状半導体装置の製造方法について説明する。(a)は平面図、(b)は(a)のX−X’線に沿う断面構造図、(c)は(a)のY−Y’線に沿う断面構造図である。
第1実施形態では、Si柱6b、6i、マスク材料層7b、7iを形成した後に、このSi柱6b、6i、マスク材料層7b、7iを除去した。この場合、垂直方向に高さのあるSi柱6b、6iを、エッチング終点が、他のSi柱6a、6c,6d,6e、6f、6h、6jの底部と同じになるように、制御よくエッチングして除去しなければいけない。これに対し、本実施形態では、第1実施形態における図1Pに示した最上面にあるマスク材料層27a、27b、28a、28bをエッチングすればよい。この場合、エッチング終点は、エッチングストッパーであるマスク材料層7となり、第1実施形態のようなエッチング終点に関する制御性の問題がない。
以下、図5A〜図5Fを参照しながら、本発明の第5実施形態に係る、SGTを有する柱状半導体装置の製造方法について説明する。(a)は平面図、(b)は(a)のX−X’線に沿う断面構造図、(c)は(a)のY−Y’線に沿う断面構造図である。
第2実施形態では、最初に帯状SiN層8aを形成した後に、この帯状SiN層8aの外側に2つの帯状SiN層16A,16Bを形成した。この場合、帯状SiN層16A,16Bの、帯状SiN層8aに対する、X方向における位置精度は、帯状SiGe層12Aa、12Abと、帯状SiN層16A,16Bを形成するための、2回のALD膜堆積と、RIEエッチング精度が影響する。これに対して、本実施形態では、最初に両側の帯状SiN層101a、101bを形成し、次に帯状SiGe層103aa、103ab、103ba、103bbを形成した後に、中央の帯状SiN層104aを形成した。この場合、帯状SiN層101a、101bの、帯状SiN層104aに対する、X方向における位置精度は、帯状SiGe層103aa、103ab、103ba、103bbを形成するための、1回のALD膜堆積と、RIEエッチング精度だけが影響する。これにより、SRAMセルの高精度化が測れる。
本実施形態の説明では、帯状マスク材料層102aa、102ab、102ba、102bb、帯状SiGe層103aa、103ab、103ba、103bbを除去して、帯状マスク材料層100a、100b、108、SiN層101a、101b、104aを残存させた。これに対し、帯状マスク材料層102aa、102ab、102ba、102bb、帯状SiGe層103aa、103ab、103ba、103bbを残存して、帯状マスク材料層100a、100b、108、SiN層101a、101b、104aを除去させてもよい。この場合、帯状マスク材料層102aa、102ab、102ba、102bb、帯状SiGe層103aa、103ab、103ba、103bbが、Si柱を形成する場合のマスク材料層となる。これによっても、SRAMセルの高精度化が測れる。
本実施形態は、図5B〜図5Eに示したように、帯状SiGe層103ab、103ba間に帯状SiN層104a、帯状マスク材料層108を形成する例を持って説明した。これに対して、帯状SiGe層103aa、103ab、103ba、103bbを形成した後に、図1J〜図1Lで示した工程と同じく帯状マスク材料層(図示せず)と、帯状SiN層(図示せず)を形成すれば、平面視において、図1Nと同じY方向に伸延した5本の帯状マスク材料層(図示せず)と、帯状SiN層(図示せず)を形成することができる。これによって、第1実施形態と同じ8個のSGTよりなるSRAMセルが形成できる。本方法は第1実施形態より、帯状マスク材料層と、帯状SiN層との形成工程を、それぞれ1回減らすことができる。これにより工程の簡易化が図れる。
以下、図6を参照しながら、本発明の第6実施形態に係る、SGTを有する柱状半導体装置の製造方法について説明する。(a)は平面図、(b)は(a)のX−X’線に沿う断面構造図、(c)は(a)のY−Y’線に沿う断面構造図である。
第1実施形態では、凹部14a、14bを形成した後に、全体に堆積したSiN層をCMP法により研磨する工程が必要であった。これに対して、本実施形態では、酸化処理のみにより、マスク材料層である帯状SiO2層112a、112bを形成できる。これにより、工程の簡略化が図れる。
以下、図7を参照しながら、本発明の第7実施形態に係る、SGTを有する柱状半導体装置の製造方法について説明する。(a)は平面図、(b)は(a)のX−X’線に沿う断面構造図、(c)は(a)のY−Y’線に沿う断面構造図である
第1実施形態では、凹部14a、14bを形成した後に、全体に堆積したSiN層をCMP法により研磨する工程が必要であった。これに対して、本実施形態では、窒素イオンのイオン注入のみにより、マスク材料層である帯状窒化SiGe層114a、114bを形成できる。これにより、工程の簡略化が図れる。
以下、図8A〜図8Eを参照しながら、本発明の第8実施形態に係る、3次元半導体装置の製造方法について説明する。(a)は平面図、(b)は(a)のX−X’線に沿う断面構造図、(c)は(a)のY−Y’線に沿う断面構造図である。
本実施形態によれば、帯状Si層121ab、121bbと、帯状Si層121aa、121ba、帯状Si層121ac、121bcとの、平面視における間隔を狭くすることができる。例えば、帯状Si層121aa、121baをNチャネルGAAトランジスタのチャネルとし、帯状Si層121ab、121bb、帯状Si層121ac、121bcをPチャネルGAAトランジスタのチャネルとすると、高密度のインバータ回路を形成することができる。
同様に下段の帯状Si層121aa、121ab、121acをNチャネルGAAトランジスタのチャネルとし、上段の帯状Si層121ba、121bb、121bcをPチャネルGAAトランジスタのチャネルにしても、高密度のインバータ回路を形成することができる。また、本実施形態のように、GAAトランジスタを、上方に2段、水平方向に3列に形成した回路の他に、上方に1段、及び3段以上、そして水平方向に2列、及び4列形成した回路においても、回路の高密度化が図れる。
以下、図9A〜図9Cを参照しながら、本発明の第9実施形態に係る、3次元半導体装置の製造方法について説明する。(a)は平面図、(b)は(a)のX−X’線に沿う断面構造図、(c)は(a)のY−Y’線に沿う断面構造図である。
第3実施形態では、帯状SiGe層80の両側に、3回の繰り返し帯状材料層形成工程を行って、帯状SiN層82a、82b、86a、86b、帯状SiGe層84a、84bを形成した。これに対して、本実施形態では、同時に形成した帯状SiGe層134a、134bの両側に、1回の帯状材料層形成工程のみで、帯状SiN層136aa、136ab、136ba、136bbを形成した。これにより工程の簡易化が図れる。
平面視において、2本の帯状SiN層136a、136b間の距離を、図9Aより離し、帯状SiN層136aa、136abと、帯状SiN層136ba、136bbとの、それぞれの両側に、図1I〜図1Lと同様な方法により帯状SiGe層と、この帯状SiGe層の上に帯状マスク材料層を形成する(図1I〜図1Lとは材料はことなる)。そして、帯状SiGe層間に、図5B〜図5Eで示した同様な方法を用いて、帯状SiN層と、この帯状SiN層上に帯状マスク材料層を形成する。これにより、第1実施形態と同様に、平面視において、Y方向に伸延した5本の帯状SiN層と、この帯状SiN層上に帯状マスク材料層を形成できる。これにより、第1実施形態と同じSRAMセルが形成される。第1実施形態では、帯状SiN層8aの両側に、4回の繰り返し帯状材料層形成工程を行うのに対して、本方法では、2回の繰り返し工程によりSRAMセルが形成される。これにより工程の簡易化が図れる。
1a SiO2基板
2、2a、2b N層
3、3a、3b、3c、3d、43a、43c、43d、43e、43f、43g、43h、44a、44c、44d、44e、44f、44g、44h、66a、66c、66d、66f、97a、97c、97d、97e、97h、98a、98c、98d、98f N+層
3A、3B 帯状N+層
4A 帯状P+層
4、4a、4c、4d、5、5a、43b、43g、44b、44g、66b、66e、97b、97e、98b、98e P+層
6 i層
7、8、9、10、26、7a、7b、7c、7d、7e、7f、7g、7h、7i、7j、30a、30b、30c、30d、31a、31b、31c、31d、38a、38b、38c、38d、60a、60b、60c、60d、60e、60f、92a、92b、92c、92d、92e、92f、92g、92h、122、131 マスク材料層
8a、9a、10a、15a、15b、16a、16b、17a、17b、19a、19b,20a、20b、21a、21b、26、27a、27b、27A,27B、27C、27D、28a、28b、33a、33b、15A,15B、17A,17B、81、83a、83b、85a、85b、87a、87b、100a、100b、102aa、102ab、102ba、102bb、108、125、127a、127b、129a、129b、133a、133b、135aa、135ab、135ba、135bb 帯状マスク材料層
9Aa,9Ab、17Aa、17Ab,17Ba、17Bb、91a、91b、91c、91d、91e、91f、91g、91h 正方形状マスク材料層
8、16、16A、16B,24、42 SiN層
16A,16B、24a、24b、82a、82b、86a、86b、101a、101b、104a、104b、104c、124、128a、128b、136aa、136ab、136ba、136bb 帯状SiN層
8Aa,8Ab、16AA,16AB,16BA、16BB、90a、90b、90c、90d、90e、90f、90g、90h 正方形状SiN層
12、12a、12b、18a、18b、120a、120b、120c SiGe層
12aa、12ab、18a、18b、25、12Aa、12Ab、80、103aa、103ab、103ba、103bb 帯状SiGe層
13、13a、13b、13ba、22、22a、22b、32a、32b、34、46、48、50、52、54、130 SiO2層
R1、R2 丸み
14a、14b、14A,14B,106 凹み
8aa、8ab、9aa、9ab、16aa、16ba、16bb、17aa、17ba、17bb、20aa、20ba、20bb、21aa、21ba、21bb 正方形状マスク材料層
6a、6b、6c、6d、6e、6f、6h、6i、6j、61a、61b、61c、61d、61e、60f、61a、61b、61c、61d、61e、61f、93a、93b、93c、93d、93e、93f、93g、93h Si柱
35、63 HfO2層
40a、40b、40c、40d、65a、65b、65c、65d TiN層
47a、47b、49a、49b、51a、51b、51c、51d、53a、53b、55a、55b、69a、69b、71a、71b、73a、73b、74a、74b、100a、100b、102a、102b、103a、103b、104a、104b コンタクトホール
105 レジスト層
111 SiOC層
114a、114b 帯状窒化SiGe層
112a、112b 帯状SiO2層
WL ワード配線金属層
BL ビット配線金属層
RBL 反転ビット配線金属層
Vss1,Vss2 グランド配線金属層
Vdd 電源配線金属層
C1、C2 接続配線金属層
Claims (26)
- 第1の基板上にある、少なくとも一部または全体が半導体層よりなる第2の基板の上に、第1の材料層を形成する工程と、
前記第1の材料層上に、平面視において、1つの方向に伸び、同じ平面視形状を有する第1の帯状材料層を、その頂部上に有する第2の帯状材料層を形成する工程と、
全体を覆って、下から第2の材料層と、第3の材料層と、を形成する工程と、
前記第2の材料層と、前記第3の材料層の上面位置が、前記第1の帯状材料層の上面位置となるように平滑化する工程と、
平滑化された前記第2の材料層の頂部に、平滑化された前記第3の材料層と、前記第1の帯状材料層と、の側面に挟まれた第3の帯状材料層を形成する工程と、
平滑化された前記第3の材料層を除去する工程と、
前記第1の帯状材料層と、前記第3の帯状材料層と、をマスクにして、前記第2の材料層をエッチングして、前記第2の帯状材料層の両側側面に接した、第4の帯状材料層を形成する工程と、
全体を覆って、下から第4の材料層と、第5の材料層と、を形成する工程と、
前記第4の材料層と、前記第5の材料層の上面位置が、前記第1の帯状材料層の上面位置となるように平滑化する工程と、
平滑化された前記第4の材料層の頂部に、平滑化された前記第5の材料層と、前記第3の帯状材料層と、の側面に挟まれた第5の帯状材料層を形成する工程と、
前記第5の材料層を除去する工程と、
前記第1の帯状材料層と、前記第3の帯状材料層と、前記第5の帯状材料層と、をマスクにして、前記第4の材料層をエッチングして、前記第4の帯状材料層の側面に接した、第6の帯状材料層を形成する工程と、
前記第3の帯状材料層と、前記第4の帯状材料層と、を除去する工程と、
前記第1の帯状材料層より上方、または下方に、平面視において、前記第1の帯状材料層と直交した、単層、または複数層よりなる第7の帯状材料層が形成された状態で、平面視において、前記第7の帯状材料層と、前記第2の帯状材料層と、前記第6の帯状材料層と、の第1の重なり領域にある、平面視において矩形状、または円形状の第1のマスク材料層を、少なくとも前記第1の材料層、または前記第2の帯状材料層、または前記第6の帯状材料層と、を母体にして形成する工程と、
前記第1のマスク材料層をマスクにして、前記第2の基板をエッチングして、前記第1の基板上に前記半導体層よりなる3次元形状半導体層を形成する工程と有し、
前記3次元形状半導体層をチャネルにする、
ことを特徴にする3次元半導体装置の製造方法。 - 前記第3の帯状材料層を形成する工程において、
前記第1の帯状材料層と、平滑化された前記第3の材料層と、をマスクにして、前記第2の材料層の頂部をエッチングして、第1の凹部を形成する工程と、
前記第1の凹部を埋め、且つその上面位置が前記第1の帯状材料層の上面位置と同じくする前記第3の帯状材料層を形成する工程と、を有する、
ことを特徴とする請求項1に記載の3次元半導体装置の製造方法。 - 前記第5の帯状材料層を形成する工程において、
前記第1の帯状材料層と、前記第3の帯状材料層と、前記第5の材料層と、をマスクにして、前記第4の材料層の頂部をエッチングして、第2の凹部を形成する工程と、
前記第2の凹部を埋め、且つその上面位置が前記第1の帯状材料層の上面位置と同じくする前記第5の帯状材料層を形成する工程と、を有する、
ことを特徴とする請求項1に記載の3次元半導体装置の製造方法。 - 垂直方向において、前記第1の帯状材料層より上方、又は下方に、平面視において、1つの方向に伸びた第8の帯状材料層を、その頂部上に有し、且つ前記第7の帯状材料層と平面視において同じ形状を有する第9の帯状材料層が形成されており、
前記第7の帯状材料層は、
全体を覆って、下から第6の材料層と、第7の材料層と、を形成する工程と、
前記第6の材料層と、前記第7の材料層の上面位置が、前記第8の帯状材料層の上面位置となるように平滑化する工程と、
前記第8の帯状材料層と、平滑化された前記第7の材料層と、をマスクにして、平滑化された前記第6の材料層の頂部をエッチングして、第3の凹部を形成する工程と、
前記第3の凹部を埋め、且つその上面位置が前記第8の帯状材料層の上面位置と同じくする第10の帯状材料層を形成する工程と、
前記第6の材料層を除去する工程と、
前記第8の帯状材料層と、前記第10の帯状材料層と、をマスクにして、前記第6の材料層をエッチングして、前記第9の帯状材料層の両側側面に接した、第11の帯状材料層を形成する工程と、
前記第8の帯状材料層と、前記第9の帯状材料層と、を除去するか、もしくは前記第10の帯状材料層と、前記第11の帯状材料層と、を除去して、残った帯状材料層の下層または、上下両層を前記第7の帯状材料層とする、ことにより形成される
ことを特徴とする請求項1に記載の3次元半導体装置の製造方法。 - 平面視において、前記第2の帯状材料層と、前記第4の帯状材料層と、のいずれか一方の幅が、もう一方の幅より大きく形成する、
ことを特徴とする請求項1に記載の3次元形状半導体装置の製造方法。 - 平面視において、前記第2の帯状材料層と、前記第6の帯状材料層と、のいずれか一方の幅が、もう一方の幅より大きく形成する、
ことを特徴とする請求項1に記載の3次元半導体装置の製造方法。 - 前記3次元形状半導体層が、前記第1の基板上に、垂直方向に立った半導体柱である、
ことを特徴とする請求項1に記載の3次元半導体装置の製造方法。 - 前記半導体柱が、前記1つの方向、または前記1つの方向に直交する方向に、隣接して並んだ、少なくとも第1の半導体柱と、第2の半導体柱と、第3の半導体柱よりなり、
前記第1の半導体柱と、前記第2の半導体柱と、前記第3の半導体柱と、の側面を囲んで第1のゲート絶縁層を形成する工程と、
前記第1のゲート絶縁層を囲んで、第1のゲート導体層を形成する工程を有し、
前記第1のゲート導体層が、前記第1の半導体柱と、前記第2の半導体柱と、前記第3の半導体柱との少なくとも2つの前記半導体柱間を埋めて形成される、
ことを特徴とする請求項7に記載の3次元半導体装置の製造方法。 - 前記第1の基板上に形成した複数の前記半導体柱のいずれかを除去する工程を有する、
ことを特徴とする請求項7に記載の3次元半導体装置の製造方法。 - 複数の前記半導体柱を形成する前に、平面視において、前記第7の帯状材料層の一部領域を形成しない工程を有し、
平面視において、前記第7の帯状材料層の前記一部領域の下に、複数の前記半導体柱のいずれかが形成されてない、
ことを特徴とする請求項7に記載の3次元半導体装置の製造方法。 - 前記第1の材料層上に、前記第1の帯状材料層を、頂部上に有する前記第2の帯状材料層を形成する工程に並行して、頂部に同じ平面形状を有する第12の帯状材料層を、頂部上に有する第13の帯状材料層を、同じ前記1つの方向に伸延して、形成する工程と、
前記第1の材料層上に、前記第3の帯状材料層を、頂部上に有する前記第4の帯状材料層を形成する工程に並行して、頂部に同じ平面形状を有する第14の帯状材料層を、頂部上に有する第15の帯状材料層を、同じ前記1つの方向に伸延して、形成する工程と、
向い合った前記第4の帯状材料層と、前記第15の帯状材料層と、の間にあり、かつ両者の側面に接して、前記第6の帯状材料層と同じ形状の第16の帯状材料層を形成する工程と、
前記第3の帯状材料層と、前記第4の帯状材料層と、前記第14の帯状材料層と、前記第15の帯状材料層と、を除去する工程と、を有する、
ことを特徴とする請求項1に記載の3次元半導体装置の製造方法。 - 平滑化された前記第2の材料層の頂部を酸化して、前記第3の帯状材料層を形成する、
ことを特徴とする請求項1に記載の3次元半導体装置の製造方法。 - 平滑化された前記第2の材料層の頂部に原子イオンをイオン注入して、前記第3の帯状材料層を形成する、
ことを特徴とする請求項1に記載の3次元半導体装置の製造方法。 - 前記第2の基板を、平面視において、一方向の両端が保持材料層に接して、且つ垂直方向において、第1の半導体層と、第8の材料層を1組にして、上方に複数積み上げた構造で形成する工程と、
前記3次元形状半導体層の形成後に、前記第8の材料層を除去する工程と、
前記3次元形状半導体層の前記第1の半導体層を囲んで第2のゲート絶縁層を形成する工程と、
前記第2のゲート絶縁層を囲んで第2のゲート導体層を形成する工程と、
前記保持材料層を除去する工程と、
前記平面視において、前記一方向の前記第1の半導体層の両端に接して、ドナーまたはアクセプタ不純物を含んだ不純物層を形成する工程を有する、
ことを特徴とする請求項1に記載の3次元半導体装置の製造方法。 - 第1の基板上にある、少なくとも一部、または全体が半導体層よりなる、第2の基板上に、第1の材料層を形成する工程と、
前記第1の材料層上に、平面視において、1つの方向に伸び、同じ平面視形状を有する第1の帯状材料層を、その頂部上に有する第2の帯状材料層を形成する工程と、
全体を覆って、下から第2の材料層と、第3の材料層と、を形成する工程と、
前記第2の材料層と、前記第3の材料層の上面位置が、前記第1の帯状材料層の上面位置となるように平滑化する工程と、
平滑化された前記第3の材料層の頂部に、平滑化された前記第3の材料層と、前記第1の帯状材料層と、の側面に挟まれた第3の帯状材料層を形成する工程と、
平滑化された前記第2の材料層を除去する工程と、
前記第1の帯状材料層と、前記第3の帯状材料層をマスクにして、前記第2の材料層をエッチングして、前記第3の帯状材料層を、その頂部上に有する第4の帯状材料層を形成する工程と、
前記第1の帯状材料層と、前記第2の帯状材料層と、を除去する工程と、
前記第3の帯状材料層より上方、または下方に、平面視において、前記第4の帯状材料層と直交した、単層、または複数層よりなる第5の帯状材料層が形成された状態で、平面視において、前記第4の帯状材料層と、前記第5の帯状材料層と、の第1の重なり領域にある、平面視において矩形状、または円形状の第1のマスク材料層を、前記第1の材料層、または前記第4の帯状材料層、または前記第5の帯状材料層と、を母体にして形成する工程と、
前記第1のマスク材料層をマスクにして、前記第2の基板をエッチングして、前記第1の基板上に、前記半導体層よりなる3次元形状半導体層を形成する工程と有し、
前記3次元形状半導体層をチャネルにする、
ことを特徴とする、3次元半導体装置の製造方法。 - 前記第3の帯状材料層を形成する工程において、
前記第1の帯状材料層と、前記第3の材料層と、をマスクにして、前記第2の材料層の頂部をエッチングして、第1の凹部を形成する工程と、
前記第1の凹部を埋め、且つその上面位置が前記第1の帯状材料層の上面位置と同じくする前記第3の帯状材料層を形成する工程と、を有する、
ことを特徴とする請求項15に記載の3次元半導体装置の製造方法。 - 平面視において、前記第2の帯状材料層と、前記第4の帯状材料層と、のいずれか一方の幅が、もう一方の幅より大きく形成する、
ことを特徴とする請求項15に記載の3次元半導体装置の製造方法。 - 前記3次元形状半導体層が、前記第1の基板上に、垂直方向に立った半導体柱である、
ことを特徴とする請求項15に記載の3次元半導体装置の製造方法。 - 前記半導体柱が、前記1つの方向、または前記1つの方向に直交する方向に、隣接して並んだ、少なくとも第1の半導体柱と、第2の半導体柱よりなり、
前記第1の半導体柱と、前記第2の半導体柱と、の側面を囲んで第1のゲート絶縁層を形成する工程と、
前記第1のゲート絶縁層を囲んで、第1のゲート導体層を形成する工程を有し、
前記第1のゲート導体層が、前記第1の半導体柱と、前記第2の半導体柱と間を埋めて形成される、
ことを特徴とする請求項18に記載の3次元半導体装置の製造方法。 - 前記第1の基板上に形成した複数の前記半導体柱のいずれかを除去する工程を有する、
ことを特徴とする請求項18に記載の3次元半導体装置の製造方法。 - 複数の前記半導体柱を形成する前に、平面視において、前記第5の帯状材料層の一部領域を形成しない工程を有し、
平面視において、前記第5の帯状材料層の前記一部領域の下に、複数の前記半導体柱のいずれかが形成されてない、
ことを特徴とする請求項18に記載の3次元半導体装置の製造方法。 - 前記第1の帯状材料層と、前記第2の帯状材料層との形成と同時に、平面視において、前記第1の帯状材料層と、前記第2の帯状材料層とに、並行して、且つ第6の帯状材料層を頂部に有する第7の帯状材料層を形成する工程と、
前記第3の帯状材料層と、前記第4の帯状材料層との形成と同時に、前記第6の帯状材料層と、前記第7の帯状材料層の両側面に接して、第8の帯状材料層を頂部に有した第9の帯状材料層を形成する工程と、
前記第1の帯状材料層と、前記第2の帯状材料層とを除去する工程と並行して、前記第6の帯状材料層と、前記第7の帯状材料層と、を除去する工程と、を有する、
ことを特徴とする請求項15に記載の3次元半導体装置の製造方法。 - 前記第9の帯状材料層と、前記第4の帯状材料層との、平面視における間隔が、前記第2の帯状材料層、または前記第7の帯状材料層の一方、または両方と同じに形成されている、
ことを特徴とする請求項22に記載の3次元半導体装置の製造方法。 - 平滑化された前記第2の材料層の頂部を酸化して、前記第3の帯状材料層を形成する、
ことを特徴とする請求項15に記載の3次元半導体装置の製造方法。 - 平滑化された前記第2の材料層の頂部に原子イオンをイオン注入して、前記第3の帯状材料層を形成する、
ことを特徴とする請求項15に記載の3次元半導体装置の製造方法。 - 前記第2の基板を、平面視において、一方向の両端が保持材料層に接して、且つ垂直方向において、前記半導体層と、第4の材料層を1組にして、上方に複数積み上げた構造で形成する工程と、
前記3次元形状半導体層の形成後に、前記第4の材料層を除去する工程と、
前記3次元形状半導体層の前記半導体層を囲んで第2のゲート絶縁層を形成する工程と、
前記第2のゲート絶縁層を囲んで第2のゲート導体層を形成する工程と、
前記保持材料層を除去する工程と、
前記平面視において、前記一方向の前記半導体層の両端に接して、ドナーまたはアクセプタ不純物を含んだ不純物層を形成する工程を有する、
ことを特徴とする請求項15に記載の3次元半導体装置の製造方法。
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