JP6339230B2 - 半導体装置 - Google Patents

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Description

本発明は半導体装置に関する。
従来のＳＧＴでは、ゲート長が短くなると、バリスティック伝導によりドレイン電流を向上させることができることが報告されている（例えば、特許文献１を参照）。バリスティック伝導とは、チャンネル長（ゲート長）がキャリアの平均自由工程より短くなると、キャリアが散乱を受けることなく、ソースからドレインまで走行するようになる現象を示す。
しかしながら、従来のＳＧＴでは、シリコン柱径が５ｎｍのとき、ゲート長１０ｎｍ以下になると、サブスレッショルドスイングが増大することが報告されている（例えば、特許文献２を参照）。
一方で、Ｓｉ／ＳｉＧｅ／Ｓｉ／ＳｉＧｅ、Ｓｉ／Ｇｅ／Ｓｉ／Ｇｅ、又はｎ−Ｓｉ／ｐ−Ｓｉ／ｎ−Ｓｉ交互層のような、種々の交互半導体層を含む基板をエッチングし、半導体ナノワイヤ中の埋め込み量子井戸又は超格子構造体を有する半導体ナノワイヤが報告されている（例えば、特許文献３を参照）。しかしながら、Ｓｉ／ＳｉＧｅ／Ｓｉ／ＳｉＧｅ、Ｓｉ／Ｇｅ／Ｓｉ／Ｇｅでは物質間に界面が存在し、欠陥の原因となる。また、ｎ−Ｓｉ／ｐ−Ｓｉ／ｎ−Ｓｉでは、不純物の位置制御が難しい。また、不純物自体がキャリアの散乱の原因となる。
特開２００９−２００４３４号公報 特開２００４−３５６３１４号公報 特開２０１１−５１９７３０号公報
そこで、本発明は、金属と半導体との仕事関数差によって柱状半導体層に超格子もしくは量子井戸構造を形成する構造を提供することを目的とする。
本発明の半導体装置は、基板上に形成された柱状半導体層と、前記柱状半導体層を囲む第１の絶縁物と、前記第１の絶縁物を取り囲む第１の仕事関数を有する金属からなる第１のゲートと、前記第１の絶縁物を取り囲む前記第１の仕事関数と異なる第２の仕事関数を有する金属からなる第２のゲートと、前記第２のゲートは前記第１のゲートの下方に位置するのであって、前記第１の絶縁物を取り囲む第１の仕事関数を有する金属からなる第３のゲートと、を有し、前記第３のゲートは前記第２のゲートの下方に位置するのであって、前記第１のゲートと前記第２のゲートと前記第３のゲートは電気的に接続することを特徴とする。
また、前記第１の絶縁物を取り囲む前記第１の仕事関数と異なる第２の仕事関数を有する金属からなる第４のゲートと、を有し、前記第４のゲートは前記第３のゲートの下方に位置するのであって、前記第１のゲートと前記第２のゲートと前記第３のゲートと前記第４のゲートは電気的に接続することを特徴とする。
また、前記第１の絶縁物を取り囲む前記第１の仕事関数を有する金属からなる第５のゲートと、を有し、前記第５のゲートは前記第４のゲートの下方に位置するのであって、前記第１のゲートと前記第２のゲートと前記第３のゲートと前記第４のゲートと前記第５のゲートは電気的に接続することを特徴とする。
また、前記第２の仕事関数は、４．０ｅＶから４．２ｅＶの間であることを特徴とする。
また、前記第１の仕事関数は、４．２ｅＶ以上であることを特徴とする。
また、前記第２の仕事関数は、５．０ｅＶから５．２ｅＶの間であることを特徴とする。
また、前記第１の仕事関数は、５．０ｅＶ以下であることを特徴とする。
また、前記柱状半導体層の上部と下部にソースもしくはドレインを有することを特徴とする。
また、前記ソースもしくはドレインは拡散層からなることを特徴とする。
また、前記第１のゲートと前記第２のゲートとの間に形成された第２の絶縁膜と、前記第２のゲートと前記第３のゲートとの間に形成された第３の絶縁膜と、を有することを特徴とする。
また、前記第３のゲートと前記第４のゲートとの間に形成された第４の絶縁膜を有することを特徴とする。
また、前記第４のゲートと前記第５のゲートとの間に形成された第５の絶縁膜を有することを特徴とする。
本発明によれば、金属と半導体との仕事関数差によって柱状半導体層に超格子もしくは量子井戸構造を形成する構造を提供することができる。
基板上に形成された柱状半導体層と、前記柱状半導体層を囲む第１の絶縁物と、前記第１の絶縁物を取り囲む第１の仕事関数を有する金属からなる第１のゲートと、前記第１の絶縁物を取り囲む前記第１の仕事関数と異なる第２の仕事関数を有する金属からなる第２のゲートと、前記第２のゲートは前記第１のゲートの下方に位置するのであって、前記第１の絶縁物を取り囲む第１の仕事関数を有する金属からなる第３のゲートと、を有し、前記第３のゲートは前記第２のゲートの下方に位置するのであって、前記第１のゲートと前記第２のゲートと前記第３のゲートは電気的に接続することを特徴とすることにより、
例えば、柱状半導体層を柱状シリコン層とし、前記第１の仕事関数は、５．０ｅＶから５．２ｅＶの間とし、前記第２の仕事関数は、４．０ｅＶから４．２ｅＶの間とすると、ｐ型シリコンの仕事関数５．１５ｅＶの近傍であるため、柱状半導体層の第１のゲートと第３のゲートに囲われた部分はｐ型シリコンとして機能し、ｎ型シリコンの仕事関数４．０５ｅＶの近傍であるため、柱状半導体層の第２のゲートに囲われた部分はｎ型シリコンとして機能することにより、ｐ型シリコンとして機能する部分とｎ型シリコンとして機能する部分とｐ型シリコンとして機能する部分とにより、金属と半導体との仕事関数差によって柱状半導体層に超格子もしくは量子井戸構造を形成することができる。
このとき、金属と半導体との仕事関数差によって柱状半導体層に超格子もしくは量子井戸構造を形成するから、ｐ型シリコンとして機能する部分とｎ型シリコンとして機能する部分との間に界面は存在しないため、欠陥を減少させることができる。また、不純物を用いていないため、不純物の位置制御は不要であるし、不純物によるキャリアの散乱を抑制することができる。
また、前記第１の絶縁物を取り囲む前記第１の仕事関数と異なる第２の仕事関数を有する金属からなる第４のゲートと、前記第４のゲートは前記第３のゲートの下方に位置するのであって、前記第１のゲートと前記第２のゲートと前記第３のゲートと前記第４のゲートは電気的に接続することを特徴とし、前記第１の絶縁物を取り囲む前記第１の仕事関数を有する金属からなる第５のゲートと、を有し、前記第５のゲートは前記第４のゲートの下方に位置するのであって、前記第１のゲートと前記第２のゲートと前記第３のゲートと前記第４のゲートと前記第５のゲートは電気的に接続することを特徴とし、第１の仕事関数によるゲートと第２の仕事関数によるゲートが柱状半導体層を繰り返し取り囲むことにより、柱状半導体層内に超格子を形成することができる。
また、前記第１のゲートと前記第２のゲートとの間に形成された第２の絶縁膜と、前記第２のゲートと前記第３のゲートとの間に形成された第３の絶縁膜と、を有することを特徴とし、前記第３のゲートと前記第４のゲートとの間に形成された第４の絶縁膜を有することを特徴とし、前記第４のゲートと前記第５のゲートとの間に形成された第５の絶縁膜を有することを特徴とすることにより、各ゲートを絶縁膜により分離することで、第１の仕事関数を有する金属と第２の仕事関数を有する金属が混じることを抑制し、また、第１の仕事関数を有する金属と第２の仕事関数を有する金属により化合物が形成されることを抑制することができる。
また、基板上に形成された柱状半導体層と、前記柱状半導体層を囲む第１の絶縁物と、前記第１の絶縁物を取り囲む第１の仕事関数を有する金属からなる第１のゲートと、前記第１の絶縁物を取り囲む前記第１の仕事関数と異なる第２の仕事関数を有する金属からなる第２のゲートと、前記第２のゲートは前記第１のゲートの下方に位置するのであって、前記第１の絶縁物を取り囲む第１の仕事関数を有する金属からなる第３のゲートと、を有し、前記第３のゲートは前記第２のゲートの下方に位置するのであって、前記第１のゲートと前記第２のゲートと前記第３のゲートは電気的に接続することを特徴とし、前記柱状半導体層の上部と下部にソースもしくはドレインを有することを特徴とし、
例えば、柱状半導体層を柱状シリコン層とし、ソースもしくはドレインをｎ型とし、第１のゲートと第３のゲートの高さをバリスティック伝導が起こる程度の高さとし、前記第２の仕事関数は４．０ｅＶから４．２ｅＶの間とし、前記第１の仕事関数を前記第２の仕事関数以上の仕事関数とすると、柱状半導体層の第１のゲートと第３のゲートに囲われた部分はトランジスタのチャネルとして機能し、ｎ型シリコンの仕事関数４．０５ｅＶの近傍であるため、柱状半導体層の第２のゲートに囲われた部分はｎ型シリコンとして機能することにより、チャネルとして機能する部分とｎ型シリコンとして機能する部分とチャネルとして機能する部分とにより、バリスティック伝導を有するトランジスタを２個直列することにより、バリスティック伝導を有し且つゲート長が長いトランジスタを可能とする。
また、前記第１の絶縁物を取り囲む前記第１の仕事関数と異なる第２の仕事関数を有する金属からなる第４のゲートと、前記第４のゲートは前記第３のゲートの下方に位置するのであって、前記第１のゲートと前記第２のゲートと前記第３のゲートと前記第４のゲートは電気的に接続することを特徴とし、前記第１の絶縁物を取り囲む前記第１の仕事関数を有する金属からなる第５のゲートと、を有し、前記第５のゲートは前記第４のゲートの下方に位置するのであって、前記第１のゲートと前記第２のゲートと前記第３のゲートと前記第４のゲートと前記第５のゲートは電気的に接続することを特徴とし、第１の仕事関数によるゲートと第２の仕事関数によるゲートが柱状半導体層を繰り返し取り囲むことにより、バリスティック伝導を有するトランジスタを２個以上直列することにより、バリスティック伝導を有し且つゲート長が長いトランジスタを可能とする。
（Ａ）は本発明に係る半導体装置の鳥瞰図である。（Ｂ）は（Ａ）のＸ−Ｘ’面での断面図である。 （Ａ）は本発明に係る半導体装置の鳥瞰図である。（Ｂ）は（Ａ）のＸ−Ｘ’面での断面図である。 （Ａ）は本発明に係る半導体装置の鳥瞰図である。（Ｂ）は（Ａ）のＸ−Ｘ’面での断面図である。 （Ａ）は本発明に係る半導体装置の鳥瞰図である。（Ｂ）は（Ａ）のＸ−Ｘ’面での断面図である。
以下、本発明の実施形態に係る、半導体装置を、図１、図２を参照しながら説明する。本実施例の半導体層は、シリコン層であることが好ましい。また、半導体層は、Ｇｅ、ＣといったＩＶ族の半導体としてもよい。また、半導体層はＩＩＩ族とＩＶ族の化合物半導体としてもよい。
基板１０１上に形成された柱状半導体層１０２と、前記柱状半導体層１０２を囲む第１の絶縁物１０３と、前記第１の絶縁物１０３を取り囲む第１の仕事関数を有する金属からなる第１のゲート１０４と、前記第１の絶縁物１０３を取り囲む前記第１の仕事関数と異なる第２の仕事関数を有する金属からなる第２のゲート１０５と、前記第２のゲート１０５は前記第１のゲート１０４の下方に位置するのであって、前記第１の絶縁物１０３を取り囲む第１の仕事関数を有する金属からなる第３のゲート１０６と、を有し、前記第３のゲート１０６は前記第２のゲート１０５の下方に位置するのであって、前記第１のゲート１０４と前記第２のゲート１０５と前記第３のゲート１０６は電気的に接続することを特徴とする。
第１の絶縁物１０３はゲート絶縁膜として機能する。第１の絶縁物１０３は酸化膜、窒化膜、酸窒化膜、高誘電体膜のどれか、もしくは酸化膜、窒化膜、酸窒化膜、高誘電体膜のどれか一つを少なくとも含むことが好ましい。
第１のゲート１０４の下に第２のゲート１０５が接触し、第２のゲート１０５の下に第３のゲート１０６が接触していることで、前記第１のゲート１０４と前記第２のゲート１０５と前記第３のゲート１０６が電気的に接続している。
前記第１の絶縁物１０３を取り囲む前記第１の仕事関数と異なる第２の仕事関数を有する金属からなる第４のゲート１０７と、を有し、前記第４のゲート１０７は前記第３のゲート１０６の下方に位置するのであって、前記第１のゲート１０４と前記第２のゲート１０５と前記第３のゲート１０６と前記第４のゲート１０７は電気的に接続することを特徴とする。
前記第１の絶縁物１０３を取り囲む前記第１の仕事関数を有する金属からなる第５のゲート１０８と、を有し、前記第５のゲート１０８は前記第４のゲート１０７の下方に位置するのであって、前記第１のゲート１０４と前記第２のゲート１０５と前記第３のゲート１０６と前記第４のゲート１０７と前記第５のゲート１０８は電気的に接続することを特徴とする。
第３のゲート１０６の下に第４のゲート１０７が接触し、第４のゲート１０７の下に第５のゲート１０８が接触していることで、前記第３のゲート１０６と前記第４のゲート１０７と前記第５のゲート１０８が電気的に接続している。
図２には、図１に加えて、柱状半導体層１０２の上部と下部にソースもしくはドレイン１０９、１１０を有する構造が示される。柱状半導体層１０２の上部と下部にソースもしくはドレイン１０９、１１０を有することにより、トランジスタ動作を行うことができる。前記ソースもしくはドレイン１０９、１１０は拡散層としてもよい。
前記第２の仕事関数は、４．０ｅＶから４．２ｅＶの間であることが好ましい。ｎ型シリコンの仕事関数４．０５ｅＶの近傍であるため、第２の仕事関数を有する第２のゲート１０５と第４のゲート１０７に囲まれた柱状半導体層の部分は、柱状半導体層がシリコンであるとき、ｎ型シリコンとして機能する。例えば、タンタルとチタンの化合物（ＴａＴｉ）や窒化タンタル（ＴａＮ）が好ましい。
また、前記第１の仕事関数は、４．２ｅＶ以上であることが好ましい。第１の仕事関数が４．２ｅＶ以上であると、第１の仕事関数を有するゲート（第１のゲート１０４、第３のゲート１０６、第５のゲート１０８）によりチャネルが形成されるトランジスタをｎ型のエンハンスメント型として動作することができる。例えば、ミッドギャップの仕事関数を持つ金属や、ルテニウム（Ｒｕ）や窒化チタン（ＴｉＮ）が好ましい。
また、第１のゲート１０４と第３のゲート１０６の高さをバリスティック伝導が起こる程度の高さとすると、バリスティック伝導を有するトランジスタを２個直列することにより、バリスティック伝導を有し且つゲート長が長いトランジスタを可能とする。
また、第１のゲート１０４と第３のゲート１０６と第５のゲート１０８の高さをバリスティック伝導が起こる程度の高さとすると、バリスティック伝導を有するトランジスタを２個以上直列することにより、バリスティック伝導を有し且つゲート長が長いトランジスタを可能とする。
また、第１のゲート１０４と第３のゲート１０６と第５のゲート１０８の高さは同じであることが好ましい。また、第２のゲート１０５と第４のゲート１０７の高さは同じであることが好ましい。第１のゲート１０４と第３のゲート１０６と第５のゲート１０８の高さは同じであり、第２のゲート１０５と第４のゲート１０７の高さは同じであると、金属と半導体との仕事関数差によって柱状半導体層１０２に周期ポテンシャルを形成することができる。
また、第１の仕事関数が５．０ｅＶから５．２ｅＶの間であるとき、ｐ型シリコンの仕事関数５．１５ｅＶの近傍であるため、第１のゲートと第３のゲートと第５のゲートに囲まれた柱状半導体層１０２の部分は、ｐ型シリコンとして機能する。例えば、ルテニウム（Ｒｕ）や窒化チタン（ＴｉＮ）が好ましい。
このとき、ｐ型シリコンとして機能する部分とｎ型シリコンとして機能する部分とにより、金属と半導体との仕事関数差によって柱状半導体層１０２に超格子もしくは量子井戸構造を形成することができる。
上記のように、第１の仕事関数によるゲートと第２の仕事関数によるゲートが柱状半導体層１０２を繰り返し取り囲むことにより、柱状半導体層１０２内に超格子を形成することができる。
このとき、金属と半導体との仕事関数差によって柱状半導体層１０２に超格子もしくは量子井戸構造を形成するから、ｐ型シリコンとして機能する部分とｎ型シリコンとして機能する部分との間に界面は存在しないため、欠陥を減少させることができる。また、不純物を用いていないため、不純物の位置制御は不要であるし、不純物によるキャリアの散乱を抑制することができる。
また、前記第２の仕事関数は、５．０ｅＶから５．２ｅＶの間であることが好ましい。ｐ型シリコンの仕事関数５．１５ｅＶの近傍であるため、第２の仕事関数を有する第２のゲート１０５と第４のゲート１０７に囲まれた柱状半導体層１０２の部分は、柱状半導体層１０２がシリコンであるとき、ｐ型シリコンとして機能する。例えば、ルテニウム（Ｒｕ）や窒化チタン（ＴｉＮ）が好ましい。
また、前記第１の仕事関数は、５．０ｅＶ以下であることが好ましい。第１の仕事関数が５．０以下であると、第１の仕事関数を有するゲート（第１のゲート１０４、第３のゲート１０６、第５のゲート１０８）によりチャネルが形成されるトランジスタをｐ型のエンハンスメント型として動作することができる。例えば、ミッドギャップの仕事関数を持つ金属や、タンタルとチタンの化合物（ＴａＴｉ）や窒化タンタル（ＴａＮ）が好ましい。
また、第１の仕事関数が４．０ｅＶから４．２ｅＶの間であるとき、ｎ型シリコンの仕事関数４．０５ｅＶの近傍であるため、第１のゲートと第３のゲートと第５のゲートに囲まれた柱状半導体層の部分は、ｎ型シリコンとして機能する。例えば、タンタルとチタンの化合物（ＴａＴｉ）や窒化タンタル（ＴａＮ）が好ましい。
また、図３、図４に示すように、前記第１のゲート１０４と前記第２のゲート１０５との間に形成された第２の絶縁膜２１１と、前記第２のゲート１０５と前記第３のゲート１０６との間に形成された第３の絶縁膜２１２と、を有してもよい。
また、前記第３のゲート１０６と前記第４のゲート１０７との間に形成された第４の絶縁膜２１３を有してもよい。
また、前記第４のゲート１０７と前記第５のゲート１０８との間に形成された第５の絶縁膜２１４を有してもよい。
第２の絶縁膜２１１、第３の絶縁膜２１２、第４の絶縁膜２１３、第５の絶縁膜２１４は、酸化膜、窒化膜、酸窒化膜、高誘電体膜のどれか、もしくは酸化膜、窒化膜、酸窒化膜、高誘電体膜のどれか一つを少なくとも含むことが好ましい
各ゲート１０４、１０５、１０６、１０７、１０８を絶縁膜２１１、２１２、２１３、２１４により分離することで、第１の仕事関数を有する金属と第２の仕事関数を有する金属が混じることを抑制し、また、第１の仕事関数を有する金属と第２の仕事関数を有する金属により化合物が形成されることを抑制することができる。
このとき、各ゲート１０４、１０５、１０６、１０７、１０８をコンタクトや配線を用いて電気的に接続する必要がある。
なお、本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した実施形態は、本発明の一実施例を説明するためのものであり、本発明の範囲を限定するものではない。
例えば、上記実施例において、ｐ型（ｐ+型を含む。）とｎ型（ｎ+型を含む。）とをそれぞれ反対の導電型とした半導体装置も当然に本発明の技術的範囲に含まれる。
１０１．基板
１０２．柱状半導体層
１０３．第１の絶縁物
１０４．第１のゲート
１０５．第２のゲート
１０６．第３のゲート
１０７．第４のゲート
１０８．第５のゲート
１０９．ソースもしくはドレイン
１１０．ソースもしくはドレイン
２１１．第２の絶縁膜
２１２．第３の絶縁膜
２１３．第４の絶縁膜
２１４．第５の絶縁膜

Claims (13)

  1. 基板上に形成された柱状半導体層と、
    前記柱状半導体層を囲む第１の絶縁物と、
    前記第１の絶縁物を取り囲む第１の仕事関数を有する金属からなる第１のゲートと、
    前記第１の絶縁物を取り囲む前記第１の仕事関数と異なる第２の仕事関数を有する金属からなる第２のゲートと、
    前記第２のゲートは前記第１のゲートの下方に位置するのであって、
    前記第１の絶縁物を取り囲む第１の仕事関数を有する金属からなる第３のゲートと、を有し、
    前記第３のゲートは前記第２のゲートの下方に位置するのであって、
    前記第１の絶縁物を取り囲む前記第１の仕事関数と異なる第２の仕事関数を有する金属からなる第４のゲートと、を有し、
    前記第４のゲートは前記第３のゲートの下方に位置するのであって、
    前記第１のゲートと前記第２のゲートと前記第３のゲートと前記第４のゲートは電気的に接続することを特徴とする半導体装置。
  2. 前記第１の絶縁物を取り囲む前記第１の仕事関数を有する金属からなる第５のゲートと、を有し、
    前記第５のゲートは前記第４のゲートの下方に位置するのであって、
    前記第１のゲートと前記第２のゲートと前記第３のゲートと前記第４のゲートと前記第５のゲートは電気的に接続することを特徴とする請求項１に記載の半導体装置。
  3. 前記第２の仕事関数は、４．０ｅＶから４．２ｅＶの間であることを特徴とする請求項１または２に記載の半導体装置。
  4. 前記第１の仕事関数は、４．２ｅＶ以上であることを特徴とする請求項３に記載の半導体装置。
  5. 前記第２の仕事関数は、５．０ｅＶから５．２ｅＶの間であることを特徴とする請求項１または２に記載の半導体装置。
  6. 前記第１の仕事関数は、５．０ｅＶ以下であることを特徴とする請求項５に記載の半導体装置。
  7. 前記柱状半導体層の上部と下部にソースもしくはドレインを有することを特徴とする請求項１に記載の半導体装置。
  8. 前記ソースもしくはドレインは拡散層からなることを特徴とする請求項７に記載の半導体装置。
  9. 前記第１のゲートと前記第２のゲートとの間に形成された第２の絶縁膜と、
    前記第２のゲートと前記第３のゲートとの間に形成された第３の絶縁膜と、
    前記第３のゲートと前記第４のゲートとの間に形成された第４の絶縁膜を有することを特徴とする請求項１に記載の半導体装置。
  10. 前記第４のゲートと前記第５のゲートとの間に形成された第５の絶縁膜を有することを特徴とする請求項２に記載の半導体装置。
  11. 基板上に形成された柱状半導体層と、
    前記柱状半導体層を囲む第１の絶縁物と、
    前記第１の絶縁物を取り囲む第１の仕事関数を有する金属からなる第１のゲートと、
    前記第１の絶縁物を取り囲む前記第１の仕事関数と異なる第２の仕事関数を有する金属からなる第２のゲートと、
    前記第２のゲートは前記第１のゲートの下方に位置するのであって、
    前記第１の絶縁物を取り囲む第１の仕事関数を有する金属からなる第３のゲートと、を有し、
    前記第３のゲートは前記第２のゲートの下方に位置するのであって、
    前記第１のゲートと前記第２のゲートと前記第３のゲートは電気的に接続することを特徴とし、
    前記第１の仕事関数は、４．２ｅＶ以上であることを特徴とし、
    前記柱状半導体層の上部と下部にｎ型のソースもしくはドレインを有することを特徴とする半導体装置。
  12. 前記ソースもしくはドレインは拡散層からなることを特徴とする請求項１１に記載の半導体装置。
  13. 前記第２の仕事関数は、４．０ｅＶから４．２ｅＶの間であることを特徴とする請求項１１に記載の半導体装置。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017085788A1 (ja) * 2015-11-17 2017-05-26 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置及び半導体装置の製造方法
WO2019132883A1 (en) * 2017-12-27 2019-07-04 Intel Corporation Vertical transistor-based logic gate
CN113228241B (zh) * 2018-12-21 2024-10-18 新加坡优尼山帝斯电子私人有限公司 三维半导体装置的制造方法
US11804532B2 (en) * 2021-08-27 2023-10-31 Taiwan Semiconductor Manufacturing Co., Ltd. Gate-all-around devices with superlattice channel

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09298296A (ja) 1996-04-23 1997-11-18 Taiwan Moshii Denshi Kofun Yugenkoshi 導電性側壁間隙を備えたｍｏｓ電界効果トランジスタ及びその製造方法
FR2830124B1 (fr) * 2001-09-26 2005-03-04 St Microelectronics Sa Memoire vive
JP4108537B2 (ja) 2003-05-28 2008-06-25 富士雄 舛岡 半導体装置
KR100526889B1 (ko) * 2004-02-10 2005-11-09 삼성전자주식회사 핀 트랜지스터 구조
JP2006269520A (ja) * 2005-03-22 2006-10-05 Renesas Technology Corp 半導体装置およびその製造方法
JP2006310651A (ja) 2005-04-28 2006-11-09 Toshiba Corp 半導体装置の製造方法
JP2008172164A (ja) 2007-01-15 2008-07-24 Toshiba Corp 半導体装置
KR100861236B1 (ko) * 2007-04-10 2008-10-02 경북대학교 산학협력단 낮은 누설전류를 갖는 기둥형 전계효과트랜지스터
JP2009200434A (ja) 2008-02-25 2009-09-03 Fujitsu Ltd バリスティックｍｏｓトランジスタ
US8273591B2 (en) 2008-03-25 2012-09-25 International Business Machines Corporation Super lattice/quantum well nanowires
GB201012236D0 (en) * 2010-07-21 2010-09-08 Qinetiq Ltd Method of fabrication of semiconductor device
US9997656B2 (en) * 2014-12-17 2018-06-12 Manjeri P. Anantram Photodetector cell and solar panel with dual metal contacts and related methods
US9419003B1 (en) * 2015-05-15 2016-08-16 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacture thereof

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