JPH09298296A - 導電性側壁間隙を備えたｍｏｓ電界効果トランジスタ及びその製造方法 - Google Patents
導電性側壁間隙を備えたｍｏｓ電界効果トランジスタ及びその製造方法Info
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- JPH09298296A JPH09298296A JP13562996A JP13562996A JPH09298296A JP H09298296 A JPH09298296 A JP H09298296A JP 13562996 A JP13562996 A JP 13562996A JP 13562996 A JP13562996 A JP 13562996A JP H09298296 A JPH09298296 A JP H09298296A
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Abstract
(57)【要約】
【課題】 ゲートと異なる仕事関数の導電性ゲート側壁
間隙（ｓｉｄｅ ｗａｌｌ ｓｐａｃｅｒ）を備えたＭ
ＯＳ電界効果トランジスタ。 【解決手段】 電場酸化区域とされ、半導体基板表面に
主動区を区画する目的のために形成されたものと；主動
区とされ、該電場酸化区域の間に形成されたものと；ゲ
ート構造とされ、該主動区に形成され、ゲート酸化物
と、不純物を注入してあり該ゲート酸化物上に形成され
ているポリシリコンゲートよりなるものと；導電性を有
する側壁間隙とされ、該ゲート構造の側壁に形成され、
下方に二酸化ケイ素を有してシリコン基板と隔離されて
不接触とされているものと；ドレインとソースとされ、
該電場酸化区と該ゲートの間に形成されたものよりな
る。
間隙（ｓｉｄｅ ｗａｌｌ ｓｐａｃｅｒ）を備えたＭ
ＯＳ電界効果トランジスタ。 【解決手段】 電場酸化区域とされ、半導体基板表面に
主動区を区画する目的のために形成されたものと；主動
区とされ、該電場酸化区域の間に形成されたものと；ゲ
ート構造とされ、該主動区に形成され、ゲート酸化物
と、不純物を注入してあり該ゲート酸化物上に形成され
ているポリシリコンゲートよりなるものと；導電性を有
する側壁間隙とされ、該ゲート構造の側壁に形成され、
下方に二酸化ケイ素を有してシリコン基板と隔離されて
不接触とされているものと；ドレインとソースとされ、
該電場酸化区と該ゲートの間に形成されたものよりな
る。
Description
【０００１】
【発明の属する技術分野】本発明は一種のＭＯＳ電界効
果トランジスタ（ＭＯＳＦＥＴ）の構造と製造方法に関
し、特に、ゲートと異なる仕事関数の導電性ゲート側壁
間隙（ｓｉｄｅｗａｌｌ ｓｐａｃｅｒ）を備えたＭＯ
Ｓ電界効果トランジスタの構造と製造方法に関する。
果トランジスタ（ＭＯＳＦＥＴ）の構造と製造方法に関
し、特に、ゲートと異なる仕事関数の導電性ゲート側壁
間隙（ｓｉｄｅｗａｌｌ ｓｐａｃｅｒ）を備えたＭＯ
Ｓ電界効果トランジスタの構造と製造方法に関する。
【０００２】
【従来の技術】本発明は、ＰＮ接合面が仕事関数の違い
により発生する電位差を利用して一般のＭＯＳトランジ
スタの電気特性を改善するもので、本発明のＭＯＳトラ
ンジスタ構造の有する導電性ゲート側壁間隙は、従来の
ＭＯＳトランジスタとは異なるものである。一般に従来
のＭＯＳトランジスタの構造は、半導体基板上に、電場
酸化層１０、ソース１１、ドレイン１２、ゲート酸化層
１３、ゲート１４が包含されているが、２ミクロン以下
のものでは、さらに低不純物濃度のドレイン（Ｌｉｇｈ
ｔ Ｄｏｐｅｄ Ｄｒａｉｎ：ＬＤＤ）構造１５が設け
られ、ホットキャリア効果を克服しており、及び、ゲー
ト側壁間隙１６（ｓｉｄｅｗａｌｌ ｓｐａｃｅｒ）が
設けられている。
により発生する電位差を利用して一般のＭＯＳトランジ
スタの電気特性を改善するもので、本発明のＭＯＳトラ
ンジスタ構造の有する導電性ゲート側壁間隙は、従来の
ＭＯＳトランジスタとは異なるものである。一般に従来
のＭＯＳトランジスタの構造は、半導体基板上に、電場
酸化層１０、ソース１１、ドレイン１２、ゲート酸化層
１３、ゲート１４が包含されているが、２ミクロン以下
のものでは、さらに低不純物濃度のドレイン（Ｌｉｇｈ
ｔ Ｄｏｐｅｄ Ｄｒａｉｎ：ＬＤＤ）構造１５が設け
られ、ホットキャリア効果を克服しており、及び、ゲー
ト側壁間隙１６（ｓｉｄｅｗａｌｌ ｓｐａｃｅｒ）が
設けられている。
【０００３】一般に、ＭＯＳトランジスタの４つの接点
において、ソースと基材は通常接地して、ＭＯＳトラン
ジスタ全体の操作はゲート電圧とドレイン電圧により制
御され、ゲート電圧が全体のトランジスタの開閉状態を
制御し、ドレイン電圧はトランジスタがオンの状態の時
に、ドレイン、チャネル及びソースを流れる電流を決定
する。ｎ型ＭＯＳでは、ゲートに加えられる電圧があま
り大きくない時、ドレインからチャネルを流れるドレイ
ン電流はゲートの電圧と正比例の関係をなし、この状況
の下で、ドレイン電流はドレイン電圧の増加に伴いドレ
イン電流が飽和に達するまで増加する。この時のドレイ
ン電圧は飽和ドレイン電圧と称され、この時はドレイン
に加えられる電圧の多少に係わらず、ドレイン電圧が飽
和ドレイン電圧となれば、ドレイン電流は定値となり、
反転層幅は零にまで減り、これが挟止点とされる。挟止
点において、飽和電圧が保持されて不変である原因は、
ソースから挟止点のキャリア数とドレインからソースに
至る電流が維持されて不変であることである。この飽和
区間の下のドレイン電圧は非常に高く、ゲート電圧をド
レイン付近の部分で中性化（ｎｅｕｔｒａｌｉｚｅｄ）
し、テャネルのドレインに接近する反転層を消失させ
る。
において、ソースと基材は通常接地して、ＭＯＳトラン
ジスタ全体の操作はゲート電圧とドレイン電圧により制
御され、ゲート電圧が全体のトランジスタの開閉状態を
制御し、ドレイン電圧はトランジスタがオンの状態の時
に、ドレイン、チャネル及びソースを流れる電流を決定
する。ｎ型ＭＯＳでは、ゲートに加えられる電圧があま
り大きくない時、ドレインからチャネルを流れるドレイ
ン電流はゲートの電圧と正比例の関係をなし、この状況
の下で、ドレイン電流はドレイン電圧の増加に伴いドレ
イン電流が飽和に達するまで増加する。この時のドレイ
ン電圧は飽和ドレイン電圧と称され、この時はドレイン
に加えられる電圧の多少に係わらず、ドレイン電圧が飽
和ドレイン電圧となれば、ドレイン電流は定値となり、
反転層幅は零にまで減り、これが挟止点とされる。挟止
点において、飽和電圧が保持されて不変である原因は、
ソースから挟止点のキャリア数とドレインからソースに
至る電流が維持されて不変であることである。この飽和
区間の下のドレイン電圧は非常に高く、ゲート電圧をド
レイン付近の部分で中性化（ｎｅｕｔｒａｌｉｚｅｄ）
し、テャネルのドレインに接近する反転層を消失させ
る。
【０００４】このほか、素子の縮小化が進む中で、ショ
ートチャネルのホットキャリア効果発生しやすいが、こ
のホットキャリアの一部の電子はゲート酸化層に進入し
て電洞を発生し、基材電流を形成し、一部の電洞はソー
スに収集されて電崩壊を発生する。ホットキャリア効果
を克服するために、ＭＯＳトランジスタの操作電圧を下
げ、チャネル内の電場をホットキャリアを発生するのに
不足なものとし、キャリア倍増現象を低くすることは、
容易なことではなかった。一般には、低不純物濃度のド
レイン（Ｌｉｇｈｔ Ｄｏｐｅｄ Ｄｒａｉｎ：ＬＤ
Ｄ）構造が電場を低くするために利用されるが、サブミ
クロンより小さい場合、ＬＤＤ構造は製造が難しかっ
た。
ートチャネルのホットキャリア効果発生しやすいが、こ
のホットキャリアの一部の電子はゲート酸化層に進入し
て電洞を発生し、基材電流を形成し、一部の電洞はソー
スに収集されて電崩壊を発生する。ホットキャリア効果
を克服するために、ＭＯＳトランジスタの操作電圧を下
げ、チャネル内の電場をホットキャリアを発生するのに
不足なものとし、キャリア倍増現象を低くすることは、
容易なことではなかった。一般には、低不純物濃度のド
レイン（Ｌｉｇｈｔ Ｄｏｐｅｄ Ｄｒａｉｎ：ＬＤ
Ｄ）構造が電場を低くするために利用されるが、サブミ
クロンより小さい場合、ＬＤＤ構造は製造が難しかっ
た。
【０００５】本発明のＭＯＳ電界効果トランジスタの構
造は、特にゲートと異なる仕事関数の導電性ゲート側壁
間隙（ｓｉｄｅ ｗａｌｌ ｓｐａｃｅｒ）を有するＭ
ＯＳ電界効果トランジスタの構造であり、ｎ型ＭＯＳに
応用されてドレインの飽和電流を増加し、ＰＭＯＳに応
用されてドレイン付近のホットキャリアを減少し、パン
チスルー効果の発生を改善するものである。
造は、特にゲートと異なる仕事関数の導電性ゲート側壁
間隙（ｓｉｄｅ ｗａｌｌ ｓｐａｃｅｒ）を有するＭ
ＯＳ電界効果トランジスタの構造であり、ｎ型ＭＯＳに
応用されてドレインの飽和電流を増加し、ＰＭＯＳに応
用されてドレイン付近のホットキャリアを減少し、パン
チスルー効果の発生を改善するものである。
【０００６】
【発明が解決しようとずる課題】本発明の主な目的は、
ゲートと異なる仕事関数の導電性ゲート側壁間隙（ｓｉ
ｄｅ ｗａｌｌ ｓｐａｃｅｒ）を有するＭＯＳ電界効
果トランジスタの構造と製造方法を提供することにあ
る。
ゲートと異なる仕事関数の導電性ゲート側壁間隙（ｓｉ
ｄｅ ｗａｌｌ ｓｐａｃｅｒ）を有するＭＯＳ電界効
果トランジスタの構造と製造方法を提供することにあ
る。
【０００７】本発明のもう一つの目的は、ｎ型ＭＯＳの
ドレイン飽和電流を増し、ＰＭＯＳのパンチスルー（ｐ
ｕｎｃｈｅｄ ｔｈｒｏｕｇｈ）効果を減少することに
ある。
ドレイン飽和電流を増し、ＰＭＯＳのパンチスルー（ｐ
ｕｎｃｈｅｄ ｔｈｒｏｕｇｈ）効果を減少することに
ある。
【０００８】
【課題を解決するための手段】請求項１の発明は、電場
酸化区域とされ、半導体基板表面に主動区を区画する目
的のために形成されたものと、主動区とされ、該電場酸
化区域の間に形成されたものと、ゲート構造とされ、該
主動区に形成され、ゲート酸化物と、不純物を注入して
あり該ゲート酸化物上に形成されているポリシリコンゲ
ートよりなるものと、導電性を有する側壁間隙とされ、
該ゲート構造の側壁に形成され、下方に二酸化ケイ素を
有してシリコン基板と隔離されて不接触とされているも
のと、ドレインとソースとされ、該電場酸化区と該ゲー
トの間に形成されたもの、以上を包括してなる、導電性
ゲート側壁間隙を備えたＭＯＳ電界効果トランジスタと
している。
酸化区域とされ、半導体基板表面に主動区を区画する目
的のために形成されたものと、主動区とされ、該電場酸
化区域の間に形成されたものと、ゲート構造とされ、該
主動区に形成され、ゲート酸化物と、不純物を注入して
あり該ゲート酸化物上に形成されているポリシリコンゲ
ートよりなるものと、導電性を有する側壁間隙とされ、
該ゲート構造の側壁に形成され、下方に二酸化ケイ素を
有してシリコン基板と隔離されて不接触とされているも
のと、ドレインとソースとされ、該電場酸化区と該ゲー
トの間に形成されたもの、以上を包括してなる、導電性
ゲート側壁間隙を備えたＭＯＳ電界効果トランジスタと
している。
【０００９】請求項２の発明は、請求項１の導電性ゲー
ト側壁間隙を備えたＭＯＳ電界効果トランジスタで、さ
らに低不純物濃度のドレイン構造（Ｌｉｇｈｔ Ｄｏｐ
ｅｄＤｒａｉｎ：ＬＤＤ）が、上記側壁間隙下方の上述
ドレインに接近する区域に形成されている、ＭＯＳ電界
効果トランジスタとしている。
ト側壁間隙を備えたＭＯＳ電界効果トランジスタで、さ
らに低不純物濃度のドレイン構造（Ｌｉｇｈｔ Ｄｏｐ
ｅｄＤｒａｉｎ：ＬＤＤ）が、上記側壁間隙下方の上述
ドレインに接近する区域に形成されている、ＭＯＳ電界
効果トランジスタとしている。
【００１０】請求項３の発明は、請求項１の導電性ゲー
ト側壁間隙を備えたＭＯＳ電界効果トランジスタで、そ
の中、上述の半導体基板はｐ型とされてｎ型ＭＯＳを形
成しており、上述のドレインの飽和電流を増加可能であ
る、ＭＯＳ電界効果トランジスタとしている。
ト側壁間隙を備えたＭＯＳ電界効果トランジスタで、そ
の中、上述の半導体基板はｐ型とされてｎ型ＭＯＳを形
成しており、上述のドレインの飽和電流を増加可能であ
る、ＭＯＳ電界効果トランジスタとしている。
【００１１】請求項４の発明は、請求項１の導電性ゲー
ト側壁間隙を備えたＭＯＳ電界効果トランジスタで、そ
の中、上述の半導体基板はｎ型とされてｐ型ＭＯＳを形
成しており、上述のドレイン付近のホットキャリアを減
少し、パンチスルー（ｐｕｎｃｈｅｄ ｔｈｒｏｕｇ
ｈ）効果の発生を改善する、ＭＯＳ電界効果トランジス
タとしている。
ト側壁間隙を備えたＭＯＳ電界効果トランジスタで、そ
の中、上述の半導体基板はｎ型とされてｐ型ＭＯＳを形
成しており、上述のドレイン付近のホットキャリアを減
少し、パンチスルー（ｐｕｎｃｈｅｄ ｔｈｒｏｕｇ
ｈ）効果の発生を改善する、ＭＯＳ電界効果トランジス
タとしている。
【００１２】請求項５の発明は、請求項１の導電性ゲー
ト側壁間隙を備えたＭＯＳ電界効果トランジスタで、そ
の中、上述の導電性のゲート側壁間隙と不純物を注入し
てあるポリシリコンゲートは異なる仕事関数を備えた物
質とされる、ＭＯＳ電界効果トランジスタとしている。
ト側壁間隙を備えたＭＯＳ電界効果トランジスタで、そ
の中、上述の導電性のゲート側壁間隙と不純物を注入し
てあるポリシリコンゲートは異なる仕事関数を備えた物
質とされる、ＭＯＳ電界効果トランジスタとしている。
【００１３】請求項６の発明は、請求項５の導電性ゲー
ト側壁間隙を備えたＭＯＳ電界効果トランジスタで、そ
の中、ゲートは高濃度のｎ型不純物（ｎ＋）分布区域と
される、ＭＯＳ電界効果トランジスタとしている。
ト側壁間隙を備えたＭＯＳ電界効果トランジスタで、そ
の中、ゲートは高濃度のｎ型不純物（ｎ＋）分布区域と
される、ＭＯＳ電界効果トランジスタとしている。
【００１４】請求項７の発明は、請求項６の導電性ゲー
ト側壁間隙を備えたＭＯＳ電界効果トランジスタで、導
電性ゲート側壁間隙は高濃度にｐ型不純物（ｐ＋）が注
入してあるポリシリコンとされるＭＯＳ電界効果トラン
ジスタとしている。
ト側壁間隙を備えたＭＯＳ電界効果トランジスタで、導
電性ゲート側壁間隙は高濃度にｐ型不純物（ｐ＋）が注
入してあるポリシリコンとされるＭＯＳ電界効果トラン
ジスタとしている。
【００１５】請求項８の発明は、請求項６の導電性ゲー
ト側壁間隙を備えたＭＯＳ電界効果トランジスタで、導
電性ゲート側壁間隙はチタン金属とされる、ＭＯＳ電界
効果トランジスタとしている。
ト側壁間隙を備えたＭＯＳ電界効果トランジスタで、導
電性ゲート側壁間隙はチタン金属とされる、ＭＯＳ電界
効果トランジスタとしている。
【００１６】請求項９の発明は、ｐ型或いはｎ型シリコ
ン半導体上に主動区域を隔離する電場酸化層を形成する
ステップ、主動区域表面にゲート酸化層を形成するステ
ップ、イオン注入により高不純物濃度とした第１ポリシ
リコン層を形成するステップ、ＭＯＳゲートとゲート酸
化物を形成するステップ、導電性を有するゲート側壁間
隙を形成するステップ、該ゲートとゲート側壁間隙の構
成する構造を利用して、ソースとドレインに高濃度の不
純物注入を進行するステップ、以上のステップを包括し
てなる導電性ゲート側壁間隙を備えたＭＯＳ電界効果ト
ランジスタの製造方法としている。
ン半導体上に主動区域を隔離する電場酸化層を形成する
ステップ、主動区域表面にゲート酸化層を形成するステ
ップ、イオン注入により高不純物濃度とした第１ポリシ
リコン層を形成するステップ、ＭＯＳゲートとゲート酸
化物を形成するステップ、導電性を有するゲート側壁間
隙を形成するステップ、該ゲートとゲート側壁間隙の構
成する構造を利用して、ソースとドレインに高濃度の不
純物注入を進行するステップ、以上のステップを包括し
てなる導電性ゲート側壁間隙を備えたＭＯＳ電界効果ト
ランジスタの製造方法としている。
【００１７】請求項１０の発明は、請求項９の導電性ゲ
ート側壁間隙を備えたＭＯＳ電界効果トランジスタの製
造方法で、その中、上述の第１ポリシリコン層は、高濃
度にｎ型不純物（ｎ＋）が注入されたポリシリコンイオ
ン層とする、製造方法としている。
ート側壁間隙を備えたＭＯＳ電界効果トランジスタの製
造方法で、その中、上述の第１ポリシリコン層は、高濃
度にｎ型不純物（ｎ＋）が注入されたポリシリコンイオ
ン層とする、製造方法としている。
【００１８】請求項１１の発明は、請求項９の導電性ゲ
ート側壁間隙を備えたＭＯＳ電界効果トランジスタの製
造方法で、その中、上記ゲートとゲート酸化物を形成の
後、上述のＭＯＳゲートをマスクとなして、ウェハに対
してイオン注入を進行し、低不純物濃度のドレイン（Ｌ
ｉｇｈｔ Ｄｏｐｅｄ Ｄｒａｉｎ：ＬＤＤ）を形成す
る、製造方法としている。
ート側壁間隙を備えたＭＯＳ電界効果トランジスタの製
造方法で、その中、上記ゲートとゲート酸化物を形成の
後、上述のＭＯＳゲートをマスクとなして、ウェハに対
してイオン注入を進行し、低不純物濃度のドレイン（Ｌ
ｉｇｈｔ Ｄｏｐｅｄ Ｄｒａｉｎ：ＬＤＤ）を形成す
る、製造方法としている。
【００１９】請求項１２の発明は、請求項９の導電性ゲ
ート側壁間隙を備えたＭＯＳ電界効果トランジスタの製
造方法で、その中、導電性を有するゲート側壁間隙を形
成するステップは、マスクを定義し二酸化ケイ素を堆積
してゲート側壁間隙下方の酸化物層を形成し、マスクを
除去するステップ、第２ポリシリコン層を堆積するステ
ップ、該第２ポリシリコン層で該導電性を有するゲート
側壁間隙を形成するステップ、リソグラフィー技術で上
述のゲート側壁間隙のパターンを定義し、エッチングで
該ゲート側壁間隙を形成し、その後、マスクを除去する
ステップ、以上を包括する、製造方法としている。
ート側壁間隙を備えたＭＯＳ電界効果トランジスタの製
造方法で、その中、導電性を有するゲート側壁間隙を形
成するステップは、マスクを定義し二酸化ケイ素を堆積
してゲート側壁間隙下方の酸化物層を形成し、マスクを
除去するステップ、第２ポリシリコン層を堆積するステ
ップ、該第２ポリシリコン層で該導電性を有するゲート
側壁間隙を形成するステップ、リソグラフィー技術で上
述のゲート側壁間隙のパターンを定義し、エッチングで
該ゲート側壁間隙を形成し、その後、マスクを除去する
ステップ、以上を包括する、製造方法としている。
【００２０】請求項１３の発明は、請求項１２の導電性
ゲート側壁間隙を備えたＭＯＳ電界効果トランジスタの
製造方法で、その中、第２ポリシリコン層で形成する導
電性を有するゲート側壁間隙は、上述の第２シポリシリ
コン層にイオン注入して形成したｐ型高不純物濃度（ｐ
＋）区域とする、製造方法としている。
ゲート側壁間隙を備えたＭＯＳ電界効果トランジスタの
製造方法で、その中、第２ポリシリコン層で形成する導
電性を有するゲート側壁間隙は、上述の第２シポリシリ
コン層にイオン注入して形成したｐ型高不純物濃度（ｐ
＋）区域とする、製造方法としている。
【００２１】請求項１４の発明は、請求項１３の導電性
ゲート側壁間隙を備えたＭＯＳ電界効果トランジスタの
製造方法で、その中、第２ポリシリコン層へのイオン注
入は、低いエネルギー量でリン或いは砒素を注入するも
のとし、その注入エネルギーと注入剤量はそれぞれ３０
ｋｅＶ、５Ｅ１５〜５Ｅ１６ａｔｏｍｓ／ｃｍ２とす
る、製造方法としている。
ゲート側壁間隙を備えたＭＯＳ電界効果トランジスタの
製造方法で、その中、第２ポリシリコン層へのイオン注
入は、低いエネルギー量でリン或いは砒素を注入するも
のとし、その注入エネルギーと注入剤量はそれぞれ３０
ｋｅＶ、５Ｅ１５〜５Ｅ１６ａｔｏｍｓ／ｃｍ２とす
る、製造方法としている。
【００２２】請求項１５の発明は、請求項１２の導電性
ゲート側壁間隙を備えたＭＯＳ電界効果トランジスタの
製造方法で、その中、第２ポリシリコン層で該導電性を
有するゲート側壁間隙を形成するステップでは、すでに
イオン注入してあるｐ＋のポリシリコンを利用し上述の
ゲート側壁間隙を形成するものとし、その注入剤量は５
Ｅ１５〜５Ｅ１６ａｔｏｍｓ／ｃｍ２とする、製造方法
としている。
ゲート側壁間隙を備えたＭＯＳ電界効果トランジスタの
製造方法で、その中、第２ポリシリコン層で該導電性を
有するゲート側壁間隙を形成するステップでは、すでに
イオン注入してあるｐ＋のポリシリコンを利用し上述の
ゲート側壁間隙を形成するものとし、その注入剤量は５
Ｅ１５〜５Ｅ１６ａｔｏｍｓ／ｃｍ２とする、製造方法
としている。
【００２３】請求項１６の発明は、請求項１２の導電性
ゲート側壁間隙を備えたＭＯＳ電界効果トランジスタの
製造方法で、その中、第２ポリシリコン層に、大角度イ
オン注入を行う、製造方法としている。
ゲート側壁間隙を備えたＭＯＳ電界効果トランジスタの
製造方法で、その中、第２ポリシリコン層に、大角度イ
オン注入を行う、製造方法としている。
【００２４】
【発明の実施の形態】本発明の製造方法は、シリコン半
導体基板上に主動区域を隔離する電場酸化層を形成し、
主動区域の表面のシリコンを酸化して二酸化ケイ素とな
し、ゲート酸化物を製造しやすくし、続いて、化学気相
成長法により第１ポリシリコン層を堆積し、その後、該
第１ポリシリコン層にイオン注入し、リソグラフィー技
術を利用しＭＯＳゲートのパターンを定義し、エッチン
グによりＭＯＳゲートとゲート酸化物を製造した後、フ
ォトマスクを除去し、続いて、ＭＯＳゲートをマスクと
して、ウェハに対してイオン混入を進行し、低不純物濃
度のドレイン（Ｌｉｇｈｔ Ｄｏｐｅｄ Ｄｒａｉｎ：
ＬＤＤ）構造を形成し、次に、第２ポリシリコン層を堆
積してウェハ全体を覆い、該第２ポリシリコン層を利用
して導電性のゲート側壁間隙を製造し、リソグラフィー
技術を用いてゲート側壁間隙のパターンを定義し、エッ
チングによりゲート側壁間隙を製造する。その後、マス
クを除去し、ゲートとゲート側壁間隙の構成する構造を
利用し、ソースとドレインの濃い不純物注入を進行し、
最後に本発明の導電性ゲート側壁間隙を有するＭＯＳ電
界効果トランジスタの構造を完成する。以上により製造
されたゲートと異なる仕事関数の導電性ゲート側壁間隙
を有するＭＯＳ電界効果トランジスタでは、導電性ゲー
ト側壁間隙とゲートとの異なる仕事関数が発生する接触
電位によりＭＯＳ電界効果トランジスタの電気特性が増
進されている。
導体基板上に主動区域を隔離する電場酸化層を形成し、
主動区域の表面のシリコンを酸化して二酸化ケイ素とな
し、ゲート酸化物を製造しやすくし、続いて、化学気相
成長法により第１ポリシリコン層を堆積し、その後、該
第１ポリシリコン層にイオン注入し、リソグラフィー技
術を利用しＭＯＳゲートのパターンを定義し、エッチン
グによりＭＯＳゲートとゲート酸化物を製造した後、フ
ォトマスクを除去し、続いて、ＭＯＳゲートをマスクと
して、ウェハに対してイオン混入を進行し、低不純物濃
度のドレイン（Ｌｉｇｈｔ Ｄｏｐｅｄ Ｄｒａｉｎ：
ＬＤＤ）構造を形成し、次に、第２ポリシリコン層を堆
積してウェハ全体を覆い、該第２ポリシリコン層を利用
して導電性のゲート側壁間隙を製造し、リソグラフィー
技術を用いてゲート側壁間隙のパターンを定義し、エッ
チングによりゲート側壁間隙を製造する。その後、マス
クを除去し、ゲートとゲート側壁間隙の構成する構造を
利用し、ソースとドレインの濃い不純物注入を進行し、
最後に本発明の導電性ゲート側壁間隙を有するＭＯＳ電
界効果トランジスタの構造を完成する。以上により製造
されたゲートと異なる仕事関数の導電性ゲート側壁間隙
を有するＭＯＳ電界効果トランジスタでは、導電性ゲー
ト側壁間隙とゲートとの異なる仕事関数が発生する接触
電位によりＭＯＳ電界効果トランジスタの電気特性が増
進されている。
【００２５】
【実施例】本発明の、ゲートと異なる仕事関数の導電性
ゲート側壁間隙を備えたＭＯＳ電界効果トランジスタ
は、ｐ型或いはｎ型シリコン半導体基板上に形成され、
ｎ型ＭＯＳは図２、ｐ型ＭＯＳは図８に示される構造を
備え、該構造は、電場酸化層２０（２０ｐ）、ソース２
１（２１ｐ）、ドレイン２２（２２ｐ）、ゲート酸化物
２３（２３ｐ）、高不純物濃度のゲート２４（２４
ｐ）、低不純物濃度のドレイン（Ｌｉｇｈｔ Ｄｏｐｅ
ｄ Ｄｒａｉｎ：ＬＤＤ）構造２５（２５ｐ）、導電性
のゲート側壁間隙２６（２６ｐ）を包括する。本発明の
構造を以下に説明する。本発明では、半導体基板表面に
主動区を区画する目的のために、二酸化ケイ素の電場酸
化区を形成してあり、電場酸化区の間に主動区が形成さ
れ、主動区中央に位置する構造は、ゲート酸化物とゲー
トとされ、ゲートはゲート酸化物の上に位置し、ゲート
は高不純物濃度のｎ型ポリシリコンとされ、ゲート構造
の傍らの位置は、高不純物濃度のｐ型のポリシリコン側
壁間隙（ｓｉｄｅｗａｌｌ ｓｐａｃｅｒ）とされ、ゲ
ートの側壁間隙下方には二酸化ケイ素があってそれとシ
リコン基板とが接触しないものとされ、電場酸化区とゲ
ートの間はドレインとソースとされ、低不純物濃度のド
レイン（Ｌｉｇｈｔ Ｄｏｐｅｄ Ｄｒａｉｎ：ＬＤ
Ｄ）構造は側壁間隙下方のドレインに近い区域に位置し
ている。
ゲート側壁間隙を備えたＭＯＳ電界効果トランジスタ
は、ｐ型或いはｎ型シリコン半導体基板上に形成され、
ｎ型ＭＯＳは図２、ｐ型ＭＯＳは図８に示される構造を
備え、該構造は、電場酸化層２０（２０ｐ）、ソース２
１（２１ｐ）、ドレイン２２（２２ｐ）、ゲート酸化物
２３（２３ｐ）、高不純物濃度のゲート２４（２４
ｐ）、低不純物濃度のドレイン（Ｌｉｇｈｔ Ｄｏｐｅ
ｄ Ｄｒａｉｎ：ＬＤＤ）構造２５（２５ｐ）、導電性
のゲート側壁間隙２６（２６ｐ）を包括する。本発明の
構造を以下に説明する。本発明では、半導体基板表面に
主動区を区画する目的のために、二酸化ケイ素の電場酸
化区を形成してあり、電場酸化区の間に主動区が形成さ
れ、主動区中央に位置する構造は、ゲート酸化物とゲー
トとされ、ゲートはゲート酸化物の上に位置し、ゲート
は高不純物濃度のｎ型ポリシリコンとされ、ゲート構造
の傍らの位置は、高不純物濃度のｐ型のポリシリコン側
壁間隙（ｓｉｄｅｗａｌｌ ｓｐａｃｅｒ）とされ、ゲ
ートの側壁間隙下方には二酸化ケイ素があってそれとシ
リコン基板とが接触しないものとされ、電場酸化区とゲ
ートの間はドレインとソースとされ、低不純物濃度のド
レイン（Ｌｉｇｈｔ Ｄｏｐｅｄ Ｄｒａｉｎ：ＬＤ
Ｄ）構造は側壁間隙下方のドレインに近い区域に位置し
ている。
【００２６】本発明で形成される導電性を備えたゲート
側壁間隙は一種の新たなデバイスの構造とされ、デバイ
スの性能を増進する。本発明の一つの実施例では、高不
純物濃度のｐ型（ｐ＋）ポリシリコンで導電性を備えた
ゲート側壁間隙を形成し、ポリシリコンゲートは高不純
物濃度のｎ型（ｎ＋）ポリシリコンとしている。ｐ型の
導電性ゲート側壁間隙とｎ型ポリシリコンゲートは接触
し、両者は異なる仕事関数（ｄｉｆｆｅｒｅｎｔ ｗｏ
ｒｋ ｆｕｎｃｔｉｏｎ）を有するため接触電位を発生
する。ｎ型ＭＯＳでは、その偏圧はｎ型ポリシリコンゲ
ートに比べて約１ボルト程度高く、ドレイン付近のキャ
リア累積を増加するため、ドレイン飽和電流の上昇を形
成して、駆動の電流を増強できる。本発明がｐ型ＭＯＳ
電界効果トランジスタに応用された場合は、ｐ型の導電
性のゲート側壁間隙とｐ型のドレインが電気的性質の同
じキャリアを有するため、その排斥作用により高エネル
ギーのキャリアがゲート酸化層に進入してショートチャ
ネルを発生するホットキャリアパンチスルー効果が減少
する。これは低不純物濃度のドレイン（ＬｉｇｈｔＤｏ
ｐｅｄ Ｄｒａｉｎ：ＬＤＤ）構造と相補的に形成され
る作用である。これにより本発明はｎ型ＭＯＳに応用さ
れてドレインの飽和電流を増加し、ｐ型ＭＯＳ電界効果
トランジスタに応用されてドレイン付近のホットキャリ
アを減少し、パンチスルー効果の発生を改善する。
側壁間隙は一種の新たなデバイスの構造とされ、デバイ
スの性能を増進する。本発明の一つの実施例では、高不
純物濃度のｐ型（ｐ＋）ポリシリコンで導電性を備えた
ゲート側壁間隙を形成し、ポリシリコンゲートは高不純
物濃度のｎ型（ｎ＋）ポリシリコンとしている。ｐ型の
導電性ゲート側壁間隙とｎ型ポリシリコンゲートは接触
し、両者は異なる仕事関数（ｄｉｆｆｅｒｅｎｔ ｗｏ
ｒｋ ｆｕｎｃｔｉｏｎ）を有するため接触電位を発生
する。ｎ型ＭＯＳでは、その偏圧はｎ型ポリシリコンゲ
ートに比べて約１ボルト程度高く、ドレイン付近のキャ
リア累積を増加するため、ドレイン飽和電流の上昇を形
成して、駆動の電流を増強できる。本発明がｐ型ＭＯＳ
電界効果トランジスタに応用された場合は、ｐ型の導電
性のゲート側壁間隙とｐ型のドレインが電気的性質の同
じキャリアを有するため、その排斥作用により高エネル
ギーのキャリアがゲート酸化層に進入してショートチャ
ネルを発生するホットキャリアパンチスルー効果が減少
する。これは低不純物濃度のドレイン（ＬｉｇｈｔＤｏ
ｐｅｄ Ｄｒａｉｎ：ＬＤＤ）構造と相補的に形成され
る作用である。これにより本発明はｎ型ＭＯＳに応用さ
れてドレインの飽和電流を増加し、ｐ型ＭＯＳ電界効果
トランジスタに応用されてドレイン付近のホットキャリ
アを減少し、パンチスルー効果の発生を改善する。
【００２７】本発明の製造方法は以下のとおりである。
まず、ｐ型或いはｎ型シリコン半導体基板上に熱酸化で
主動区域を隔離する電場酸化層３０を形成し、続いて主
動区域表面のシリコンを酸化して二酸化ケイ素となす。
第１ポリシリコン層を堆積した後に、イオンを該第１ポ
リシリコン層に注入してｎ型高不純物濃度区域（ｎ＋）
を形成し、後述のｎ＋ポリシリコンゲートの製作に利用
する。リソグラフィー技術でＭＯＳゲートのパターンを
定義し、エッチングでＭＯＳゲート酸化物３１とゲート
３２を製作し、その後、マスクを除去して図３に示すよ
うなゲート構造を形成する。
まず、ｐ型或いはｎ型シリコン半導体基板上に熱酸化で
主動区域を隔離する電場酸化層３０を形成し、続いて主
動区域表面のシリコンを酸化して二酸化ケイ素となす。
第１ポリシリコン層を堆積した後に、イオンを該第１ポ
リシリコン層に注入してｎ型高不純物濃度区域（ｎ＋）
を形成し、後述のｎ＋ポリシリコンゲートの製作に利用
する。リソグラフィー技術でＭＯＳゲートのパターンを
定義し、エッチングでＭＯＳゲート酸化物３１とゲート
３２を製作し、その後、マスクを除去して図３に示すよ
うなゲート構造を形成する。
【００２８】ｎ型ＭＯＳに対する本発明の実施例はＭＯ
Ｓゲートをマスクとなし、ウェハに対してイオン注入を
進行し、低不純物濃度のドレイン（Ｌｉｇｈｔ Ｄｏｐ
ｅｄＤｒａｉｎ：ＬＤＤ）構造を形成する（ｎ型ＭＯＳ
ではｎ−、ｐ型ＭＯＳではｐ−とし、もしＬＤＤ構造を
製作しない場合は、このステップは省略する）、これは
図４の如くである。マスクを定義し、二酸化ケイ素層を
ゲート酸化物と同じ厚さに堆積し、側壁間隙下方の酸化
物層を製造し、その後、マスクを除去する。次のステッ
プは導電性のゲート側壁間隙を製作するものとし、ポリ
シリコンへのイオン注入あるいは金属層（例えばチタ
ン）の堆積を利用するが、本実施例では第２ポリシリコ
ン層３３を堆積することで形成し、図５に示すように、
上述の第２ポリシリコン層で導電性のゲート側壁間隙を
形成し、ｐ型の高不純物濃度の導電性ゲート側壁間隙を
形成している。このステップは数種の方法で完成可能で
あるが、本発明の実施例ではリン或いは砒素を大角度低
エネルギーでイオン注入しており、注入のエネルギーと
注入剤量はそれぞれ３０ｋｅＶ、５Ｅ１５〜５Ｅ１６ａ
ｔｏｍｓ／ｃｍ２とするか、或いはｐ＋をすでに注入し
た（ｉｎ−ｓｉｔｕｄｏｐｅｄ）ポリシリコンを用いて
ゲート側壁間隙を製作し、後者の場合の注入剤量は５Ｅ
１５〜５Ｅ１６ａｔｏｍｓ／ｃｍ２とする。続いて、リ
ソグラフィー技術でゲート側壁間隙のパターンを定義
し、エッチングでｐ＋ゲート側壁間隙３４を製作し、そ
の後、マスクを除去する（図６参照）。ゲートとゲート
側壁間隙の構成する構造を利用し、ソースとドレインの
イオン高濃度注入をを進行し、本発明の、ゲートと異な
る仕事関数の導電性ゲート側壁間隙を有するＭＯＳ電界
効果トランジスタを完成する（図７参照）。
Ｓゲートをマスクとなし、ウェハに対してイオン注入を
進行し、低不純物濃度のドレイン（Ｌｉｇｈｔ Ｄｏｐ
ｅｄＤｒａｉｎ：ＬＤＤ）構造を形成する（ｎ型ＭＯＳ
ではｎ−、ｐ型ＭＯＳではｐ−とし、もしＬＤＤ構造を
製作しない場合は、このステップは省略する）、これは
図４の如くである。マスクを定義し、二酸化ケイ素層を
ゲート酸化物と同じ厚さに堆積し、側壁間隙下方の酸化
物層を製造し、その後、マスクを除去する。次のステッ
プは導電性のゲート側壁間隙を製作するものとし、ポリ
シリコンへのイオン注入あるいは金属層（例えばチタ
ン）の堆積を利用するが、本実施例では第２ポリシリコ
ン層３３を堆積することで形成し、図５に示すように、
上述の第２ポリシリコン層で導電性のゲート側壁間隙を
形成し、ｐ型の高不純物濃度の導電性ゲート側壁間隙を
形成している。このステップは数種の方法で完成可能で
あるが、本発明の実施例ではリン或いは砒素を大角度低
エネルギーでイオン注入しており、注入のエネルギーと
注入剤量はそれぞれ３０ｋｅＶ、５Ｅ１５〜５Ｅ１６ａ
ｔｏｍｓ／ｃｍ２とするか、或いはｐ＋をすでに注入し
た（ｉｎ−ｓｉｔｕｄｏｐｅｄ）ポリシリコンを用いて
ゲート側壁間隙を製作し、後者の場合の注入剤量は５Ｅ
１５〜５Ｅ１６ａｔｏｍｓ／ｃｍ２とする。続いて、リ
ソグラフィー技術でゲート側壁間隙のパターンを定義
し、エッチングでｐ＋ゲート側壁間隙３４を製作し、そ
の後、マスクを除去する（図６参照）。ゲートとゲート
側壁間隙の構成する構造を利用し、ソースとドレインの
イオン高濃度注入をを進行し、本発明の、ゲートと異な
る仕事関数の導電性ゲート側壁間隙を有するＭＯＳ電界
効果トランジスタを完成する（図７参照）。
【００２９】本発明によるｐ型ＭＯＳ電界効果トランジ
スタの構造は、図８に示され、それは、電場酸化層２０
ｐ、ソース２１ｐとドレイン２２ｐ、ゲート酸化物２３
ｐ、高不純物濃度のゲート２４ｐ、低不純物濃度のドレ
イン（Ｌｉｇｈｔ Ｄｏｐｅｄ Ｄｒａｉｎ：ＬＤＤ）
２５ｐ、導電性のゲート側壁間隙２６ｐを備えている。
ｐ型ＭＯＳ電界効果トランジスタでは、ｐ型の導電性ゲ
ート側壁間隙とｐ型のドレインが電気的性質の同じキャ
リアを有しているため、その排斥作用により、高エネル
ギーのキャリアがゲート酸化層に入り込むことで発生ず
るショートチャネルのホットキャリアパンチスルー効果
を減少することができる。ｐ型ＭＯＳ電界効果トランジ
スタのテャネル形成前の製造プロセスはｎ型ＭＯＳ電界
効果トランジスタと同じであるが、ゲート３２ｐとゲー
ト酸化物３１ｐを形成した後には、図９のように、ＭＯ
Ｓゲートをマスクとしてウェハに対してイオン注入を進
行し、低不純物濃度のドレイン構造（Ｌｉｇｈｔ Ｄｏ
ｐｅｄ Ｄｒａｉｎ：ＬＤＤ）を形成する（ｐ型ＭＯＳ
ではｐ−となし、もしＬＤＤ構造を形成しない場合はこ
のステップは省略する）。これは図１０に示される如く
である。マスクを定義し、二酸化ケイ素をゲート酸化物
と同じ厚さに堆積し、側壁間隙下方の酸化物層を形成
し、その後、マスクを除去する。次のステップでは導電
性ゲート側壁間隙を形成し、それにはポリシリコンへの
イオン注入或いは金属層堆積（例えばチタン金属）を利
用する。本実施例では、第２ポリシリコン層３３ｐを堆
積して形成する（図１１）。該第２ポリシリコン層で形
成した導電性のゲート側壁間隙で、ｐ型の高不純物濃度
の導電性ゲート側壁間隙を形成し、このステップは数種
の方法で完成可能であるが、本発明の実施例ではリン或
いは砒素を大角度低エネルギーでイオン注入しており、
注入のエネルギーと注入剤量はそれぞれ３０ｋｅＶ、５
Ｅ１５〜５Ｅ１６ａｔｏｍｓ／ｃｍ２とするか、或いは
ｐ＋をすでに注入した（ｉｎ−ｓｉｔｕ ｄｏｐｅｄ）
ポリシリコンを用いてゲート側壁間隙を製作し、後者の
場合の注入剤量は５Ｅ１５〜５Ｅ１６ａｔｏｍｓ／ｃｍ
２とする。続いて、リソグラフィー技術でゲート側壁間
隙のパターンを定義し、エッチングでｐ＋ゲート側壁間
隙３４ｐを製作し、その後、マスクを除去する（図１２
参照）。ゲートとゲート側壁間隙の構成する構造を利用
し、ソースとドレインのイオン高濃度注入を進行し、本
発明の、ゲートと異なる仕事関数の導電性ゲート側壁間
隙を有するＭＯＳ電界効果トランジスタを完成する（図
１３参照）。
スタの構造は、図８に示され、それは、電場酸化層２０
ｐ、ソース２１ｐとドレイン２２ｐ、ゲート酸化物２３
ｐ、高不純物濃度のゲート２４ｐ、低不純物濃度のドレ
イン（Ｌｉｇｈｔ Ｄｏｐｅｄ Ｄｒａｉｎ：ＬＤＤ）
２５ｐ、導電性のゲート側壁間隙２６ｐを備えている。
ｐ型ＭＯＳ電界効果トランジスタでは、ｐ型の導電性ゲ
ート側壁間隙とｐ型のドレインが電気的性質の同じキャ
リアを有しているため、その排斥作用により、高エネル
ギーのキャリアがゲート酸化層に入り込むことで発生ず
るショートチャネルのホットキャリアパンチスルー効果
を減少することができる。ｐ型ＭＯＳ電界効果トランジ
スタのテャネル形成前の製造プロセスはｎ型ＭＯＳ電界
効果トランジスタと同じであるが、ゲート３２ｐとゲー
ト酸化物３１ｐを形成した後には、図９のように、ＭＯ
Ｓゲートをマスクとしてウェハに対してイオン注入を進
行し、低不純物濃度のドレイン構造（Ｌｉｇｈｔ Ｄｏ
ｐｅｄ Ｄｒａｉｎ：ＬＤＤ）を形成する（ｐ型ＭＯＳ
ではｐ−となし、もしＬＤＤ構造を形成しない場合はこ
のステップは省略する）。これは図１０に示される如く
である。マスクを定義し、二酸化ケイ素をゲート酸化物
と同じ厚さに堆積し、側壁間隙下方の酸化物層を形成
し、その後、マスクを除去する。次のステップでは導電
性ゲート側壁間隙を形成し、それにはポリシリコンへの
イオン注入或いは金属層堆積（例えばチタン金属）を利
用する。本実施例では、第２ポリシリコン層３３ｐを堆
積して形成する（図１１）。該第２ポリシリコン層で形
成した導電性のゲート側壁間隙で、ｐ型の高不純物濃度
の導電性ゲート側壁間隙を形成し、このステップは数種
の方法で完成可能であるが、本発明の実施例ではリン或
いは砒素を大角度低エネルギーでイオン注入しており、
注入のエネルギーと注入剤量はそれぞれ３０ｋｅＶ、５
Ｅ１５〜５Ｅ１６ａｔｏｍｓ／ｃｍ２とするか、或いは
ｐ＋をすでに注入した（ｉｎ−ｓｉｔｕ ｄｏｐｅｄ）
ポリシリコンを用いてゲート側壁間隙を製作し、後者の
場合の注入剤量は５Ｅ１５〜５Ｅ１６ａｔｏｍｓ／ｃｍ
２とする。続いて、リソグラフィー技術でゲート側壁間
隙のパターンを定義し、エッチングでｐ＋ゲート側壁間
隙３４ｐを製作し、その後、マスクを除去する（図１２
参照）。ゲートとゲート側壁間隙の構成する構造を利用
し、ソースとドレインのイオン高濃度注入を進行し、本
発明の、ゲートと異なる仕事関数の導電性ゲート側壁間
隙を有するＭＯＳ電界効果トランジスタを完成する（図
１３参照）。
【００３０】
【発明の効果】本発明は、ｎ型ＭＯＳ電界効果トランジ
スタに応用されてドレインの飽和電流を増加でき、また
ｐ型ＭＯＳ電界効果トランジスタに応用されてドレイン
付近のホットキャリアを減少し、パンチスルー効果の発
生を改善し、電気的性質を高める効果がある。
スタに応用されてドレインの飽和電流を増加でき、また
ｐ型ＭＯＳ電界効果トランジスタに応用されてドレイン
付近のホットキャリアを減少し、パンチスルー効果の発
生を改善し、電気的性質を高める効果がある。
【図１】従来のｎ型ＭＯＳ電界効果トランジスタ構造の
断面図である。
断面図である。
【図２】本発明のｎ型ＭＯＳ電界効果トランジスタ構造
の断面図である。
の断面図である。
【図３】本発明のｎ型ＭＯＳ電界効果トランジスタ製造
ステップを示す断面図である。
ステップを示す断面図である。
【図４】本発明のｎ型ＭＯＳ電界効果トランジスタ製造
ステップを示す断面図である。
ステップを示す断面図である。
【図５】本発明のｎ型ＭＯＳ電界効果トランジスタ製造
ステップを示す断面図である。
ステップを示す断面図である。
【図６】本発明のｎ型ＭＯＳ電界効果トランジスタ製造
ステップを示す断面図である。
ステップを示す断面図である。
【図７】本発明のｎ型ＭＯＳ電界効果トランジスタ製造
ステップを示す断面図である。
ステップを示す断面図である。
【図８】本発明のｐ型ＭＯＳ電界効果トランジスタ構造
の断面図である。
の断面図である。
【図９】本発明のｐ型ＭＯＳ電界効果トランジスタ製造
ステップを示す断面図である。
ステップを示す断面図である。
【図１０】本発明のｐ型ＭＯＳ電界効果トランジスタ製
造ステップを示す断面図である。
造ステップを示す断面図である。
【図１１】本発明のｐ型ＭＯＳ電界効果トランジスタ製
造ステップを示す断面図である。
造ステップを示す断面図である。
【図１２】本発明のｐ型ＭＯＳ電界効果トランジスタ製
造ステップを示す断面図である。
造ステップを示す断面図である。
【図１３】本発明のｐ型ＭＯＳ電界効果トランジスタ製
造ステップを示す断面図である。
造ステップを示す断面図である。
２０、２０ｐ・・・電場酸化層 ２１、２１ｐ・・・ソ
ース ２２、２２ｐ・・・ドレイン ２３、２３ｐ・・・ゲー
ト酸化物 ２４、２４ｐ・・・高不純物濃度のゲート ２５、２５ｐ・・・低不純物濃度のドレイン（Ｌｉｇｈ
ｔ Ｄｏｐｅｄ Ｄｒａｉｎ：ＬＤＤ）構造 ２６、２６ｐ・・・導電性のゲート側壁間隙 ３２ｐ・・・ゲート ３１ｐ・・・ゲート酸化物 ３３ｐ・・・第２ポリシリコン層 ３４ｐ・・・ｐ＋ゲ
ート側壁間隙
ース ２２、２２ｐ・・・ドレイン ２３、２３ｐ・・・ゲー
ト酸化物 ２４、２４ｐ・・・高不純物濃度のゲート ２５、２５ｐ・・・低不純物濃度のドレイン（Ｌｉｇｈ
ｔ Ｄｏｐｅｄ Ｄｒａｉｎ：ＬＤＤ）構造 ２６、２６ｐ・・・導電性のゲート側壁間隙 ３２ｐ・・・ゲート ３１ｐ・・・ゲート酸化物 ３３ｐ・・・第２ポリシリコン層 ３４ｐ・・・ｐ＋ゲ
ート側壁間隙
Claims (16)
- 【請求項１】 電場酸化区域とされ、半導体基板表面に
主動区を区画する目的のために形成されたものと、 主動区とされ、該電場酸化区域の間に形成されたもの
と、 ゲート構造とされ、該主動区に形成され、ゲート酸化物
と、不純物を注入してあり該ゲート酸化物上に形成され
ているポリシリコンゲートよりなるものと、 導電性を有する側壁間隙とされ、該ゲート構造の側壁に
形成され、下方に二酸化ケイ素を有してシリコン基板と
隔離されて不接触とされているものと、 ドレインとソースとされ、該電場酸化区と該ゲートの間
に形成されたもの、以上を包括してなる、導電性ゲート
側壁間隙を備えたＭＯＳ電界効果トランジスタ。 - 【請求項２】 請求項１の導電性ゲート側壁間隙を備え
たＭＯＳ電界効果トランジスタで、さらに低不純物濃度
のドレイン構造（Ｌｉｇｈｔ ＤｏｐｅｄＤｒａｉｎ：
ＬＤＤ）が、上記側壁間隙下方の上述ドレインに接近す
る区域に形成されている、ＭＯＳ電界効果トランジス
タ。 - 【請求項３】 請求項１の導電性ゲート側壁間隙を備え
たＭＯＳ電界効果トランジスタで、その中、上述の半導
体基板はｐ型とされてｎ型ＭＯＳを形成しており、上述
のドレインの飽和電流を増加可能である、ＭＯＳ電界効
果トランジスタ。 - 【請求項４】 請求項１の導電性ゲート側壁間隙を備え
たＭＯＳ電界効果トランジスタで、その中、上述の半導
体基板はｎ型とされてｐ型ＭＯＳを形成しており、上述
のドレイン付近のホットキャリアを減少し、パンチスル
ー（ｐｕｎｃｈｅｄ ｔｈｒｏｕｇｈ）効果の発生を改
善する、ＭＯＳ電界効果トランジスタ。 - 【請求項５】 請求項１の導電性ゲート側壁間隙を備え
たＭＯＳ電界効果トランジスタで、その中、上述の導電
性のゲート側壁間隙と不純物を注入してあるポリシリコ
ンゲートは異なる仕事関数を備えた物質とされる、ＭＯ
Ｓ電界効果トランジスタ。 - 【請求項６】 請求項５の導電性ゲート側壁間隙を備え
たＭＯＳ電界効果トランジスタで、その中、ゲートは高
濃度のｎ型不純物（ｎ＋）分布区域とされる、ＭＯＳ電
界効果トランジスタ。 - 【請求項７】 請求項６の導電性ゲート側壁間隙を備え
たＭＯＳ電界効果トランジスタで、導電性ゲート側壁間
隙は高濃度にｐ型不純物（ｐ＋）が注入してあるポリシ
リコンとされるＭＯＳ電界効果トランジスタ。 - 【請求項８】 請求項６の導電性ゲート側壁間隙を備え
たＭＯＳ電界効果トランジスタで、導電性ゲート側壁間
隙はチタン金属とされる、ＭＯＳ電界効果トランジス
タ。 - 【請求項９】 ｐ型或いはｎ型シリコン半導体上に主動
区域を隔離する電場酸化層を形成するステップ、 主動区域表面にゲート酸化層を形成するステップ、 イオン注入により高不純物濃度とした第１ポリシリコン
層を形成するステップ、 ＭＯＳゲートとゲート酸化物を形成するステップ、 導電性を有するゲート側壁間隙を形成するステップ、 該ゲートとゲート側壁間隙の構成する構造を利用して、
ソースとドレインに高濃度の不純物注入を進行するステ
ップ、 以上のステップを包括してなる導電性ゲート側壁間隙を
備えたＭＯＳ電界効果トランジスタの製造方法。 - 【請求項１０】 請求項９の導電性ゲート側壁間隙を備
えたＭＯＳ電界効果トランジスタの製造方法で、その
中、上述の第１ポリシリコン層は、高濃度にｎ型不純物
（ｎ＋）が注入されたポリシリコンイオン層とする、製
造方法。 - 【請求項１１】 請求項９の導電性ゲート側壁間隙を備
えたＭＯＳ電界効果トランジスタの製造方法で、その
中、上記ゲートとゲート酸化物を形成の後、上述のＭＯ
Ｓゲートをマスクとなして、ウェハに対してイオン注入
を進行し、低不純物濃度のドレイン（Ｌｉｇｈｔ Ｄｏ
ｐｅｄ Ｄｒａｉｎ：ＬＤＤ）を形成する、製造方法。 - 【請求項１２】 請求項９の導電性ゲート側壁間隙を備
えたＭＯＳ電界効果トランジスタの製造方法で、その
中、導電性を有するゲート側壁間隙を形成するステップ
は、 マスクを定義し二酸化ケイ素を堆積してゲート側壁間隙
下方の酸化物層を形成し、マスクを除去するステップ、 第２ポリシリコン層を堆積するステップ、 該第２ポリシリコン層で該導電性を有するゲート側壁間
隙を形成するステップ、 リソグラフィー技術で上述のゲート側壁間隙のパターン
を定義し、エッチングで該ゲート側壁間隙を形成し、そ
の後、マスクを除去するステップ、 以上を包括する、製造方法。 - 【請求項１３】 請求項１２の導電性ゲート側壁間隙を
備えたＭＯＳ電界効果トランジスタの製造方法で、その
中、第２ポリシリコン層で形成する導電性を有するゲー
ト側壁間隙は、上述の第２シポリシリコン層にイオン注
入して形成したｐ型高不純物濃度（ｐ＋）区域とする、
製造方法。 - 【請求項１４】 請求項１３の導電性ゲート側壁間隙を
備えたＭＯＳ電界効果トランジスタの製造方法で、その
中、第２ポリシリコン層へのイオン注入は、低いエネル
ギー量でリン或いは砒素を注入するものとし、その注入
エネルギーと注入剤量はそれぞれ３０ｋｅＶ、５Ｅ１５
〜５Ｅ１６ａｔｏｍｓ／ｃｍ２とする、製造方法。 - 【請求項１５】 請求項１２の導電性ゲート側壁間隙を
備えたＭＯＳ電界効果トランジスタの製造方法で、その
中、第２ポリシリコン層で該導電性を有するゲート側壁
間隙を形成するステップでは、すでにイオン注入してあ
るｐ＋のポリシリコンを利用し上述のゲート側壁間隙を
形成するものとし、その注入剤量は５Ｅ１５〜５Ｅ１６
ａｔｏｍｓ／ｃｍ２とする、製造方法。 - 【請求項１６】 請求項１２の導電性ゲート側壁間隙を
備えたＭＯＳ電界効果トランジスタの製造方法で、その
中、第２ポリシリコン層に、大角度イオン注入を行う、
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13562996A JPH09298296A (ja) | 1996-04-23 | 1996-04-23 | 導電性側壁間隙を備えたｍｏｓ電界効果トランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13562996A JPH09298296A (ja) | 1996-04-23 | 1996-04-23 | 導電性側壁間隙を備えたｍｏｓ電界効果トランジスタ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09298296A true JPH09298296A (ja) | 1997-11-18 |
Family
ID=15156284
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13562996A Pending JPH09298296A (ja) | 1996-04-23 | 1996-04-23 | 導電性側壁間隙を備えたｍｏｓ電界効果トランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09298296A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109103261A (zh) * | 2018-09-28 | 2018-12-28 | 长江存储科技有限责任公司 | 半导体器件和集成电路 |
| US10381451B2 (en) | 2015-10-09 | 2019-08-13 | Unisantis Electronics Singapore Pte. Ltd. | Semiconductor device |
Citations (1)
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| JPH03159132A (ja) * | 1989-11-16 | 1991-07-09 | Sanyo Electric Co Ltd | 半導体装置とその製造方法 |
-
1996
- 1996-04-23 JP JP13562996A patent/JPH09298296A/ja active Pending
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| CN109103261B (zh) * | 2018-09-28 | 2024-03-26 | 长江存储科技有限责任公司 | 半导体器件和集成电路 |
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