TW202141748A - 柱狀半導體裝置及其製造方法 - Google Patents

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Abstract

在連接於第一半導體柱之下部的第一雜質區域3與連接於第二半導體柱之下部的第二雜質區域4a、4b的形成方法中，於各自的縱方向與橫方向的雜質交界區域中，形成濃度比第一雜質區域3與第二雜質區域4a、4b之兩方之雜質濃度低的半導體層100。

Description

柱狀半導體裝置及其製造方法
本發明係關於一種柱狀半導體裝置及其製造方法。
近年來，已於LSI(Large Scale Integration，大型積體電路)中使用三維構造電晶體(transistor)。其中，屬於柱狀半導體裝置的SGT(Surrounding Gate Transistor，環繞閘電晶體)，係作為提供高集積度之半導體裝置的半導體元件而受到矚目。此外，亦需求具有SGT之半導體裝置之更進一步的高集積化、高性能化。
在通常的平面(planar)型MOS(Metal Oxide semiconductor，金屬氧化物半導體)電晶體中，其通道(channel)係朝沿著半導體基板之上表面的水平方向延伸。相對於此，SGT的通道係相對於半導體基板之上表面朝垂直方向延伸(例如，參照專利文獻1、非專利文獻1)。因此，相較於平面型MOS電晶體，SGT可達成半導體裝置的高密度化。
圖10係顯示N通道SGT的示意構造圖。在具有P型或i型(本徵型)導電型之Si柱220(以下，將矽半導體柱稱為「Si柱」)內之上下的位置，形成有當一方成為源極(source)時另一方成為汲極(drain)的N+層 221b、221b(以下，將含有高濃度施體(donor)雜質的半導體區域稱為「N+層」)。成為此源極、汲極之N+層221a、221b間之Si柱220的部分即成為通道區域222。閘極絕緣層223係以包圍此通道區域222之方式形成。閘極導體層224係以包圍此閘極絕緣層223之方式形成。在SGT中，係由成為源極、汲極的N+層221a、221b、通道區域222、閘極絕緣層223、閘極導體層224整體形成為柱狀。因此，於俯視觀察時，SGT的佔有面積，係相當於平面型MOS電晶體之單一源極或汲極N+層的佔有面積。因此，具有SGT的電路晶片，相較於具有平面型MOS電晶體的電路晶片，能夠實現晶片尺寸更進一步的縮小化。再者，若可提高SGT的驅動能力，則可減低使用於一晶片的SGT數，同樣地有助於晶片尺寸的縮小化。
然而，當更進一步謀求晶片尺寸的縮小化時，有應要克服的問題。想當然爾鄰接的Si柱間隔會變窄，故在例如圖1U所示之6Tr構成之SRAM單元(cell)的上部反相器(inverter)中，6a與6b和6b與6c的Si柱間隔形成為較窄。此將使連接於各個Si柱下部之成為源極或汲極之各雜質層3aa、4aa、3ab的形成區域變窄，並且實體地接近與各Si柱所鄰接之逆導電型之雜質層的交界。藉此使得於Si柱下部形成實效上濃度極低的雜質層區域，在最壞情形下，將會於Si柱下部形成與所期望為相反的導電型雜質層，結果，將會產生因高電阻源極及汲極之形成所導致的驅動能力降低，或因為逆導電型之源極及汲極之形成所導致之動作不良等問題。因此，為了避免此問題，必須盡可能地抑制成為源極或汲極之各雜質層的擴散，以保持形成高濃度狀態。
圖11係顯示SRAM(Static Random Access Memory，靜態隨機存取記憶體)單元電路圖。本SRAM單元電路係包含二個反相器電路。一個反相器電路係由作為負載電晶體的P通道SGT_Pc1、及作為驅動電晶體的N通道SGT_Nc1所構成。另一個反相器電路係由作為負載電晶體的P通道SGT_Pc2、及作為驅動電晶體的N通道SGT_Nc2所構成。P通道SGT_Pc1的閘極與N通道SGT_Nc1的閘極係連接著。P通道SGT_Pc2的汲極與N通道SGT_Nc2的汲極係連接著。P通道SGT_Pc2的閘極與N通道SGT_Nc2的閘極係連接著。P通道SGT_Pc1的汲極與N通道SGT_Nc1的汲極係連接著。
如圖11所示，P通道SGT_Pc1、Pc2的源極係連接於電源端子Vdd。再者，N通道SGT_Nc1、Nc2的源極係連接於接地(ground)端子Vss。選擇N通道SGT_SN1、SN2係配置於二個反相器電路的兩側。選擇N通道SGT_SN1、SN2的閘極係連接於字元(word)線端子WLt。選擇N通道SGT_SN1的源極、汲極係連接於N通道SGT_Nc1、P通道SGT_Pc1的汲極與位元(bit)線端子BLt。選擇N通道SGT_SN2的源極、汲極係連接於N通道SGT_Nc2、P通道SGT_Pc2的汲極與反轉位元線端子BLRt。如此，具有SRAM單元的電路，係由二個P通道SGT_Pc1、Pc2、及四個N通道SGT_Nc1、Nc2、SN1、SN2所組成的合計共六個SGT所構成(例如，參照專利文獻2)。此外，使驅動用電晶體並聯連接複數個，可謀求SRAM電路的高速化。通常，構成SRAM之記憶體單元的SGT，係分別形成於不同的半導體柱。SRAM單元電路的高集積化，係在於要以何方式才可將複 數個SGT高密度地形成於一個單元區域之中。在其他使用了SGT之電路形成上的高集積化中亦復相同。
[先前技術文獻]
[專利文獻]
專利文獻1：日本特開平2-188966號公報
專利文獻2：美國專利申請公開第2010/0219483號說明書
專利文獻3：美國註冊US8530960B2號說明書
[非專利文獻]
非專利文獻1：Hiroshi Takato, Kazumasa Sunouchi, Naoko Okabe, Akihiro Nitayama, Katsuhiko Hieda, Fumio Horiguchi, and Fujio Masuoka: IEEE Transaction on Electron Devices, Vol.38, No.3, pp.573-578 (1991)
非專利文獻2：C.Y.Ting，V.J.Vivalda，and H.G.Schaefer:“Study of planarized sputter-deposited SiO2“，J.Vac.Sci. Technol. 15(3)，p.p.1105-1112，May/June (1978)
非專利文獻3：A.Raley, S.Thibaut, N. Mohanty, K. Subhadeep, S. Nakamura, etal.：“Self-aligned quadruple patterning integration using spacer on spacer pitch splitting at the resist level for sub-32nm pitch applications” Proc. Of SPIE Vol.9782, 2016
在使用了SGT之電路的高集積化中，會發生在SGT離開距離變短時所產生之因為施體型、受體(acceptor)型雜質之相互擴散所導致之驅動能力降低或動作不良。
本發明之型態之柱狀半導體裝置的製造方法，該柱狀半導體裝置係在基板上部具有第一半導體柱、以及與前述第一半導體柱鄰接的第二半導體柱，具有包圍前述第一半導體柱的第一閘極絕緣層，具有包圍前述第二半導體柱的第二閘極絕緣層，具有包圍前述第一閘極絕緣層的第一閘極導體層，具有包圍前述第二閘極絕緣層的第二閘極導體層，具有與前述第一半導體柱之下部連接的第一雜質區域，具有與前述第二半導體柱之下部連接之極性不同於前述第一雜質區域的第二雜質區域，具有與前述第一半導體柱之頂部連接的第三雜質區域，具有與前述第二半導體柱之頂部連接之極性不同於前述第三雜質區域的第四雜質區域，並且具備有：以前述第一雜質區域與前述第三雜質區域之間之前述第一半導體柱為通道的第一SGT，以及以前述第二雜質區域與前述第四雜質區域之間之前述第二半導體柱為通道的第二SGT；該柱狀半導體裝置的製造方法係具有下列步驟：
在前述基板表面上形成包含有施體或受體雜質之第一雜質層的步驟；
將俯視觀察時將會形成前述第二雜質區域之前述第一雜質層內之一部分的區域予以去除，且將作為前述去除之結果而殘存的前述第一雜質層形成為前述第一雜質區域的步驟；
以覆蓋全面之方式，將第一半導體層以比前述第一雜質層薄的膜厚予以覆蓋的步驟；
以覆蓋全面之方式，將包含有施體或受體雜質的第二雜質層以比前述第一雜質層厚的膜厚予以覆蓋的步驟；
將前述第二雜質層研磨至前述第一雜質層的上表面、或前述第一雜質層上之前述第一半導體層上的表面，且將作為前述研磨之結果而殘存的前述第二雜質層形成為前述第二雜質區域的步驟；
在前述第一雜質區域之上形成前述第一半導體柱，並且在前述第二雜質區域之上形成前述第二半導體柱的步驟；
在前述第一半導體柱之上形成前述第三雜質區域，並且在前述第二半導體柱之上形成前述第二雜質區域的步驟；
形成包圍前述第一半導體柱之前述第一閘極絕緣層，並且形成包圍前述第二半導體柱之第二閘極絕緣層的步驟；及
形成包圍前述第一閘極絕緣層之前述第一閘極導體層，並且形成包圍前述第二閘極絕緣層之前述第二閘極導體層的步驟；
前述第一半導體層的雜質濃度係比前述第一雜質區域及前述第二雜質區域之雜質濃度低。
前述製造方法最好是前述第一半導體層所具有的施體或受體雜質擴散係數係比前述第一雜質層和前述第二雜質層所具有的雜質擴散係數小。
前述製造方法最好是前述第一半導體層係由相對於前述第二雜質層之蝕刻選擇比或雜質擴散係數或晶格常數為不同之二種以上之半導體層的積層所構成。
前述製造方法最好是在前述基板表面上，形成有濃度比前述第一雜質層和前述第二雜質層之雜質濃度低的第二半導體層。
前述製造方法最好是前述第二半導體層所具有的施體或受體雜質擴散係數係比前述第一雜質層和前述第二雜質層所具有的雜質擴散係數小。
前述製造方法最好是前述第二半導體層係由相對於前述第一雜質層之蝕刻選擇比或雜質擴散係數或晶格常數為不同之二種以上之半導體層的積層所構成。
前述製造方法最好是在前述第一雜質層和前述第二雜質層的上部，形成有濃度比前述第一雜質層和前述第二雜質層之雜質濃度低的第三半導體層。
前述製造方法最好是前述第三半導體層所具有的施體或受體雜質擴散係數係比前述第一雜質層和前述第二雜質層所具有的雜質擴散係數小。
前述製造方法最好是前述第四半導體層係由相對於前述第二雜質層和前述第二半導體層之蝕刻選擇比或雜質擴散係數或晶格常數為不同之二種以上之半導體層的積層所構成。
前述製造方法最好是在前述基板上，於形成前述第一半導體柱和前述第二半導體柱之後，依序形成前述第一閘極絕緣層和前述第二閘 極絕緣層、前述第一閘極導體層、前述第二閘極導體層，接著，於俯視觀察時，以與前述第一雜質區域、前述第二雜質區域、和存在於前述第一雜質區域與前述第二雜質區域之交界之前述第一半導體層之三層電性接觸之方式形成第一接觸孔。
前述製造方法最好是在前述基板上，於形成前述第一半導體柱和前述第二半導體柱之後，依序形成前述第一閘極絕緣層和前述第二閘極絕緣層、前述第一閘極導體層、前述第二閘極導體層，接著，於俯視觀察時，以至少包含前述第二雜質區域之方式配置前述第一接觸孔，且以在前述第一接觸孔的側壁面與前述第二雜質區域和前述第一半導體層電性接觸，而且在前述第一接觸孔之底面與前述基板電性接觸之方式形成前述第一接觸孔。
本發明之另一型態的柱狀半導體裝置係在基板上部具有第一半導體柱、以及與前述第一半導體柱鄰接的第二半導體柱，具有包圍前述第一半導體柱的第一閘極絕緣層，具有包圍前述第二半導體柱的第二閘極絕緣層，具有包圍前述第一閘極絕緣層的第一閘極導體層，具有包圍前述第二閘極絕緣層的第二閘極導體層，具有與前述第一半導體柱之下部連接的第一雜質區域，具有與前述第二半導體柱之下部連接之極性不同於前述第一雜質區域的第二雜質區域，具有與前述第一半導體柱之頂部連接的第三雜質區域，具有與前述第二半導體柱之頂部連接之極性不同於前述第三雜質區域的第四雜質區域，並且具備有：以前述第一雜質區域與前述第三雜質區域之間之前述第一半導體柱為通道的第一SGT，以及以前述第二雜質區域與前述第四雜質區域之間之前述第二半導體柱為通道的第二SGT；
該柱狀半導體裝置係具備第一半導體層，該第一半導體層係以薄的膜厚覆蓋在前述第一雜質區域與前述第二雜質區域之間的交界區域；
前述第一半導體層之雜質濃度係比前述第一雜質區域和前述第二雜質區域的雜質濃度低。
前述柱狀半導體裝置係具備第二半導體層，該第二半導體層係以薄的膜厚覆蓋在前述第一雜質區域和前述第二雜質區域與前述基板之間的交界區域；
前述第二半導體層之雜質濃度係比前述第一雜質區域和前述第二雜質區域的雜質濃度低。
前述柱狀半導體裝置係具備第三半導體層，該第三半導體層係以薄的膜厚覆蓋在前述第一雜質區域與前述第一半導體柱之間的交界區域、及前述第二雜質區域與前述第二半導體柱之間的交界區域上；
前述第三半導體層之雜質濃度係比前述第一雜質區域和前述第二雜質區域的雜質濃度低。
前述製造方法最好是前述第一半導體層的膜厚係被規定為前述第一半導體層所具有之由施體或受體之製造步驟完成時之雜質擴散長度所決定之施體與受體之雜質交界會形成於前述第一半導體層膜中者。
前述製造方法最好是前述第一半導體層為藉由二種以上的元素所形成的化合物半導體層，其化合物比係被規定為由該化合物比所決定之施體或受體之雜質擴散長度及其雜質交界會形成於前述第一半導體層膜中者。
前述製造方法最好是前述第二半導體層的膜厚係被規定為前述第二半導體層所具有之施體或受體之製造步驟完成時之雜質擴散區域會位於前述第二半導體層與前述基板之間之交界者。
前述製造方法最好是前述第二半導體層為藉由二種以上的元素所形成的化合物半導體層，其化合物比係被規定為由該化合物比所決定之施體或受體之雜質擴散區域會位於前述第二半導體層與前述基板之間之交界者。
前述製造方法最好是前述第三半導體層的膜厚係被規定為前述第三半導體層所具有之施體或受體之製造步驟完成時之雜質擴散區域會位於前述第三半導體層與前述第一半導體柱和前述第二半導體柱之間之交界者。
前述製造方法最好是前述第三半導體層為藉由二種以上的元素所形成的化合物半導體層，其化合物比係被規定為由該化合物比所決定之施體或受體之雜質擴散區域會位於前述第三半導體層與前述第一半導體柱和前述第二半導體柱之間之交界者。
1:P層基板
2,2a,2b:N層基板
3,3aa,3ab,3ba,3bb,32a,32c,32d,32f:N+層
3a,3b,28c,29a,29b,30a,30b,30c,30d,30e,30f:凹部
4,4a,4b,32b,32e:P+層
6:i層
6a,6b,6c,6d,6e,6f:Si柱
7,7a,7b,7c,7d,7e,7f,9,10:遮罩半導體層
8:SiGe層
8a,8b:帶狀SiGe層
9a,9b,10a,10b,12aa,12ab,12ba,12bb,17a,17b:帶狀遮罩半導體層
19a,19b,19c,19d,19e,19f,19g,19h:矩形的遮罩半導體層
12,13a,13b,13c,16,27:SiN層
13aa,13ab,13ba,13bb:帶狀SiN層
15,22,25,28,28a,28b,29,30,35,36,37,38,39:SiO2層
20a,20b,20c,20d,20e,20f,20g,20h:SiN柱
21a,21b:Si柱台
23:HfO2層
24a,24b,24c,24d:TiN層
33a,33b,33c,33d,33e,33f:W層
100,101,110,111,120,121:半導體層
C1,C2,C3,C4,C5,C6,C7,C8,C9,C10:接觸孔
WL:字元配線金屬層
BL:位元配線金屬層
RBL:反轉位元配線金屬層
Vss1,Vss2:接地配線金屬層
Vdd:電源配線金屬層
XC1,XC2:連接配線金屬層
圖1A係用以說明第一實施型態之具有SGT之柱狀半導體裝置之製造方法的俯視圖與剖面構造圖。
圖1B係用以說明第一實施型態之具有SGT之柱狀半導體裝置之製造方法的俯視圖與剖面構造圖。
圖1C係用以說明第一實施型態及第二實施型態之具有SGT之柱狀半導體裝置之製造方法的俯視圖與剖面構造圖。
圖1D係用以說明第一實施型態之具有SGT之柱狀半導體裝置之製造方法的俯視圖與剖面構造圖。
圖1E係用以說明第一實施型態之具有SGT之柱狀半導體裝置之製造方法的俯視圖與剖面構造圖。
圖1F係用以說明第一實施型態之具有SGT之柱狀半導體裝置之製造方法的俯視圖與剖面構造圖。
圖1G係用以說明第一實施型態之具有SGT之柱狀半導體裝置之製造方法的俯視圖與剖面構造圖。
圖1H係用以說明第一實施型態之具有SGT之柱狀半導體裝置之製造方法的俯視圖與剖面構造圖。
圖1I係用以說明第一實施型態之具有SGT之柱狀半導體裝置之製造方法的俯視圖與剖面構造圖。
圖1J係用以說明第一實施型態之具有SGT之柱狀半導體裝置之製造方法的俯視圖與剖面構造圖。
圖1K係用以說明第一實施型態之具有SGT之柱狀半導體裝置之製造方法的俯視圖與剖面構造圖。
圖1L係用以說明第一實施型態之具有SGT之柱狀半導體裝置之製造方法的俯視圖與剖面構造圖。
圖1M係用以說明第一實施型態之具有SGT之柱狀半導體裝置之製造方法的俯視圖與剖面構造圖。
圖1N係用以說明第一實施型態之具有SGT之柱狀半導體裝置之製造方法的俯視圖與剖面構造圖。
圖1O係用以說明第一實施型態之具有SGT之柱狀半導體裝置之製造方法的俯視圖與剖面構造圖。
圖1P係用以說明第一實施型態之具有SGT之柱狀半導體裝置之製造方法的俯視圖與剖面構造圖。
圖1Q係用以說明第一實施型態之具有SGT之柱狀半導體裝置之製造方法的俯視圖與剖面構造圖。
圖1R係用以說明第一實施型態之具有SGT之柱狀半導體裝置之製造方法的俯視圖與剖面構造圖。
圖1S係用以說明第一實施型態之具有SGT之柱狀半導體裝置之製造方法的俯視圖與剖面構造圖。
圖1T係用以說明第一實施型態之具有SGT之柱狀半導體裝置之製造方法的俯視圖與剖面構造圖。
圖1U係用以說明第一實施型態之具有SGT之柱狀半導體裝置之製造方法的俯視圖與剖面構造圖。
圖2A係用以說明具有第二實施型態之SGT之柱狀半導體裝置之製造方法的俯視圖與剖面構造圖。
圖2B係用以說明具有第二實施型態之SGT之柱狀半導體裝置之製造方法的俯視圖與剖面構造圖。
圖2C係用以說明具有第二實施型態之SGT之柱狀半導體裝置之製造方法的俯視圖與剖面構造圖。
圖3A係用以說明具有第三實施型態之SGT之柱狀半導體裝置之製造方法的俯視圖與剖面構造圖。
圖3B係用以說明具有第三實施型態之SGT之柱狀半導體裝置之製造方法的俯視圖與剖面構造圖。
圖3C係用以說明第一及第三實施型態之具有SGT之柱狀半導體裝置之製造方法的俯視圖與剖面構造圖。
圖4A係用以說明第四實施型態之具有SGT之柱狀半導體裝置之製造方法的俯視圖與剖面構造圖。
圖4B係用以說明第四實施型態之具有SGT之柱狀半導體裝置之製造方法的俯視圖與剖面構造圖。
圖5A係用以說明第五實施型態之具有SGT之柱狀半導體裝置之製造方法的俯視圖與剖面構造圖。
圖5B係用以說明第五實施型態之具有SGT之柱狀半導體裝置之製造方法的俯視圖與剖面構造圖。
圖5C係用以說明第一及第五實施型態之具有SGT之柱狀半導體裝置之製造方法的俯視圖與剖面構造圖。
圖6A係用以說明第六實施型態之具有SGT之柱狀半導體裝置之製造方法的俯視圖與剖面構造圖。
圖6B係用以說明第六實施型態之具有SGT之柱狀半導體裝置之製造方法的俯視圖與剖面構造圖。
圖6C係用以說明第六實施型態之具有SGT之柱狀半導體裝置之製造方法的俯視圖與剖面構造圖。
圖6D係用以說明第六實施型態之具有SGT之柱狀半導體裝置之製造方法的俯視圖與剖面構造圖。
圖6E係用以說明第六實施型態之具有SGT之柱狀半導體裝置之製造方法的俯視圖與剖面構造圖。
圖7係用以說明第一實施型態、第三實施型態及第五實施型態之具有SGT之柱狀半導體裝置之製造方法的俯視圖與剖面構造圖。
圖8係用以說明第七實施型態之具有SGT之柱狀半導體裝置之製造方法的俯視圖與剖面構造圖。
圖9係用以說明第八實施型態之具有SGT之柱狀半導體裝置之製造方法的俯視圖與剖面構造圖。
圖10係顯示習知例之SGT的示意構造圖。
圖11係使用習知例之SGT之SRAM單元電路圖。
以下參照圖式說明本發明之實施型態之柱狀半導體裝置的製造方法。
(第一實施型態)
以下參照圖1A至圖1U來說明本發明之第一實施型態之具有SGT之例之SRAM單元電路的製造方法。(a)係俯視圖，(b)係沿著(a)之X-X’線的剖面構造圖，(c)係沿著(a)之Y-Y’線的剖面構造圖。
如圖1A所示，藉由磊晶(epitaxial)結晶成長法在P層1上形成N層2，以形成基板。再者，在N層2之表層亦即基板表面，例如，藉 由磊晶結晶成長法形成摻雜有N+雜質的矽N+層3。另外，亦可藉由離子注入法形成N+層3。此外，N+層3亦可形成屬於逆導電型的P+層3。
以下說明自本實施型態之後，在本步驟中，將形成於基板表面的雜質層以N+雜質的情形進行說明。
接著，如圖1B所示，以將P+層形成於所期望的位置為目的，將對象位置的N+層3藉由光微影(photolithography)形成光阻遮罩(resist mask)(未圖示)，且以該光阻遮罩作為遮罩進行蝕刻。另外，亦可不使用光阻遮罩，而使用可成為蝕刻遮罩的遮罩材。
接著，如圖1C所示，整體藉由ALD(Atomic Layered Deposition，原子層堆積)法，以比N+層3或P+層4之雜質濃度低的雜質濃度將半導體層100形成為比N+層3薄的膜厚。另外，該半導體層100較佳為不含雜質的本徵半導體。此外，該半導體層100所具有之施體或受體雜質擴散係數，較佳為比N+層3與P+層4各者所具有之施體或受體雜質擴散係數小。
再者，該半導體層100的膜厚，較佳係被規定為該半導體層100所具有之由施體或受體之製造步驟完成時之雜質擴散長度所決定之施體與受體的雜質交界會形成於該半導體層100膜中者。
此外，該半導體層100較佳為藉由二種以上的元素所形成的化合物半導體層，例如為矽鍺或碳化矽，此外，該化合物比較佳係被規定為由該化合物比所決定之施體或受體之雜質擴散長度及其雜質交界會形成於該半導體層100膜中者。
接如，如圖1D所示，整體藉由磊晶結晶成長法，以填滿既已形成之段差之程度之充分的膜厚來形成與N+層3為逆導電型之P+層4。
接著，如圖1E所示，藉由CMP(Chemical Mechanical Polish，化學機械研磨)法將P+層4研磨至N+層3上之半導體層100上的表面為止。另外，雖未圖示，但亦可研磨至N+層3上表面為止。
接著，形成i層6，例如，形成由SiO2層、氧化鋁(Al2O3，以下稱AlO)層、SiO2層所構成的遮罩半導體層7。再者，例如，堆積矽鍺(SiGe)層8。再者，堆積由SiO2層所構成的遮罩半導體層9。再者，如圖1F所示，堆積由SiN層所構成的遮罩半導體層10。另外，i層6亦可由包含少量施體或受體雜質原子的N型、或P型的Si所形成。
接著，以藉由微影法所形成之俯視觀察時朝Y方向延伸的帶狀阻劑(resist)層(未圖示)為遮罩，將遮罩半導體層10進行蝕刻。藉此，形成於俯視觀察時朝Y方向延伸的帶狀遮罩半導體層(未圖示)。此外，以阻劑層為遮罩，將該帶狀遮罩半導體層進行等向性蝕刻，藉此將帶狀遮罩半導體層的寬度形成為較阻劑層的寬度更窄。藉此，形成具有較藉由微影法所可形成之最小之阻劑層之寬度更小寬度的帶狀遮罩半導體層10a、10b。再者，以帶狀遮罩半導體層10a、10b作為蝕刻遮罩，將遮罩半導體層9例如藉由RIE(Reactive Ion Etching，反應離子蝕刻)進行蝕刻而形成帶狀遮罩半導體層9a、9b。接著，以帶狀遮罩半導體層9a、9b為遮罩，將SiGe層8例如藉由RIE法進行蝕刻，藉此如圖1G所示，形成帶狀SiGe層8a、8b。前述之帶狀遮罩半導體層9a、9b上之帶狀遮罩半導體層10a、10b，係可在SiGe層8之蝕刻之前去除，或者使之殘存。
接著，整體藉由ALD(Atomic Layered Deposition，原子層堆積)法，以覆蓋遮罩半導體層7、帶狀SiGe層8a、8b、帶狀遮罩半導體層9a、9b之方式形成SiN層(未圖示)。再者，將整體以例如藉由流動化學氣相沈積(Flow Chemical Vapor Deposition)法之SiO2層(未圖示)覆蓋，然後，藉由CMP(Chemical Mechanical Polishing，化學機械研磨)研磨SiO2層、SiN層以使上表面位置成為帶狀遮罩半導體層9a、9b上表面位置，而形成SiN層13a、13b、13c。再者，將SiN層13a、13b、13c的頂部進行蝕刻而形成凹部。此凹部的底部位置，形成為位於帶狀遮罩半導體層9a、9b的下部位置。再者，整體覆蓋SiN層(未圖示)，且將整體藉由CMP法研磨SiN層以使上表面位置成為遮罩半導體層9a、9b上表面位置。再者，將藉由流動CVD所形成的SiO2層予以去除。藉此，如圖1H所示，在帶狀遮罩半導體層9a、9b的兩側，形成俯視觀察時具有與SiN層13a、13b、13c之頂部形狀相同形狀的帶狀遮罩半導體層12aa、12ab、12ba、12bb。
接著，如圖1I所示，以帶狀遮罩半導體層9a、9b、12aa、12ab、12ba、12bb為遮罩而將SiN層13a、13b、13c進行蝕刻，而形成帶狀SiN層13aa、13ab、13ba、13bb。此時，於俯視觀察時，帶狀SiN層13aa、13ab、13ba、13bb的寬度變為相同。
接著，將帶狀遮罩半導體層9a、9b、帶狀SiGe層8a、8b予以去除。藉此，如圖1J所示，在遮罩半導體層7上，形成在各者的頂部上具有俯視觀察時朝Y方向延伸而且彼此平行排列的帶狀半導體層12aa、12ab、12ba、12bb的帶狀SiN層13aa、13ab、13ba、13bb。
接著，以覆蓋整體之方式形成藉由FCVD法所形成的SiO2層(未圖示)。再者，藉由CMP法將SiO2層進行研磨以使其上表面位置與帶狀遮罩半導體層12aa、12ab、12ba、12bb的上表面位置相同，如第1K圖所示，形成SiO2層15。再者，在SiO2層15、帶狀遮罩半導體層12aa、12ab、12ba、12bb上形成SiN層16。再者，使用與形成帶狀SiN層13aa、13ab、13ba、13bb之方法相同之基本的方法，而在SiN層16上形成朝X方向延伸而且彼此平行排列的帶狀遮罩半導體層17a、17b。
接著，如圖1L所示，以帶狀遮罩材料層17a、17b為遮罩，將SiN層16、帶狀遮罩半導體層12aa、12ab、12ba、12bb、帶狀SiN層13aa、13ab、13ba、13bb、遮罩半導體層7進行RIE蝕刻。再者，將殘存的SiN層16、SiO2層15予以去除。藉此，形成於俯視觀察時頂部具有矩形之遮罩半導體層19a、19b、19c、19d、19e、19f、19g、19h的SiN柱20a、20b、20c、20d、20e、20f、20g、20h。
接著，如第1M圖所示，將矩形的遮罩半導體層19b、19g、SiN柱20b、20g予以去除。
接著，以遮罩半導體層19a、19c、19d、19e、19f、19h和SiN柱20a、20c、20d、20e、20f、20h為遮罩將遮罩半導體層7進行蝕刻，而形成遮罩半導體層7a、7b、7c、7d、7e、7f。再者，將遮罩半導體層19a、19c、19d、19e、19f、19h和SiN柱20a、20c、20d、20e、20f、20h予以去除。再者，以遮罩半導體層7a、7b、7c、7d、7e、7f為遮罩將i層6進行蝕刻，如圖1N所示，在N+層3、P+層4a、4b上形成Si柱6a、6b、6c、6d、6e、6f。另外，遮罩半導體層7a、7b、7c、7d、7e、7f亦可為在垂直 方向上去除遮罩半導體層7的上部層而成者。遮罩半導體層7的材料構成，係為了獲得具有精確度之遮罩半導體層7a、7b、7c、7d、7e、7f而進行選擇。
接著，如第1O圖所示，將相連於Si柱6a、6b、6c之底部的N+層3、P+層4a、N層2、P層基板1進行蝕刻，而形成由P層基板1之上部、N層21a、N+層3aa、3ab(第三雜質層與第四雜質層的一方)、P+層4aa(若N+層3ab為第三雜質層則為第四雜質層，若N+層3ab為第四雜質層則為第三雜質層)所構成的Si柱台21a。同時，將相連於Si柱6d、6e、6f之底部的N+層3、P+層4b、N層2、P層基板1進行蝕刻，而形成由P層基板1之上部、N層2b、N+層3ba(未圖示，第三雜質層和第四雜質層的一方)、3bb(未圖示)、P+層4bb(若N+層3ba為第三雜質層則為第四雜質層，若N+層3ba為第四雜質層則為第三雜質層)所構成的Si柱台21b。再者，在N+層3aa、3ab、3ba、3bb、P+層4aa、4bb、N層2a、2b的外周部、及P層基板1上形成SiO2層22。再者，藉由ALD法，以覆蓋整體之方式形成HfO2層23、TiN層(未圖示)。此時，在Si柱6b、6c間與Si柱6d、6e間，係由TiN層以側面彼此接觸著。再者，形成包圍著在Si柱6a之外周所形成之HfO2層23的TiN層24a、包圍著在Si柱6b、6c之外周所形成之HfO2層23的TiN層24b、包圍著在Si柱6d、6e之外周所形成之HfO2層23的TiN層24c、及包圍著在Si柱6f之外周所形成之HfO2層23的TiN層24d。再者，整體覆蓋SiO2層(未圖示)，之後，藉由CMP法而將整體進行研磨以使其上表面位置成為遮罩半導體層7a、7b、7c、7d、7e、7f的上表面位置。再者，將經由RIE法平坦化後的SiO2層(未圖示)進 行蝕刻，而形成SiO2層25。接著，以遮罩半導體層7a、7b、7c、7d、7e、7f、SiO2層25為遮罩，而將該HfO2層23、TiN層24a、24b、24c、24d的頂部去除。TiN層24a、24b(第一閘極導體層、第二閘極導體層)、24c(第一閘極導體層、第二閘極導體層)、24d係成為SGT的閘極導體層。
接著，如圖1P所示，將遮罩半導體層7a至7f予以去除，在Si柱6a至6f之外周部的SiO2層25上，整體形成SiN層27(第一絕緣層)，且藉由CMP法將整體研磨為使Si柱6a至6f的上部露出。
接著，如圖1Q所示，在SiN層27上，以覆蓋整體之方式覆蓋藉由FCVD法所形成的SiO層28，之後，例如藉由RIE(Reactive Ion Etching)法將該SiO層28進行蝕刻以使Si柱6b、6e、SiN層露出，且於俯視觀察時形成帶狀溝部28c、帶狀覆蓋部28a、28b，及藉由選擇磊晶結晶成長法，在露出之Si柱6b、6e頂部，形成含有受體雜質之P+層32b(第一雜質層和第二雜質層的一方)、32e(第一雜質層和第二雜質層的一方)。
接著，以覆蓋整體之方式覆蓋藉由FCVD法所形成的SiO層29，之後，於俯視觀察時，以使Si柱6a、6c、6d、6f、SiN層27露出之方式藉由例如RIE法形成與帶狀溝部28c為相反圖案之帶狀溝部29a、29b。接著，如圖1R所示，藉由選擇磊晶結晶成長法，在露出之Si柱6a、6c、6d、6f頂部，形成含有受體雜質的N+層32a(第一雜質層和第二雜質層的一方)、32c(第一雜質層和第二雜質層的一方)、32d(第一雜質層和第二雜質層的一方)、32f(第一雜質層和第二雜質層的一方)。
接著，藉由例如等向性蝕刻將SiO層29去除，且藉由CVD法整體覆蓋SiO2層30，且如圖1S所示，以使各32a至32f的至少一部分 露出的方式藉由微影法、RIE法進行蝕刻，從而形成30a、30b、30c、30d、30e、30f。
接著，覆蓋薄的TiN層(未圖示)、W層(未圖示)，且如圖1T所示，以使SiO2層30的表面充分露出的方式藉由CMP法將整體進行研磨，從而形成33a、33b、33c、33d、33e、33f。
另外，本步驟亦可在SiO2層30前先覆蓋薄的TiN層、W層，且以使TiN層、W層殘存於各32a至32f的至少一部分的方式藉由微影法、RIE法進行蝕刻，且於形成33a、33b、33c、33d、33e、33f之後，藉由CVD法整體覆蓋SiO2層30，且藉由CMP法將整體進行研磨。此時，研磨量係可進行至W層表面露出，亦可使W層上仍然殘存著SiO2層30。
接著，如圖1U所示，以覆蓋整體之方式形成上表面為平坦的SiO2層35。再者，經由在N+層3aa與P+層4aa之俯視觀察時的交界上、和TiN層24c上所形成的接觸孔C1而形成連接配線金屬層XC1(未圖示)。同時，經由在N+層3bb與P+層4bb之俯視觀察時的交界上、和TiN層24b之上所形成的接觸孔C2而形成連接配線金屬層XC2。以覆蓋整體之方式形成上表面為平坦的SiO2層36。再者，經由在TiN層24a、24d上所形成的接觸孔C3、C4而形成字元配線金屬層WL。以覆蓋整體之方式形成上表面為平坦的SiO2層37。再者，經由在P+層32b、32e上之W層33b、33e上所形成的接觸孔C5、C6而形成電源配線金屬層Vdd。再者，經由在N+層32c上之W層33c上所形成的接觸孔C7而形成接地配線金屬層Vss1。同時，經由在N+層32d上之W層33d上所形成的接觸孔C8而形成接地配線金屬層Vss2。再者，以覆蓋整體之方式形成上表面為平坦 的SiO2層39。再者，經由在N+層32a、32f上之W層33a、33f所形成的接觸孔C9、C10而形成位元輸出配線金屬層BL、反轉位元輸出配線金屬層RBL。藉此，在P層基板1上形成SRAM單元電路。在本SRAM電路中，係於Si柱6b、6e形成負載SGT，且於Si柱6c、6d形成驅動SGT，及於Si柱6a、6f形成選擇SGT。
另外，藉由圖1N、圖1O所示之N+層32a、32c、32d、32f、P+層32b、32e之形成後的熱步驟，利用從N+層32a、32c、32d、32f、P+層32b、32e至Si柱6a至6f之頂部的施體或受體雜質的擴散，而形成N+層40a、40c、40d、40f(未圖示)、P+層40b、40e(未圖示)。N+層40a、40c、40d、40f、P+層40b、40e的分布形狀，係藉由熱步驟的歷程及Si柱6a至6f的直徑，而形成於Si柱6a至6f的表層或內部整體。N+層32a、32c、32d、32f、40a、40c、40d、40f、P+層32b、32e、40b、40e(當P+層32b、32e、40b、40e為第一雜質層的情形下，N+層32c、32d、40c、40d係第二雜質層，當P+層32b、32e、40b、40e為第二雜質層的情形下，N+層32c、32d、40c、40d為第一雜質層)係相連於Si柱6a至6f的頂部而形成。
此外，如圖1Q所示，在Si柱6a至6f的下部，於N層2ca、2cb上相連地形成有成為SGT之源極或汲極之N+層3aa、3ab、3ba、3bb、P+層4aa、4bb。相對於此，亦可將N+層3aa、3ab、3ba、3bb、P+層4aa、4bb形成於Si柱6a至6f的底部，而且將N+層3aa、3ab、3ba、3bb、P+層4aa、4bb間經由金屬層、合金層來連接。此外，N+層3aa、3ab、3ba、3bb、P+層4aa、4bb，亦可連接於Si柱6a至6f的底部側面來形成。綜上所述，成為SGT之源極或汲極之N+層3aa、3ab、3ba、3bb、P+層4aa、 4bb亦可相接於Si柱6a至6f之底部的內部或側面外側，而形成於其外周，再者，各者亦可用其他導體材料電性連接。此點在本發明的其他實施型態中亦復相同。
在藉由使用SGT的電路謀求高集積化時，半導體柱間的離開距離必定會變小。例如在本實施型態中，半導體柱6a、6b、6c各者的間隔會變小。由此之故，會產生下列課題。
[課題1]
與鄰接於高濃度N+層3aa、3ab之高濃度P+層4aa相接之交界區域，因為製程步驟之熱所導致之各者之雜質的相互擴散，而使施體雜質與受體雜質彼此抵銷，雜質濃度顯著降低，而造成高電阻。結果，驅動能力降低。
[課題2]
當前述之相互擴散較大時，N+層3aa、3ab變為逆導電型的P+層，或P+層變為逆導電型的N+層，結果引起動作不良。
[特徵1]
依據第一實施型態的製造方法，對於上述問題具有下列特徵。在與鄰接於N+層3aa、3ab之P+層4aa的交界區域，藉由形成雜質濃度比N+層3aa、N+層3ab、P+層4aa之雜質濃度低的半導體層100，高濃度雜質層彼此即不會相接，而不會產生施體雜質與受體雜質彼此抵銷的現象。因此，可避免課題1的驅動能力降低與課題2的動作不良。另外，藉由將半導體層100以不含施體雜質和受體雜質之本徵半導體來形成，此外以半導體層100所具有之雜質擴散係數比N+層3aa、N+層3ab、P+層4aa所具有之雜質擴散係數小的材料來形成，可獲得更進一步的效果。
[特徵2]
在本實施型態中，已說明了由六個SGT所構成的SRAM單元。相對於此，本發明亦可適用於由八個SGT所構成的SRAM單元。在由八個SGT所構成的SRAM單元中，係朝Y方向排列的二列分別由四個SGT所構成。再者，此四個SGT之中，係負荷用或驅動用的SGT二個鄰接地排列。此時，三個排列的負荷用與驅動用之SGT的閘極電極係連接著，再者，鄰接的負荷用與驅動用之SGT之上部的雜質層係必須離開地形成。鄰接之負荷用與驅動用之SGT的關係，係與由六個SGT所構成之SRAM單元相同，故藉由應用本實施型態的方法，可形成由高密度之八個SGT所構成的SRAM單元。本發明亦可適用於其他由複數個SGT所構成的SRAM單元形成。
[特徵3]
在本實施型態中，係已說明了將本發明應用於SRAM單元之例。在形成於相同晶片上的邏輯電路中最多被使用的反相器電路，係由至少二個N通道SGT與P通道SGT所構成，N通道SGT與P通道SGT的閘極電極係連接著。再者，二個N通道SGT與P通道SGT之各者之上部的雜質區域必須離開。如此，SRAM單元的負荷SGT與驅動SGT的關係、和反相器電路之N通道SGT與P通道SGT的關係係相同。此係顯示例如藉由使本發明應用於包含有SRAM單元區域與邏輯電路區域之微處理器電路，即可實現高密度微處理器電路。
[特徵4]
在本實施型態中，係形成俯視觀察時圓形的Si柱6a至6f。Si柱6a至6f之一部分或所有俯視觀察時的形狀，係易於形成圓形、橢圓、朝一方向延伸較長之形狀等形狀。再者，在從SRAM區域離開地形成之邏輯電路區域中，亦可依據邏輯電路設計，而於邏輯電路區域中，混合地形成俯視觀察時形狀不同的Si柱。藉此，即可實現高密度而且高性能的微處理器電路。
(第二實施型態)
以下參照圖2A至圖2C來說明本發明之第二實施型態之具有SGT之SRAM電路的製造方法。(a)係俯視圖，(b)係(a)之沿著X-X’線的剖面構造圖，(c)係(a)之沿著Y-Y’線的剖面構造圖。
進行至圖1A、圖1B為止的步驟，接著，如圖2A所示，在覆蓋半導體層100之後，整體藉由ALD法覆蓋半導體層101，該半導體層101的雜質濃度比N+層3或P+層4之雜質濃度更低且晶格常數、蝕刻選擇比、雜質擴散係數係與半導體層100不同。另外，該半導體層101較佳為不含雜質的本徵半導體。此外，在本實施型態中，雖積層有二種半導體層，但亦可積層有二種以上的積層數。
接著，如圖2B所示，整體藉由磊晶結晶成長法以填滿既已形成之段差之程度之充分的膜厚來形成與N+層3為逆導電型的P+層4。
接著，如圖2C所示，藉由CMP法將P+層4研磨至N+層3上部之半導體層100上的表面為止。另外，雖未圖示，但亦可研磨至N+層3上之半導體層101上的表面、或N+層3上表面為止。
之後的步驟，係與第一實施例的圖1F之後相同。
本實施型態係具有下列特徵。
[特徵1]
如圖2B所示，在以磊晶層形成雜質P+層4於半導體層101正上方時，藉由將例如本徵非晶矽(amorphous silicon)使用於半導體層101，即可比形成磊晶層於半導體層100正上方，形成缺陷更少之良質的磊晶層。
[特徵2]
如圖2C所示，在以CMP法研磨雜質P+層4時，藉由使用研磨率慢的材料於半導體層101，即可有助於作為使研磨在半導體層101表面上停止，不會研磨去除至下層的蝕刻擋止部(etching stopper)。
(第三實施型態)
以下參照圖3A、圖3B來說明本發明之第三實施型態之具有SGT之SRAM電路的製造方法。(a)係俯視圖，(b)係(a)之沿著X-X’線的剖面構造圖，(c)係(a)之沿著Y-Y’線的剖面構造圖。
在由P層1與整面覆蓋於該P層1上表面的N層2所構成的基板上，如圖3A所示，整體以比N+層3或P+層4之雜質濃度低的雜質濃度覆蓋半導體層110，接著，整體覆蓋N+層3。另外，該半導體層110較佳為不含雜質的本徵半導體。此外，該半導體層110所具有之施體或受體雜質擴散係數，較佳為比N+層3與P+層4各者所具有之施體或受體雜質擴散係數小。
再者，該半導體層110的膜厚，較佳為被規定為該半導體層110所具有之施體或受體之製造步驟完成時之雜質擴散區域會位於該半導體層110與前述基板之間之交界者。
此外，該半導體層110較佳為藉由二種以上的元素所形成之化合物半導體層，例如為矽鍺或碳化矽，此外，該化合物比較佳為被規定為由該化合物比所決定之施體或受體之雜質擴散區域會位於該半導體層110與前述基板之間的交界者。
接著，如圖3B所示，以形成P+層於所期望的位置為目的，藉由光微影形成光阻遮罩(未圖示)，且以該光阻遮罩作為遮罩將對象位置的N+層3及半導體層110進行蝕刻。另外，本實施型態之情形，亦可僅將N+層3進行蝕刻，使半導體層110殘存。
之後的實施型態，係與第一實施型態之圖1C之後相同。
本實施型態係具有下列特徵。
藉由在基板與雜質N+層3的交界，形成雜質濃度比N+層3或P+層4之雜質濃度低的半導體層110，即可抑制雜質從雜質N+層3往基板方向擴散，而避免課題1的驅動能力降低和課題2的動作不良。
實施第一實施型態和本第三實施型態時的最終構造圖為圖3C，首先，在圖3A、圖3B形成第三實施型態，接著，實施圖1C至圖1U，藉此形成第一實施型態，結果，可獲得圖3C的構造。本構造係兼具第一及第三實施型態之兩型態的特徵，對於本發明所欲解決的課題，具有更大的功效。
(第四實施型態)
以下參照圖4A、圖4B來說明本發明之第四實施型態之具有SGT之SRAM電路的製造方法。(a)係俯視圖，(b)係(a)之沿著X-X’線的剖面構造圖，(c)係(a)之沿著Y-Y’線的剖面構造圖。
在由P層1與整面覆蓋於該P層1上表面的N層2所構成的基板上，於覆蓋半導體層110之後，如圖4所示，整體覆蓋半導體層111，該半導體層111的雜質濃度比N+層3或P+層4之雜質濃度低而且晶格常數、蝕刻選擇比、雜質擴散係數係與半導體層110不同。另外，該半導體層111較佳為不含雜質的本徵半導體。此外，在本實施型態中，雖積層有二種半導體層，但亦可積層有二種以上的積層數。
接著，如圖4B所示，以形成P+層於所期望的位置為目的，藉由光微影形成光阻遮罩(未圖示)，且以該光阻遮罩作為遮罩將對象位置的N+層3及半導體層110與111進行蝕刻。另外，本實施型態之情形，亦可僅將N+層3進行蝕刻，使半導體層110與111殘存，亦可將N+層3與半導體層111進行蝕刻，使半導體層110殘存。
之後的實施型態係與第一實施型態之圖1C之後相同。
本實施型態係具有下列特徵。
[特徵1]
如圖4A所示，在以磊晶層形成雜質N+層3於半導體層111正上方時，藉由將例如本徵非晶矽(amorphous silicon)使用於半導體層111，即可比形成磊晶層於半導體層110正上方，形成缺陷更少之良質的磊晶層。
[特徵2]
如圖4B所示，在將雜質N+層3進行蝕刻時，藉由使用研磨率慢的材料於半導體層111，即可有助於作為使蝕刻在半導體層111表面上或111膜中停止，不會研磨去除至下層的蝕刻擋止部。
(第五實施型態)
以下參照圖5A、圖5B來說明本發明之第五實施型態之具有SGT之SRAM電路的製造方法。(a)係俯視圖，(b)係(a)之沿著X-X’線的剖面構造圖，(c)係(a)之沿著Y-Y’線的剖面構造圖。
在進行至第一實施形態的圖1D之後，如圖5A所示，藉由CMP法將P+層4研磨至N+層3上表面為止。
接著，如圖5B所示，整體覆蓋雜質濃度比N+層3或P+層4之雜質濃度低的半導體層120。另外，該半導體層120較佳為不含雜質的本徵半導體。此外，該半導體層120所具有之施體或受體雜質擴散係數，較佳為比N+層3與P+層4各者所具有之施體或受體雜質擴散係數小。
再者，該半導體層120的膜厚，較佳為被規定為該半導體層120所具有之施體或受體之製造步驟完成時之雜質擴散區域會位於該半導體層120與前述i層6之間之交界者。
此外，該半導體層120較佳為藉由二種以上的元素所形成之化合物半導體層，例如為矽鍺或碳化矽，此外，該化合物比較佳為被規定為由該化合物比所決定之施體或受體之雜質擴散區域會位於該半導體層120與前述i層6之間的交界者。
之後的實施型態，係與第一實施型態之圖1F之後相同。
本實施型態係具有下列特徵。
[特徵1]
藉由在雜質N+層3、P+層4與i層6的交界，形成雜質濃度比N+層3或P+層4之雜質濃度低的半導體層120，即可抑制雜質從雜質N+層3及P+層4往半導體柱方向擴散，而避免課題1的驅動能力降低和課題2的動 作不良。當半導體層120為本徵半導體，而且所具有之施體或受體雜質擴散係數，比N+層3與P+層4各者所具有之施體或受體雜質擴散係數小時，所獲得的功效更大。
[特徵2]
藉由前項1之抑制雜質往半導體方向擴散的功效，不再需要將半導體柱增高相應於雜質擴散程度，而可將半導體柱高度抑制為較低，可使半導體柱不易崩壞。
實施第一實施型態和本第五實施型態時的最終構造圖為圖5C，首先，在圖1A至圖1C形成第一實施型態，接著，在圖5A、圖5B形成第五實施型態，接著，實施圖1F至圖1U，結果，可獲得圖5C的構造。本構造係兼具第一及第五實施型態之兩型態的特徵，對於本發明所欲解決的課題，具有更大的功效。
(第六實施型態)
以下參照圖6A至圖6D來說明本發明之第六實施型態之具有SGT之SRAM電路的製造方法。(a)係俯視圖，(b)係(a)之沿著X-X’線的剖面構造圖，(c)係(a)之沿著Y-Y’線的剖面構造圖。
在進行至第五實施形態的圖5B之後，如圖6A所示，在半導體層120的整面，整體覆蓋半導體層121，該半導體層121的雜質濃度比N+層3或P+層4之雜質濃度低而且晶格常數、蝕刻選擇比、雜質擴散係數係與半導體層120不同。
接著，形成i層6，例如，形成由SiO2層、氧化鋁(Al2O3，以下稱為AlO)層、SiO2層所構成的遮罩半導體層7。再者，例如，堆積矽 鍺(SiGe)層8。再者，堆積由SiO2層所構成的遮罩半導體層9。再者，如圖6B所示，堆積由SiN層所構成的遮罩半導體層10。另外，i層6係可由包含少量施體或受體雜質原子的N型、或P型的Si所形成。
接著，經過與第一實施型態之圖1G至圖1L完全相同的步驟而到達圖6C。
接著，以遮罩半導體層19a、19c、19d、19e、19f、19h、SiN柱20a、20c、20d、20e、20f、20h為遮罩，將遮罩半導體層7進行蝕刻，而形成遮罩半導體層7a、7b、7c、7d、7e、7f。再者，將遮罩半導體層19a、19c、19d、19e、19f、19h、與SiN柱20a、20c、20d、20e、20f、20h予以去除。再者，以遮罩半導體層7a、7b、7c、7d、7e、7f為遮罩，如圖6D所示，將i層6蝕刻至半導體層121上為止。
接著，進一步以遮罩半導體層7a、7b、7c、7d、7e、7f為遮罩，依序蝕刻半導體層121與120。再者，如圖6E所示，在N+層3、P+層4a、4b上形成Si柱6a、6b、6c、6d、6e、6f。另外，遮罩半導體層7a、7b、7c、7d、7e、7f亦可為在垂直方向上將遮罩半導體層7的上部層予以去除而得者。遮罩半導體層7的材料構成，係為了獲得具有精確度之遮罩半導體層7a、7b、7c、7d、7e、7f而進行選擇。
本實施型態係具有下列特徵。
[特徵1]
如圖6B所示，在以磊晶層形成i層6於半導體層121正上方時，藉由將例如本徵非晶矽使用於半導體層121，即可比形成磊晶層於半導體層120正上方，形成缺陷更少之良質的磊晶層。
[特徵2]
如圖6D所示，在蝕刻i層6時，藉由使用研磨率慢的材料於半導體層121，即可使蝕刻暫時在半導體層121上停止，抑制在本步驟中之蝕刻量的參差不齊。接著，如圖6E所示，可依序蝕刻半導體層121、120，在N+層3、P+層4a、4b上形成柱高之參差不齊較少之Si柱6a、6b、6c、6d、6e、6f。
實施第一實施型態、第三實施型態、第五實施型態時之最終構造圖為圖7，首先，在圖3A、圖3B形成第三實施型態，接著，實施圖1C，藉此形成第一實施型態，接著，在圖5A、圖5B形成第五實施型態，接著，實施圖1F至圖1U，結果，可獲得圖7的構造。本構造係兼具第一及第三及第五實施型態的特徵，對於本發明所欲解決的課題，具有更大的功效。
(第七實施型態)
以下參照圖8來說明本發明之第七實施型態之具有SGT之SRAM電路的製造方法。(a)係俯視圖，(b)係(a)之沿著X-X’線的剖面構造圖，(c)係(a)之沿著Y-Y’線的剖面構造圖，(d)係(b)之主要部分的剖面構造放大圖。
圖8係與第一實施例之圖1U的步驟相同，(b)的位置為通過(a)之俯視觀察時之接觸孔頂部C1之剖面的構造圖，顯示接觸孔頂部C1與下部雜質擴散層之連接配線金屬層XC1的剖面。
如圖8之(b)、(d)所示，其特徵為：在XC1底部內，以電性連接於N+層3aa、P+層4aa、及位於該二層之交界之半導體層100a的三層之方式形成有XC1。
本實施型態係具有下列特徵。
由於藉由施體雜質自N+層3aa之擴散與受體雜質從P+層4aa之擴散之兩方，而於半導體層100a的膜中形成陡峭的PN接合，且至少包含該半導體層100a，以與N+層3aa、P+層4aa電性連接之方式形成有XC1，故可獲得充分低的接觸電阻。
(第八實施型態)
以下參照圖9來說明本發明之第八實施型態之具有SGT之SRAM電路的製造方法。(a)係俯視圖，(b)係(a)之沿著X-X’線的剖面構造圖，(c)係(a)之沿著Y-Y’線的剖面構造圖，(d)係(b)中之主要部分的剖面構造放大圖。
圖9係與第一實施例之圖1U的步驟相同，(b)的位置為通過(a)之俯視觀察時之接觸孔頂部C1之剖面的構造圖，顯示接觸孔頂部C1與下部雜質擴散層之連接配線金屬層XC1的剖面。
如圖9之(b)、(d)所示，其特徵為：以XC1底部電性連接於N層2，且XC1側壁部電性連接於P+層4aa與半導體層100a之方式形成有XC1。
本實施型態係具有下列特徵。
來自N+層3aa的施體雜質，係擴散於半導體層100a之下部所包含之N層2的上表面，且XC1底部電性連接於施體雜質為高濃度的N層2區域。而且，XC1側壁部係電性連接於半導體層100a與P+層4aa。在此型態中，亦與第七實施型態同樣地可獲得充分低的接觸電阻。
另外，在本發明的實施型態中，雖於一個半導體柱形成有一個SGT，但本發明亦可應用於形成二個以上SGT的電路形成中。在形成二 個以上SGT的電路形成中，本發明所述的SGT，係位於半導體柱之最下部的SGT。
此外，在第一實施型態中，雖形成了Si柱6a至6f，但亦可為由其他半導體材料所構成的半導體柱。此點在本發明的其他實施型態中亦復相同。
此外，第一實施型態中之N+層3aa、3ab、3ba、3bb、32a、32c、32d、32f、P+層4aa、4bb、32b、32e，亦可由含有施體或受體雜質的Si、或其他半導體材料層所形成。此點在本發明的其他實施型態中亦復相同。
此外，在第一實施型態中，N+層32a、32c、32d、32f、P+層32b、32e係使用選擇磊晶結晶成長法而形成。包含重複CDE(Chemical Dry Etching，化學乾蝕刻)與通常的磊晶結晶成長法，而於凹部30a至30f內的Si柱6a至6f的頂部上形成N+層32a、32c、32d、32f、P+層32b、32e的方法，亦可藉由其他方法選擇地形成N+層32a、32c、32d、32f、P+層32b、32e。此點在本發明的其他實施型態中亦復相同。
此外，第一實施型態中之Si柱6a至6f之外周部的SiN層27，若為符合本發明之目的的材料，亦可使用含有由單層或複數層所構成之有機材料或無機材料的其他材料層。此點在本發明的其他實施型態中亦復相同。
此外，在第一實施型態中，遮罩材料層7係由SiO2層、氧化鋁(Al2O3，以下稱為AlO)層、SiO2層所形成。遮罩材料層7若為符合本發 明的材料，亦可使用含有由單層或複數層所構成之有機材料或無機材料的其他材料層。此點在本發明的其他實施型態中亦復相同。
此外，在第一實施型態中之各種配線金屬層XC1、XC2、WL、Vdd、Vss、BL、RBL的材料，不僅為金屬，亦可為合金、包含有較多施體或受體雜質之半導體層等的導電材料層，再者，亦可將此等以單層、或組合複數層來構成。此點在本發明的其他實施型態中亦復相同。
此外，在第一實施型態中，如圖1O所示，係使用了TiN層24a、24b、24c、24d作為閘極金屬層。此TiN層24a、24b、24c、24d若為符合本發明之目的的材料，可使用由單層或複數層所構成的材料層。TiN層24a、24b、24c、24d係可由至少具有所期望的工作函數之單層或複數層的金屬層等導體層所形成。亦可在此外側，形成例如W層等其他導電層。此時，W層係進行連接閘極金屬層之金屬配線層的作用。亦可在W層以外，使用單層或複數層的金屬層。此外，雖使用了HfO2層23作為閘極絕緣層，但亦可分別使用由單層或複數層所構成的其他材料層。此點在本發明的其他實施型態中亦復相同。
在第一實施型態中，Si柱6a至6f之俯視觀察時的形狀係圓形。再者，Si柱6a至6f之一部分或所有俯視觀察時的形狀，係可容易地形成圓形、橢圓、朝一方向延伸較長之形狀等形狀。再者，在從SRAM區域離開地形成的邏輯電路區域中，亦可依據邏輯電路設計而在邏輯電路區域上混合地形成俯視觀察時形狀不同的Si柱。此等各點在本發明的其他實施型態中亦復相同。
此外，在第一實施型態中，係連接於Si柱6a至6f的底部而形成了N+層3aa、3ab、3ba、3bb、P+層4aa、4bb。亦可在N+層3aa、3ab、3ba、3bb、P+層4aa、4bb上表面形成金屬、矽化物等合金層。綜上所述，相連於Si柱6a至6f之底部的雜質區域、和連接此等雜質層的雜質層結合區域的形成，係可從設計乃至製造上的觀點來決定。N+層3aa、3ab、3ba、3bb、P+層4aa、4bb，係兼用為雜質層、及雜質層結合區域。此點在本發明的其他實施型態中亦復相同。
此外，在第一實施型態中，雖於P層基板1上形成了SGT，但亦可使用SOI(Silicon On Insulator，絕緣體上矽薄膜)基板以取代P層基板1。或者，若為發揮作為基板的作用者，亦可使用其他材料基板。此點在本發明的其他實施型態中亦復相同。
此外，在第一實施型態中，雖已說明了在Si柱6a至6f的上下，使用具有相同極性之導電性的N+層3aa、3ab、3ba、3bb、3aa、3ab、3ba、3bb、P+層44b、44g、N+層32a、32c、3d、3f、P+層32b、32e而構成源極、汲極的SGT，但本發明亦可適用於具有極性不同之源極、汲極的通道型SGT。此點在本發明的其他實施型態中亦復相同。
此外，在第一實施型態中，係於形成了閘極HfO2層23、閘極TiN層24a、24b、240c、24d之後，形成N+層43a、43c、43d、43e、43f、44a、44c、44d、44e、44f、44h、P+層43b、43g、44b、44g。相對於此，亦可在形成了N+層32a、32c、32d、32f、P+層32b、32e之後，形成閘極HfO2層23、閘極TiN層24a、24b、240c、24d。此點在本發明的其他實施型態中亦復相同。
此外，在縱型NAND(反及)型快閃記憶體(flash memory)電路中，係以半導體柱為通道，朝垂直方向形成複數段由包圍該半導體柱之通道氧化層、電荷蓄積層、層間絕緣層、控制導體層所構成的記憶體單元。在此等記憶體單元之兩端的半導體柱中，具有對應源極的源極線雜質層、及對應汲極的位元線雜質層。此外，相對於一個記憶體單元，若該兩側之記憶體單元的一方為源極，則另一方則發揮作為汲極的作用。如此，縱型NAND型快閃記憶體電路係SGT電路的一種。因此，本發明亦可應用於與NAND型快閃記憶體電路混合的電路。
同樣地，在磁性記憶體電路或強電介體記憶體電路中，對於在記憶體單元區域內外所使用的反相器或邏輯電路亦可適用。
本發明在不脫離本發明之廣義的精神與範圍下，亦可進行各種實施型態及變更。此外，上述的實施型態，係用以說明本發明之一實施例者，非限定本發明的範圍。上述實施例及變形例係可任意地組合。再者，即使視需要而去除上述實施型態之構成要件的一部分，亦均屬本發明之技術思想的範圍內。
[產業上的可利用性]
依據本發明之柱狀半導體裝置的製造方法，可獲得高密度的柱狀半導體裝置。
1:P層基板
2:N層基板
3:N+層
4,4a,4b:P+層
100:半導體層

Claims (20)

  1. 一種柱狀半導體裝置的製造方法，該柱狀半導體裝置係在基板上部具有第一半導體柱、以及與前述第一半導體柱鄰接的第二半導體柱，具有包圍前述第一半導體柱的第一閘極絕緣層，具有包圍前述第二半導體柱的第二閘極絕緣層，具有包圍前述第一閘極絕緣層的第一閘極導體層，具有包圍前述第二閘極絕緣層的第二閘極導體層，具有與前述第一半導體柱之下部連接的第一雜質區域，具有與前述第二半導體柱之下部連接之極性不同於前述第一雜質區域的第二雜質區域，具有與前述第一半導體柱之頂部連接的第三雜質區域，具有與前述第二半導體柱之頂部連接之極性不同於前述第三雜質區域的第四雜質區域，並且具備有：以前述第一雜質區域與前述第三雜質區域之間之前述第一半導體柱為通道的第一SGT，以及以前述第二雜質區域與前述第四雜質區域之間之前述第二半導體柱為通道的第二SGT；該柱狀半導體裝置的製造方法係具有下列步驟：
    在前述基板表面上形成包含有施體或受體雜質之第一雜質層的步驟；
    將俯視觀察時將會形成前述第二雜質區域之前述第一雜質層內之一部分的區域予以去除，且將作為前述去除之結果而殘存的前述第一雜質層形成為前述第一雜質區域的步驟；
    以覆蓋全面之方式，將第一半導體層以比前述第一雜質層薄的膜厚予以覆蓋的步驟；
    以覆蓋全面之方式，將包含有施體或受體雜質的第二雜質層以比前述第一雜質層厚的膜厚予以覆蓋的步驟；
    將前述第二雜質層研磨至前述第一雜質層的上表面、或前述第一雜質層上之前述第一半導體層上的表面，且將作為前述研磨之結果而殘存的前述第二雜質層形成為前述第二雜質區域的步驟；
    在前述第一雜質區域之上形成前述第一半導體柱，並且在前述第二雜質區域之上形成前述第二半導體柱的步驟；
    在前述第一半導體柱之上形成前述第三雜質區域，並且在前述第二半導體柱之上形成前述第二雜質區域的步驟；
    形成包圍前述第一半導體柱之前述第一閘極絕緣層，並且形成包圍前述第二半導體柱之第二閘極絕緣層的步驟；及
    形成包圍前述第一閘極絕緣層之前述第一閘極導體層，並且形成包圍前述第二閘極絕緣層之前述第二閘極導體層的步驟；
    前述第一半導體層的雜質濃度係比前述第一雜質區域及前述第二雜質區域之雜質濃度低。
  2. 如請求項1所述之柱狀半導體裝置的製造方法，其中，前述第一半導體層所具有的施體或受體雜質擴散係數係比前述第一雜質層和前述第二雜質層所具有的雜質擴散係數小。
  3. 如請求項1所述之柱狀半導體裝置的製造方法，其中，前述第一半導體層係由相對於前述第二雜質層之蝕刻選擇比或雜質擴散係數或晶格常數為不同之二種以上之半導體層的積層所構成。
  4. 如請求項1所述之柱狀半導體裝置的製造方法，其中，在前述基板表面上，形成有濃度比前述第一雜質層和前述第二雜質層之雜質濃度低的第二半導體層。
  5. 如請求項4所述之柱狀半導體裝置的製造方法，其中，前述第二半導體層所具有的施體或受體雜質擴散係數係比前述第一雜質層和前述第二雜質層所具有的雜質擴散係數小。
  6. 如請求項4所述之柱狀半導體裝置的製造方法，其中，前述第二半導體層係由相對於前述第一雜質層之蝕刻選擇比或雜質擴散係數或晶格常數為不同之二種以上之半導體層的積層所構成。
  7. 如請求項1所述之柱狀半導體裝置的製造方法，其中，在前述第一雜質層和前述第二雜質層的上部，形成有濃度比前述第一雜質層和前述第二雜質層之雜質濃度低的第三半導體層。
  8. 如請求項7所述之柱狀半導體裝置的製造方法，其中，前述第三半導體層所具有的施體或受體雜質擴散係數係比前述第一雜質層和前述第二雜質層所具有的雜質擴散係數小。
  9. 如請求項7所述之柱狀半導體裝置的製造方法，其中，前述第三半導體層係由相對於前述第二雜質層和前述第二半導體層之蝕刻選擇比或雜質擴散係數或晶格常數為不同之二種以上之半導體層的積層所構成。
  10. 如請求項1所述之柱狀半導體裝置的製造方法，其中，在前述基板上，於形成前述第一半導體柱和前述第二半導體柱之後，依序形成前述第一閘極絕緣層和前述第二閘極絕緣層、前述第一閘極導體層、前述第二閘極導體層，接著，於俯視觀察時，以與前述第一雜質區域、前述第二雜質區域、和存在於前述第一雜質區域與前述第二雜質區域之交界之前述第一半導體層之三層電性接觸之方式形成第一接觸孔。
  11. 如請求項1所述之柱狀半導體裝置的製造方法，其中，在前述基板上，於形成前述第一半導體柱和前述第二半導體柱之後，依序形成前述第一閘極絕緣層和前述第二閘極絕緣層、前述第一閘極導體層、前述第二閘極導體層，接著，於俯視觀察時，以至少包含前述第二雜質區域之方式配置前述第一接觸孔，且以在前述第一接觸孔的側壁面與前述第二雜質區域和前述第一半導體層電性接觸，而且在前述第一接觸孔之底面與前述基板電性接觸之方式形成前述第一接觸孔。
  12. 一種柱狀半導體裝置，係在基板上部具有第一半導體柱、以及與前述第一半導體柱鄰接的第二半導體柱，具有包圍前述第一半導體柱的第一閘極絕緣層，具有包圍前述第二半導體柱的第二閘極絕緣層，具有包圍前述第一閘極絕緣層的第一閘極導體層，具有包圍前述第二閘極絕緣層的第二閘極導體層，具有與前述第一半導體柱之下部連接的第一雜質區域，具有與前述第二半導體柱之下部連接之極性不同於前述第一雜質區域的第二雜質區域，具有與前述第一半導體柱之頂部連接的第三雜質區域，具有與前述第二半導體柱之頂部連接之極性不同於前述第三雜質區域的第四雜質區域，並且具備有：以前述第一雜質區域與前述第三雜質區域之間之前述第一半導體柱為通道的第一SGT，以及以前述第二雜質區域與前述第四雜質區域之間之前述第二半導體柱為通道的第二SGT；
    該柱狀半導體裝置係具備第一半導體層，該第一半導體層係以薄的膜厚覆蓋在前述第一雜質區域與前述第二雜質區域之間的交界區域；
    前述第一半導體層之雜質濃度係比前述第一雜質區域和前述第二雜質區域的雜質濃度低。
  13. 如請求項12所述之柱狀半導體裝置，係具備第二半導體層，該第二半導體層係以薄的膜厚覆蓋在前述第一雜質區域和前述第二雜質區域與前述基板之間的交界區域；
    前述第二半導體層之雜質濃度係比前述第一雜質區域和前述第二雜質區域的雜質濃度低。
  14. 如請求項12所述之柱狀半導體裝置，係具備第三半導體層，該第三半導體層係以薄的膜厚覆蓋在前述第一雜質區域與前述第一半導體柱之間的交界區域、及前述第二雜質區域與前述第二半導體柱之間的交界區域上；
    前述第三半導體層之雜質濃度係比前述第一雜質區域和前述第二雜質區域的雜質濃度低。
  15. 如請求項1所述之柱狀半導體裝置的製造方法，其中，前述第一半導體層的膜厚係被規定為前述第一半導體層所具有之由施體或受體之製造步驟完成時之雜質擴散長度所決定之施體與受體之雜質交界會形成於前述第一半導體層膜中者。
  16. 如請求項1所述之柱狀半導體裝置的製造方法，其中，前述第一半導體層為藉由二種以上的元素所形成的化合物半導體層，其化合物比係被規定為由該化合物比所決定之施體或受體之雜質擴散長度及其雜質交界會形成於前述第一半導體層膜中者。
  17. 如請求項4所述之柱狀半導體裝置的製造方法，其中，前述第二半導體層的膜厚係被規定為前述第二半導體層所具有之施體或受體 之製造步驟完成時之雜質擴散區域會位於前述第二半導體層與前述基板之間之交界者。
  18. 如請求項4所述之柱狀半導體裝置的製造方法，其中，前述第二半導體層為藉由二種以上的元素所形成的化合物半導體層，其化合物比係被規定為由該化合物比所決定之施體或受體之雜質擴散區域會位於前述第二半導體層與前述基板之間之交界者。
  19. 如請求項7所述之柱狀半導體裝置的製造方法，其中，前述第三半導體層的膜厚係被規定為前述第三半導體層所具有之施體或受體之製造步驟完成時之雜質擴散區域會位於前述第三半導體層與前述第一半導體柱和前述第二半導體柱之間之交界者。
  20. 如請求項7所述之柱狀半導體裝置的製造方法，其中，前述第三半導體層為藉由二種以上的元素所形成的化合物半導體層，其化合物比係被規定為由該化合物比所決定之施體或受體之雜質擴散區域會位於前述第三半導體層與前述第一半導體柱和前述第二半導體柱之間之交界者。
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WO2009095997A1 (ja) * 2008-01-29 2009-08-06 Unisantis Electronics (Japan) Ltd. 半導体装置およびその製造方法
TW201306233A (zh) * 2011-07-21 2013-02-01 Rexchip Electronics Corp 具有輔助電極結構的立體動態隨機存取記憶體
WO2014184933A1 (ja) * 2013-05-16 2014-11-20 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド Ｓｇｔを有する半導体装置の製造方法
JP5973665B2 (ja) * 2013-06-13 2016-08-23 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． Ｓｇｔを有する半導体装置とその製造方法
WO2015033382A1 (ja) * 2013-09-03 2015-03-12 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置
JP5688189B1 (ja) * 2013-10-23 2015-03-25 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置
JP6286612B2 (ja) * 2015-12-18 2018-02-28 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． Ｓｇｔを有する半導体装置及びその製造方法
JP6651657B2 (ja) * 2017-11-01 2020-02-19 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 柱状半導体装置と、その製造方法
US10192867B1 (en) * 2018-02-05 2019-01-29 Globalfoundries Inc. Complementary FETs with wrap around contacts and method of forming same

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