WO2015033382A1 - 半導体装置 - Google Patents

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WO2015033382A1
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mos transistors
transistors
semiconductor device
gate
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舛岡　富士雄
正通 浅野
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ユニサンティス エレクトロニクス シンガポール プライベート リミテッド
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    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around

Definitions

  • the present invention relates to a semiconductor device.
  • Non-Patent Document 1 it is necessary to completely separate the N-well region for forming the PMOS and the P-type silicon substrate (or P-well region) for forming the NMOS, In addition, the N-well region and the P-type silicon substrate each need a body terminal for applying a potential, which is a factor of increasing the area.
  • SGT Surrounding Gate Transistor
  • FIG. 19 is a circuit diagram of an inverter
  • Qp is a P-channel MOS transistor (hereinafter referred to as a PMOS transistor)
  • Qn is an N-channel MOS transistor (hereinafter referred to as an NMOS transistor)
  • IN is an input signal
  • OUT is an output signal
  • Vcc Is a power source
  • Vss is a reference power source.
  • FIG. 20a shows a plan view of a layout in which the inverter of FIG. FIG. 20b shows a sectional view in the direction of the cut line AA ′ in the plan view of FIG. 20a.
  • planar silicon layers 2p and 2n are formed on an insulating film such as a buried oxide film layer (BOX) 1 formed on the substrate.
  • BOX buried oxide film layer
  • Reference numeral 3 denotes a silicide layer formed on the surface of the planar silicon layer (2p, 2n), which connects the planar silicon layers 2p, 2n.
  • 4n is an n-type silicon pillar
  • 4p is a p-type silicon pillar
  • 5 is a gate insulating film surrounding the silicon pillars 4n and 4p
  • 6 is a gate electrode
  • 6a is a gate wiring.
  • a p + diffusion layer 7p and an n + diffusion layer 7n are respectively formed on the uppermost portions of the silicon pillars 4n and 4p by impurity implantation or the like.
  • 8 is a silicon nitride film for protecting the gate insulating film 5 and the like
  • 9p and 9n are p + diffusion layers 7p
  • 10p and 10n are silicide layers 9p and 9n and a metal 13a
  • Reference numerals 11b and 13b respectively denote contacts for connecting the gate wiring 6a and the metal wiring 13c.
  • the silicon pillar 4n, the lower diffusion layer 2p, the upper diffusion layer 7p, the gate insulating film 5, and the gate electrode 6 constitute a PMOS transistor Qp.
  • the gate electrode 6 constitutes an NMOS transistor Qn.
  • the upper diffusion layers 7p and 7n serve as sources, and the lower diffusion layers 2p and 2n serve as drains.
  • a power supply Vcc is supplied to the metal 13a, a reference power supply Vss is supplied to the metal 13b, and an input signal IN is connected to the metal 13c.
  • the silicide layer 3 connecting the drain diffusion layer 2p of the PMOS transistor Qp and the drain diffusion layer 2n of the NMOS transistor Qn becomes the output OUT.
  • the PMOS transistor and the NMOS transistor are completely separated from each other in structure, so that well isolation is not required unlike the planar transistor, and the silicon pillar is Since it becomes a floating body, there is no need for a body terminal for supplying a potential to the well unlike a planar transistor, and the layout (arrangement) can be very compact.
  • the greatest feature of the SGT is that, in terms of structural principle, the lower layer wiring by the silicide layer existing on the substrate side under the silicon pillar and the upper wiring by contact connection at the upper part of the silicon pillar can be used.
  • the present invention uses this SGT feature to arrange NOR circuits having g inputs, which are often used in logic circuits, by arranging them in m rows and n columns in a compact manner and minimizing the area.
  • the object is to provide an inexpensive logic semiconductor device.
  • a plurality of transistors whose sources, drains, and gates are arranged hierarchically in a direction perpendicular to the substrate are arranged in 2 rows and n columns (n ⁇ 2) on the substrate.
  • a semiconductor device constituting a NOR circuit Each of the transistors is Silicon pillars, An insulator surrounding a side surface of the silicon pillar; A gate surrounding the insulator; A source region disposed above or below the silicon pillar; A drain region disposed above or below the silicon pillar, the drain region disposed opposite to the source region with respect to the silicon pillar;
  • the drain regions of the n N-channel MOS transistors and the first column of P-channel MOS transistors are disposed on the substrate side from the silicon pillar, and the n N-channel MOS transistors and the first column of P-channel MOS transistors are disposed on the substrate side.
  • the drain regions of the MOS transistors are connected to each other via a silicide region,
  • the sources of the n N-channel MOS transistors are each connected to a reference power supply line extending along a row, and the n-th column P-channel The source of the MOS transistor is connected to a power supply line extending along the row.
  • the source region of the P-channel MOS transistor in the even-numbered column is arranged on the substrate side from the silicon pillar.
  • n input signals are connected corresponding to the respective sets of gates.
  • the power supply line and the reference power supply line are configured by a first metal wiring, and the input signal is perpendicular to the power supply line and the reference power supply line.
  • the second metal wiring extends.
  • a plurality of transistors in which sources, drains and gates are arranged hierarchically in a direction perpendicular to the substrate are arranged in 2 rows and n columns (n ⁇ 4) on the substrate.
  • a semiconductor device constituting a NOR circuit having g input signals (n h ⁇ g, g and h are integers),
  • Each of the transistors is Silicon pillars, An insulator surrounding a side surface of the silicon pillar; A gate surrounding the insulator; A source region disposed above or below the silicon pillar; A drain region disposed above or below the silicon pillar, the drain region disposed opposite to the source region with respect to the silicon pillar;
  • the drain regions of the n N-channel MOS transistors and the h P-channel MOS transistors from the first column to the h-th column are arranged on the substrate side with respect to the silicon pillar, and are connected to each other via the silicide region.
  • a semiconductor device wherein the n columns are grouped into h groups, and the source of the g-th group of P-channel MOS transistors and the drain of the g + 1-th group of P-channel MOS transistors are connected to each other. Is provided.
  • the sources of the n N-channel MOS transistors are each connected to a reference power supply line extending along a row and grouped into the g sets The sources of the last set of h P-channel MOS transistors are connected to a power supply line extending along the row.
  • the h P-channel MOS transistors grouped in the g-th set have a source region of the even-numbered P-channel MOS transistor closer to the substrate side than the silicon pillar. Has been placed.
  • the g input signals are respectively connected to arbitrary h of the n transistor pairs.
  • the power supply line and the reference power supply line are configured by a first metal wiring, and the input signal is perpendicular to the power supply line and the reference power supply line.
  • the second metal wiring extends.
  • a plurality of transistors whose sources, drains and gates are arranged hierarchically in a direction perpendicular to the substrate are arranged in m rows and n columns (m ⁇ 3, n ⁇ 2) on the substrate.
  • a semiconductor device constituting a NOR circuit by arranging in a Each of the transistors is Silicon pillars, An insulator surrounding a side surface of the silicon pillar; A gate surrounding the insulator; A source region disposed above or below the silicon pillar; A drain region disposed above or below the silicon pillar, the drain region disposed opposite to the source region with respect to the silicon pillar;
  • the drain regions of the i ⁇ n N-channel MOS transistors and the j P-channel MOS transistors in the first column are disposed on the substrate side from the silicon pillar, and the i ⁇ n N-channel MOS transistors The drain regions of the j P-channel MOS transistors in the first column are connected to each other via a silicide region,
  • sources of the i ⁇ n N-channel MOS transistors are each connected to a reference power supply line extending along a row, and the n-th column The sources of j P-channel MOS transistors are connected to a power supply line extending along the row.
  • the source regions of the j P-channel MOS transistors in the even-numbered columns are arranged on the substrate side from the silicon pillar. Has been.
  • n input signals are connected corresponding to the respective sets of gates.
  • the power supply line and the reference power supply line are configured by a first metal wiring, and the input signal is perpendicular to the power supply line and the reference power supply line.
  • the second metal wiring extends.
  • a plurality of transistors whose sources, drains and gates are arranged hierarchically in a direction perpendicular to the substrate are arranged in m rows and n columns (m ⁇ 2, n ⁇ 2) on the substrate.
  • Each of the transistors is Silicon pillars, An insulator surrounding a side surface of the silicon pillar; A gate surrounding the insulator; A source region disposed above or below the silicon pillar; A drain region disposed above or below the silicon pillar, the drain region disposed opposite to the source region with respect to the silicon pillar;
  • the drain regions of the i ⁇ n N-channel MOS transistors and the j ⁇ h P-channel MOS transistors from the first column to the h-th column are arranged on the substrate side from the silicon pillar,
  • the drain regions of the i ⁇ n N-channel MOS transistors and the j ⁇ h P-channel MOS transistors from the first column to the h-th column are connected to each other via a silicide region,
  • the sources of the i ⁇ n N-channel MOS transistors are connected to reference power supply lines extending along rows, respectively, and grouped into the g pieces.
  • the source of the last set of h P-channel MOS transistors is connected to a power supply line extending along the row.
  • the j ⁇ h P-channel MOS transistors grouped in the g-th set are such that the source region of the even-numbered P-channel MOS transistors is a substrate from a silicon pillar. Arranged on the side.
  • the g inputs Signals are respectively connected to arbitrary h gates of the n sets of transistors.
  • the power supply line and the reference power supply line are configured by a first metal wiring, and the input signal is perpendicular to the power supply line and the reference power supply line.
  • the second metal wiring extends.
  • a plurality of transistors whose sources, drains, and gates are arranged hierarchically in a direction perpendicular to the substrate are arranged in m rows and n columns (m ⁇ 2, n ⁇ 2) on the substrate.
  • Each of the transistors is Silicon pillars, An insulator surrounding a side surface of the silicon pillar; A gate surrounding the insulator; A source region disposed above or below the silicon pillar; A drain region disposed above or below the silicon pillar, the drain region disposed opposite to the source region with respect to the silicon pillar;
  • the source regions of the i ⁇ n N-channel MOS transistors and the j ⁇ h P-channel MOS transistors from the first column to the h-th column are arranged on the substrate side from the silicon pillar,
  • the i ⁇ n N-channel MOS transistors and the drain regions of the j ⁇ h P-channel MOS transistors from the first column to the h-th column are connected to each other through a contact,
  • the sources of the i ⁇ n N-channel MOS transistors are connected to reference power supply lines extending along rows, respectively, and grouped into the g pieces.
  • the source of the last set of h P-channel MOS transistors is connected to a power supply line extending along the row.
  • the j ⁇ h P-channel MOS transistors grouped in the g-th group have a drain region of the even-numbered P-channel MOS transistor formed on a substrate from a silicon pillar. Arranged on the side.
  • the g inputs Signals are respectively connected to arbitrary h gates of the n sets of transistors.
  • the power supply line and the reference power supply line are configured by a first metal wiring, and the input signal is perpendicular to the power supply line and the reference power supply line.
  • the second metal wiring extends.
  • FIG. 1 is a plan view of a NOR circuit according to a first embodiment of the present invention. It is sectional drawing of the NOR circuit of 1st Example of this invention. It is sectional drawing of the NOR circuit of 1st Example of this invention. It is sectional drawing of the NOR circuit of 1st Example of this invention. It is sectional drawing of the NOR circuit of 1st Example of this invention. It is sectional drawing of the NOR circuit of 1st Example of this invention. It is an equivalent circuit diagram which shows the NOR circuit of the Example of this invention. It is a top view of the NOR circuit of the 2nd example of the present invention. It is sectional drawing of the NOR circuit of the 2nd Example of this invention.
  • FIG. 1 shows an equivalent circuit diagram of a three-input NOR circuit applied to the present invention.
  • Qn1, Qn2, and Qn3 are NMOS transistors configured by SGT, and Qp1, Qp2, and Qp3 are PMOS transistors that are also configured by SGT.
  • the sources of the NMOS transistors Qn1, Qn2, Qn3 are connected to the reference power supply Vss, and the drains are commonly connected to the node N1.
  • the node N1 becomes the output OUT31.
  • the drain of the PMOS transistor Qp1 is connected to the node N1, the source is connected to the drain of the PMOS transistor Qp2 via the node N2, and the source of the PMOS transistor Qp2 is connected to the drain of the PMOS transistor Qp3 via the node N3.
  • the source of Qp3 is connected to the power supply Vcc.
  • An input signal IN1 is connected to the gates of the NMOS transistor Qn1 and the PMOS transistor Qp1
  • an input signal IN2 is connected to the gates of the NMOS transistor Qn2 and the PMOS transistor Qp2 and an input is input to the gates of the NMOS transistor Qn3 and the PMOS transistor Qp3.
  • Signal IN3 is connected.
  • FIGS. 2a, 2b, 2c, 2d and 2e A first embodiment is shown in FIGS. 2a, 2b, 2c, 2d and 2e.
  • 2a is a plan view of the three-input NOR layout (arrangement) of the present invention
  • FIG. 2b is a cross-sectional view along the cut line AA ′
  • FIG. 2c is a cross-sectional view along the cut line BB ′
  • 2d is a cross-sectional view along the cut line CC ′
  • FIG. 2e is a cross-sectional view along the cut line DD ′.
  • FIGS. 2a, 2b, 2c, 2d and 2e portions having the same structure as in FIGS. 20a and 20b are indicated by equivalent symbols in the 100s.
  • Planar silicon layers 102n, 102pa, and 102pb are formed on an insulating film such as a buried oxide film layer (BOX) 101 formed on the substrate. It is composed of an n + diffusion layer, a p + diffusion layer, and a p + diffusion layer.
  • 103 is a silicide layer formed on the surface of the planar silicon layers (102n, 102pa, 102pb), and connects the planar silicon layers 102n, 102pa.
  • 104n1, 104n2, 104n3 are n-type silicon pillars, 104p1, 104p2, 104p3 are p-type silicon pillars, 105 are silicon pillars 104n1, 104n2, 104n3, 104p1, 104p2, 104p3, 106 is a gate electrode, 106a, 106b, 106c, 106d, 106e, and 106f are gate wirings, respectively.
  • P + diffusion layers 107p1, 107p2, and 107p3 are formed on the uppermost portions of the silicon pillars 104n1, 104n2, and 104n3 by impurity implantation, respectively.
  • the uppermost portions of the silicon pillars 104p1, 104p2, and 104p3 are n + diffusion layers 107n1 and 107n2, respectively. 107n3 are formed by impurity implantation or the like.
  • 108 is a silicon nitride film for protecting the gate insulating film 105, 109p1, 109p2, 109p3, 109n1, 109n2, 109n3 are silicides connected to the p + diffusion layers 107p1, 107p2, 107p3, n + diffusion layers 107n1, 107n2, 107n3, respectively.
  • 110p1, 110p2, 110p3, 110n1, 110n2, and 110n3 are contacts that connect the silicide layers 109p1, 109p2, 109p3, 109n1, 109n2, and 109n3 and the first metal wires 113g, 113g, 113a, 113c, 113c, and 113c, respectively.
  • 111a are contacts for connecting the gate wiring 106b and the first metal wiring 113d
  • 111b is a contact for connecting the gate wiring 106d and the first metal wiring 113e.
  • 111c denotes a contact for connecting the gate line 106f and the first metal wiring 113f.
  • Reference numeral 112a denotes a contact connecting the silicide 103 connecting the lower diffusion layer 102n and the lower diffusion layer 102pa and the first metal wiring 113b.
  • the silicon pillar 104n1, the lower diffusion layer 102pa, the upper diffusion layer 107p1, the gate insulating film 105, and the gate electrode 106 constitute the PMOS transistor Qp1, and the silicon pillar 104n2, the lower diffusion layer 102pb, the upper diffusion layer 107p2, the gate insulating film 105,
  • the gate electrode 106 constitutes the PMOS transistor Qp2, and the silicon pillar 104n3, the lower diffusion layer 102pb, the upper diffusion layer 107p3, the gate insulating film 105, and the gate electrode 106 constitute the PMOS transistor Qp3, and the silicon pillar 104p1 and the lower diffusion layer 102n, the upper diffusion layer 107n1, the gate insulating film 105, and the gate electrode 106 constitute the NMOS transistor Qn1, and the silicon pillar 104p2, the lower diffusion layer 102n, the upper diffusion layer 107n2, the gate insulating film 105,
  • the over gate electrode 106 constitute an NMOS transistor Qn2, silicon pillar 104
  • gate wiring 106a is connected to the gate electrode 106 of the PMOS transistor Qp1
  • the gate wiring 106c is connected to the gate electrode 106 of the PMOS transistor Qp2
  • the gate wiring 106e is connected to the gate electrode 106 of the PMOS transistor Qp3.
  • Gate wirings 106a and 106b are connected to the gate electrode 106 of the NMOS transistor Qn1
  • gate wirings 106c and 106d are connected to the gate electrode 106 of the NMOS transistor Qn2
  • gate wirings 106e and 106f are connected to the gate electrode of the NMOS transistor Qn3. Connected.
  • the lower diffusion layers 102n and 102pa serve as common drains of the NMOS transistors Qn1, Qn2, Qn3 and the PMOS transistor Qp1 through the silicide 103, and are connected to the first metal wiring 113b through the contact 112a to serve as the output OUT31.
  • the upper diffusion layer 107n1 that is the source of the NMOS transistor Qn1 is connected to the first metal wiring 113c via the silicide 109n1 and the contact 110n1, and the reference power supply Vss is supplied to the first metal wiring 113c.
  • the upper diffusion layer 107n2 that is the source of the NMOS transistor Qn2 is connected to the first metal wiring 113c via the silicide 109n2 and the contact 110n2.
  • the upper diffusion layer 107n3 which is the source of the NMOS transistor Qn3 is connected to the first metal wiring 113c through the silicide 109n3 and the contact 110n3.
  • the upper diffusion layer 107p1 that is the source of the PMOS transistor Qp1 is connected to the first metal wiring 113g via the silicide 109p1 and the contact 110p1.
  • the upper diffusion layer 107p2 which is the drain of the PMOS transistor Qp2 is connected to the first metal wiring 113g via the silicide 109p2 and the contact 110p2.
  • the source of the PMOS transistor Qp1 and the drain of the PMOS transistor Qp2 are connected via the first metal wiring 113g.
  • the source of the PMOS transistor Qp2 is connected to the drain of the PMOS transistor Qp3 through the lower diffusion layer 102pb and the silicide region 103, and the source of the PMOS transistor Qp3 is connected to the first metal wiring 113a through the contact 110p3.
  • the power supply Vcc is supplied to the one metal wiring 113a.
  • An input signal IN1 is supplied to the first metal wiring 113d, connected to the gate wiring 106b through the contact 111a, supplied to the gate electrode of the NMOS transistor Qn1, and the gate of the PMOS transistor Qp1 through the gate wiring 106a. Supplied to the electrode.
  • An input signal IN2 is supplied to the first metal wiring 113e, connected to the gate wiring 106d through the contact 111b, supplied to the gate electrode of the NMOS transistor Qn2, and the gate of the PMOS transistor Qp2 through the gate wiring 106c. Supplied to the electrode.
  • An input signal IN3 is supplied to the first metal wiring 113f, connected to the gate wiring 106f through the contact 111c, supplied to the gate electrode of the NMOS transistor Qn3, and the gate of the PMOS transistor Qp3 through the gate wiring 106e. Supplied to the electrode.
  • the transistor arrangement method in this embodiment is as follows. From the bottom, the power supply line Vss (113c), NMOS transistors Qn1, Qn2, Qn3 arranged in the first row, PMOS transistors Qp1, arranged in the second row, Qp2, Qp3 and power supply line Vcc (113a) are arranged in this order. These three-input NOR circuits are defined as a block BL31 including a power supply line Vcc (113a) and a reference power supply line Vss (113c). Further, the interval between the power supply line 113a and the reference power supply line 113c is set to Ly (interval including the power supply line and the reference power supply line), and in the following embodiments, Ly is standardized to be constant.
  • the power supply line and the reference power supply line can be easily connected only by arranging the block BL31 of this embodiment and other blocks horizontally.
  • six SGTs constituting a three-input NOR circuit can be arranged in two rows and three columns without providing useless wiring and contact regions, and a semiconductor device with a reduced area can be provided.
  • FIG. 3 shows an equivalent circuit diagram of a 4-input NOR circuit applied to the present invention.
  • Qn1, Qn2, Qn3, and Qn4 are NMOS transistors configured by SGT
  • Qp1, Qp2, Qp3, and Qp4 are PMOS transistors that are also configured by SGT.
  • the sources of the NMOS transistors Qn1, Qn2, Qn3, and Qn4 are connected to the reference power supply Vss, and the drains are commonly connected to the node N1.
  • the node N1 becomes the output OUT41.
  • the drain of the PMOS transistor Qp1 is connected to the node N1, the source is connected to the drain of the PMOS transistor Qp2 through the node N2, and the source of the PMOS transistor Qp2 is connected to the drain of the PMOS transistor Qp3 through the node N3.
  • the source of Qp3 is connected to the drain of the PMOS transistor Qp4 via the node N4, and the source of the PMOS transistor Qp4 is connected to the power supply Vcc.
  • An input signal IN1 is connected to the gates of the NMOS transistor Qn1 and the PMOS transistor Qp1
  • an input signal IN2 is connected to the gates of the NMOS transistor Qn2 and the PMOS transistor Qp2
  • an input is input to the gates of the NMOS transistor Qn3 and the PMOS transistor Qp3.
  • the signal IN3 is connected, and the input signal IN4 is connected to the gates of the NMOS transistor Qn4 and the PMOS transistor Qp4.
  • 4a, 4b, 4c, 4d and 4e show a second embodiment.
  • 4a is a plan view of the 4-input NOR layout (arrangement) of the present invention
  • FIG. 4b is a cross-sectional view along the cut line AA ′
  • FIG. 4c is a cross-sectional view along the cut line BB ′
  • 4d is a cross-sectional view along the cut line CC ′
  • FIG. 4e is a cross-sectional view along the cut line DD ′.
  • FIG. 3 are in the first row (lower row in the figure), and the PMOS transistors Qp1, Qp2, Qp3, and Qp4 are in the second row (upper row in the figure). ) Are arranged in order from the right side of the figure.
  • the difference from FIG. 2 is that the NMOS transistor Qn4 and the PMOS transistor Qp4 are arranged on the left side of the figure. 4a, FIG. 4b, FIG. 4c, FIG. 4d, and FIG. 4e, portions having the same structure as those in FIG. 2a, FIG. 2b, FIG. 2c, FIG.
  • Planar silicon layers 102n, 102pa, 102pb, and 102pc are formed on an insulating film such as a buried oxide film layer (BOX) 101 formed on the substrate.
  • the planar silicon layers 102n, 102pa, 102pb, and 102pc are impurity-implanted.
  • the n + diffusion layer, the p + diffusion layer, the p + diffusion layer, and the p + diffusion layer are respectively formed.
  • Reference numeral 103 denotes a silicide layer formed on the surface of the planar silicon layers (102n, 102pa, 102pb, 102pc), and connects the planar silicon layers 102n, 102pa.
  • 104n1, 104n2, 104n3, 104n4 are n-type silicon pillars
  • 104p1, 104p2, 104p3, 104p4 are p-type silicon pillars
  • 105 is a silicon pillar 104n1, 104n2, 104n3, 104n4, 104p1, 104p2, 104p3, 104p4.
  • 106 are gate electrodes
  • 106a, 106b, 106c, 106d, 106e, 106f, 106g, and 106h are gate wirings, respectively.
  • P + diffusion layers 107p1, 107p2, 107p3, and 107p4 are formed on the uppermost portions of the silicon pillars 104n1, 104n2, 104n3, and 104n4 by impurity implantation, respectively, and the uppermost portions of the silicon pillars 104p1, 104p2, 104p3, and 104p4 are respectively formed N + diffusion layers 107n1, 107n2, 107n3, and 107n4 are formed by impurity implantation or the like.
  • 108 is a silicon nitride film for protecting the gate insulating film 105, 109p1, 109p2, 109p3, 109p4, 109n1, 109n2, 109n3, 109n4 are p + diffusion layers 107p1, 107p2, 107p3, 107p4, n + diffusion layers 107n1, 107n2,
  • the silicide layers 110p1, 110p2, 110p3, 110p4, 110n1, 110n2, 110n3, and 110n4 connected to 107n3 and 107n4 are formed of the silicide layers 109p1, 109p2, 109p3, 109p4, 109n1, 109n2, 109n3, and 109n4 and the first metal wiring 113g.
  • 111b is a contact connecting the gate wiring 106d and the first metal wiring 113e
  • 111c is a contact connecting the gate wiring 106f and the first metal wiring 113f
  • 111d is a contact connecting the gate wiring 106h and the first metal wiring 113f. This is a contact for connecting one metal wiring 113h.
  • 112a is a contact connecting the silicide 103 connecting the lower diffusion layer 102n and the lower diffusion layer 102pa and the first metal wiring 113b.
  • Reference numeral 112b denotes a contact for connecting the silicide 103 covering the lower diffusion layer 102pc and the first metal wiring 113a.
  • the silicon pillar 104n1, the lower diffusion layer 102pa, the upper diffusion layer 107p1, the gate insulating film 105, and the gate electrode 106 constitute the PMOS transistor Qp1, and the silicon pillar 104n2, the lower diffusion layer 102pb, the upper diffusion layer 107p2, the gate insulating film 105, The gate electrode 106 constitutes the PMOS transistor Qp2, and the silicon pillar 104n3, the lower diffusion layer 102pb, the upper diffusion layer 107p3, the gate insulating film 105, and the gate electrode 106 constitute the PMOS transistor Qp3, and the silicon pillar 104n4, the lower diffusion layer.
  • 102 pc, upper diffusion layer 107 p 4, gate insulating film 105, and gate electrode 106 constitute a PMOS transistor Qp 4, and silicon pillar 104 p 1, lower diffusion layer 102 n, upper diffusion layer 107 n 1, gate insulating film 105
  • the gate electrode 106 constitutes the NMOS transistor Qn1, and the silicon pillar 104p2, the lower diffusion layer 102n, the upper diffusion layer 107n2, the gate insulating film 105, and the gate electrode 106 constitute the NMOS transistor Qn2, and the silicon pillar 104p3, the lower diffusion layer.
  • 102n, the upper diffusion layer 107n3, the gate insulating film 105, and the gate electrode 106 constitute an NMOS transistor Qn3.
  • the silicon pillar 104p4, the lower diffusion layer 102n, the upper diffusion layer 107n4, the gate insulating film 105, and the gate electrode 106 constitute an NMOS transistor.
  • Qn4 is configured.
  • the gate wiring 106a is connected to the gate electrode 106 of the PMOS transistor Qp1
  • the gate wiring 106c is connected to the gate electrode 106 of the PMOS transistor Qp2
  • the gate wiring 106e is connected to the gate electrode 106 of the PMOS transistor Qp3.
  • a gate wiring 106g is connected to the gate electrode 106 of the PMOS transistor Qp4
  • gate wirings 106a and 106b are connected to the gate electrode 106 of the NMOS transistor Qn1
  • gate wirings 106c and 106d are connected to the gate electrode 106 of the NMOS transistor Qn2.
  • the gate wirings 106e and 106f are connected to the gate electrode of the NMOS transistor Qn3, and the gate wirings 106g and 106h are connected to the gate electrode of the NMOS transistor Qn4.
  • the lower diffusion layers 102n and 102pa serve as a common drain for the NMOS transistors Qn1, Qn2, Qn3, Qn4 and the PMOS transistor Qp1, and are connected to the output OUT41.
  • the upper diffusion layer 107n1 that is the source of the NMOS transistor Qn1 is connected to the first metal wiring 113c via the silicide 109n1 and the contact 110n1, and the reference power supply Vss is supplied to the first metal wiring 113c.
  • the upper diffusion layer 107n2 that is the source of the NMOS transistor Qn2 is connected to the first metal wiring 113c via the silicide 109n2 and the contact 110n2.
  • the upper diffusion layer 107n3 that is the source of the NMOS transistor Qn3 is connected to the first metal wiring 113c via the silicide 109n3 and the contact 110n3.
  • the upper diffusion layer 107n4 that is the source of the NMOS transistor Qn4 is connected to the first metal wiring 113c via the silicide 109n4 and the contact 110n4.
  • the upper diffusion layer 107p1 that is the source of the PMOS transistor Qp1 is connected to the first metal wiring 113g via the silicide 109p1 and the contact 110p1.
  • the upper diffusion layer 107p2 which is the drain of the PMOS transistor Qp2 is connected to the first metal wiring 113g via the silicide 109p2 and the contact 110p2.
  • the source of the PMOS transistor Qp1 and the drain of the PMOS transistor Qp2 are connected via the first metal wiring 113g.
  • the source of the PMOS transistor Qp2 is connected to the drain of the PMOS transistor Qp3 through the lower diffusion layer 102pb and the silicide region 103, and the source of the PMOS transistor Qp3 is connected to the first metal wiring 113i through the contact 110p3.
  • the drain of the PMOS transistor Qp4 is connected to the first metal wiring 113i through the contact 110p4.
  • the source of the PMOS transistor Qp3 and the drain of the PMOS transistor Qp4 are connected via the first metal wiring 113i.
  • the source of the PMOS transistor Qp4 is connected to the lower diffusion layer 102pc via the silicide 103, and the lower diffusion layer 102pc is connected to the first metal wiring 113a via the contact 112b.
  • the first metal 113a is supplied with power Vcc.
  • An input signal IN1 is supplied to the first metal wiring 113d, connected to the gate wiring 106b through the contact 111a, supplied to the gate electrode of the NMOS transistor Qn1, and the gate of the PMOS transistor Qp1 through the gate wiring 106a. Supplied to the electrode.
  • An input signal IN2 is supplied to the first metal wiring 113e, connected to the gate wiring 106d through the contact 111b, supplied to the gate electrode of the NMOS transistor Qn2, and the gate of the PMOS transistor Qp2 through the gate wiring 106c. Supplied to the electrode.
  • An input signal IN3 is supplied to the first metal wiring 113f, connected to the gate wiring 106f through the contact 111c, supplied to the gate electrode of the NMOS transistor Qn3, and the gate of the PMOS transistor Qp3 through the gate wiring 106e. Supplied to the electrode.
  • An input signal IN4 is supplied to the first metal wiring 113h, connected to the gate wiring 106h through the contact 111d, supplied to the gate electrode of the NMOS transistor Qn4, and the gate of the PMOS transistor Qp4 through the gate wiring 106g. Supplied to the electrode.
  • These four-input NOR circuits are defined as a block BL41 including the power supply line Vcc (113a) and the reference power supply line Vss (113c). Further, the interval between the power supply line 113a and the reference power supply line 113c is set to Ly (interval including the power supply line and the reference power supply line) as in the first embodiment (FIG. 2a). According to this embodiment, eight SGTs constituting a four-input NOR circuit can be arranged in two rows and four columns without providing useless wiring and contact regions, and a semiconductor device with a reduced area can be provided.
  • FIG. 5 shows an equivalent circuit diagram of a 5-input NOR circuit applied to the present invention.
  • Qn1, Qn2, Qn3, Qn4, and Qn5 are NMOS transistors configured by SGT, and Qp1, Qp2, Qp3, Qp4, and Qp5 are PMOS transistors also configured by SGT.
  • the sources of the NMOS transistors Qn1, Qn2, Qn3, Qn4, and Qn5 are connected to the reference power supply Vss, and the drains are commonly connected to the node N1.
  • the node N1 becomes the output OUT51.
  • the drain of the PMOS transistor Qp1 is connected to the node N1, the source is connected to the drain of the PMOS transistor Qp2 through the node N2, and the source of the PMOS transistor Qp2 is connected to the drain of the PMOS transistor Qp3 through the node N3.
  • the source of Qp3 is connected to the drain of the PMOS transistor Qp4 via the node N4, the source of the PMOS transistor Qp4 is connected to the drain of the PMOS transistor Qp5 via the node N5, and the source of the PMOS transistor Qp5 is connected to the power supply Vcc. .
  • the input signal IN1 is connected to the gates of the PMOS transistor Qp1 and the NMOS transistor Qn1
  • the input signal IN2 is connected to the gates of the PMOS transistor Qp2 and the NMOS transistor Qn2
  • the gates of the PMOS transistor Qp3 and the NMOS transistor Qn3 are input.
  • the signal IN3 is connected
  • the input signal IN4 is connected to the gates of the PMOS transistor Qp4 and NMOS transistor Qn4
  • the input signal IN5 is connected to the gates of the PMOS transistor Qp5 and NMOS transistor Qn5.
  • FIGS. 6a, 6b and 6c A third embodiment is shown in FIGS. 6a, 6b and 6c.
  • 6a is a plan view of the 5-input NOR layout (arrangement) of the present invention
  • FIG. 6b is a cross-sectional view along the cut line AA ′
  • FIG. 6c is a cross-sectional view along the cut line BB ′.
  • the cross-sectional view cut vertically is the same as FIGS. 4d and 4e, and is omitted.
  • the NMOS transistors Qn1, Qn2, Qn3, Qn4, and Qn5 of the NOR circuit of FIG. Are arranged in order from the right side of the figure. The difference from FIG.
  • FIGS. 6a, 6b, and 6c portions having the same structure as in FIGS. 4a, 4b, and 4c are indicated by the same symbols in the 100s.
  • Planar silicon layers 102n, 102pa, 102pb, and 102pc are formed on an insulating film such as a buried oxide film layer (BOX) 101 formed on the substrate.
  • the planar silicon layers 102n, 102pa, 102pb, and 102pc are impurity-implanted.
  • the n + diffusion layer, the p + diffusion layer, the p + diffusion layer, and the p + diffusion layer are respectively formed.
  • Reference numeral 103 denotes a silicide layer formed on the surface of the planar silicon layers (102n, 102pa, 102pb, 102pc), and connects the planar silicon layers 102n, 102pa.
  • 104n1, 104n2, 104n3, 104n4, 104n5 are n-type silicon pillars, 104p1, 104p2, 104p3, 104p4, 104p5 are p-type silicon pillars, 105 are silicon pillars 104n1, 104n2, 104n3, 104n4, 104n5, 104p1, 104p2, 104p3, 104p4 and 104p5 are gate insulating films, 106 is a gate electrode, 106a, 106b, 106c, 106d, 106e, 106f, 106g, 106h, 106i and 106j are gate wirings, respectively.
  • P + diffusion layers 107p1, 107p2, 107p3, 107p4, and 107p5 are formed on the tops of the silicon pillars 104n1, 104n2, 104n3, 104n4, and 104n5, respectively, by impurity implantation or the like, and the silicon pillars 104p1, 104p2, 104p3, 104p4, and 104p5 are formed.
  • n + diffusion layers 107n1, 107n2, 107n3, 107n4, and 107n5 are formed by impurity implantation or the like.
  • 108 is a silicon nitride film for protecting the gate insulating film 105, 109p1, 109p2, 109p3, 109p4, 109p5, 109n1, 109n2, 109n3, 109n4, 104n5 are p + diffusion layers 107p1, 107p2, 107p3, 107p4, 107p5, n +, respectively.
  • Silicide layers 110p1, 110p2, 110p3, 110p4, 110p5, 110n1, 110n2, 110n3, 110n4, 110n5 are connected to the diffusion layers 107n1, 107n2, 107n3, 107n4, 107n5, and the silicide layers 109p1, 109p2, 109p3, 109p4, 109p5 , 109n1, 109n2, 109n3, 109n4, 109n5 and the first metal wiring 113g, 113g, 113i, 113i, 113a 113c, 113c, 113c, and 113c, respectively, contacts 111a for connecting the gate wiring 106b and the first metal wiring 113d, 111b for connecting the gate wiring 106d and the first metal wiring 113e, 111c is a contact connecting the gate wiring 106f and the first metal wiring 113f, 111d is a contact connecting the gate wiring 106h and the first metal wiring 113h, and 111e is a contact connecting the gate wiring 106
  • the silicon pillar 104n1, the lower diffusion layer 102pa, the upper diffusion layer 107p1, the gate insulating film 105, and the gate electrode 106 constitute the PMOS transistor Qp1, and the silicon pillar 104n2, the lower diffusion layer 102pb, the upper diffusion layer 107p2, the gate insulating film 105, The gate electrode 106 constitutes the PMOS transistor Qp2, and the silicon pillar 104n3, the lower diffusion layer 102pb, the upper diffusion layer 107p3, the gate insulating film 105, and the gate electrode 106 constitute the PMOS transistor Qp3, and the silicon pillar 104n4, the lower diffusion layer.
  • the gate electrode 106 constitutes the PMOS transistor Qp5, and the silicon pillar 104p1, the lower diffusion layer 102n, the upper diffusion layer 107n1, the gate insulating film 105, and the gate electrode 106 constitute the NMOS transistor Qn1, and the silicon pillar 104p2, the lower diffusion.
  • the layer 102n, the upper diffusion layer 107n2, the gate insulating film 105, and the gate electrode 106 constitute an NMOS transistor Qn2, and the silicon pillar 104p3, the lower diffusion layer 102n, the upper diffusion layer 107n3, the gate insulating film 105, and the gate electrode 106 form an NMOS.
  • the transistor Qn3 is configured, and the silicon pillar 104p4, the lower diffusion layer 102n, the upper diffusion layer 107n4, the gate insulating film 105, and the gate electrode 106 constitute the NMOS transistor Qn4.
  • the gate wiring 106a is connected to the gate electrode 106 of the PMOS transistor Qp1
  • the gate wiring 106c is connected to the gate electrode 106 of the PMOS transistor Qp2
  • the gate wiring 106e is connected to the gate electrode 106 of the PMOS transistor Qp3.
  • a gate wiring 106g is connected to the gate electrode 106 of the PMOS transistor Qp4
  • a gate wiring 106i is connected to the gate electrode 106 of the PMOS transistor Qp5
  • gate wirings 106a and 106b are connected to the gate electrode 106 of the NMOS transistor Qn1.
  • Gate wirings 106c and 106d are connected to the gate electrode 106 of the NMOS transistor Qn2, and gate wirings 106e and 106f are connected to the gate electrode of the NMOS transistor Qn3.
  • the gate electrode of the S transistor Qn4 is connected to the gate lines 106g and 106 h, the gate electrode of the NMOS transistor Qn5 is connected to the gate lines 106i and 106 j.
  • the lower diffusion layers 102n and 102pa serve as a common drain for the NMOS transistors Qn1, Qn2, Qn3, Qn4, Qn5 and the PMOS transistor Qp1, and are connected to the output OUT51.
  • the upper diffusion layer 107n1 that is the source of the NMOS transistor Qn1 is connected to the first metal wiring 113c via the silicide 109n1 and the contact 110n1, and the reference power supply Vss is supplied to the first metal wiring 113c.
  • the upper diffusion layer 107n2 that is the source of the NMOS transistor Qn2 is connected to the first metal wiring 113c via the silicide 109n2 and the contact 110n2.
  • the upper diffusion layer 107n3 that is the source of the NMOS transistor Qn3 is connected to the first metal wiring 113c via the silicide 109n3 and the contact 110n3.
  • the upper diffusion layer 107n4 that is the source of the NMOS transistor Qn4 is connected to the first metal wiring 113c via the silicide 109n4 and the contact 110n4.
  • the upper diffusion layer 107n5 which is the source of the NMOS transistor Qn5 is connected to the first metal wiring 113c via the silicide 109n5 and the contact 110n5.
  • the upper diffusion layer 107p1 that is the source of the PMOS transistor Qp1 is connected to the first metal wiring 113g via the silicide 109p1 and the contact 110p1.
  • the upper diffusion layer 107p2 which is the drain of the PMOS transistor Qp2 is connected to the first metal wiring 113g via the silicide 109p2 and the contact 110p2.
  • the source of the NMOS transistor Qp1 and the drain of the PMOS transistor Qp2 are connected via the first metal wiring 113g.
  • the source of the PMOS transistor Qp2 is connected to the drain of the PMOS transistor Qp3 through the lower diffusion layer 102pb and the silicide region 103, and the source of the PMOS transistor Qp3 is connected to the first metal wiring 113i through the contact 110p3.
  • the drain of the PMOS transistor Qp4 is connected to the first metal wiring 113i through the contact 110p4.
  • the source of the PMOS transistor Qp3 and the drain of the PMOS transistor Qp4 are connected via the first metal wiring 113i.
  • the source of the PMOS transistor Qp4 is connected to the drain of the PMOS transistor Qp5 through the lower diffusion layer 102pc and the silicide region 103, and the source of the PMOS transistor Qp5 is connected to the first metal wiring 113a through the contact 110p5.
  • the first metal 113a is supplied with power Vcc.
  • An input signal IN1 is supplied to the first metal wiring 113d, connected to the gate wiring 106b through the contact 111a, supplied to the gate electrode of the NMOS transistor Qn1, and the gate of the PMOS transistor Qp1 through the gate wiring 106a. Supplied to the electrode.
  • An input signal IN2 is supplied to the first metal wiring 113e, connected to the gate wiring 106d through the contact 111b, supplied to the gate electrode of the NMOS transistor Qn2, and the gate of the PMOS transistor Qp2 through the gate wiring 106c. Supplied to the electrode.
  • An input signal IN3 is supplied to the first metal wiring 113f, connected to the gate wiring 106f through the contact 111c, supplied to the gate electrode of the NMOS transistor Qn3, and the gate of the PMOS transistor Qp3 through the gate wiring 106e. Supplied to the electrode.
  • An input signal IN4 is supplied to the first metal wiring 113h, connected to the gate wiring 106h through the contact 111d, supplied to the gate electrode of the NMOS transistor Qn4, and the gate of the PMOS transistor Qp4 through the gate wiring 106g. Supplied to the electrode.
  • An input signal IN5 is supplied to the first metal wiring 113j, connected to the gate wiring 106j through the contact 111e, supplied to the gate electrode of the NMOS transistor Qn5, and at the same time, the gate of the PMOS transistor Qp5 through the gate wiring 106i. Supplied to the electrode.
  • These 5-input NOR circuits including the power supply line Vcc (113a) and the reference power supply line Vss (113c) are defined as a block BL51. Further, the interval between the power supply line 113a and the reference power supply line 113c is set to Ly (interval including the power supply line and the reference power supply line) as in the first embodiment (FIG. 2a).
  • 10 SGTs constituting a 5-input NOR circuit can be arranged in 2 rows and 5 columns without providing useless wiring and contact regions, and a semiconductor device with a reduced area can be provided.
  • a semiconductor device with a reduced area can be provided by a similar method even with a NOR circuit having multiple inputs of 6 inputs or more.
  • FIG. 7 shows an equivalent circuit diagram of a three-input NOR circuit applied to the present invention.
  • the difference from FIG. 1 is the same three-input NOR circuit, but in FIG. 7, two transistors of each input are connected in parallel, and the drive current is set to double.
  • Qn11, Qn12, Qn21, Qn22, Qn31, and Qn32 are NMOS transistors configured by SGT
  • Qp11, Qp12, Qp21, Qp22, Qp31, and Qp32 are PMOS transistors that are also configured by SGT.
  • the sources of the NMOS transistors Qn11, Qn12, Qn21, Qn22, Qn31, and Qn32 are connected to the power supply Vss, and the drains are commonly connected to the node N1.
  • the node N1 becomes the output OUT32.
  • the drains of the PMOS transistors Qp11 and Qp12 are each connected to the node N1, the source is connected to the drains of the PMOS transistors Qp21 and Qp22 via the node N2, and the sources of the PMOS transistors Qp21 and Qp22 are each connected to the PMOS transistor via the node N3.
  • the drains of Qp31 and Qp32 are connected, and the sources of the PMOS transistors Qp31 and Qp32 are each connected to the power supply Vcc.
  • the input signal IN1 is commonly connected to the gates of the PMOS transistors Qp11 and Qp12 and the NMOS transistors Qn11 and Qn12
  • the input signal IN2 is commonly connected to the gates of the PMOS transistors Qp21 and Qp22 and the NMOS transistors Qn21 and Qn22
  • the input signal IN3 is commonly connected to the gates of the PMOS transistors Qp31 and Qp32 and the NMOS transistors Qn31 and Qn32.
  • FIGS. 8a, 8b and 8c A fourth embodiment is shown in FIGS. 8a, 8b and 8c.
  • 8a is a plan view of a three-input NOR layout (arrangement) according to the present invention
  • FIG. 8b is a cross-sectional view taken along the cut line AA ′
  • FIG. 8c is a cross-sectional view taken along the cut line BB ′.
  • the cross-sectional view cut vertically is the same as FIGS. 2d and 2e, and is omitted.
  • Qn11, Qn12, Qn21, Qn22, Qn31, and Qn32 of the NOR circuit in FIG. In the upper row of the figure) are arranged in order from the right side of the figure. The difference from FIG.
  • FIGS. 8a, 8b, and 8c portions having the same structure as in FIGS. 2a, 2b, and 2c are indicated by the same symbols in the 100s.
  • Planar silicon layers 102n, 102pa, and 102pb are formed on an insulating film such as a buried oxide film layer (BOX) 101 formed on the substrate. It is composed of an n + diffusion layer, a p + diffusion layer, and a p + diffusion layer.
  • 103 is a silicide layer formed on the surface of the planar silicon layers (102n, 102pa, 102pb), and connects the planar silicon layers 102n, 102pa.
  • 104n11, 104n12, 104n21, 104n22, 104n31, 104n32 are n-type silicon pillars
  • 104p11, 104p12, 104p21, 104p22, 104p31, 104p32 are p-type silicon pillars
  • 106 is a gate electrode
  • 106a, 106b, 106c, 106d, 106e, 106f, 106g, 106h, 106i, 106j, 106k, and 106l are gate wirings, respectively.
  • n + diffusion layers 107p11, 107p12, 107p21, 107p22, 107p31, 107p32 are formed by impurity implantation or the like, and the silicon pillars 104p11, 104p12, 104p21, At the top of 104p22, 104p31, and 104p32, n + diffusion layers 107n11, 107n12, 107n21, 107n22, 107n31, and 107n32 are formed by impurity implantation or the like, respectively.
  • 108 is a silicon nitride film for protecting the gate insulating film 105, 109p11, 109p12, 109p21, 109p22, 109p31, 109p32, 109n11, 109n12, 109n21, 109n22, 109n31, 109n32 are p + diffusion layers 107p11, 107p12, 107p21, 107p22, respectively.
  • 111a is a contact connecting the gate wiring 106b and the first metal wiring 113d
  • 111b is a contact connecting the gate wiring 106d and the first metal metal wiring 113c
  • 111d is a contact for connecting the gate wiring 106h and the first metal wiring 113e
  • 111e is a contact for connecting the gate wiring 106j and the first metal wiring 113f
  • 111f denotes a contact for connecting the gate line 106l and first metal wiring 113f
  • 112a is a contact connecting the silicide 103 connecting the lower diffusion layer 102n and the lower diffusion layer 102pa and the first metal wiring 113b.
  • two contacts 112a are provided in order to reduce the influence of silicide resistance.
  • the silicon pillar 104n11, the lower diffusion layer 102pa, the upper diffusion layer 107p11, the gate insulating film 105, and the gate electrode 106 constitute a PMOS transistor Qp11.
  • the gate electrode 106 constitutes the PMOS transistor Qp12, and the silicon pillar 104n21, the lower diffusion layer 102pb, the upper diffusion layer 107p21, the gate insulating film 105, and the gate electrode 106 constitute the PMOS transistor Qp21, and the silicon pillar 104n22, the lower diffusion layer.
  • the silicon pillar 104n31, the lower diffusion layer 102pb, the upper diffusion layer 1 7p31, the gate insulating film 105, and the gate electrode 106 constitute a PMOS transistor Qp31
  • the silicon pillar 104n32, the lower diffusion layer 102pb, the upper diffusion layer 107p32, the gate insulating film 105, and the gate electrode 106 constitute a PMOS transistor Qp32.
  • the silicon pillar 104p11, the lower diffusion layer 102n, the upper diffusion layer 107n11, the gate insulating film 105, and the gate electrode 106 constitute an NMOS transistor Qn11.
  • the silicon pillar 104p12, the lower diffusion layer 102n, the upper diffusion layer 107n12, the gate insulating film 105, The gate electrode 106 constitutes an NMOS transistor Qn12, and the silicon pillar 104p21, the lower diffusion layer 102n, the upper diffusion layer 107n21, the gate insulating film 105, and the gate electrode 106 constitute an NMOS transistor.
  • the transistor Qn21 is constituted, and the silicon pillar 104p22, the lower diffusion layer 102n, the upper diffusion layer 107n22, the gate insulating film 105, and the gate electrode 106 constitute the NMOS transistor Qn22, and the silicon pillar 104p31, the lower diffusion layer 102n, the upper diffusion layer 107n31.
  • the gate insulating film 105 and the gate electrode 106 constitute an NMOS transistor Qn31, and the silicon pillar 104p32, the lower diffusion layer 102n, the upper diffusion layer 107n32, the gate insulating film 105, and the gate electrode 106 constitute an NMOS transistor Qp32.
  • the gate wiring 106a is connected to the gate electrode 106 of the PMOS transistor Qp11
  • the gate wiring 106c is connected to the gate electrode 106 of the PMOS transistor Qp12
  • the gate wiring 106e is connected to the gate electrode 106 of the PMOS transistor Qp21.
  • a gate wiring 106g is connected to the gate electrode 106 of the PMOS transistor Qp22
  • a gate wiring 106i is connected to the gate electrode 106 of the PMOS transistor Qp31
  • a gate wiring 106k is connected to the gate electrode 106 of the PMOS transistor Qp32
  • an NMOS transistor is connected to the gate electrode 106 of the PMOS transistor Qp11
  • Gate wirings 106a and 106b are connected to the gate electrode 106 of Qn11, and gate wirings 106c and 106d are connected to the gate electrode 106 of the NMOS transistor Qn12.
  • Gate wirings 106e and 106f are connected to the gate electrode of the NMOS transistor Qn21, gate wirings 106g and 106h are connected to the gate electrode of the NMOS transistor Qn22, and gate wirings 106i and 106j are connected to the gate electrode of the NMOS transistor Qn31.
  • the gate wirings 106k and 106l are connected to the gate electrode of the NMOS transistor Qn32.
  • the lower diffusion layers 102n and 102pa serve as a common drain for the NMOS transistors Qn11, Qn12, Qn21, Qn22, Qn31, Qn32 and the PMOS transistors Qp11, Qp12, and are connected to the output OUT32.
  • the upper diffusion layer 107n11 which is the source of the NMOS transistor Qn11 is connected to the first metal wiring 113c via the silicide 109n11 and the contact 110n11, and the reference power supply Vss is supplied to the first metal wiring 113c.
  • the upper diffusion layer 107n12 that is the source of the NMOS transistor Qn12 is connected to the first metal wiring 113c through the silicide 109n12 and the contact 110n12.
  • the upper diffusion layer 107n21 which is the source of the NMOS transistor Qn21 is connected to the first metal wiring 113c through the silicide 109n21 and the contact 110n21.
  • the upper diffusion layer 107n22 that is the source of the NMOS transistor Qn22 is connected to the first metal wiring 113c through the silicide 109n22 and the contact 110n22.
  • the upper diffusion layer 107n31 which is the source of the NMOS transistor Qn31 is connected to the first metal wiring 113c via the silicide 109n31 and the contact 110n31.
  • the upper diffusion layer 107n32 that is the source of the NMOS transistor Qn32 is connected to the first metal wiring 113c through the silicide 109n32 and the contact 110n32.
  • the upper diffusion layer 107p11 that is the source of the PMOS transistor Qp11 is connected to the first metal wiring 113g through the silicide 109p11 and the contact 110p11.
  • the upper diffusion layer 107p12 which is the source of the PMOS transistor Qp12 is connected to the first metal wiring 113g via the silicide 109p12 and the contact 110p12.
  • the upper diffusion layer 107p21 which is the drain of the PMOS transistor Qp21 is connected to the first metal wiring 113g via the silicide 109p21 and the contact 110p21.
  • the upper diffusion layer 107p22 which is the drain of the PMOS transistor Qp22 is connected to the first metal wiring 113g through the silicide 109p22 and the contact 110p22.
  • the sources of the PMOS transistors Qp11 and Qp12 and the drains of the PMOS transistors Qp21 and Qp22 are connected via the first metal wiring 113g.
  • the sources of the PMOS transistors Qp21 and Qp22 are connected to the drains of the PMOS transistors Qp31 and Qp32 through the lower diffusion layer 102pb and the silicide region 103, and the sources of the PMOS transistors Qp31 and Qp32 are connected to the first through the contacts 110p31 and 110p32, respectively.
  • the first metal 113a is supplied with power Vcc.
  • An input signal IN1 is supplied to the first metal wiring 113d and is connected to the gate wirings 106b and 106d through the contacts 111a and 111b.
  • the first metal wiring 113d is supplied to the gate electrode of the NMOS transistor Qn11 and the gate electrode of Qn12, respectively. They are supplied to the gate electrodes of the PMOS transistors Qp11 and Qp12 through the wiring 106a and the gate wiring 106c, respectively.
  • An input signal IN2 is supplied to the first metal wiring 113e, and is connected to the gate wirings 106f and 106h through the contacts 111c and 111d.
  • the first metal wiring 113e is supplied to the gate electrode of the NMOS transistor Qn21 and the gate electrode of Qn22, respectively.
  • An input signal IN3 is supplied to the first metal wiring 113f and connected to the gate wirings 106j and 106l through the contacts 111e and 111f, which are supplied to the gate electrode of the NMOS transistor Qn31 and the gate electrode of Qn32, respectively. They are supplied to the gate electrodes of the PMOS transistors Qp31 and Qp32 via the wiring 106i and the gate wiring 106k, respectively.
  • These three-input NOR circuits are defined as a block BL32 including the power supply line Vcc (113a) and the reference power supply line Vss (113c). Further, the interval between the power supply line 113a and the reference power supply line 113c is set to Ly (interval including the power supply line and the reference power supply line) as in the first embodiment (FIG. 2a).
  • twelve SGTs having a configuration in which two input transistors are arranged in parallel in a three-input NOR circuit can be arranged in two rows and six columns without providing useless wiring and contact regions, and the area is reduced.
  • a reduced semiconductor device can be provided.
  • two transistors are connected in parallel, but two or more transistors are also the same. For example, when three transistors are connected in parallel, the transistors are arranged in the horizontal direction and arranged in two rows and nine columns. Just do it.
  • FIG. 9 shows an equivalent circuit diagram of a circuit in which two transistors of each input are connected in parallel and the drive current is set to double in the three-input NOR circuit applied to the present invention. The difference from FIG. 7 is that the combination is changed for the input signals of the two transistors provided in parallel.
  • FIG. 8A In the fourth embodiment (FIG. 8A) arranged according to the circuit diagram of FIG.
  • the input IN1 is connected to the NMOS transistors Qn11 and Qn12, and the current flow includes the power supply line 113c (Vss), the contacts 110n11, 110n12, The current flows to the output OUT32 via the NMOS transistors Qn11 and Qn12, the silicide 103, the contact 112a, and the first metal wiring 113b.
  • the parasitic wiring resistance is the first metal 113c, the contacts 110n11 and 110n12, the silicide 103, the contact 112a, and the first metal 113b, but the resistance of the first metal wiring is very small, Since the resistance is relatively small, there is no problem.
  • an input signal IN1 is connected to a pair of NMOS transistor Qn11 and PMOS transistor Qp11 (first column in FIG.
  • the input signal IN2 is connected to the pair of NMOS transistor Qn21 and PMOS transistor Qp21 and the pair of NMOS transistor Qn22 and PMOS transistor Qp22.
  • the input signal IN3 is connected to the pair of NMOS transistor Qn12 and PMOS transistor Qp12 and the pair of NMOS transistor Qn31 and PMOS transistor Qp31.
  • FIG. 10 shows a fifth embodiment.
  • input signals IN1, IN2, and IN3 are supplied to first metals 113d, 113e, and 113f, respectively.
  • the input IN1 is connected to each gate electrode through the first metal wiring 113d, the contact 111a, and the gate wirings 106b and 106a to the pair of the NMOS transistor Qn11 and the PMOS transistor Qp11 in the first column.
  • the input IN3 is connected to each gate electrode through the first metal wiring 113f, the contact 111b, and the gate wirings 106d and 106c to the pair of the NMOS transistor Qn12 and the PMOS transistor Qp12 in the second column.
  • the input IN2 is connected to each gate electrode through the first metal wiring 113e, the contact 111c, and the gate wirings 106f and 106e to the pair of the NMOS transistor Qn21 and the PMOS transistor Qp21 in the third column.
  • the input IN2 is connected to each gate electrode through the first metal wiring 113e, the contact 111d, and the gate wirings 106h and 106g to the pair of the NMOS transistor Qn22 and the PMOS transistor Qp22 in the fourth column.
  • the input IN3 is connected to each gate electrode through the first metal wiring 113f, the contact 111e, and the gate wirings 106j and 106i to the pair of the NMOS transistor Qn31 and the PMOS transistor Qp31 in the fifth column.
  • the input IN1 is connected to each gate electrode through the first metal wiring 113d, the contact 111f, and the gate wirings 106l and 106k to the pair of the NMOS transistor Qn32 and the PMOS transistor Qp32 in the sixth column.
  • the input signal IN1 is connected to the first column pair (silicide region distance is shortest and parasitic resistance is small) and the sixth column pair (silicide region distance is farthest end and parasitic resistance is large).
  • the input signal IN2 is connected to the third column pair and the fourth column pair (silicide region distance is intermediate and parasitic resistance is intermediate), and the input signal IN3 is input to the second column pair (silicide region). And the parasitic resistance is small) and the fifth column pair (the distance of the silicide region is far and the parasitic resistance is large).
  • These three-input NOR circuits including the power supply line Vcc (113a) and the reference power supply line Vss (113c) are defined as a block BL32a. Further, the interval between the power supply line 113a and the reference power supply line 113c is set to Ly (interval including the power supply line and the reference power supply line) as in the first embodiment (FIG. 2a).
  • 12 SGTs having a configuration in which two input transistors are arranged in parallel in a 3-input NOR circuit can be arranged in 2 rows and 6 columns without providing useless wiring and contact regions, which is favorable.
  • a semiconductor device having characteristics and a reduced area can be provided.
  • FIGS. 11a, 11b, 11c, 11d, and 11e A sixth embodiment is shown in FIGS. 11a, 11b, 11c, 11d, and 11e.
  • the equivalent circuit diagram follows FIG. 11a is a plan view of the three-input NOR layout (arrangement) of the present invention, FIG. 11b is a cross-sectional view taken along the cut line AA ′, and FIG. 11c is a cross-sectional view taken along the cut line BB ′.
  • 11d is a cross-sectional view along the cut line CC ′, and FIG. 11e is a cross-sectional view along the cut line DD ′.
  • FIG. 8a Embodiment 5
  • FIG. 8a Embodiment 5
  • FIG. 8a is arranged in 2 rows and 6 columns, but in this embodiment, it is arranged in 4 rows and 3 columns.
  • the eyes, Qp12, Qp22, and Qp32 are arranged in order from the right side of the figure in the fourth row.
  • FIGS. 11a, 11b, and 11c portions having the same structure as in FIGS. 8a, 8b, and 8c are indicated by the same symbols in the 100s.
  • Planar silicon layers 102n, 102pa, and 102pb are formed on an insulating film such as a buried oxide film layer (BOX) 101 formed on the substrate. It is composed of an n + diffusion layer, a p + diffusion layer, and a p + diffusion layer.
  • 103 is a silicide layer formed on the surface of the planar silicon layers (102n, 102pa, 102pb), and connects the planar silicon layers 102n, 102pa.
  • 104n11, 104n12, 104n21, 104n22, 104n31, 104n32 are n-type silicon pillars
  • 104p11, 104p12, 104p21, 104p22, 104p31, 104p32 are p-type silicon pillars
  • 106 is a gate electrode
  • 106a, 106b, 106c, 106d, 106e, 106f, 106g, 106h, 106i, 106j, 106k, and 106l are gate wirings, respectively.
  • n + diffusion layers 107p11, 107p12, 107p21, 107p22, 107p31, 107p32 are formed by impurity implantation or the like, and the silicon pillars 104p11, 104p12, 104p21, At the top of 104p22, 104p31, and 104p32, n + diffusion layers 107n11, 107n12, 107n21, 107n22, 107n31, and 107n32 are formed by impurity implantation or the like, respectively.
  • 108 is a silicon nitride film for protecting the gate insulating film 105, 109p11, 109p12, 109p21, 109p22, 109p31, 109p32, 109n11, 109n12, 109n21, 109n22, 109n31, 109n32 are p + diffusion layers 107p11, 107p12, 107p21, 107p22, respectively.
  • 111a is a contact for connecting the gate wiring 106d and the first metal wiring 113d
  • 111b is a contact for connecting the gate wiring 106h
  • the silicon pillar 104n11, the lower diffusion layer 102pa, the upper diffusion layer 107p11, the gate insulating film 105, and the gate electrode 106 constitute a PMOS transistor Qp11.
  • the gate electrode 106 constitutes the PMOS transistor Qp12, and the silicon pillar 104n21, the lower diffusion layer 102pb, the upper diffusion layer 107p21, the gate insulating film 105, and the gate electrode 106 constitute the PMOS transistor Qp21, and the silicon pillar 104n22, the lower diffusion layer.
  • the silicon pillar 104n31, the lower diffusion layer 102pb, the upper diffusion layer 1 7P31, the gate insulating film 105, the gate electrode 106 constitute a PMOS transistor Qp31, a silicon pillar 104N32, lower diffusion layer 102Pb, the upper diffusion layer 107P32, a gate insulating film 105, the gate electrode 106 constitute a PMOS transistor Qp32,
  • the silicon pillar 104p11, the lower diffusion layer 102n, the upper diffusion layer 107n11, the gate insulating film 105, and the gate electrode 106 constitute an NMOS transistor Qn11.
  • the silicon pillar 104p12, the lower diffusion layer 102n, the upper diffusion layer 107n12, the gate insulating film 105, The gate electrode 106 constitutes the NMOS transistor Qn12, and the silicon pillar 104p21, the lower diffusion layer 102n, the upper diffusion layer 107n21, the gate insulating film 105, and the gate electrode 106 constitute the NMOS transistor Qn21, and the silicon pillar 104p22, the lower diffusion layer. 102n, the upper diffusion layer 107n22, the gate insulating film 105, and the gate electrode 106 constitute an NMOS transistor Qn22.
  • the silicon pillar 104p31, the lower diffusion layer 102n, and the upper diffusion layer 107n31 The gate insulating film 105, the gate electrode 106 constitute an NMOS transistor Qn31, the silicon pillar 104P32, lower diffusion layer 102n, an upper diffusion layer 107N32, a gate insulating film 105, the gate electrode 106, constituting the NMOS transistor Qn32.
  • Gate wirings 106a and 106b are connected to the gate electrode 106 of the PMOS transistor Qp11, gate wiring 106a is connected to the gate electrode 106 of the PMOS transistor Qp12, and gate wirings 106e and 106f are connected to the gate electrode 106 of the PMOS transistor Qp21. Is connected to the gate electrode 106 of the PMOS transistor Qp22, the gate electrodes 106i and 106j are connected to the gate electrode 106 of the PMOS transistor Qp31, and the gate electrode 106i is connected to the gate electrode 106 of the PMOS transistor Qp32.
  • gate wirings 106b and 106c are connected to the gate electrode 106 of the NMOS transistor Qn11.
  • Gate wirings 106c and 106d are connected, gate wirings 106f and 106g are connected to the gate electrode of the NMOS transistor Qn21, gate wirings 106g and 106h are connected to the gate electrode of the NMOS transistor Qn22, and the gate electrode of the NMOS transistor Qn31 is connected.
  • Are connected to gate wirings 106j and 106k, and the gate electrodes 106k and 106l are connected to the gate electrode of the NMOS transistor Qn32.
  • the lower diffusion layers 102n and 102pa serve as a common drain for the NMOS transistors Qn11, Qn12, Qn21, Qn22, Qn31, Qn32 and the PMOS transistors Qp11, Qp12, and are connected to the output OUT32.
  • the upper diffusion layer 107n11 which is the source of the NMOS transistor Qn11 is connected to the first metal wiring 113c via the silicide 109n11 and the contact 110n11, and the reference power supply Vss is supplied to the first metal wiring 113c.
  • the upper diffusion layer 107n12 that is the source of the NMOS transistor Qn12 is connected to the first metal wiring 113c through the silicide 109n12 and the contact 110n12.
  • the upper diffusion layer 107n21 which is the source of the NMOS transistor Qn21 is connected to the first metal wiring 113c through the silicide 109n21 and the contact 110n21.
  • the upper diffusion layer 107n22 that is the source of the NMOS transistor Qn22 is connected to the first metal wiring 113c through the silicide 109n22 and the contact 110n22.
  • the upper diffusion layer 107n31 which is the source of the NMOS transistor Qn31 is connected to the first metal wiring 113c via the silicide 109n31 and the contact 110n31.
  • the upper diffusion layer 107n32 that is the source of the NMOS transistor Qn32 is connected to the first metal wiring 113c through the silicide 109n32 and the contact 110n32.
  • the upper diffusion layer 107p11 that is the source of the PMOS transistor Qp11 is connected to the first metal wiring 113g through the silicide 109p11 and the contact 110p11.
  • the upper diffusion layer 107p12 which is the drain of the PMOS transistor Qp12 is connected to the first metal wiring 113g via the silicide 109p12 and the contact 110p12.
  • the upper diffusion layer 107p21 which is the drain of the PMOS transistor Qp21 is connected to the first metal wiring 113g via the silicide 109p21 and the contact 110p21.
  • the upper diffusion layer 107p22 which is the drain of the PMOS transistor Qp22 is connected to the first metal wiring 113g through the silicide 109p22 and the contact 110p22.
  • the sources of the PMOS transistors Qp11 and Qp12 and the drains of the PMOS transistors Qp21 and Qp22 are connected via the first metal wiring 113g.
  • the sources of the PMOS transistors Qp21 and Qp22 are connected to the drains of the PMOS transistors Qp31 and Qp32 through the lower diffusion layer 102pb and the silicide region 103, and the sources of the PMOS transistors Qp31 and Qp32 are connected to the first through the contacts 110p31 and 110p32, respectively.
  • the first metal 113a is supplied with power Vcc.
  • An input signal IN1 is supplied to the first metal wiring 113d, and the input signal IN1 is connected to the gate wiring 106d through the contact 111a and is supplied to the gate electrode of the NMOS transistor Qn12, and at the same time, the gate wirings 106c, 106b, The voltage is supplied to the gate electrodes of the NMOS transistor Qn11 and the PMOS transistors Qp11 and Qp12 via 106a.
  • An input signal IN2 is supplied to the first metal wiring 113e, and the input signal IN2 is connected to the gate wiring 106h via the contact 111b and is supplied to the gate electrode of the NMOS transistor Qn22, and at the same time, the gate wirings 106g, 106f, It is supplied to the gate electrodes of the NMOS transistor Qn21 and the PMOS transistors Qp21 and Qp22 via 106e.
  • An input signal IN3 is supplied to the first metal wiring 113f, and the input signal IN3 is connected to the gate wiring 106l through the contact 111c and is supplied to the gate electrode of the NMOS transistor Qn32, and at the same time, the gate wirings 106k, 106j, The voltage is supplied to the gate electrodes of the NMOS transistor Qn31 and the PMOS transistors Qp31 and Qp32 through 106i.
  • the merit of the present embodiment is that the parasitic resistance of the silicide layer, which has been a problem in FIG. 8a, can be reduced by arranging in 4 rows and 3 columns.
  • the parasitic resistance of the silicide becomes the largest as a current path because the reference power source Vss is supplied to the first metal wiring, passes through the NMOS 103 via the NMOS transistors Qn31 and Qn32, passes through the silicide 103, and passes through the contact 112a to the first metal wiring 113b. It is a place that flows into.
  • the distance (length) of the silicide region is halved, the width is approximately doubled, and the resistance value is 1 ⁇ 4, which is highly effective.
  • These three-input NOR circuits are defined as a block BL321 including the power supply line Vcc (113a) and the reference power supply line Vss (113c).
  • the interval between the power supply line 113a and the reference power supply line 113c is Ly2 (interval including the power supply line and the reference power supply line).
  • the present embodiment by disposing 12 SGTs each having a configuration in which two input transistors are arranged in parallel in a 3-input NOR circuit without providing useless wiring and contact regions, by arranging 4 rows and 3 columns, A semiconductor device with favorable characteristics and a reduced area can be provided.
  • two are connected in parallel.
  • two or more can be connected in parallel.
  • FIG. 8a In the case where it is desired to further increase the number in parallel, it is possible to combine the present embodiment and the fourth embodiment (FIG. 8a).
  • a semiconductor device with good characteristics and a reduced area can be supplied if it is arranged in four rows and six columns.
  • FIG. 12 shows an equivalent circuit diagram of a three-input NOR circuit applied to the present invention.
  • the difference from FIG. 9 is the same three-input NOR circuit, but in FIG. 12, only two PMOS transistors are connected in parallel to each input, so that the driving current on the PMOS side is doubled. It has been set.
  • PMOS transistors are connected in series and the current is reduced, but in general, this is not a particularly serious problem.
  • the number of NOR stages is large, the current flowing through the NMOS transistor and the current flowing through the PMOS transistor connected in series may become unbalanced.
  • the charging current (current flowing through the PMOS transistor) and the discharging current (NMOS) There are cases where only a plurality of PMOS transistors are arranged in parallel when it is desired to equalize (currents flowing) as much as possible, or when charging at high speed is desired. In this embodiment, a case where only two PMOS transistors are arranged in parallel is shown.
  • Qn11, Qn21, and Qn31 are NMOS transistors configured by SGT
  • Qp11, Qp12, Qp21, Qp22, Qp31, and Qp32 are PMOS transistors that are also configured by SGT.
  • the sources of the NMOS transistors Qn11, Qn21, and Qn31 are connected to the reference power supply Vss, and the drains are commonly connected to the node N1.
  • the node N1 becomes the output OUT32b.
  • the drains of the PMOS transistors Qp11 and Qp12 are each connected to the node N1, the source is connected to the drains of the PMOS transistors Qp21 and Qp22 via the node N2, and the sources of the PMOS transistors Qp21 and Qp22 are each connected to the PMOS transistor via the node N3.
  • the drains of Qp31 and Qp32 are connected, and the sources of the PMOS transistors Qp31 and Qp32 are each connected to the power supply Vcc.
  • the input signal IN1 is commonly connected to the gates of the NMOS transistor Qn11 and the PMOS transistors Qp11 and Qp12
  • the input signal IN2 is commonly connected to the gates of the NMOS transistor Qn21 and the PMOS transistors Qp21 and Qp22.
  • the input signal IN3 is commonly connected to the gates of the PMOS transistors Qp31 and Qp32.
  • FIGS. 13a, 13b, 13c, 13d, and 13e A seventh embodiment is shown in FIGS. 13a, 13b, 13c, 13d, and 13e.
  • 13a is a plan view of the three-input NOR layout (arrangement) of the present invention
  • FIG. 13b is a cross-sectional view along the cut line AA ′
  • FIG. 13c is a cross-sectional view along the cut line BB ′
  • 13d is a cross-sectional view along the cut line CC ′
  • FIG. 13e is a cross-sectional view along the cut line DD ′.
  • the difference from FIG. 11a (Example 6) is that FIG. 11a is arranged in 4 rows and 3 columns, but in this example, it is arranged in 3 rows and 3 columns.
  • FIG. 11a is arranged in 4 rows and 3 columns, but in this example, it is arranged in 3 rows and 3 columns.
  • FIG. 11a is arranged in 4 rows and 3 columns, but in
  • FIGS. 13a, 13b, 13c, 13d, and 13e portions having the same structures as those in FIGS. 11a, 11b, 11c, 11d, and 11e are denoted by the same symbols in the 100s.
  • Planar silicon layers 102n, 102pa, and 102pb are formed on an insulating film such as a buried oxide film layer (BOX) 101 formed on the substrate. It is composed of an n + diffusion layer, a p + diffusion layer, and a p + diffusion layer.
  • 103 is a silicide layer formed on the surface of the planar silicon layers (102n, 102pa, 102pb), and connects the planar silicon layers 102n, 102pa.
  • 104p11, 104p21, 104p31 are p-type silicon pillars
  • 104n11, 104n12, 104n21, 104n22, 104n31, 104n32 are n-type silicon pillars
  • 105 are silicon pillars 104p11, 104p21, 104p31, 104n11, 104n12, 104n21, 104n22, 104n31, 104n32
  • the surrounding gate insulating film 106 is a gate electrode
  • 106b, 106c, 106d, 106f, 106g, 106h, 106j, 106k, and 106l are gate wirings, respectively.
  • N + diffusion layers 107n11, 107n21, and 107n31 are formed by impurity implantation or the like on the tops of the silicon pillars 104p11, 104p21, and 104p31, respectively.
  • the p + diffusion layers 107p11, 107p12, 107p21, 107p22, 107p31, 107p32 are formed by impurity implantation or the like.
  • 108 is a silicon nitride film for protecting the gate insulating film 105, 109n11, 109n21, 109n31, 109p11, 109p12, 109p21, 109p22, 109p31, 109p32 are n + diffusion layers 107n11, 107n21, 107n31, p + diffusion layers 107p11, 107p12, Silicide layers connected to 107p21, 107p22, 107p31, 107p32, 110n11, 110n21, 110n31, 110p11, 110p12, 110p21, 110p22, 110p31, 110p32 are silicide layers 109n11, 109n21, 109n31, 109p11, 109p12, 109p21, 109p22, 109p31 109p32 and the first metal wires 113c, 113c, 11 c, 113g, 113g, 113g, 113a, and 113a, respectively
  • 111a is a contact that connects the gate wiring 106d and the first metal wiring 113d.
  • 111b is a gate wiring 106h and the first metal wiring 113e.
  • a contact 111c is a contact for connecting the gate wiring 106l and the first metal wiring 113f.
  • 112a (five arrangements in the figure) is a contact connecting the silicide 103 and the first metal wiring 113b that connect the lower diffusion layer 102n and the lower diffusion layer 102pa.
  • the silicon pillar 104p11, the lower diffusion layer 102n, the upper diffusion layer 107n11, the gate insulating film 105, and the gate electrode 106 constitute an NMOS transistor Qn11.
  • the gate electrode 106 constitutes the NMOS transistor Qn21, and the silicon pillar 104p31, the lower diffusion layer 102n, the upper diffusion layer 107n31, the gate insulating film 105, and the gate electrode 106 constitute the NMOS transistor Qp31, and the silicon pillar 104n11, the lower diffusion layer.
  • the PMOS transistor Qp12 is configured by the gate insulating film 105 and the gate electrode 106
  • the PMOS transistor Qp21 is configured by the silicon pillar 104n21, the lower diffusion layer 102pb, the upper diffusion layer 107p21, the gate insulating film 105, and the gate electrode 106.
  • the silicon pillar 104n22, the lower diffusion layer 102pb, the upper diffusion layer 107p22, the gate insulating film 105, and the gate electrode 106 constitute a PMOS transistor Qp22.
  • the silicon pillar 104n31, the lower diffusion layer 102pb, the upper diffusion layer 107p31, the gate insulating film 105, The gate electrode 106 constitutes a PMOS transistor Qp31, and the silicon pillar 104n32, the lower diffusion layer 102pb, the upper diffusion layer 107p32, the gate insulating film 105, and the gate electrode 106 constitute a PMOS. Constitute the transistor Qp32.
  • a gate wiring 106b is connected to the gate electrode 106 of the PMOS transistor Qp12, gate wirings 106b and 106c are connected to the gate electrode 106 of the PMOS transistor Qp11, and gate wirings 106c and 106d are connected to the gate electrode of the NMOS transistor Qn11.
  • the gate wiring 106f is connected to the gate electrode 106 of the PMOS transistor Qp22, the gate wirings 106f and 106g are connected to the gate electrode 106 of the PMOS transistor Qp21, and the gate wirings 106g and 106h are connected to the gate electrode of the NMOS transistor Qn21.
  • a gate wiring 106j is connected to the gate electrode 106 of the PMOS transistor Qp32, and a gate wiring 10 is connected to the gate electrode 106 of the PMOS transistor Qp31.
  • j and 106k are connected to the gate electrode of the NMOS transistor Qn31 is connected to the gate line 106k and 106l.
  • the lower diffusion layers 102n and 102pa serve as a common drain for the NMOS transistors Qn11, Qn21, Qn31 and the PMOS transistors Qp11, Qp12, and are connected to the output OUT32b.
  • the upper diffusion layer 107n11 which is the source of the NMOS transistor Qn11 is connected to the first metal wiring 113c via the silicide 109n11 and the contact 110n11, and the reference power supply Vss is supplied to the first metal wiring 113c.
  • the upper diffusion layer 107n21 which is the source of the NMOS transistor Qn21 is connected to the first metal wiring 113c through the silicide 109n21 and the contact 110n21.
  • the upper diffusion layer 107n31 which is the source of the NMOS transistor Qn31 is connected to the first metal wiring 113c via the silicide 109n31 and the contact 110n31.
  • the upper diffusion layer 107p11 that is the source of the PMOS transistor Qp11 is connected to the first metal wiring 113g through the silicide 109p11 and the contact 110p11.
  • the upper diffusion layer 107p12 which is the source of the PMOS transistor Qp12 is connected to the first metal wiring 113g via the silicide 109p12 and the contact 110p12.
  • the upper diffusion layer 107p21 which is the drain of the PMOS transistor Qp21 is connected to the first metal wiring 113g via the silicide 109p21 and the contact 110p21.
  • the upper diffusion layer 107p22 which is the drain of the PMOS transistor Qp22 is connected to the first metal wiring 113g through the silicide 109p22 and the contact 110p22.
  • the sources of the PMOS transistors Qp11 and Qp12 and the drains of the PMOS transistors Qp21 and Qp22 are connected via the first metal wiring 113g.
  • the sources of the PMOS transistors Qp21 and Qp22 are connected to the drains of the PMOS transistors Qp31 and Qp32 through the lower diffusion layer 102pb and the silicide region 103, and the sources of the PMOS transistors Qp31 and Qp32 are connected to the first through the contacts 110p31 and 110p32, respectively.
  • the first metal 113a is supplied with power Vcc.
  • An input signal IN1 is supplied to the first metal wiring 113d.
  • the input signal IN1 is connected to the gate wiring 106d through the contact 111a, and is supplied to the gate electrode of the NMOS transistor Qn11.
  • the gate wirings 106c and 106b are connected to the first metal wiring 113d.
  • An input signal IN2 is supplied to the first metal wiring 113e, and the input signal IN2 is connected to the gate wiring 106h through the contact 111b and is supplied to the gate electrode of the NMOS transistor Qn21, and at the same time, the gate wirings 106g and 106f are connected to the first metal wiring 113e.
  • An input signal IN3 is supplied to the first metal wiring 113f, and the input signal IN3 is connected to the gate wiring 106l through the contact 111c, and is supplied to the gate electrode of the NMOS transistor Qn31.
  • the gate wirings 106k and 106j are connected to the first metal wiring 113f.
  • the merit of the present embodiment is that the parasitic resistance of the silicide layer, which is a problem in FIG. 8a, can be reduced by arranging in 3 rows and 3 columns as in the sixth embodiment (FIG. 11a). Furthermore, by connecting a plurality of (two in this embodiment) parallel PMOS transistors in series with a NOR circuit configuration, it is possible to balance the current on the PMOS circuit side and the current on the NMOS circuit side. Characteristics can be obtained. Further, the increase in area can be minimized.
  • These three-input NOR circuits including the power supply line Vcc (113a) and the reference power supply line Vss (113c) are defined as a block BL32b.
  • the interval between the power supply line 113a and the reference power supply line 113c is Ly3 (interval including the power supply line and the reference power supply line).
  • Ly3 interval including the power supply line and the reference power supply line.
  • FIGS. 14a, 14b, 14c, 14d, 14e, and 14f show an eighth embodiment.
  • the equivalent circuit follows that of FIG. 14a is a plan view of the three-input NOR layout (arrangement) of the present invention, FIG. 14b is a cross-sectional view along the cut line AA ′, and FIG. 14c is a cross-sectional view along the cut line BB ′.
  • 14d is a cross-sectional view along the cut line CC ′,
  • FIG. 14e is a cross-sectional view along the cut line DD ′, and
  • FIG. 14f is a cross-sectional view along the cut line EE ′.
  • the second metal wiring is used for the wiring of the input signal and the output signal in the embodiment of the present invention (FIG. 14a).
  • the second metal wiring extends in the direction perpendicular to the power supply line Vcc and the reference power supply line Vss which are the first metal wiring.
  • Planar silicon layers 102n, 102pa, and 102pb are formed on an insulating film such as a buried oxide film layer (BOX) 101 formed on the substrate. It is composed of an n + diffusion layer, a p + diffusion layer, and a p + diffusion layer.
  • 103 is a silicide layer formed on the surface of the planar silicon layers (102n, 102pa, 102pb), and connects the planar silicon layers 102n, 102pa.
  • 104n1, 104n2, 104n3 are n-type silicon pillars, 104p1, 104p2, 104p3 are p-type silicon pillars, 105 are silicon pillars 104n1, 104n2, 104n3, 104p1, 104p2, 104p3, 106 is a gate electrode, 106a, 106b and 106c are gate wirings, respectively.
  • P + diffusion layers 107p1, 107p2, and 107p3 are formed on the uppermost portions of the silicon pillars 104n1, 104n2, and 104n3 by impurity implantation, respectively.
  • the uppermost portions of the silicon pillars 104p1, 104p2, and 104p3 are n + diffusion layers 107n1 and 107n2, respectively. 107n3 are formed by impurity implantation or the like.
  • 108 is a silicon nitride film for protecting the gate insulating film 105, 109p1, 109p2, 109p3, 109n1, 109n2, 109n3 are silicides connected to the p + diffusion layers 107p1, 107p2, 107p3, n + diffusion layers 107n1, 107n2, 107n3, respectively.
  • 110p1, 110p2, 110p3, 110n1, 110n2, and 110n3 are contacts that connect the silicide layers 109p1, 109p2, 109p3, 109n1, 109n2, and 109n3 and the first metal wires 113g, 113g, 113a, 113c, 113c, and 113c, respectively.
  • 111a are contacts for connecting the gate wiring 106a and the first metal wiring 113d
  • 111b is a contact for connecting the gate wiring 106b and the first metal wiring 113e.
  • 111c denotes a contact for connecting the gate wiring 106c and the first metal wiring 113f.
  • 112a (three) is a contact connecting the silicide 103 and the first metal wiring 113b that connect the lower diffusion layer 102n and the lower diffusion layer 102pa.
  • 114a is a contact connecting the first metal wiring 113d and the second metal wiring 115b
  • 114b is a contact connecting the first metal wiring 113e and the second metal wiring 115d
  • 114c is the first metal wiring 113f and the second metal.
  • a contact 114d connecting the wiring 115f is a contact connecting the first metal wiring 113b and the second metal wiring 115a.
  • 115c and 115e are second metal wirings that are not connected anywhere in the drawing.
  • the silicon pillar 104n1, the lower diffusion layer 102pa, the upper diffusion layer 107p1, the gate insulating film 105, and the gate electrode 106 constitute the PMOS transistor Qp1, and the silicon pillar 104n2, the lower diffusion layer 102pb, the upper diffusion layer 107p2, the gate insulating film 105,
  • the gate electrode 106 constitutes the PMOS transistor Qp2, and the silicon pillar 104n3, the lower diffusion layer 102pb, the upper diffusion layer 107p3, the gate insulating film 105, and the gate electrode 106 constitute the PMOS transistor Qp3, and the silicon pillar 104p1 and the lower diffusion layer 102n, the upper diffusion layer 107n1, the gate insulating film 105, and the gate electrode 106 constitute the NMOS transistor Qn1, and the silicon pillar 104p2, the lower diffusion layer 102n, the upper diffusion layer 107n2, the gate insulating film 105,
  • the over gate electrode 106 constitute an NMOS transistor Qn2, silicon pillar 104
  • a gate wiring 106a is connected to the gate electrode 106 of the PMOS transistor Qp1 and the gate electrode 106 of the NMOS transistor Qn1
  • a gate wiring 106b is connected to the gate electrode 106 of the PMOS transistor Qp2 and the gate electrode 106 of the NMOS transistor Qn2.
  • a gate wiring 106c is connected to the gate electrode 106 of the PMOS transistor Qp3 and the gate electrode 106 of the NMOS transistor Qn3.
  • the lower diffusion layers 102n and 102pa serve as a common drain for the NMOS transistors Qn1, Qn2, Qn3 and the PMOS transistor Qp1 through the silicide 103, and are connected to the first metal wiring 113b through the contact 112a.
  • the output OUT31 is connected to the second metal wiring 115a via 114d.
  • the upper diffusion layer 107n1 that is the source of the NMOS transistor Qn1 is connected to the first metal wiring 113c via the silicide 109n1 and the contact 110n1, and the reference power supply Vss is supplied to the first metal wiring 113c.
  • the upper diffusion layer 107n2 that is the source of the NMOS transistor Qn2 is connected to the first metal wiring 113c via the silicide 109n2 and the contact 110n2.
  • the upper diffusion layer 107n3 which is the source of the NMOS transistor Qn3 is connected to the first metal wiring 113c through the silicide 109n3 and the contact 110n3.
  • the upper diffusion layer 107p1 that is the source of the PMOS transistor Qp1 is connected to the first metal wiring 113g via the silicide 109p1 and the contact 110p1.
  • the upper diffusion layer 107p2 which is the drain of the PMOS transistor Qp2 is connected to the first metal wiring 113g via the silicide 109p2 and the contact 110p2.
  • the source of the PMOS transistor Qp1 and the drain of the PMOS transistor Qp2 are connected via the first metal wiring 113g.
  • the source of the PMOS transistor Qp2 is connected to the drain of the PMOS transistor Qp3 through the lower diffusion layer 102pb and the silicide region 103, and the source of the PMOS transistor Qp3 is connected to the first metal wiring 113a through the contact 110p3.
  • the power supply Vcc is supplied to the one metal wiring 113a.
  • An input signal IN1 is supplied to the second metal wiring 115b, connected to the first metal wiring 113d through the contact 114a, and further connected to the gate wiring 106a through the contact 111a.
  • the PMOS transistor Qp1 and the NMOS transistor Qn1 Is supplied to the gate electrode.
  • An input signal IN2 is supplied to the second metal wiring 115d, connected to the first metal wiring 113e via the contact 114b, and further connected to the gate wiring 106b via the contact 111b.
  • the PMOS transistor Qp2 and the NMOS transistor Qn2 Is supplied to the gate electrode.
  • An input signal IN3 is supplied to the second metal wiring 115f, connected to the first metal wiring 113f via the contact 114c, and further connected to the gate wiring 106c via the contact 111c.
  • the PMOS transistor Qp3 and the NMOS transistor Qn3 Is supplied to the gate electrode.
  • the second metal wires 115c and 115e are supplied with signals DUM1 and DUM2, respectively, but pass through this block as dummy wires that are not connected anywhere in this block because they are used in other blocks.
  • the second metal wiring is used in the vertical direction so as to be orthogonal to the power supply line 113a (Vcc) and the reference power supply line 113c (Vss) by the first metal wiring extending in the row direction.
  • the output signal line 115a (OUT31), the input signal line 115b (IN1), 115d (IN2), and 115f (IN3) are arranged, so that a wasteful wiring area can be eliminated and a layout with a very small area can be provided.
  • signal lines used in other blocks can be passed through the vacant area, and wiring can be efficiently passed when a plurality of blocks are arranged.
  • the block of this embodiment is defined as a block BL312 including the power supply line Vcc (113a) and the reference power supply line Vss (113c). Further, the interval between the power supply line 113a and the reference power supply line 113c is set to Ly (interval including the power supply line and the reference power supply line) as in the first embodiment (FIG. 2a).
  • Ly interval including the power supply line and the reference power supply line
  • six SGTs constituting a three-input NOR circuit can be arranged in two rows and three columns without providing useless wiring and contact regions, and a semiconductor device with a reduced area can be provided.
  • Example 9 A ninth embodiment is shown in FIGS. 15a, 15b, 15c, and 15d.
  • the equivalent circuit follows FIG. 15a is a plan view of the three-input NOR layout (arrangement) of the present invention, FIG. 15b is a cross-sectional view along the cut line AA ′, and FIG. 15c is a cross-sectional view along the cut line BB ′.
  • FIG. 15d shows a cross-sectional view along the cut line CC ′.
  • Example 2 (FIG. 15a) of the present invention uses the second metal wiring for input signal and output signal wiring as in Example 8 (FIG. 14a). By the way.
  • the second metal wiring extends in the direction perpendicular to the power supply line Vcc and the reference power supply line Vss, which are the first metal wiring.
  • the longitudinal sectional views are the same as FIGS. 14e and 14f, and are omitted. 15a, FIG. 15b, FIG. 15c, and FIG. 15d, FIG. 8a, FIG. 8b, FIG. 8c, or the same structure as FIG. It is indicated by a symbol.
  • Planar silicon layers 102n, 102pa, and 102pb are formed on an insulating film such as a buried oxide film layer (BOX) 101 formed on the substrate. It is composed of an n + diffusion layer, a p + diffusion layer, and a p + diffusion layer.
  • 103 is a silicide layer formed on the surface of the planar silicon layers (102n, 102pa, 102pb), and connects the planar silicon layers 102n, 102pa.
  • 104n11, 104n12, 104n21, 104n22, 104n31, 104n32 are n-type silicon pillars
  • 104p11, 104p12, 104p21, 104p22, 104p31, 104p32 are p-type silicon pillars
  • 105 are silicon pillars 104n11, 104n12, 104n21, 104n22, 104n31, 104n32, 104p11, 104p12, 104p21, 104p22, 104p31, 104p32 are surrounded by a gate insulating film
  • 106 is a gate electrode
  • 106a, 106b, 106c, 106d are gate wirings.
  • p + diffusion layers 107p11, 107p12, 107p21, 107p22, 107p31, 107p32 are formed by impurity implantation or the like, and the silicon pillars 104p11, 104p12, 104p21, At the top of 104p22, 104p31, and 104p32, n + diffusion layers 107n11, 107n12, 107n21, 107n22, 107n31, and 107n32 are formed by impurity implantation or the like, respectively.
  • 108 is a silicon nitride film for protecting the gate insulating film 105, 109p11, 109p12, 109p21, 109p22, 109p31, 109p32, 109n11, 109n12, 109n21, 109n22, 109n31, 109n32 are p + diffusion layers 107p11, 107p12, 107p21, 107p22, respectively.
  • 111a is a contact for connecting the gate wiring 106a and the first metal wiring 113d
  • 111b is a contact for connecting the gate wiring 106b
  • a contact 111d is a contact for connecting the gate wiring 106d and the first metal wiring 113f.
  • 112a (three) is a contact connecting the silicide 103 connecting the lower diffusion layer 102n and the lower diffusion layer 102pa and the first metal wiring 113b.
  • 114a is a contact connecting the first metal wiring 113d and the second metal wiring 115c
  • 114b is a contact connecting the first metal wiring 113e and the second metal wiring 115f
  • 114c is the first metal wiring 113f and the second metal.
  • a contact 114d connecting the wiring 115k is a contact connecting the first metal wiring 113b and the second metal wiring 115a.
  • 115b, 115d, 115e, 115g, 115h, 115i, 115j, and 115l are second metal wirings that are not connected anywhere in the drawing.
  • the silicon pillar 104n11, the lower diffusion layer 102pa, the upper diffusion layer 107p11, the gate insulating film 105, and the gate electrode 106 constitute a PMOS transistor Qp11.
  • the gate electrode 106 constitutes the PMOS transistor Qp12, and the silicon pillar 104n21, the lower diffusion layer 102pb, the upper diffusion layer 107p21, the gate insulating film 105, and the gate electrode 106 constitute the PMOS transistor Qp21, and the silicon pillar 104n22, the lower diffusion layer.
  • the silicon pillar 104n31, the lower diffusion layer 102pb, the upper diffusion layer 1 7p31, the gate insulating film 105, and the gate electrode 106 constitute a PMOS transistor Qp31
  • the silicon pillar 104n32, the lower diffusion layer 102pb, the upper diffusion layer 107p32, the gate insulating film 105, and the gate electrode 106 constitute a PMOS transistor Qp32.
  • the silicon pillar 104p11, the lower diffusion layer 102n, the upper diffusion layer 107n11, the gate insulating film 105, and the gate electrode 106 constitute an NMOS transistor Qn11.
  • the silicon pillar 104p12, the lower diffusion layer 102n, the upper diffusion layer 107n12, the gate insulating film 105, The gate electrode 106 constitutes an NMOS transistor Qn12, and the silicon pillar 104p21, the lower diffusion layer 102n, the upper diffusion layer 107n21, the gate insulating film 105, and the gate electrode 106 constitute an NMOS transistor.
  • the transistor Qn21 is constituted, and the silicon pillar 104p22, the lower diffusion layer 102n, the upper diffusion layer 107n22, the gate insulating film 105, and the gate electrode 106 constitute the NMOS transistor Qn22, and the silicon pillar 104p31, the lower diffusion layer 102n, the upper diffusion layer 107n31.
  • the gate insulating film 105 and the gate electrode 106 constitute an NMOS transistor Qn31, and the silicon pillar 104p32, the lower diffusion layer 102n, the upper diffusion layer 107n32, the gate insulating film 105, and the gate electrode 106 constitute an NMOS transistor Qp32.
  • a gate wiring 106a is connected to the gate electrodes 106 of the PMOS transistors Qp11 and Qp12 and the gate electrodes 106 of the NMOS transistors Qn11 and Qn12.
  • the gate electrodes 106 of the PMOS transistors Qp21 and Qp22 and the gate electrodes 106 of the NMOS transistors Qn12 and Qn22 are connected.
  • Is connected to the gate wiring 106b, the gate electrode 106 of the PMOS transistor Qp31 and the gate electrode 106 of the NMOS transistor Qn31 are connected to the gate wiring 106c, and the gate electrode 106 of the PMOS transistor Qp32 and the gate electrode 106 of the NMOS transistor Qn32 are gated.
  • the wiring 106d is connected.
  • the lower diffusion layers 102n and 102pa serve as a common drain of the NMOS transistors Qn11, Qn12, Qn21, Qn22, Qn31, Qn32 and the PMOS transistors Qp11, Qp12 through the silicide 103, and are connected to the first metal wiring 113b through the contact 112a.
  • the first metal wiring 113b is connected to the second metal wiring 115a via the contact 114d and becomes the output OUT32.
  • the upper diffusion layer 107n11 which is the source of the NMOS transistor Qn11 is connected to the first metal wiring 113c via the silicide 109n11 and the contact 110n11, and the reference power supply Vss is supplied to the first metal wiring 113c.
  • the upper diffusion layer 107n12 that is the source of the NMOS transistor Qn12 is connected to the first metal wiring 113c through the silicide 109n12 and the contact 110n12.
  • the upper diffusion layer 107n21 which is the source of the NMOS transistor Qn21 is connected to the first metal wiring 113c through the silicide 109n21 and the contact 110n21.
  • the upper diffusion layer 107n22 that is the source of the NMOS transistor Qn22 is connected to the first metal wiring 113c through the silicide 109n22 and the contact 110n22.
  • the upper diffusion layer 107n31 which is the source of the NMOS transistor Qn31 is connected to the first metal wiring 113c via the silicide 109n31 and the contact 110n31.
  • the upper diffusion layer 107n32 that is the source of the NMOS transistor Qn32 is connected to the first metal wiring 113c through the silicide 109n32 and the contact 110n32.
  • the upper diffusion layer 107p11 that is the source of the PMOS transistor Qp11 is connected to the first metal wiring 113g through the silicide 109p11 and the contact 110p11.
  • the upper diffusion layer 107p12 which is the source of the PMOS transistor Qp12 is connected to the first metal wiring 113g via the silicide 109p12 and the contact 110p12.
  • the upper diffusion layer 107p21 which is the drain of the PMOS transistor Qp21 is connected to the first metal wiring 113g via the silicide 109p21 and the contact 110p21.
  • the upper diffusion layer 107p22 which is the drain of the PMOS transistor Qp22 is connected to the first metal wiring 113g through the silicide 109p22 and the contact 110p22.
  • the sources of the PMOS transistors Qp11 and Qp12 and the drains of the PMOS transistors Qp21 and Qp22 are connected via the first metal wiring 113g.
  • the sources of the PMOS transistors Qp21 and Qp22 are connected to the drains of the PMOS transistors Qp31 and Qp32 through the lower diffusion layer 102pb and the silicide region 103, and the sources of the PMOS transistors Qp31 and Qp32 are connected to the first through the contacts 110p31 and 110p32, respectively.
  • the base Vcc is supplied to the first metal 113a.
  • An input signal IN1 is supplied to the second metal wiring 115c, connected to the first metal wiring 113d through the contact 114a, and further connected to the gate wiring 106a through the contact 111a.
  • the PMOS transistors Qp11, Qp12, NMOS It is supplied to the gate electrodes of the transistors Qn11 and Qn12.
  • An input signal IN2 is supplied to the second metal wiring 115f, connected to the first metal wiring 113e via the contact 114b, and further connected to the gate wiring 106b via the contact 111b.
  • the PMOS transistors Qp21, Qp22, NMOS This is supplied to the gate electrodes of the transistors Qn21 and Qn22.
  • An input signal IN3 is supplied to the second metal wiring 115k, connected to the first metal wiring 113f through the contact 114c, and further connected to the gate wiring 106c through the contact 111c, and the PMOS transistor Qp31 and NMOS transistor Qn31. Is supplied to the gate electrode. Further, the first metal wiring 113f is connected to the gate wiring 106d through the contact 111d and is supplied to the gate electrodes of the PMOS transistor Qp32 and the NMOS transistor Qn32.
  • the second metal wires 115d, 105e, 105g, 105h, 105i, 105j, and 105l are supplied with signals DUM1, DUM2, DUM3, DUM4, DUM5, DUM6, DUM7, and DUM8, respectively, but are used in other blocks. Therefore, this block passes through this block as a dummy wiring that is not connected anywhere.
  • the second metal wiring is used in the vertical direction so as to be orthogonal to the power supply line 113a (Vcc) and the reference power supply line 113c (Vss) by the first metal wiring extending in the row direction.
  • the output signal line 115a (OUT32), the input signal line 115c (IN1), 115f (IN2), and 115k (IN3) are arranged, so that a wasteful wiring area is eliminated and a layout with a very small area can be provided.
  • signal lines used in other blocks can be passed through the vacant area, and wiring can be efficiently passed when a plurality of blocks are arranged.
  • the block of this embodiment is defined as a block BL322 including the power supply line Vcc (113a) and the reference power supply line Vss (113c). Further, the interval between the power supply line 113a and the reference power supply line 113c is set to Ly (interval including the power supply line and the reference power supply line) as in the first embodiment (FIG. 2a).
  • 12 SGTs constituting a 3-input NOR circuit in which two input transistors are connected in parallel can be arranged in 2 rows and 6 columns without providing unnecessary wiring and contact regions. By using metal wiring, a semiconductor device with a reduced area can be provided. In this embodiment, two transistors are connected in parallel, but two or more transistors are also the same.
  • the transistors are arranged in the horizontal direction and arranged in two rows and nine columns. Just do it.
  • the method using the second metal wiring shown in the present embodiment can also be applied to the sixth embodiment (FIG. 11a) or the seventh embodiment (FIG. 13a).
  • FIGS. 16a, 16b, 16c, 16d, and 16e A tenth embodiment is shown in FIGS. 16a, 16b, 16c, 16d, and 16e.
  • the equivalent circuit follows that of FIG. 16a is a plan view of the three-input NOR layout (arrangement) of the present invention, FIG. 16b is a cross-sectional view along the cut line AA ′, and FIG. 16c is a cross-sectional view along the cut line BB ′.
  • 16d is a cross-sectional view taken along the cut line CC ′, and FIG. 16e is a cross-sectional view taken along the cut line DD ′.
  • FIG. 2a (embodiment 1) is that the NMOS transistors Qn1, Qn2, Qn3, the PMOS transistors Qp1, Qp2, and Qp3 have their sources and drains arranged upside down, and the NMOS transistors Qn1, Qn2 , Qn3, and the drains of the PMOS transistor Qp1 are commonly connected through contacts.
  • FIG. 16b, FIG. 16c, FIG. 16d, and FIG. 16e parts having the same structure as FIG. 2a, FIG. 2b, FIG. 2c, FIG. .
  • Planar silicon layers 102n, 102pa, and 102pb are formed on an insulating film such as a buried oxide film layer (BOX) 101 formed on the substrate. It is composed of an n + diffusion layer, a p + diffusion layer, and a p + diffusion layer.
  • Reference numeral 103 denotes a silicide layer formed on the surface of the planar silicon layer (102n, 102pa, 102pb).
  • 104n1, 104n2, 104n3 are n-type silicon pillars, 104p1, 104p2, 104p3 are p-type silicon pillars, 105 are silicon pillars 104n1, 104n2, 104n3, 104p1, 104p2, 104p3, 106 is a gate electrode, 106a, 106b, 106c, 106d, 106e, and 106f are gate wirings, respectively.
  • P + diffusion layers 107p1, 107p2, and 107p3 are formed on the uppermost portions of the silicon pillars 104n1, 104n2, and 104n3 by impurity implantation, respectively.
  • the uppermost portions of the silicon pillars 104p1, 104p2, and 104p3 are n + diffusion layers 107n1 and 107n2, respectively. 107n3 are formed by impurity implantation or the like.
  • 108 is a silicon nitride film for protecting the gate insulating film 105, 109p1, 109p2, 109p3, 109n1, 109n2, 109n3 are silicides connected to the p + diffusion layers 107p1, 107p2, 107p3, n + diffusion layers 107n1, 107n2, 107n3, respectively.
  • 110p1, 110p2, 110p3, 110n1, 110n2, and 110n3 are contacts that connect the silicide layers 109p1, 109p2, 109p3, 109n1, 109n2, and 109n3 and the first metal wires 113b, 113g, 113g, 113b, 113b, and 113b, respectively.
  • 111a are contacts for connecting the gate wiring 106b and the first metal wiring 113d
  • 111b is a contact for connecting the gate wiring 106d and the first metal wiring 113e.
  • 111c denotes a contact for connecting the gate line 106f and the first metal wiring 113f.
  • 112a is a contact connecting the silicide layer 103 covering the lower diffusion layer 102pb and the first metal wiring 113a
  • 112b (four in the figure) is the silicide layer 103 covering the lower diffusion layer 102n and the first metal wiring 113c. Is a contact that connects the two.
  • the silicon pillar 104n1, the lower diffusion layer 102pa, the upper diffusion layer 107p1, the gate insulating film 105, and the gate electrode 106 constitute the PMOS transistor Qp1, and the silicon pillar 104n2, the lower diffusion layer 102pa, the upper diffusion layer 107p2, the gate insulating film 105,
  • the gate electrode 106 constitutes the PMOS transistor Qp2, and the silicon pillar 104n3, the lower diffusion layer 102pb, the upper diffusion layer 107p3, the gate insulating film 105, and the gate electrode 106 constitute the PMOS transistor Qp3, and the silicon pillar 104p1 and the lower diffusion layer 102n, the upper diffusion layer 107n1, the gate insulating film 105, and the gate electrode 106 constitute the NMOS transistor Qn1, and the silicon pillar 104p2, the lower diffusion layer 102n, the upper diffusion layer 107n2, the gate insulating film 105,
  • the over gate electrode 106 constitute an NMOS transistor Qn2, silicon pillar 104
  • gate wiring 106a is connected to the gate electrode 106 of the PMOS transistor Qp1
  • the gate wiring 106c is connected to the gate electrode 106 of the PMOS transistor Qp2
  • the gate wiring 106e is connected to the gate electrode 106 of the PMOS transistor Qp3.
  • Gate wirings 106a and 106b are connected to the gate electrode 106 of the NMOS transistor Qn1
  • gate wirings 106c and 106d are connected to the gate electrode 106 of the NMOS transistor Qn2
  • gate wirings 106e and 106f are connected to the gate electrode of the NMOS transistor Qn3. Connected.
  • the sources of the NMOS transistors Qn1, Qn2, and Qn3 serve as the lower diffusion layer 102n and are connected to the first metal wiring 113c via the silicide 103 and the contact 112b, and the reference power supply Vss is supplied to the first metal wiring 113c.
  • the upper diffusion layer 107n1 which is the drain of the NMOS transistor Qn1 is connected to the first metal wiring 113b via the silicide 109n1 and the contact 110n1, and the first metal wiring 113b becomes the output OUT31.
  • the upper diffusion layer 107n2 which is the drain of the NMOS transistor Qn2 is connected to the first metal wiring 113b via the silicide 109n2 and the contact 110n2.
  • the upper diffusion layer 107n3, which is the drain of the NMOS transistor Qn3, is connected to the first metal wiring 113b through the silicide 109n3 and the contact 110n3.
  • the upper diffusion layer 107p1 which is the drain of the PMOS transistor Qp1 is connected to the first metal wiring 113b via the silicide 109p1 and the contact 110p1.
  • the drains of the NMOS transistors Qn1, Qn2, Qn3, and the PMOS transistor Qp1 are commonly connected to the first metal wiring 113b through the contacts.
  • the lower diffusion layer 102pa serving as the source of the PMOS transistor Qp1 is connected to the drain of the PMOS transistor Qp2 through the silicide layer 103.
  • the upper diffusion layer 107p2 that is the source of the PMOS transistor Qp2 is connected to the first metal wiring 113g via the silicide 109p2 and the contact 110p2.
  • the upper diffusion layer 107p3, which is the drain of the PMOS transistor Qp3, is connected to the first metal wiring 113g via the silicide 109p3 and the contact 110p3.
  • the source of the PMOS transistor Qp2 and the drain of the PMOS transistor Qp3 are connected via the first metal wiring 113g.
  • the source of the PMOS transistor Qp3 is connected to the first metal wiring 113a through the lower diffusion layer 102pb, the silicide region 103, and the contact 112a, and the power supply Vcc is supplied to the first metal wiring 113a.
  • An input signal IN1 is supplied to the first metal wiring 113d, connected to the gate wiring 106b through the contact 111a, supplied to the gate electrode of the NMOS transistor Qn1, and the gate of the PMOS transistor Qp1 through the gate wiring 106a. Supplied to the electrode.
  • An input signal IN2 is supplied to the first metal wiring 113e, connected to the gate wiring 106d through the contact 111b, supplied to the gate electrode of the NMOS transistor Qn2, and the gate of the PMOS transistor Qp2 through the gate wiring 106c. Supplied to the electrode.
  • An input signal IN3 is supplied to the first metal wiring 113f, connected to the gate wiring 106f through the contact 111c, supplied to the gate electrode of the NMOS transistor Qn3, and the gate of the PMOS transistor Qp3 through the gate wiring 106e. Supplied to the electrode.
  • the transistor arrangement method in this embodiment is as follows. From the top, the power supply line Vcc (113a), the PMOS transistors Qp1, Qp2, Qp3 arranged in the second row, the NMOS transistors Qn1, arranged in the first row, Qn2, Qn3 and reference power supply line Vss (113c) are arranged in this order. These three-input NOR circuits are defined as a block BL313 including the power supply line Vcc (113a) and the reference power supply line Vss (113c). Further, the interval between the power supply line 113a and the reference power supply line 113c is standardized as Ly (interval including the power supply line and the reference power supply line).
  • the power supply line and the reference power supply line can be easily connected only by arranging the block BL313 of this embodiment and other blocks horizontally.
  • six SGTs constituting a three-input NOR circuit can be arranged in two rows and three columns without providing useless wiring and contact regions, and a semiconductor device with a reduced area can be provided.
  • FIGS. 17a, 17b and 17c An eleventh embodiment is shown in FIGS. 17a, 17b and 17c.
  • the equivalent circuit diagram follows FIG. 17a is a plan view of the three-input NOR layout (arrangement) of the present invention, FIG. 17b is a cross-sectional view along the cut line AA ′, and FIG. 17c is a cross-sectional view along the cut line BB ′. .
  • the cross-sectional view cut vertically is equivalent to FIGS. 16d and 16e and is omitted.
  • FIGS. 17a, 17b, and 17c portions having the same structure as in FIGS. 16a, 16b, and 16c are indicated by the same symbols in the 100s.
  • Planar silicon layers 102n, 102pa, and 102pb are formed on an insulating film such as a buried oxide film layer (BOX) 101 formed on the substrate. It is composed of an n + diffusion layer, a p + diffusion layer, and a p + diffusion layer.
  • Reference numeral 103 denotes a silicide layer formed on the surface of the planar silicon layer (102n, 102pa, 102pb).
  • 104n11, 104n12, 104n21, 104n22, 104n31, 104n32 are n-type silicon pillars
  • 104p11, 104p12, 104p21, 104p22, 104p31, 104p32 are p-type silicon pillars
  • 106 is a gate electrode
  • 106a, 106b, 106c, 106d, 106e, 106f, 106g, 106h, 106i, 106j, 106k, and 106l are gate wirings, respectively.
  • n + diffusion layers 107p11, 107p12, 107p21, 107p22, 107p31, 107p32 are formed by impurity implantation or the like, and the silicon pillars 104p11, 104p12, 104p21, At the top of 104p22, 104p31, and 104p32, n + diffusion layers 107n11, 107n12, 107n21, 107n22, 107n31, and 107n32 are formed by impurity implantation or the like, respectively.
  • 108 is a silicon nitride film for protecting the gate insulating film 105, 109p11, 109p12, 109p21, 109p22, 109p31, 109p32, 109n11, 109n12, 109n21, 109n22, 109n31, 109n32 are p + diffusion layers 107p11, 107p12, 107p21, 107p22, respectively.
  • 111a is a contact connecting the gate wiring 106b and the first metal wiring 113d
  • 111b is a contact connecting the gate wiring 106d and the first metal wiring 113d
  • 111c is a gate wiring 106f and the first metal wiring 113e.
  • 111d is a contact for connecting the gate wiring 106h and the first metal wiring 113e
  • 111e is a contact for connecting the gate wiring 106j and the first metal wiring 113f.
  • 111f denotes a contact for connecting the gate line 106l and first metal wiring 113f.
  • 112a (three in the figure) is a contact connecting the silicide layer 103 covering the lower diffusion layer 102pb and the first metal wiring 113a
  • 112b (seven in the figure) is the first silicide layer 103 covering the lower diffusion layer 102n and the first This is a contact for connecting the metal wiring 113c.
  • the silicon pillar 104n11, the lower diffusion layer 102pa, the upper diffusion layer 107p11, the gate insulating film 105, and the gate electrode 106 constitute a PMOS transistor Qp11.
  • the gate electrode 106 constitutes the PMOS transistor Qp12, and the silicon pillar 104n21, the lower diffusion layer 102pa, the upper diffusion layer 107p21, the gate insulating film 105, and the gate electrode 106 constitute the PMOS transistor Qp21, and the silicon pillar 104n22, the lower diffusion layer.
  • the silicon pillar 104n31, the lower diffusion layer 102pb, the upper diffusion layer 1 7p31, the gate insulating film 105, and the gate electrode 106 constitute a PMOS transistor Qp31
  • the silicon pillar 104n32, the lower diffusion layer 102pb, the upper diffusion layer 107p32, the gate insulating film 105, and the gate electrode 106 constitute a PMOS transistor Qp32
  • the silicon pillar 104p11, the lower diffusion layer 102n, the upper diffusion layer 107n11, the gate insulating film 105, and the gate electrode 106 constitute an NMOS transistor Qn11.
  • the gate electrode 106 constitutes an NMOS transistor Qn12
  • the silicon pillar 104p21, the lower diffusion layer 102n, the upper diffusion layer 107n21, the gate insulating film 105, and the gate electrode 106 constitute an NMOS transistor.
  • the transistor Qn21 is constituted, and the silicon pillar 104p22, the lower diffusion layer 102n, the upper diffusion layer 107n22, the gate insulating film 105, and the gate electrode 106 constitute the NMOS transistor Qn22, and the silicon pillar 104p31, the lower diffusion layer 102n, the upper diffusion layer 107n31.
  • the gate insulating film 105 and the gate electrode 106 constitute an NMOS transistor Qn31, and the silicon pillar 104p32, the lower diffusion layer 102n, the upper diffusion layer 107n32, the gate insulating film 105, and the gate electrode 106 constitute an NMOS transistor Qp32.
  • the gate wiring 106a is connected to the gate electrode 106 of the PMOS transistor Qp11
  • the gate wiring 106c is connected to the gate electrode 106 of the PMOS transistor Qp12
  • the gate wiring 106e is connected to the gate electrode 106 of the PMOS transistor Qp21.
  • a gate wiring 106g is connected to the gate electrode 106 of the PMOS transistor Qp22
  • a gate wiring 106i is connected to the gate electrode 106 of the PMOS transistor Qp31
  • a gate wiring 106k is connected to the gate electrode 106 of the PMOS transistor Qp32
  • an NMOS transistor is connected to the gate electrode 106 of the PMOS transistor Qp11
  • Gate wirings 106a and 106b are connected to the gate electrode 106 of Qn11, and gate wirings 106c and 106d are connected to the gate electrode 106 of the NMOS transistor Qn12.
  • Gate wirings 106e and 106f are connected to the gate electrode of the NMOS transistor Qn21, gate wirings 106g and 106h are connected to the gate electrode of the NMOS transistor Qn22, and gate wirings 106i and 106j are connected to the gate electrode of the NMOS transistor Qn31.
  • the gate wirings 106k and 106l are connected to the gate electrode of the NMOS transistor Qn32.
  • the sources of the NMOS transistors Qn11, Qn12, Qn21, Qn22, Qn31, and Qn32 serve as the lower diffusion layer 102n, and are connected to the first metal wiring 113c through the silicide 103 and the contact.
  • the reference power supply Vss is supplied to the first metal wiring 113c. Supplied.
  • the upper diffusion layer 107n11 which is the drain of the NMOS transistor Qn11 is connected to the first metal wiring 113b via the silicide 109n11 and the contact 110n11, and the first metal wiring 113b becomes the output OUT32.
  • the upper diffusion layer 107n12 which is the drain of the NMOS transistor Qn12 is connected to the first metal wiring 113b via the silicide 109n12 and the contact 110n12.
  • the upper diffusion layer 107n21 that is the drain of the NMOS transistor Qn21 is connected to the first metal wiring 113b through the silicide 109n21 and the contact 110n21.
  • the upper diffusion layer 107n22 which is the drain of the NMOS transistor Qn22 is connected to the first metal wiring 113b through the silicide 109n22 and the contact 110n22.
  • the upper diffusion layer 107n31 that is the drain of the NMOS transistor Qn31 is connected to the first metal wiring 113b via the silicide 109n31 and the contact 110n31.
  • the upper diffusion layer 107n32 that is the drain of the NMOS transistor Qn32 is connected to the first metal wiring 113b through the silicide 109n32 and the contact 110n32.
  • the upper diffusion layer 107p11 which is the drain of the PMOS transistor Qp11 is connected to the first metal wiring 113b through the silicide 109p11 and the contact 110p11.
  • the upper diffusion layer 107p12 which is the drain of the PMOS transistor Qp12 is connected to the first metal wiring 113b through the silicide 109p12 and the contact 110p12.
  • the drains of the NMOS transistors Qn11, Qn12, Qn21, Qn22, Qn31, Qn32, the PMOS transistor Qp11 and the PMOS transistor Qp12 are connected in common to the first metal wiring 113b through the contacts, and the first metal wiring 113b. Becomes the output OUT32.
  • the lower diffusion layer 102pa serving as the sources of the PMOS transistors Qp11 and Qp12 is connected to the drains of the PMOS transistors Qp21 and Qp22 via the silicide layer 103.
  • the upper diffusion layer 107p21 which is the source of the PMOS transistor Qp21 is connected to the first metal wiring 113g via the silicide 109p21 and the contact 110p21.
  • the upper diffusion layer 107p22 which is the source of the PMOS transistor Qp22 is connected to the silicide 109p22 and the contact 110p22. Connected to the first metal wiring 113g.
  • the upper diffusion layer 107p31 which is the drain of the PMOS transistor Qp31 is connected to the first metal wiring 113g via the silicide 109p31 and the contact 110p31, and the upper diffusion layer 107p32 which is also the drain of the PMOS transistor Qp32 is connected via the silicide 109p32 and the contact 110p32. Connected to the first metal wiring 113g.
  • the sources of the PMOS transistors Qp21 and Qp22 and the drains of the PMOS transistors Qp31 and Qp32 are connected via the first metal wiring 113g.
  • the sources of the PMOS transistors Qp31 and Qp32 are connected to the first metal wiring 113a through the lower diffusion layer 102pb, the silicide region 103, and the contact 112b, respectively, and the power supply Vcc is supplied to the first metal wiring 113a.
  • An input signal IN1 is supplied to the first metal wiring 113d, connected to the gate wiring 106b through the contact 111a, supplied to the gate electrode of the NMOS transistor Qn11, and at the same time, the gate of the PMOS transistor Qp11 through the gate wiring 106a. Supplied to the electrode.
  • the metal wiring 113d is connected to the gate wiring 106d through the contact 111b, and is supplied to the gate electrode of the NMOS transistor Qn12 and is also supplied to the gate electrode of the PMOS transistor Qp12 through the gate wiring 106c.
  • An input signal IN2 is supplied to the first metal wiring 113e, connected to the gate wiring 106f through the contact 111c, supplied to the gate electrode of the NMOS transistor Qn21, and at the same time, the gate of the PMOS transistor Qp21 through the gate wiring 106e. Supplied to the electrode.
  • the metal wiring 113e is connected to the gate wiring 106h through the contact 111d, and is supplied to the gate electrode of the NMOS transistor Qn22, and is also supplied to the gate electrode of the PMOS transistor Qp22 through the gate wiring 106g.
  • An input signal IN3 is supplied to the first metal wiring 113f, connected to the gate wiring 106j through the contact 111e, supplied to the gate electrode of the NMOS transistor Qn31, and at the same time, the gate of the PMOS transistor Qp31 through the gate wiring 106i. Supplied to the electrode. Further, the metal wiring 113f is connected to the gate wiring 106l through the contact 111f, supplied to the gate electrode of the NMOS transistor Qn32, and supplied to the gate electrode of the PMOS transistor Qp32 through the gate wiring 106k.
  • These three-input NOR circuits are defined as a block BL323 including the power supply line Vcc (113a) and the reference power supply line Vss (113c). Further, the interval between the power supply line 113a and the reference power supply line 113c is set to Ly (interval including the power supply line and the reference power supply line) as in the first embodiment (FIG. 2a).
  • twelve SGTs having a configuration in which two input transistors are arranged in parallel in a three-input NOR circuit can be arranged in two rows and six columns without providing useless wiring and contact regions, and the area is reduced.
  • a reduced semiconductor device can be provided.
  • two transistors are connected in parallel, but two or more transistors are also the same. For example, when three transistors are connected in parallel, the transistors are arranged in the horizontal direction and arranged in two rows and nine columns. Just do it.
  • Example 12 In the above embodiments, the arrangement has been described using an example of a process in which planar silicon is arranged on an insulating film such as a buried oxide film layer (BOX) formed on a substrate.
  • a bulk CMOS process is used. Is the same.
  • FIG. 18 shows a twelfth embodiment in which the embodiment of FIG. 2 is arranged by a bulk CMOS process.
  • 18a is a plan view of the three-input NOR layout (arrangement) of the present invention
  • FIG. 18b is a cross-sectional view along the cut line AA ′
  • FIG. 18c is a cross-sectional view along the cut line BB ′.
  • FIG. 18d is a cross-sectional view along the cut line CC ′
  • FIG. 18e is a cross-sectional view along the cut line DD ′.
  • portions having the same structure as those in FIGS. 2a, 2b, 2c, 2d, and 2e are denoted by the same reference numerals in the 100s.
  • Japanese Patent No. 4756221 of Patent Document 3 there is no difference between the BOX process of FIG. 2 and the bulk CMOS process of FIG. 18 in the plan view of FIG. There are differences in the cross-sectional views of FIGS. 18b, 18c, 18d, and 18e.
  • FIG. 18b, 18c, 18d, and 18e there is no difference between the BOX process of FIG. 2 and the bulk CMOS process of FIG. 18 in the plan view of FIG.
  • reference numeral 150 denotes a p-type silicon substrate.
  • Reference numeral 160 denotes an insulator for element isolation (isolation).
  • Reference numeral 170 denotes an n ⁇ region which serves as a leakage preventing separation layer. Except for this p-type silicon substrate 150, the element isolation insulator 160, and the leak prevention isolation layer 170, the process and structure above the lower diffusion layer are the same. Can be realized by a process.
  • the area reduction method using the second metal wiring of the eighth embodiment is applied to the tenth embodiment (FIG. 16a). It is also possible. Further, the arrangement method of m rows and n columns of Example 6 (FIG. 11a) or Example 7 (FIG. 13a) may be applied to the second metal wiring example of Example 11 (FIG. 17a).
  • the silicon column of the PMOS transistor is defined as n-type silicon and the NMOS silicon column is defined as a p-type silicon layer.
  • both the PMOS transistor and the NMOS transistor use a so-called neutral semiconductor that does not inject impurities into the silicon pillar, and the channel control, that is, the threshold values of the PMOS and NMOS are specific to the metal gate material.
  • the difference in work function (Work Function) is used.
  • the lower diffusion layer or the upper diffusion layer is covered with the silicide layer.
  • silicide is used to reduce the resistance, and other low-resistance materials can be used even if not silicide.
  • metal may be used.
  • the essence of the present invention is to reduce the area by commonly connecting the drains of the transistors connected to the output terminal via the lower diffusion layer, or to connect the drains of the transistors connected to the output terminal to the upper diffusion layer and the contact.
  • the wiring method of the gate wiring, the wiring position, the wiring method of the metal wiring, the wiring position, etc. are shown in the drawing of this embodiment. Those other than those shown in the above belong to the technical scope of the present invention.

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Abstract

　縦型トランジスタであるSurrounding Gate Transistor（ＳＧＴ）を用いて、ＣＭＯＳ　ＮＯＲ回路を構成する半導体装置を小さい面積で提供することが課題である。　ｍ行ｎ列に配置された複数のＭＯＳトランジスタを用いて構成されたＮＯＲ回路において、前記ＮＯＲ回路を構成するＭＯＳトランジスタは、基板上に形成された平面状シリコン層上に形成され、ドレイン、ゲート、ソースが垂直方向に配置され、ゲートがシリコン柱を取り囲む構造を有し、前記平面状シリコン層は第１の導電型を持つ第１の活性化領域と第２の導電型を持つ第２の活性化領域からなり、それらが平面状シリコン層表面に形成されたシリコン層を通して互いに接続されることにより小さい面積のＮＯＲ回路を構成する半導体装置を提供する。

Description

半導体装置
　本発明は、半導体装置に関する。
昨今、半導体集積回路は大規模化されており、最先端のＭＰＵ（Ｍｉｃｒｏ－ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）では、トランジスタの数が１Ｇ（ギガ）個にも達する半導体チップが開発されており、従来の平面形成トランジスタ、いわゆるプレーナー型トランジスタは、非特許文献１に示されるように、ＰＭＯＳを形成するＮ－ｗｅｌｌ領域とＮＭＯＳを形成するＰ型シリコン基板（あるいはＰ－ｗｅｌｌ領域）を完全に分離する必要があり、また、Ｎ－ｗｅｌｌ領域およびＰ型シリコン基板には、それぞれ電位を与えるボディ端子が必要であり、さらに面積が大きくなる要因となっている。
この課題を解決する手段として、基板に対してソース、ゲート、ドレインが垂直方向に配置され、ゲートが島状半導体層を取り囲む構造のＳｕｒｒｏｕｎｄｉｎｇ　Ｇａｔｅ　Ｔｒａｎｓｉｓｔｏｒ（ＳＧＴ）が提案され、ＳＧＴの製造方法、ＳＧＴを用いたＣＭＯＳインバータ、ＮＡＮＤ回路あるいはＳＲＡＭセルが開示されている。例えば、特許文献１、特許文献２、特許文献３、特許文献４を参照。
特許第５１３０５９６号公報 特許第５０３１８０９号公報 特許第４７５６２２１号公報 国際公開ＷＯ２００９／０９６４６５号公報
ＣＭＯＳ　ＯＰアンプ回路実務設計の基礎（吉澤浩和　著）ＣＱ出版社　ｐａｇｅ２３
図１９、図２０ａ、図２０ｂに、ＳＧＴを用いたインバータの回路図とレイアウト図を示す。
図１９は、インバータの回路図であり、ＱｐはＰチャネルＭＯＳトランジスタ（以下ＰＭＯＳトランジスタと称す）、ＱｎはＮチャネルＭＯSトランジスタ（以下ＮＭＯＳトランジスタと称す）、ＩＮは入力信号、ＯＵＴは出力信号、Ｖｃｃは電源、Ｖｓｓは基準電源である。
図２０ａには、一例として、図１９のインバータをＳＧＴで構成したレイアウトの平面図を示す。また、図２０ｂには、図２０ａの平面図においてカットラインＡ－Ａ’方向の断面図を示す。
図２０ａ、図２０ｂにおいて、基板上に形成された埋め込み酸化膜層（ＢＯＸ）１などの絶縁膜上に平面状シリコン層２ｐ、２ｎが形成され、上記平面状シリコン層２ｐ、２ｎは不純物注入等により、それぞれｐ＋拡散層、ｎ＋拡散層から構成される。３は、平面状シリコン層（２ｐ、２ｎ）の表面に形成されるシリサイド層であり、前記平面状シリコン層２ｐ、２ｎを接続する。４ｎはｎ型シリコン柱、４ｐはｐ型シリコン柱、５は、シリコン柱４ｎ、４ｐを取り巻くゲート絶縁膜、６はゲート電極、６ａはゲート配線である。シリコン柱４ｎ、４ｐの最上部には、それぞれｐ＋拡散層７ｐ、ｎ＋拡散層７ｎが不純物注入等により形成される。８はゲート絶縁膜５等を保護するためのシリコン窒化膜、９ｐ、９ｎはｐ＋拡散層７ｐ、ｎ＋拡散層７ｎに接続されるシリサイド層、１０ｐ、１０ｎは、シリサイド層９ｐ、９ｎとメタル１３ａ、１３ｂとをそれぞれ接続するコンタクト、１１は、ゲート配線６ａとメタル配線１３ｃを接続するコンタクトである。
シリコン柱４ｎ、下部拡散層２ｐ、上部拡散層７ｐ、ゲート絶縁膜５、ゲート電極６により、ＰＭＯＳトランジスタＱｐを構成し、シリコン柱４ｐ、下部拡散層２ｎ、上部拡散層７ｎ、ゲート絶縁膜５、ゲート電極６により、ＮＭＯＳトランジスタＱｎを構成する。上部拡散層７ｐ、７ｎはソース、下部拡散層２ｐ、２ｎはドレインとなる。メタル１３ａには電源Ｖｃｃが供給され、メタル１３ｂには基準電源Ｖｓｓが供給され、メタル１３ｃには、入力信号ＩＮが接続される。また、ＰＭＯＳトランジスタＱｐのドレイン拡散層２ｐとＮＭＯＳトランジスタＱｎのドレイン拡散層２ｎを接続するシリサイド層３が出力ＯＵＴとなる。
図１９、図２０ａ、図２０ｂで示したＳＧＴを用いたインバータは、ＰＭＯＳトランジスタ、ＮＭＯＳトランジスタが構造上完全に分離されており、プレーナトランジスタのように、ｗｅｌｌ分離が必要なく、さらに、シリコン柱はフローティングボディとなるため、プレーナトランジスタのように、ｗｅｌｌへ電位を供給するボディ端子も必要なく、非常にコンパクトにレイアウト（配置）ができることが特徴である。
上述したように、ＳＧＴの最大の特徴は、構造原理的に、シリコン柱下部の基板側に存在するシリサイド層による下層配線と、シリコン柱上部のコンタクト接続による上部配線が利用できる点にある。本発明は、このＳＧＴの特徴を利用して、論理回路で良く用いられるｇ個の入力を有するＮＯＲ回路をｍ行ｎ列に並べることによりコンパクトに配置し、面積を最小にすることにより、低価格なロジック半導体装置を提供することが目的である。
（１）本発明によれば、ソース、ドレイン及びゲートが、基板と垂直な方向に階層的に配置される複数のトランジスタを、基板上に２行ｎ列（ｎ≧２）に配列することによりＮＯＲ回路を構成する半導体装置であって、
前記各トランジスタは、
シリコン柱と、
前記シリコン柱の側面を取り囲む絶縁体と、
前記絶縁体を囲むゲートと、
前記シリコン柱の上部又は下部に配置されるソース領域と、
前記シリコン柱の上部又は下部に配置されるドレイン領域であって、前記シリコン柱に対して前記ソース領域と反対側に配置されるドレイン領域とを備え、
前記複数のトランジスタは、
１行ｎ列に並んだｎ個のＮチャネルＭＯＳトランジスタと
１行ｎ列に並んだｎ個のＰチャネルＭＯＳトランジスタと
で構成され、
前記ｎ個のＮチャネルＭＯＳトランジスタ及び前記ｎ個のＰチャネルＭＯＳトランジスタの各々は、
第ｋ列目（ｋ＝１～ｎ）のＮチャネルＭＯＳトランジスタと第ｋ列目（ｋ＝１～ｎ）のＰチャネルＭＯＳトランジスタは対を成し、各々のゲートは互いに接続されており、
前記ｎ個のＮチャネルＭＯＳトランジスタと第１列目のＰチャネルＭＯＳトランジスタのドレイン領域はシリコン柱より基板側に配置されており、前記ｎ個のＮチャネルＭＯＳトランジスタと前記第１列目のＰチャネルＭＯＳトランジスタのドレイン領域が、互いにシリサイド領域を介して接続されており、
第ｓ列目（ｓ＝１～ｎ－１）のＰチャネルＭＯＳトランジスタのソースと第ｓ＋１列目のＰチャネルＭＯＳトランジスタのドレインは互いに接続されていることを特徴とする半導体装置が提供される。
（２）本発明の好ましい態様では、前記半導体装置において、前記ｎ個のＮチャネルＭＯＳトランジスタのソースは、各々、行に沿って延在した基準電源線に接続され、前記ｎ列目のＰチャネルＭＯＳトランジスタのソースは、行に沿って延在した電源線に接続される。
（３）また、別の態様では、前記半導体装置において、前記第ｎ個のＰチャネルＭＯＳトランジスタは、偶数列目のＰチャネルＭＯＳトランジスタのソース領域がシリコン柱より基板側に配置されている。
（４）また、別の態様では、前記半導体装置において、前記各々のゲートが互いに接続されるｎ個のトランジスタ対において、各々の組のゲートに対応してｎ個の入力信号が接続される。
（５）また、別の態様では、前記半導体装置において、前記電源線及び基準電源線は第１のメタル配線により構成され、前記入力信号は、前記電源線及び基準電源線に対して直角方向に延在する第２のメタル配線により構成される。
（６）本発明の別の好ましい態様では、ソース、ドレイン及びゲートが、基板と垂直な方向に階層的に配置される複数のトランジスタを、基板上に２行ｎ列（ｎ≧４）に配列し、ｇ個の入力信号（ｎ＝ｈ×ｇ、ｇ及びｈは整数）を有するＮＯＲ回路を構成する半導体装置であって、
前記各トランジスタは、
シリコン柱と、
前記シリコン柱の側面を取り囲む絶縁体と、
前記絶縁体を囲むゲートと、
前記シリコン柱の上部又は下部に配置されるソース領域と、
前記シリコン柱の上部又は下部に配置されるドレイン領域であって、前記シリコン柱に対して前記ソース領域と反対側に配置されるドレイン領域とを備え、
前記複数のトランジスタは、
１行ｎ列に並んだｎ個のＮチャネルＭＯＳトランジスタと
１行ｎ列に並んだｎ個のＰチャネルＭＯＳトランジスタと
で構成され、
前記ｎ個のＮチャネルＭＯＳトランジスタ及び前記ｎ個のＰチャネルＭＯＳトランジスタの各々は、
第ｋ列目（ｋ＝１～ｎ）のＮチャネルＭＯＳトランジスタと第ｋ列目（ｋ＝１～ｎ）のＰチャネルＭＯＳトランジスタは対を成し、各々のゲートは互いに接続されており、
前記ｎ個のＮチャネルＭＯＳトランジスタと前記第１列から第ｈ列までのｈ個のＰチャネルＭＯＳトランジスタのドレイン領域は、シリコン柱より基板側に配置されており、且つ、互いにシリサイド領域を介して接続されており、
前記ｎ列をｈ個ｇ組にグルーピングし、前記ｇ番目の組のＰチャネルＭＯＳトランジスタのソースと前記ｇ＋１番目の組のＰチャネルＭＯＳトランジスタのドレインが互いに接続されていることを特徴とする半導体装置が提供される。
（７）また、別の態様では、前記半導体装置において、前記ｎ個のＮチャネルＭＯＳトランジスタのソースは、各々、行に沿って延在した基準電源線に接続され、前記ｇ組にグルーピングされた最後の組のｈ個のＰチャネルＭＯＳトランジスタのソースは、行に沿って延在した電源線に接続される。
（８）また、別の態様では、前記半導体装置において、前記第ｇ組にグルーピングされたｈ個のＰチャネルＭＯＳトランジスタは、前記偶数組のＰチャネルＭＯＳトランジスタのソース領域がシリコン柱より基板側に配置されている。
（９）また、別の態様では、前記半導体装置において、前記各々のゲートが互いに接続されるｎ組のトランジスタ対において、前記ｇ個の入力信号が、各々前記ｎ対のトランジスタ対の任意のｈ個の対のゲートに接続される。
（１０）また、別の態様では、前記半導体装置において、前記電源線及び基準電源線は第１のメタル配線により構成され、前記入力信号は、前記電源線及び基準電源線に対して直角方向に延在する第２のメタル配線により構成される。
（１１）本発明の好ましい態様では、ソース、ドレイン及びゲートが、基板と垂直な方向に階層的に配置される複数のトランジスタを、基板上にｍ行ｎ列（ｍ≧３、ｎ≧２）に配列することによりＮＯＲ回路を構成する半導体装置であって、
前記各トランジスタは、
シリコン柱と、
前記シリコン柱の側面を取り囲む絶縁体と、
前記絶縁体を囲むゲートと、
前記シリコン柱の上部又は下部に配置されるソース領域と、
前記シリコン柱の上部又は下部に配置されるドレイン領域であって、前記シリコン柱に対して前記ソース領域と反対側に配置されるドレイン領域とを備え、
前記複数のトランジスタは、
ｉ行ｎ列に並んだｉ×ｎ個のＮチャネルＭＯＳトランジスタと
ｊ行ｎ列に並んだｊ×ｎ個のＰチャネルＭＯＳトランジスタと
で構成され、
ｉ＋ｊ＝ｍであり、
前記ｉ×ｎ個のＮチャネルＭＯＳトランジスタ及び前記ｊ×ｎ個のＰチャネルＭＯＳトランジスタの各々は、
第ｋ列目（ｋ＝１～ｎ）のＮチャネルＭＯＳトランジスタと第ｋ列目（ｋ＝１～ｎ）のＰチャネルＭＯＳトランジスタは組を成し、各々のゲートは互いに接続されており、
前記ｉ×ｎ個のＮチャネルＭＯＳトランジスタと第１列目のｊ個のＰチャネルＭＯＳトランジスタのドレイン領域はシリコン柱より基板側に配置されており、前記ｉ×ｎ個のＮチャネルＭＯＳトランジスタと前記第１列目のｊ個のＰチャネルＭＯＳトランジスタのドレイン領域が、互いにシリサイド領域を介して接続されており、
第ｓ列目（ｓ＝１～ｎ－１）のＰチャネルＭＯＳトランジスタのソースと第ｓ＋１列目のＰチャネルＭＯＳトランジスタのドレインは互いに接続されていることを特徴とする半導体装置が提供される。
（１２）また、別の態様では、前記半導体装置において、前記ｉ×ｎ個のＮチャネルＭＯＳトランジスタのソースは、各々、行に沿って延在した基準電源線に接続され、前記ｎ列目のｊ個のＰチャネルＭＯＳトランジスタのソースは、行に沿って延在した電源線に接続される。
（１３）また、別の態様では、前記半導体装置において、前記第ｊ×ｎ個のＰチャネルＭＯＳトランジスタは、偶数列目のｊ個のＰチャネルＭＯＳトランジスタのソース領域がシリコン柱より基板側に配置されている。
（１４）また、別の態様では、前記半導体装置において、前記各々のゲートが互いに接続されるｎ対のトランジスタ対において、各々の組のゲートに対応してｎ個の入力信号が接続される。
（１５）また、別の態様では、前記半導体装置において、前記電源線及び基準電源線は第１のメタル配線により構成され、前記入力信号は、前記電源線及び基準電源線に対して直角方向に延在する第２のメタル配線により構成される。
（１６）本発明の別の好ましい態様では、ソース、ドレイン及びゲートが、基板と垂直な方向に階層的に配置される複数のトランジスタを、基板上にｍ行ｎ列（ｍ≧２、ｎ≧２）に配列し、ｇ個の入力信号（ｎ＝ｈ×ｇ、ｇ及びｈは整数）を有するＮＯＲ回路を構成する半導体装置であって、
前記各トランジスタは、
シリコン柱と、
前記シリコン柱の側面を取り囲む絶縁体と、
前記絶縁体を囲むゲートと、
前記シリコン柱の上部又は下部に配置されるソース領域と、
前記シリコン柱の上部又は下部に配置されるドレイン領域であって、前記シリコン柱に対して前記ソース領域と反対側に配置されるドレイン領域とを備え、
前記複数のトランジスタは、
ｉ行ｎ列に並んだｉ×ｎ個のＮチャネルＭＯＳトランジスタと
ｊ行ｎ列に並んだｊ×ｎ個のＰチャネルＭＯＳトランジスタと
で構成され、
ｉ＋ｊ＝ｍであり、
前記ｉ×ｎ個のＮチャネルＭＯＳトランジスタ及び前記ｊ×ｎ個のＰチャネルＭＯＳトランジスタの各々は、
第ｋ列目（ｋ＝１～ｎ）のＮチャネルＭＯＳトランジスタと第ｋ列目（ｋ＝１～ｎ）のＰチャネルＭＯＳトランジスタは組を成し、各々のゲートは互いに接続されており、
前記ｉ×ｎ個のＮチャネルＭＯＳトランジスタと前記第１列目から第ｈ列目までのｊ×ｈ個のＰチャネルＭＯＳトランジスタのドレイン領域はシリコン柱より基板側に配置されており、
前記ｉ×ｎ個のＮチャネルＭＯＳトランジスタと前記第１列目から第ｈ列目までのｊ×ｈ個のＰチャネルＭＯＳトランジスタのドレイン領域が、互いにシリサイド領域を介して接続されており、
前記ｎ列をｈ個ｇ組にグルーピングし、前記ｇ番目の組のＰチャネルＭＯＳトランジスタのソースと前記ｇ＋１番目の組のＰチャネルＭＯＳトランジスタのドレインが互いに接続されていることを特徴とする半導体装置が提供される。
（１７）また、別の態様では、前記半導体装置において、前記ｉ×ｎ個のＮチャネルＭＯＳトランジスタのソースは、各々、行に沿って延在した基準電源線に接続され、前記ｇ個にグルーピングされた最後の組のｈ個のＰチャネルＭＯＳトランジスタのソースは、行に沿って延在した電源線に接続される。
（１８）また、別の態様では、前記半導体装置において、前記第ｇ組にグルーピングされたｊ×ｈ個のＰチャネルＭＯＳトランジスタは、前記偶数組のＰチャネルＭＯＳトランジスタのソース領域がシリコン柱より基板側に配置されている。
（１９）また、別の態様では、前記半導体装置において、前記各々のゲートが互いに接続されるｎ組のトランジスタ群（Ｎチャネルトランジスタｉ個、ＰチャネルＭＯＳトランジスタｊ個）において、前記ｇ個の入力信号が、各々前記ｎ組のトランジスタ群の任意のｈ個のゲートに接続される。
（２０）また、別の態様では、前記半導体装置において、前記電源線及び基準電源線は第１のメタル配線により構成され、前記入力信号は、前記電源線及び基準電源線に対して直角方向に延在する第２のメタル配線により構成される。
（２１）本発明によれば、ソース、ドレイン及びゲートが、基板と垂直な方向に階層的に配置される複数のトランジスタを、基板上にｍ行ｎ列（ｍ≧２、ｎ≧２）に配列し、ｇ個の入力信号（ｎ＝ｈ×ｇ、ｇ及びｈは整数）を有するＮＯＲ回路を構成する半導体装置であって、
前記各トランジスタは、
シリコン柱と、
前記シリコン柱の側面を取り囲む絶縁体と、
前記絶縁体を囲むゲートと、
前記シリコン柱の上部又は下部に配置されるソース領域と、
前記シリコン柱の上部又は下部に配置されるドレイン領域であって、前記シリコン柱に対して前記ソース領域と反対側に配置されるドレイン領域とを備え、
前記複数のトランジスタは、
ｉ行ｎ列に並んだｉ×ｎ個のＮチャネルＭＯＳトランジスタと
ｊ行ｎ列に並んだｊ×ｎ個のＰチャネルＭＯＳトランジスタと
で構成され、
ｉ＋ｊ＝ｍであり、
前記ｉ×ｎ個のＮチャネルＭＯＳトランジスタ及び前記ｊ×ｎ個のＰチャネルＭＯＳトランジスタの各々は、
第ｋ列目（ｋ＝１～ｎ）のＮチャネルＭＯＳトランジスタと第ｋ列目（ｋ＝１～ｎ）のＰチャネルＭＯＳトランジスタは組を成し、各々のゲートは互いに接続されており、
前記ｉ×ｎ個のＮチャネルＭＯＳトランジスタと前記第１列目から第ｈ列目までのｊ×ｈ個のＰチャネルＭＯＳトランジスタのソース領域はシリコン柱より基板側に配置されており、
前記ｉ×ｎ個のＮチャネルＭＯＳトランジスタと前記第１列目から第ｈ列目までのｊ×ｈ個のＰチャネルＭＯＳトランジスタのドレイン領域が、互いにコンタクトを介して接続されており、
前記ｎ列をｈ個ｇ組にグルーピングし、前記ｇ番目の組のＰチャネルＭＯＳトランジスタのソースと前記ｇ＋１番目の組のＰチャネルＭＯＳトランジスタのドレインが互いに接続されていることを特徴とする半導体装置が提供される。
（２２）また、別の態様では、前記半導体装置において、前記ｉ×ｎ個のＮチャネルＭＯＳトランジスタのソースは、各々、行に沿って延在した基準電源線に接続され、前記ｇ個にグルーピングされた最後の組のｈ個のＰチャネルＭＯＳトランジスタのソースは、行に沿って延在した電源線に接続される。
（２３）また、別の態様では、前記半導体装置において、前記第ｇ組にグルーピングされたｊ×ｈ個のＰチャネルＭＯＳトランジスタは、前記偶数組のＰチャネルＭＯＳトランジスタのドレイン領域がシリコン柱より基板側に配置されている。
（２４）また、別の態様では、前記半導体装置において、前記各々のゲートが互いに接続されるｎ組のトランジスタ群（Ｎチャネルトランジスタｉ個、ＰチャネルＭＯＳトランジスタｊ個）において、前記ｇ個の入力信号が、各々前記ｎ組のトランジスタ群の任意のｈ個のゲートに接続される。
（２５）また、別の態様では、前記半導体装置において、前記電源線及び基準電源線は第１のメタル配線により構成され、前記入力信号は、前記電源線及び基準電源線に対して直角方向に延在する第２のメタル配線により構成される。
本発明の実施例のＮＯＲ回路を示す等価回路図である。 本発明の第１の実施例のＮＯＲ回路の平面図である。 本発明の第１の実施例のＮＯＲ回路の断面図である。 本発明の第１の実施例のＮＯＲ回路の断面図である。 本発明の第１の実施例のＮＯＲ回路の断面図である。 本発明の第１の実施例のＮＯＲ回路の断面図である。 本発明の実施例のＮＯＲ回路を示す等価回路図である。 本発明の第２の実施例のＮＯＲ回路の平面図である。 本発明の第２の実施例のＮＯＲ回路の断面図である。 本発明の第２の実施例のＮＯＲ回路の断面図である。 本発明の第２の実施例のＮＯＲ回路の断面図である。 本発明の第２の実施例のＮＯＲ回路の断面図である。 本発明の実施例のＮＯＲ回路を示す等価回路図である。 本発明の第３の実施例のＮＯＲ回路の平面図である。 本発明の第３の実施例のＮＯＲ回路の断面図である。 本発明の第３の実施例のＮＯＲ回路の断面図である。 本発明の実施例のＮＯＲ回路を示す等価回路図である。 本発明の第４の実施例のＮＯＲ回路の平面図である。 本発明の第４の実施例のＮＯＲ回路の断面図である。 本発明の第４の実施例のＮＯＲ回路の断面図である。 本発明の実施例のＮＯＲ回路を示す等価回路図である。 本発明の第５の実施例のＮＯＲ回路の平面図である。 本発明の第６の実施例のＮＯＲ回路の平面図である。 本発明の第６の実施例のＮＯＲ回路の断面図である。 本発明の第６の実施例のＮＯＲ回路の断面図である。 本発明の第６の実施例のＮＯＲ回路の断面図である。 本発明の第６の実施例のＮＯＲ回路の断面図である。 本発明の実施例のＮＯＲ回路を示す等価回路図である。 本発明の第７の実施例のＮＯＲ回路の平面図である。 本発明の第７の実施例のＮＯＲ回路の断面図である。 本発明の第７の実施例のＮＯＲ回路の断面図である。 本発明の第７の実施例のＮＯＲ回路の断面図である。 本発明の第７の実施例のＮＯＲ回路の断面図である。 本発明の第８の実施例のＮＯＲ回路の平面図である。 本発明の第８の実施例のＮＯＲ回路の断面図である。 本発明の第８の実施例のＮＯＲ回路の断面図である。 本発明の第８の実施例のＮＯＲ回路の断面図である。 本発明の第８の実施例のＮＯＲ回路の断面図である。 本発明の第８の実施例のＮＯＲ回路の断面図である。 本発明の第９の実施例のＮＯＲ回路の平面図である。 本発明の第９の実施例のＮＯＲ回路の断面図である。 本発明の第９の実施例のＮＯＲ回路の断面図である。 本発明の第９の実施例のＮＯＲ回路の断面図である。 本発明の第１０の実施例のＮＯＲ回路の平面図である。 本発明の第１０の実施例のＮＯＲ回路の断面図である。 本発明の第１０の実施例のＮＯＲ回路の断面図である。 本発明の第１０の実施例のＮＯＲ回路の断面図である。 本発明の第１０の実施例のＮＯＲ回路の断面図である。 本発明の第１１の実施例のＮＯＲ回路の平面図である。 本発明の第１１の実施例のＮＯＲ回路の断面図である。 本発明の第１１の実施例のＮＯＲ回路の断面図である。 本発明の第１２の実施例のＮＯＲ回路の平面図である。 本発明の第１２の実施例のＮＯＲ回路の断面図である。 本発明の第１２の実施例のＮＯＲ回路の断面図である。 本発明の第１２の実施例のＮＯＲ回路の断面図である。 本発明の第１２の実施例のＮＯＲ回路の断面図である。 従来例を示すインバータ回路の等価回路である。 従来のインバータの平面図である。 従来のインバータの断面図である。
（実施例１）
図１に本発明に適用する３入力ＮＯＲ回路の等価回路図を示す。Ｑｎ１、Ｑｎ２、Ｑｎ３は、ＳＧＴで構成されたＮＭＯＳトランジスタ、Ｑｐ１、Ｑｐ２、Ｑｐ３は、同じくＳＧＴで構成されたＰＭＯＳトランジスタである。前記ＮＭＯＳトランジスタＱｎ１、Ｑｎ２、Ｑｎ３のソースは基準電源Ｖｓｓに接続され、ドレインは共通にノードＮ１に接続される。ノードＮ１は出力ＯＵＴ３１となる。ＰＭＯＳトランジスタＱｐ１のドレインはノードＮ１に接続され、ソースはノードＮ２を介してＰＭＯＳトランジスタＱｐ２のドレインに接続され、ＰＭＯＳトランジスタＱｐ２のソースはノードＮ３を介してＰＭＯＳトランジスタＱｐ３のドレインに接続され、ＰＭＯＳトランジスタＱｐ３のソースは電源Ｖｃｃに接続される。また、ＮＭＯＳトランジスタＱｎ１、ＰＭＯＳトランジスタＱｐ１のゲートには入力信号ＩＮ１が接続され、ＮＭＯＳトランジスタＱｎ２、ＰＭＯＳトランジスタＱｐ２のゲートには入力信号ＩＮ２が接続され、ＮＭＯＳトランジスタＱｎ３、ＰＭＯＳトランジスタＱｐ３のゲートには入力信号ＩＮ３が接続される。
図２ａ、図２ｂ、図２ｃ、図２ｄおよび図２ｅに、第１の実施例を示す。図２ａは、本発明の３入力ＮＯＲレイアウト（配置）の平面図、図２ｂは、カットラインＡ－Ａ’に沿った断面図、図２ｃは、カットラインＢ－Ｂ’に沿った断面図、図２ｄは、カットラインＣ－Ｃ’に沿った断面図、図２ｅは、カットラインＤ－Ｄ’に沿った断面図を示す。
図２ａにおいて、図１のＮＯＲ回路のＮＭＯＳトランジスタＱｎ１、Ｑｎ２及びＱｎ３が１行目（図の下の行）、ＰＭＯＳトランジスタＱｐ１、Ｑｐ２及びＱｐ３が２行目（図の上の行）に、それぞれ図の右側より順番に配置されている。
なお、図２ａ、図２ｂ、図２ｃ、図２ｄ及び図２ｅにおいて、図２０ａ、図２０ｂと同じ構造の箇所については、１００番台の同等の記号で示してある。
基板上に形成された埋め込み酸化膜層（ＢＯＸ）１０１などの絶縁膜上に平面状シリコン層１０２ｎ、１０２ｐａ、１０２ｐｂが形成され、この平面状シリコン層１０２ｎ、１０２ｐａ、１０２ｐｂは不純物注入等により、それぞれｎ＋拡散層、ｐ＋拡散層、ｐ＋拡散層から構成される。１０３は、平面状シリコン層（１０２ｎ、１０２ｐａ、１０２ｐｂ）の表面に形成されるシリサイド層であり、平面状シリコン層１０２ｎ、１０２ｐａを接続する。１０４ｎ１、１０４ｎ２、１０４ｎ３はｎ型シリコン柱、１０４ｐ１、１０４ｐ２、１０４ｐ３はｐ型シリコン柱、１０５はシリコン柱１０４ｎ１、１０４ｎ２、１０４ｎ３、１０４ｐ１、１０４ｐ２、１０４ｐ３を取り巻くゲート絶縁膜、１０６はゲート電極、１０６ａ、１０６ｂ、１０６ｃ、１０６ｄ、１０６ｅ及び１０６ｆは、それぞれゲート配線である。シリコン柱１０４ｎ１、１０４ｎ２、１０４ｎ３の最上部には、それぞれｐ＋拡散層１０７ｐ１、１０７ｐ２、１０７ｐ３が不純物注入等により形成され、シリコン柱１０４ｐ１、１０４ｐ２、１０４ｐ３の最上部には、それぞれｎ＋拡散層１０７ｎ１、１０７ｎ２、１０７ｎ３が不純物注入等により形成される。１０８はゲート絶縁膜１０５を保護するためのシリコン窒化膜、１０９ｐ１、１０９ｐ２、１０９ｐ３、１０９ｎ１、１０９ｎ２、１０９ｎ３はそれぞれｐ＋拡散層１０７ｐ１、１０７ｐ２、１０７ｐ３、ｎ＋拡散層１０７ｎ１、１０７ｎ２、１０７ｎ３に接続されるシリサイド層、１１０ｐ１、１１０ｐ２、１１０ｐ３、１１０ｎ１、１１０ｎ２、１１０ｎ３は、シリサイド層１０９ｐ１、１０９ｐ２、１０９ｐ３、１０９ｎ１、１０９ｎ２、１０９ｎ３と第１メタル配線１１３ｇ、１１３ｇ、１１３ａ、１１３ｃ、１１３ｃ、１１３ｃとをそれぞれ接続するコンタクト、１１１ａはゲート配線１０６ｂと第１メタル配線１１３ｄとを接続するコンタクト、１１１ｂはゲート配線１０６ｄと第１メタル配線１１３ｅとを接続するコンタクト、１１１ｃはゲート配線１０６ｆと第１メタル配線１１３ｆとを接続するコンタクトである。
また、１１２ａは、下部拡散層１０２ｎと下部拡散層１０２ｐａとを接続するシリサイド１０３と第１メタル配線１１３ｂを接続するコンタクトである。
シリコン柱１０４ｎ１、下部拡散層１０２ｐａ、上部拡散層１０７ｐ１、ゲート絶縁膜１０５、ゲート電極１０６により、ＰＭＯＳトランジスタＱｐ１を構成し、シリコン柱１０４ｎ２、下部拡散層１０２ｐｂ、上部拡散層１０７ｐ２、ゲート絶縁膜１０５、ゲート電極１０６により、ＰＭＯＳトランジスタＱｐ２を構成し、シリコン柱１０４ｎ３、下部拡散層１０２ｐｂ、上部拡散層１０７ｐ３、ゲート絶縁膜１０５、ゲート電極１０６により、ＰＭＯＳトランジスタＱｐ３を構成し、シリコン柱１０４ｐ１、下部拡散層１０２ｎ、上部拡散層１０７ｎ１、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＱｎ１を構成し、シリコン柱１０４ｐ２、下部拡散層１０２ｎ、上部拡散層１０７ｎ２、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＱｎ２を構成し、シリコン柱１０４ｐ３、下部拡散層１０２ｎ、上部拡散層１０７ｎ３、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＱｎ３を構成する。
また、ＰＭＯＳトランジスタＱｐ１のゲート電極１０６にはゲート配線１０６ａが接続され、ＰＭＯＳトランジスタＱｐ２のゲート電極１０６にはゲート配線１０６ｃが接続され、ＰＭＯＳトランジスタＱｐ３のゲート電極１０６にはゲート配線１０６ｅが接続され、ＮＭＯＳトランジスタＱｎ１のゲート電極１０６にはゲート配線１０６ａ及び１０６ｂが接続され、ＮＭＯＳトランジスタＱｎ２のゲート電極１０６にはゲート配線１０６ｃ及び１０６ｄが接続され、ＮＭＯＳトランジスタＱｎ３のゲート電極にはゲート配線１０６ｅ及び１０６ｆが接続される。
下部拡散層１０２ｎ及び１０２ｐａはシリサイド１０３を介してＮＭＯＳトランジスタＱｎ１、Ｑｎ２、Ｑｎ３及びＰＭＯＳトランジスタＱｐ１の共通ドレインとなり、コンタクト１１２ａを介して第１メタル配線１１３ｂに接続され、出力ＯＵＴ３１となる。ＮＭＯＳトランジスタＱｎ１のソースである上部拡散層１０７ｎ１はシリサイド１０９ｎ１、コンタクト１１０ｎ１を介して第１メタル配線１１３ｃに接続され、第１メタル配線１１３ｃには基準電源Ｖｓｓが供給される。ＮＭＯＳトランジスタＱｎ２のソースである上部拡散層１０７ｎ２はシリサイド１０９ｎ２、コンタクト１１０ｎ２を介して第１メタル配線１１３ｃに接続される。また、ＮＭＯＳトランジスタＱｎ３のソースである上部拡散層１０７ｎ３はシリサイド１０９ｎ３、コンタクト１１０ｎ３を介して第１メタル配線１１３ｃに接続される。ＰＭＯＳトランジスタＱｐ１のソースである上部拡散層１０７ｐ１はシリサイド１０９ｐ１、コンタクト１１０ｐ１を介して第１メタル配線１１３ｇに接続される。ＰＭＯＳトランジスタＱｐ２のドレインである上部拡散層１０７ｐ２はシリサイド１０９ｐ２、コンタクト１１０ｐ２を介して第１メタル配線１１３ｇに接続される。ここで、ＰＭＯＳトランジスタＱｐ１のソースとＰＭＯＳトランジスタＱｐ２のドレインは、第１メタル配線１１３ｇを介して接続される。また、ＰＭＯＳトランジスタＱｐ２のソースは下部拡散層１０２ｐｂとシリサイド領域１０３を介してＰＭＯＳトランジスタＱｐ３のドレインと接続され、ＰＭＯＳトランジスタＱｐ３のソースは、コンタクト１１０ｐ３を介して第１メタル配線１１３ａに接続され、第１メタル配線１１３ａには電源Ｖｃｃが供給される。
第１メタル配線１１３ｄには、入力信号ＩＮ１が供給され、コンタクト１１１ａを介してゲート配線１０６ｂに接続され、ＮＭＯＳトランジスタＱｎ１のゲート電極に供給されるとともに、ゲート配線１０６ａを介してＰＭＯＳトランジスタＱｐ１のゲート電極に供給される。
第１メタル配線１１３ｅには、入力信号ＩＮ２が供給され、コンタクト１１１ｂを介してゲート配線１０６ｄに接続され、ＮＭＯＳトランジスタＱｎ２のゲート電極に供給されるとともに、ゲート配線１０６ｃを介してＰＭＯＳトランジスタＱｐ２のゲート電極に供給される。
第１メタル配線１１３ｆには、入力信号ＩＮ３が供給され、コンタクト１１１ｃを介してゲート配線１０６ｆに接続され、ＮＭＯＳトランジスタＱｎ３のゲート電極に供給されるとともに、ゲート配線１０６ｅを介してＰＭＯＳトランジスタＱｐ３のゲート電極に供給される。
本実施例におけるトランジスタの配置方法は、図２ａにおいて、下から、電源線Ｖｓｓ（１１３ｃ）、１行目に配置されたＮＭＯＳトランジスタＱｎ１、Ｑｎ２、Ｑｎ３、２行目に配置されたＰＭＯＳトランジスタＱｐ１、Ｑｐ２、Ｑｐ３、電源線Ｖｃｃ（１１３ａ）の順番で配置されるものである。これらの３入力ＮＯＲ回路を、電源線Ｖｃｃ（１１３ａ）、基準電源線Ｖｓｓ（１１３ｃ）を含めて、ブロックＢＬ３１と定義する。
また、電源線１１３ａと基準電源線１１３ｃとの間隔をＬｙ（電源線、基準電源線を含めた間隔）として、以下の実施例でも、Ｌｙを一定として規格化する。このように規格化すれば、本実施例のブロックＢＬ３１と他のブロックが、横に配置しただけで、電源線、基準電源線が容易に接続できる利点がある。
本実施例によれば、無駄な配線やコンタクト領域を設けずに、３入力ＮＯＲ回路を構成する６個のＳＧＴを２行３列に配置でき、面積が縮小された半導体装置が提供できる。
（実施例２）
図３に本発明に適用する４入力ＮＯＲ回路の等価回路図を示す。Ｑｎ１、Ｑｎ２、Ｑｎ３、Ｑｎ４は、ＳＧＴで構成されたＮＭＯＳトランジスタ、Ｑｐ１、Ｑｐ２、Ｑｐ３、Ｑｐ４は、同じくＳＧＴで構成されたＰＭＯＳトランジスタである。前記ＮＭＯＳトランジスタＱｎ１、Ｑｎ２、Ｑｎ３、Ｑｎ４のソースは基準電源Ｖｓｓに接続され、ドレインは共通にノードＮ１に接続される。ノードＮ１は出力ＯＵＴ４１となる。ＰＭＯＳトランジスタＱｐ１のドレインはノードＮ１に接続され、ソースはノードＮ２を介してＰＭＯＳトランジスタＱｐ２のドレインに接続され、ＰＭＯＳトランジスタＱｐ２のソースはノードＮ３を介してＰＭＯＳトランジスタＱｐ３のドレインに接続され、ＰＭＯＳトランジスタＱｐ３のソースはノードＮ４を介してＰＭＯＳトランジスタＱｐ４のドレインに接続され、ＰＭＯＳトランジスタＱｐ４のソースは電源Ｖｃｃに接続される。また、ＮＭＯＳトランジスタＱｎ１、ＰＭＯＳトランジスタＱｐ１のゲートには入力信号ＩＮ１が接続され、ＮＭＯＳトランジスタＱｎ２、ＰＭＯＳトランジスタＱｐ２のゲートには入力信号ＩＮ２が接続され、ＮＭＯＳトランジスタＱｎ３、ＰＭＯＳトランジスタＱｐ３のゲートには入力信号ＩＮ３が接続され、ＮＭＯＳトランジスタＱｎ４、ＰＭＯＳトランジスタＱｐ４のゲートには入力信号ＩＮ４が接続される。
図４ａ、図４ｂ、図４ｃ、図４ｄ及び図４ｅに、第２の実施例を示す。図４ａは、本発明の４入力ＮＯＲレイアウト（配置）の平面図、図４ｂは、カットラインＡ－Ａ’に沿った断面図、図４ｃはカットラインＢ－Ｂ’に沿った断面図、図４ｄは、カットラインＣ－Ｃ’に沿った断面図、図４ｅは、カットラインＤ－Ｄ’に沿った断面図を示す。
図４ａにおいて、図３のＮＯＲ回路のＮＭＯＳトランジスタＱｎ１、Ｑｎ２、Ｑｎ３及びＱｎ４が１行目（図の下の行）、ＰＭＯＳトランジスタＱｐ１、Ｑｐ２、Ｑｐ３及びＱｐ４が２行目（図の上の行）に、それぞれ図の右側より順番に配置されている。
図２と異なるところは、ＮＭＯＳトランジスタＱｎ４とＰＭＯＳトランジスタＱｐ４が、図の左側に配置されたことである。
なお、図４ａ、図４ｂ、図４ｃ、図４ｄ及び図４ｅにおいて、図２ａ、図２ｂ、図２ｃ、図２ｄ、図２ｅと同じ構造の箇所については、１００番台の同じ記号で示してある。
基板上に形成された埋め込み酸化膜層（ＢＯＸ）１０１などの絶縁膜上に平面状シリコン層１０２ｎ、１０２ｐａ、１０２ｐｂ、１０２ｐｃが形成され、この平面状シリコン層１０２ｎ、１０２ｐａ、１０２ｐｂ、１０２ｐｃは不純物注入等により、それぞれｎ＋拡散層、ｐ＋拡散層、ｐ＋拡散層、ｐ＋拡散層から構成される。１０３は、平面状シリコン層（１０２ｎ、１０２ｐａ、１０２ｐｂ、１０２ｐｃ）の表面に形成されるシリサイド層であり、平面状シリコン層１０２ｎ、１０２ｐａを接続する。１０４ｎ１、１０４ｎ２、１０４ｎ３、１０４ｎ４はｎ型シリコン柱、１０４ｐ１、１０４ｐ２、１０４ｐ３、１０４ｐ４はｐ型シリコン柱、１０５はシリコン柱１０４ｎ１、１０４ｎ２、１０４ｎ３、１０４ｎ４、１０４ｐ１、１０４ｐ２、１０４ｐ３、１０４ｐ４を取り巻くゲート絶縁膜、１０６はゲート電極、１０６ａ、１０６ｂ、１０６ｃ、１０６ｄ、１０６ｅ、１０６ｆ、１０６ｇ及び１０６ｈは、それぞれゲート配線である。シリコン柱１０４ｎ１、１０４ｎ２、１０４ｎ３、１０４ｎ４の最上部には、それぞれｐ＋拡散層１０７ｐ１、１０７ｐ２、１０７ｐ３、１０７ｐ４が不純物注入等により形成され、シリコン柱１０４ｐ１、１０４ｐ２、１０４ｐ３、１０４ｐ４の最上部には、それぞれｎ＋拡散層１０７ｎ１、１０７ｎ２、１０７ｎ３、１０７ｎ４が不純物注入等により形成される。１０８はゲート絶縁膜１０５を保護するためのシリコン窒化膜、１０９ｐ１、１０９ｐ２、１０９ｐ３、１０９ｐ４、１０９ｎ１、１０９ｎ２、１０９ｎ３、１０９ｎ４はそれぞれｐ＋拡散層１０７ｐ１、１０７ｐ２、１０７ｐ３、１０７ｐ４、ｎ＋拡散層１０７ｎ１、１０７ｎ２、１０７ｎ３、１０７ｎ４に接続されるシリサイド層、１１０ｐ１、１１０ｐ２、１１０ｐ３、１１０ｐ４、１１０ｎ１、１１０ｎ２、１１０ｎ３、１１０ｎ４は、シリサイド層１０９ｐ１、１０９ｐ２、１０９ｐ３、１０９ｐ４、１０９ｎ１、１０９ｎ２、１０９ｎ３、１０９ｎ４と第１メタル配線１１３ｇ、１１３ｇ、１１３ｉ、１１３ｉ、１１３ｃ、１１３ｃ、１１３ｃ、１１３ｃとをそれぞれ接続するコンタクト、１１１ａはゲート配線１０６ｂと第１メタル配線１１３ｄとを接続するコンタクト、１１１ｂはゲート配線１０６ｄと第１メタル配線１１３ｅとを接続するコンタクト、１１１ｃはゲート配線１０６ｆと第１メタル配線１１３ｆとを接続するコンタクト、１１１ｄはゲート配線１０６ｈと第１メタル配線１１３ｈを接続するコンタクトである。
１１２ａは、下部拡散層１０２ｎと下部拡散層１０２ｐａとを接続するシリサイド１０３と第１メタル配線１１３ｂを接続するコンタクトである。また、１１２ｂは、下部拡散層１０２ｐｃを覆うシリサイド１０３と第１メタル配線１１３ａとを接続するコンタクトである。
シリコン柱１０４ｎ１、下部拡散層１０２ｐａ、上部拡散層１０７ｐ１、ゲート絶縁膜１０５、ゲート電極１０６により、ＰＭＯＳトランジスタＱｐ１を構成し、シリコン柱１０４ｎ２、下部拡散層１０２ｐｂ、上部拡散層１０７ｐ２、ゲート絶縁膜１０５、ゲート電極１０６により、ＰＭＯＳトランジスタＱｐ２を構成し、シリコン柱１０４ｎ３、下部拡散層１０２ｐｂ、上部拡散層１０７ｐ３、ゲート絶縁膜１０５、ゲート電極１０６により、ＰＭＯＳトランジスタＱｐ３を構成し、シリコン柱１０４ｎ４、下部拡散層１０２ｐｃ、上部拡散層１０７ｐ４、ゲート絶縁膜１０５、ゲート電極１０６により、ＰＭＯＳトランジスタＱｐ４を構成し、シリコン柱１０４ｐ１、下部拡散層１０２ｎ、上部拡散層１０７ｎ１、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＱｎ１を構成し、シリコン柱１０４ｐ２、下部拡散層１０２ｎ、上部拡散層１０７ｎ２、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＱｎ２を構成し、シリコン柱１０４ｐ３、下部拡散層１０２ｎ、上部拡散層１０７ｎ３、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＱｎ３を構成し、シリコン柱１０４ｐ４、下部拡散層１０２ｎ、上部拡散層１０７ｎ４、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＱｎ４を構成する。
また、ＰＭＯＳトランジスタＱｐ１のゲート電極１０６にはゲート配線１０６ａが接続され、ＰＭＯＳトランジスタＱｐ２のゲート電極１０６にはゲート配線１０６ｃが接続され、ＰＭＯＳトランジスタＱｐ３のゲート電極１０６にはゲート配線１０６ｅが接続され、ＰＭＯＳトランジスタＱｐ４のゲート電極１０６にはゲート配線１０６ｇが接続され、ＮＭＯＳトランジスタＱｎ１のゲート電極１０６にはゲート配線１０６ａ及び１０６ｂが接続され、ＮＭＯＳトランジスタＱｎ２のゲート電極１０６にはゲート配線１０６ｃ及び１０６ｄが接続され、ＮＭＯＳトランジスタＱｎ３のゲート電極にはゲート配線１０６ｅ及び１０６ｆが接続され、ＮＭＯＳトランジスタＱｎ４のゲート電極にはゲート配線１０６ｇ及び１０６ｈが接続される。
下部拡散層１０２ｎ及び１０２ｐａはＮＭＯＳトランジスタＱｎ１、Ｑｎ２、Ｑｎ３、Ｑｎ４及びＰＭＯＳトランジスタＱｐ１の共通ドレインとなり、出力ＯＵＴ４１に接続される。
ＮＭＯＳトランジスタＱｎ１のソースである上部拡散層１０７ｎ１はシリサイド１０９ｎ１、コンタクト１１０ｎ１を介して第１メタル配線１１３ｃに接続され、第１メタル配線１１３ｃには基準電源Ｖｓｓが供給される。ＮＭＯＳトランジスタＱｎ２のソースである上部拡散層１０７ｎ２はシリサイド１０９ｎ２、コンタクト１１０ｎ２を介して第１メタル配線１１３ｃに接続される。ＮＭＯＳトランジスタＱｎ３のソースである上部拡散層１０７ｎ３はシリサイド１０９ｎ３、コンタクト１１０ｎ３を介して第１メタル配線１１３ｃに接続される。ＮＭＯＳトランジスタＱｎ４のソースである上部拡散層１０７ｎ４はシリサイド１０９ｎ４、コンタクト１１０ｎ４を介して第１メタル配線１１３ｃに接続される。ＰＭＯＳトランジスタＱｐ１のソースである上部拡散層１０７ｐ１はシリサイド１０９ｐ１、コンタクト１１０ｐ１を介して第１メタル配線１１３ｇに接続される。ＰＭＯＳトランジスタＱｐ２のドレインである上部拡散層１０７ｐ２はシリサイド１０９ｐ２、コンタクト１１０ｐ２を介して第１メタル配線１１３ｇに接続される。ここで、ＰＭＯＳトランジスタＱｐ１のソースとＰＭＯＳトランジスタＱｐ２のドレインは、第１メタル配線１１３ｇを介して接続される。また、ＰＭＯＳトランジスタＱｐ２のソースは下部拡散層１０２ｐｂとシリサイド領域１０３を介してＰＭＯＳトランジスタＱｐ３のドレインと接続され、ＰＭＯＳトランジスタＱｐ３のソースは、コンタクト１１０ｐ３を介して第１メタル配線１１３ｉに接続される。ＰＭＯＳトランジスタＱｐ４のドレインは、コンタクト１１０ｐ４を介して第１メタル配線１１３ｉに接続される。ここで、ＰＭＯＳトランジスタＱｐ３のソースとＰＭＯＳトランジスタＱｐ４のドレインは、第１メタル配線１１３ｉを介して接続される。ＰＭＯＳトランジスタＱｐ４のソースは、シリサイド１０３を介して下部拡散層１０２ｐｃに接続され、下部拡散層１０２ｐｃはコンタクト１１２ｂを介して第１メタル配線１１３ａに接続される。また、第１メタル１１３ａには電源Ｖｃｃが供給される。
第１メタル配線１１３ｄには、入力信号ＩＮ１が供給され、コンタクト１１１ａを介してゲート配線１０６ｂに接続され、ＮＭＯＳトランジスタＱｎ１のゲート電極に供給されるとともに、ゲート配線１０６ａを介してＰＭＯＳトランジスタＱｐ１のゲート電極に供給される。
第１メタル配線１１３ｅには、入力信号ＩＮ２が供給され、コンタクト１１１ｂを介してゲート配線１０６ｄに接続され、ＮＭＯＳトランジスタＱｎ２のゲート電極に供給されるとともに、ゲート配線１０６ｃを介してＰＭＯＳトランジスタＱｐ２のゲート電極に供給される。
第１メタル配線１１３ｆには、入力信号ＩＮ３が供給され、コンタクト１１１ｃを介してゲート配線１０６ｆに接続され、ＮＭＯＳトランジスタＱｎ３のゲート電極に供給されるとともに、ゲート配線１０６ｅを介してＰＭＯＳトランジスタＱｐ３のゲート電極に供給される。
第１メタル配線１１３ｈには、入力信号ＩＮ４が供給され、コンタクト１１１ｄを介してゲート配線１０６ｈに接続され、ＮＭＯＳトランジスタＱｎ４のゲート電極に供給されるとともに、ゲート配線１０６ｇを介してＰＭＯＳトランジスタＱｐ４のゲート電極に供給される。
これらの４入力ＮＯＲ回路を、電源線Ｖｃｃ（１１３ａ）、基準電源線Ｖｓｓ（１１３ｃ）を含めて、ブロックＢＬ４１と定義する。
また、電源線１１３ａと基準電源線１１３ｃとの間隔を、実施例１（図２ａ）と同じくＬｙ（電源線、基準電源線を含めた間隔）とする。
本実施例によれば、無駄な配線やコンタクト領域を設けずに、４入力ＮＯＲ回路を構成する８個のＳＧＴを２行４列に配置でき、面積が縮小された半導体装置が提供できる。
（実施例３）
図５に本発明に適用する５入力ＮＯＲ回路の等価回路図を示す。Ｑｎ１、Ｑｎ２、Ｑｎ３、Ｑｎ４、Ｑｎ５は、ＳＧＴで構成されたＮＭＯＳトランジスタ、Ｑｐ１、Ｑｐ２、Ｑｐ３、Ｑｐ４、Ｑｐ５は、同じくＳＧＴで構成されたＰＭＯＳトランジスタである。前記ＮＭＯＳトランジスタＱｎ１、Ｑｎ２、Ｑｎ３、Ｑｎ４、Ｑｎ５のソースは基準電源Ｖｓｓに接続され、ドレインは共通にノードＮ１に接続される。ノードＮ１は出力ＯＵＴ５１となる。ＰＭＯＳトランジスタＱｐ１のドレインはノードＮ１に接続され、ソースはノードＮ２を介してＰＭＯＳトランジスタＱｐ２のドレインに接続され、ＰＭＯＳトランジスタＱｐ２のソースはノードＮ３を介してＰＭＯＳトランジスタＱｐ３のドレインに接続され、ＰＭＯＳトランジスタＱｐ３のソースはノードＮ４を介してＰＭＯＳトランジスタＱｐ４のドレインに接続され、ＰＭＯＳトランジスタＱｐ４のソースはノードＮ５を介してＰＭＯＳトランジスタＱｐ５のドレインに接続され、ＰＭＯＳトランジスタＱｐ５のソースは電源Ｖｃｃに接続される。また、ＰＭＯＳトランジスタＱｐ１、ＮＭＯＳトランジスタＱｎ１のゲートには入力信号ＩＮ１が接続され、ＰＭＯＳトランジスタＱｐ２、ＮＭＯＳトランジスタＱｎ２のゲートには入力信号ＩＮ２が接続され、ＰＭＯＳトランジスタＱｐ３、ＮＭＯＳトランジスタＱｎ３のゲートには入力信号ＩＮ３が接続され、ＰＭＯＳトランジスタＱｐ４、ＮＭＯＳトランジスタＱｎ４のゲートには入力信号ＩＮ４が接続され、ＰＭＯＳトランジスタＱｐ５、ＮＭＯＳトランジスタＱｎ５のゲートには入力信号ＩＮ５が接続される。
図６ａ、図６ｂ及び図６ｃに、第３の実施例を示す。図６ａは、本発明の５入力ＮＯＲレイアウト（配置）の平面図、図６ｂは、カットラインＡ－Ａ’に沿った断面図、図６ｃはカットラインＢ－Ｂ’に沿った断面図を示す。なお、縦にカットした断面図は図４ｄ、図４ｅと同じであり、省略してある。
図６ａにおいて、図５のＮＯＲ回路のＮＭＯＳトランジスタＱｎ１、Ｑｎ２、Ｑｎ３、Ｑｎ４及びＱｎ５が１行目（図の下の行）、ＰＭＯＳトランジスタＱｐ１、Ｑｐ２、Ｑｐ３、Ｑｐ４及びＱｐ５が２行目（図の上の行）に、それぞれ図の右側より順番に配置されている。
図４と異なるところは、ＮＭＯＳトランジスタＱｎ５とＰＭＯＳトランジスタＱｐ５が、図の左側に配置されたことである。
なお、図６ａ、図６ｂ、図６ｃにおいて、図４ａ、図４ｂ、図４ｃと同じ構造の箇所については、１００番台の同じ記号で示してある。
基板上に形成された埋め込み酸化膜層（ＢＯＸ）１０１などの絶縁膜上に平面状シリコン層１０２ｎ、１０２ｐａ、１０２ｐｂ、１０２ｐｃが形成され、この平面状シリコン層１０２ｎ、１０２ｐａ、１０２ｐｂ、１０２ｐｃは不純物注入等により、それぞれｎ＋拡散層、ｐ＋拡散層、ｐ＋拡散層、ｐ＋拡散層から構成される。１０３は、平面状シリコン層（１０２ｎ、１０２ｐａ、１０２ｐｂ、１０２ｐｃ）の表面に形成されるシリサイド層であり、平面状シリコン層１０２ｎ、１０２ｐａを接続する。１０４ｎ１、１０４ｎ２、１０４ｎ３、１０４ｎ４、１０４ｎ５はｎ型シリコン柱、１０４ｐ１、１０４ｐ２、１０４ｐ３、１０４ｐ４、１０４ｐ５はｐ型シリコン柱、１０５はシリコン柱１０４ｎ１、１０４ｎ２、１０４ｎ３、１０４ｎ４、１０４ｎ５、１０４ｐ１、１０４ｐ２、１０４ｐ３、１０４ｐ４、１０４ｐ５を取り巻くゲート絶縁膜、１０６はゲート電極、１０６ａ、１０６ｂ、１０６ｃ、１０６ｄ、１０６ｅ、１０６ｆ、１０６ｇ、１０６ｈ、１０６ｉ及び１０６ｊは、それぞれゲート配線である。シリコン柱１０４ｎ１、１０４ｎ２、１０４ｎ３、１０４ｎ４、１０４ｎ５の最上部には、それぞれｐ＋拡散層１０７ｐ１、１０７ｐ２、１０７ｐ３、１０７ｐ４、１０７ｐ５が不純物注入等により形成され、シリコン柱１０４ｐ１、１０４ｐ２、１０４ｐ３、１０４ｐ４、１０４ｐ５の最上部には、それぞれｎ＋拡散層１０７ｎ１、１０７ｎ２、１０７ｎ３、１０７ｎ４、１０７ｎ５が不純物注入等により形成される。１０８はゲート絶縁膜１０５を保護するためのシリコン窒化膜、１０９ｐ１、１０９ｐ２、１０９ｐ３、１０９ｐ４、１０９ｐ５、１０９ｎ１、１０９ｎ２、１０９ｎ３、１０９ｎ４、１０４ｎ５はそれぞれｐ＋拡散層１０７ｐ１、１０７ｐ２、１０７ｐ３、１０７ｐ４、１０７ｐ５、ｎ＋拡散層１０７ｎ１、１０７ｎ２、１０７ｎ３、１０７ｎ４、１０７ｎ５に接続されるシリサイド層、１１０ｐ１、１１０ｐ２、１１０ｐ３、１１０ｐ４、１１０ｐ５、１１０ｎ１、１１０ｎ２、１１０ｎ３、１１０ｎ４、１１０ｎ５は、シリサイド層１０９ｐ１、１０９ｐ２、１０９ｐ３、１０９ｐ４、１０９ｐ５、１０９ｎ１、１０９ｎ２、１０９ｎ３、１０９ｎ４、１０９ｎ５と第１メタル配線１１３ｇ、１１３ｇ、１１３ｉ、１１３ｉ、１１３ａ、１１３ｃ、１１３ｃ、１１３ｃ、１１３ｃ、１１３ｃとをそれぞれ接続するコンタクト、１１１ａはゲート配線１０６ｂと第１メタル配線１１３ｄとを接続するコンタクト、１１１ｂはゲート配線１０６ｄと第１メタル配線１１３ｅとを接続するコンタクト、１１１ｃはゲート配線１０６ｆと第１メタル配線１１３ｆとを接続するコンタクト、１１１ｄはゲート配線１０６ｈと第１メタル配線１１３ｈを接続するコンタクト、１１１ｅはゲート配線１０６ｊと第１メタル配線１１３ｊを接続するコンタクトである。
１１２ａは、下部拡散層１０２ｎと下部拡散層１０２ｐａとを接続するシリサイド１０３と第１メタル配線１１３ｂを接続するコンタクトである。
シリコン柱１０４ｎ１、下部拡散層１０２ｐａ、上部拡散層１０７ｐ１、ゲート絶縁膜１０５、ゲート電極１０６により、ＰＭＯＳトランジスタＱｐ１を構成し、シリコン柱１０４ｎ２、下部拡散層１０２ｐｂ、上部拡散層１０７ｐ２、ゲート絶縁膜１０５、ゲート電極１０６により、ＰＭＯＳトランジスタＱｐ２を構成し、シリコン柱１０４ｎ３、下部拡散層１０２ｐｂ、上部拡散層１０７ｐ３、ゲート絶縁膜１０５、ゲート電極１０６により、ＰＭＯＳトランジスタＱｐ３を構成し、シリコン柱１０４ｎ４、下部拡散層１０２ｐｃ、上部拡散層１０７ｐ４、ゲート絶縁膜１０５、ゲート電極１０６により、ＰＭＯＳトランジスタＱｐ４を構成し、シリコン柱１０４ｎ５、下部拡散層１０２ｐｃ、上部拡散層１０７ｐ５、ゲート絶縁膜１０５、ゲート電極１０６により、ＰＭＯＳトランジスタＱｐ５を構成し、シリコン柱１０４ｐ１、下部拡散層１０２ｎ、上部拡散層１０７ｎ１、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＱｎ１を構成し、シリコン柱１０４ｐ２、下部拡散層１０２ｎ、上部拡散層１０７ｎ２、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＱｎ２を構成し、シリコン柱１０４ｐ３、下部拡散層１０２ｎ、上部拡散層１０７ｎ３、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＱｎ３を構成し、シリコン柱１０４ｐ４、下部拡散層１０２ｎ、上部拡散層１０７ｎ４、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＱｎ４を構成し、シリコン柱１０４ｐ５、下部拡散層１０２ｎ、上部拡散層１０７ｎ５、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＱｎ５を構成する。
また、ＰＭＯＳトランジスタＱｐ１のゲート電極１０６にはゲート配線１０６ａが接続され、ＰＭＯＳトランジスタＱｐ２のゲート電極１０６にはゲート配線１０６ｃが接続され、ＰＭＯＳトランジスタＱｐ３のゲート電極１０６にはゲート配線１０６ｅが接続され、ＰＭＯＳトランジスタＱｐ４のゲート電極１０６にはゲート配線１０６ｇが接続され、ＰＭＯＳトランジスタＱｐ５のゲート電極１０６にはゲート配線１０６ｉが接続され、、ＮＭＯＳトランジスタＱｎ１のゲート電極１０６にはゲート配線１０６ａ及び１０６ｂが接続され、ＮＭＯＳトランジスタＱｎ２のゲート電極１０６にはゲート配線１０６ｃ及び１０６ｄが接続され、ＮＭＯＳトランジスタＱｎ３のゲート電極にはゲート配線１０６ｅ及び１０６ｆが接続され、ＮＭＯＳトランジスタＱｎ４のゲート電極にはゲート配線１０６ｇ及び１０６ｈが接続され、ＮＭＯＳトランジスタＱｎ５のゲート電極にはゲート配線１０６ｉ及び１０６ｊが接続される。
下部拡散層１０２ｎ及び１０２ｐａはＮＭＯＳトランジスタＱｎ１、Ｑｎ２、Ｑｎ３、Ｑｎ４、Ｑｎ５及びＰＭＯＳトランジスタＱｐ１の共通ドレインとなり、出力ＯＵＴ５１に接続される。
ＮＭＯＳトランジスタＱｎ１のソースである上部拡散層１０７ｎ１はシリサイド１０９ｎ１、コンタクト１１０ｎ１を介して第１メタル配線１１３ｃに接続され、第１メタル配線１１３ｃには基準電源Ｖｓｓが供給される。ＮＭＯＳトランジスタＱｎ２のソースである上部拡散層１０７ｎ２はシリサイド１０９ｎ２、コンタクト１１０ｎ２を介して第１メタル配線１１３ｃに接続される。ＮＭＯＳトランジスタＱｎ３のソースである上部拡散層１０７ｎ３はシリサイド１０９ｎ３、コンタクト１１０ｎ３を介して第１メタル配線１１３ｃに接続される。ＮＭＯＳトランジスタＱｎ４のソースである上部拡散層１０７ｎ４はシリサイド１０９ｎ４、コンタクト１１０ｎ４を介して第１メタル配線１１３ｃに接続される。ＮＭＯＳトランジスタＱｎ５のソースである上部拡散層１０７ｎ５はシリサイド１０９ｎ５、コンタクト１１０ｎ５を介して第１メタル配線１１３ｃに接続される。ＰＭＯＳトランジスタＱｐ１のソースである上部拡散層１０７ｐ１はシリサイド１０９ｐ１、コンタクト１１０ｐ１を介して第１メタル配線１１３ｇに接続される。ＰＭＯＳトランジスタＱｐ２のドレインである上部拡散層１０７ｐ２はシリサイド１０９ｐ２、コンタクト１１０ｐ２を介して第１メタル配線１１３ｇに接続される。ここで、ＮＭＯＳトランジスタＱｐ１のソースとＰＭＯＳトランジスタＱｐ２のドレインは、第１メタル配線１１３ｇを介して接続される。また、ＰＭＯＳトランジスタＱｐ２のソースは下部拡散層１０２ｐｂとシリサイド領域１０３を介してＰＭＯＳトランジスタＱｐ３のドレインと接続され、ＰＭＯＳトランジスタＱｐ３のソースは、コンタクト１１０ｐ３を介して第１メタル配線１１３ｉに接続される。ＰＭＯＳトランジスタＱｐ４のドレインは、コンタクト１１０ｐ４を介して第１メタル配線１１３ｉに接続される。ここで、ＰＭＯＳトランジスタＱｐ３のソースとＰＭＯＳトランジスタＱｐ４のドレインは、第１メタル配線１１３ｉを介して接続される。ＰＭＯＳトランジスタＱｐ４のソースは下部拡散層１０２ｐｃとシリサイド領域１０３を介してＰＭＯＳトランジスタＱｐ５のドレインと接続され、ＰＭＯＳトランジスタＱｐ５のソースは、コンタクト１１０ｐ５を介して第１メタル配線１１３ａに接続される。また、第１メタル１１３ａには電源Ｖｃｃが供給される。
第１メタル配線１１３ｄには、入力信号ＩＮ１が供給され、コンタクト１１１ａを介してゲート配線１０６ｂに接続され、ＮＭＯＳトランジスタＱｎ１のゲート電極に供給されるとともに、ゲート配線１０６ａを介してＰＭＯＳトランジスタＱｐ１のゲート電極に供給される。
第１メタル配線１１３ｅには、入力信号ＩＮ２が供給され、コンタクト１１１ｂを介してゲート配線１０６ｄに接続され、ＮＭＯＳトランジスタＱｎ２のゲート電極に供給されるとともに、ゲート配線１０６ｃを介してＰＭＯＳトランジスタＱｐ２のゲート電極に供給される。
第１メタル配線１１３ｆには、入力信号ＩＮ３が供給され、コンタクト１１１ｃを介してゲート配線１０６ｆに接続され、ＮＭＯＳトランジスタＱｎ３のゲート電極に供給されるとともに、ゲート配線１０６ｅを介してＰＭＯＳトランジスタＱｐ３のゲート電極に供給される。
第１メタル配線１１３ｈには、入力信号ＩＮ４が供給され、コンタクト１１１ｄを介してゲート配線１０６ｈに接続され、ＮＭＯＳトランジスタＱｎ４のゲート電極に供給されるとともに、ゲート配線１０６ｇを介してＰＭＯＳトランジスタＱｐ４のゲート電極に供給される。
第１メタル配線１１３ｊには、入力信号ＩＮ５が供給され、コンタクト１１１ｅを介してゲート配線１０６ｊに接続され、ＮＭＯＳトランジスタＱｎ５のゲート電極に供給されるとともに、ゲート配線１０６ｉを介してＰＭＯＳトランジスタＱｐ５のゲート電極に供給される。
これらの５入力ＮＯＲ回路を、電源線Ｖｃｃ（１１３ａ）、基準電源線Ｖｓｓ（１１３ｃ）を含めて、ブロックＢＬ５１と定義する。
また、電源線１１３ａと基準電源線１１３ｃとの間隔を、実施例１（図２ａ）と同じくＬｙ（電源線、基準電源線を含めた間隔）とする。
本実施例によれば、無駄な配線やコンタクト領域を設けずに、５入力ＮＯＲ回路を構成する１０個のＳＧＴを２行５列に配置でき、面積が縮小された半導体装置が提供できる。
なお、本実施例にとどまらず、６入力以上の複数入力のＮＯＲ回路でも同様の方法により、面積の縮小された半導体装置が提供できる。
（実施例４）
図７に本発明に適用する３入力ＮＯＲ回路の等価回路図を示す。図１と異なるところは、同じ３入力ＮＯＲ回路であるが、図７は、各入力のトランジスタが２個並列に接続されており、駆動電流が２倍になるように設定されているところである。
Ｑｎ１１、Ｑｎ１２、Ｑｎ２１、Ｑｎ２２、Ｑｎ３１、Ｑｎ３２は、ＳＧＴで構成されたＮＭＯＳトランジスタ、Ｑｐ１１、Ｑｐ１２、Ｑｐ２１、Ｑｐ２２、Ｑｐ３１、Ｑｐ３２は、同じくＳＧＴで構成されたＰＭＯＳトランジスタである。前記ＮＭＯＳトランジスタＱｎ１１、Ｑｎ１２、Ｑｎ２１、Ｑｎ２２、Ｑｎ３１、Ｑｎ３２のソースは電源Ｖｓｓに接続され、ドレインは共通にノードＮ１に接続される。ノードＮ１は出力ＯＵＴ３２となる。ＰＭＯＳトランジスタＱｐ１１、Ｑｐ１２のドレインは各々ノードＮ１に接続され、ソースはノードＮ２を介して各々ＰＭＯＳトランジスタＱｐ２１、Ｑｐ２２のドレインに接続され、ＰＭＯＳトランジスタＱｐ２１、Ｑｐ２２のソースはノードＮ３を介して各々ＰＭＯＳトランジスタＱｐ３１、Ｑｐ３２のドレインに接続され、ＰＭＯＳトランジスタＱｐ３１、Ｑｐ３２のソースは各々電源Ｖｃｃに接続される。また、ＰＭＯＳトランジスタＱｐ１１、Ｑｐ１２、ＮＭＯＳトランジスタＱｎ１１、Ｑｎ１２のゲートには共通に入力信号ＩＮ１が接続され、ＰＭＯＳトランジスタＱｐ２１、Ｑｐ２２、ＮＭＯＳトランジスタＱｎ２１、Ｑｎ２２のゲートには共通に入力信号ＩＮ２が接続され、ＰＭＯＳトランジスタＱｐ３１、Ｑｐ３２、ＮＭＯＳトランジスタＱｎ３１、Ｑｎ３２のゲートには共通に入力信号ＩＮ３が接続される。
図８ａ、図８ｂ及び図８ｃに、第４の実施例を示す。図８ａは、本発明の３入力ＮＯＲレイアウト（配置）の平面図、図８ｂは、カットラインＡ－Ａ’に沿った断面図、図８ｃはカットラインＢ－Ｂ’に沿った断面図を示す。なお、縦にカットした断面図は図２ｄ、図２ｅと同等であり、省略してある。
図８ａにおいて、図７のＮＯＲ回路のＱｎ１１、Ｑｎ１２、Ｑｎ２１、Ｑｎ２２、Ｑｎ３１、Ｑｎ３２が１行目（図の下の行）、ＰＭＯＳトランジスタＱｐ１１、Ｑｐ１２、Ｑｐ２１、Ｑｐ２２、Ｑｐ３１、Ｑｐ３２が２行目（図の上の行）に、それぞれ図の右側より順番に配置されている。
図２と異なるところは、並列接続されたＰＭＯＳトランジスタＱｐ１１、Ｑｐ１２と、同じく並列接続されたＮＭＯＳトランジスタＱｎ１１、Ｑｎ１２が各々隣に配置されていることである。他の並列接続されたトランジスタについても同様に、各々隣に配置されている。
なお、図８ａ、図８ｂ、図８ｃにおいて、図２ａ、図２ｂ、図２ｃと同じ構造の箇所については、１００番台の同じ記号で示してある。
基板上に形成された埋め込み酸化膜層（ＢＯＸ）１０１などの絶縁膜上に平面状シリコン層１０２ｎ、１０２ｐａ、１０２ｐｂが形成され、この平面状シリコン層１０２ｎ、１０２ｐａ、１０２ｐｂは不純物注入等により、それぞれｎ＋拡散層、ｐ＋拡散層、ｐ＋拡散層から構成される。１０３は、平面状シリコン層（１０２ｎ、１０２ｐａ、１０２ｐｂ）の表面に形成されるシリサイド層であり、平面状シリコン層１０２ｎ、１０２ｐａを接続する。１０４ｎ１１、１０４ｎ１２、１０４ｎ２１、１０４ｎ２２、１０４ｎ３１、１０４ｎ３２はｎ型シリコン柱、１０４ｐ１１、１０４ｐ１２、１０４ｐ２１、１０４ｐ２２、１０４ｐ３１、１０４ｐ３２はｐ型シリコン柱、１０５はシリコン柱１０４ｎ１１、１０４ｎ１２、１０４ｎ２１、１０４ｎ２２、１０４ｎ３１、１０４ｎ３２、１０４ｐ１１、１０４ｐ１２、１０４ｐ２１、１０４ｐ２２、１０４ｐ３１、１０４ｐ３２を取り巻くゲート絶縁膜、１０６はゲート電極、１０６ａ、１０６ｂ、１０６ｃ、１０６ｄ、１０６ｅ、１０６ｆ、１０６ｇ、１０６ｈ、１０６ｉ、１０６ｊ、１０６ｋ及び１０６ｌは、それぞれゲート配線である。シリコン柱１０４ｎ１１、１０４ｎ１２、１０４ｎ２１、１０４ｎ２２、１０４ｎ３１、１０４ｎ３２の最上部には、それぞれｐ＋拡散層１０７ｐ１１、１０７ｐ１２、１０７ｐ２１、１０７ｐ２２、１０７ｐ３１、１０７ｐ３２が不純物注入等により形成され、シリコン柱１０４ｐ１１、１０４ｐ１２、１０４ｐ２１、１０４ｐ２２、１０４ｐ３１、１０４ｐ３２の最上部には、それぞれｎ＋拡散層１０７ｎ１１、１０７ｎ１２、１０７ｎ２１、１０７ｎ２２、１０７ｎ３１、１０７ｎ３２が不純物注入等により形成される。１０８はゲート絶縁膜１０５を保護するためのシリコン窒化膜、１０９ｐ１１、１０９ｐ１２、１０９ｐ２１、１０９ｐ２２、１０９ｐ３１、１０９ｐ３２、１０９ｎ１１、１０９ｎ１２、１０９ｎ２１、１０９ｎ２２、１０９ｎ３１、１０９ｎ３２はそれぞれｐ＋拡散層１０７ｐ１１、１０７ｐ１２、１０７ｐ２１、１０７ｐ２２、１０７ｐ３１、１０７ｐ３２、ｎ＋拡散層１０７ｎ１１、１０７ｎ１２、１０７ｎ２１、１０７ｎ２２、１０７ｎ３１、１０７ｎ３２に接続されるシリサイド層、１１０ｐ１１、１１０ｐ１２、１１０ｐ２１、１１０ｐ２２、１１０ｐ３１、１１０ｐ３２、１１０ｎ１１、１１０ｎ１２、１１０ｎ２１、１１０ｎ２２、１１０ｎ３１、１１０ｎ３２は、シリサイド層１０９ｐ１１、１０９ｐ１２、１０９ｐ２１、１０９ｐ２２、１０９ｐ３１、１０９ｐ３２、１０９ｎ１１、１０９ｎ１２、１０９ｎ２１、１０９ｎ２２、１０９ｎ３１、１０９ｎ３２と第１メタル配線１１３ｇ、１１３ｇ、１１３ｇ、１１３ｇ、１１３ａ、１１３ａ、１１３ｃ、１１３ｃ、１１３ｃ、１１３ｃ、１１３ｃ、１１３ｃとをそれぞれ接続するコンタクト、１１１ａはゲート配線１０６ｂと第１メタル配線１１３ｄとを接続するコンタクト、１１１ｂはゲート配線１０６ｄと第１メタル配線１１３ｄとを接続するコンタクト、１１１ｃはゲート配線１０６ｆと第１メタル配線１１３ｅとを接続するコンタクト、１１１ｄはゲート配線１０６ｈと第１メタル配線１１３ｅを接続するコンタクト、１１１ｅはゲート配線１０６ｊと第１メタル配線１１３ｆを接続するコンタクト、１１１ｆはゲート配線１０６ｌと第１メタル配線１１３ｆとを接続するコンタクトである。
１１２ａは、下部拡散層１０２ｎと下部拡散層１０２ｐａとを接続するシリサイド１０３と第１メタル配線１１３ｂを接続するコンタクトである。なお、図ではシリサイド抵抗の影響を削減するために、コンタクト１１２ａを２個設けている。
シリコン柱１０４ｎ１１、下部拡散層１０２ｐａ、上部拡散層１０７ｐ１１、ゲート絶縁膜１０５、ゲート電極１０６により、ＰＭＯＳトランジスタＱｐ１１を構成し、シリコン柱１０４ｎ１２、下部拡散層１０２ｐａ、上部拡散層１０７ｐ１２、ゲート絶縁膜１０５、ゲート電極１０６により、ＰＭＯＳトランジスタＱｐ１２を構成し、シリコン柱１０４ｎ２１、下部拡散層１０２ｐｂ、上部拡散層１０７ｐ２１、ゲート絶縁膜１０５、ゲート電極１０６により、ＰＭＯＳトランジスタＱｐ２１を構成し、シリコン柱１０４ｎ２２、下部拡散層１０２ｐｂ、上部拡散層１０７ｐ２２、ゲート絶縁膜１０５、ゲート電極１０６により、ＰＭＯＳトランジスタＱｐ２２を構成し、シリコン柱１０４ｎ３１、下部拡散層１０２ｐｂ、上部拡散層１０７ｐ３１、ゲート絶縁膜１０５、ゲート電極１０６により、ＰＭＯＳトランジスタＱｐ３１を構成し、シリコン柱１０４ｎ３２、下部拡散層１０２ｐｂ、上部拡散層１０７ｐ３２、ゲート絶縁膜１０５、ゲート電極１０６により、ＰＭＯＳトランジスタＱｐ３２を構成し、シリコン柱１０４ｐ１１、下部拡散層１０２ｎ、上部拡散層１０７ｎ１１、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＱｎ１１を構成し、シリコン柱１０４ｐ１２、下部拡散層１０２ｎ、上部拡散層１０７ｎ１２、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＱｎ１２を構成し、シリコン柱１０４ｐ２１、下部拡散層１０２ｎ、上部拡散層１０７ｎ２１、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＱｎ２１を構成し、シリコン柱１０４ｐ２２、下部拡散層１０２ｎ、上部拡散層１０７ｎ２２、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＱｎ２２を構成し、シリコン柱１０４ｐ３１、下部拡散層１０２ｎ、上部拡散層１０７ｎ３１、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＱｎ３１を構成し、シリコン柱１０４ｐ３２、下部拡散層１０２ｎ、上部拡散層１０７ｎ３２、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＱｐ３２を構成する。
また、ＰＭＯＳトランジスタＱｐ１１のゲート電極１０６にはゲート配線１０６ａが接続され、ＰＭＯＳトランジスタＱｐ１２のゲート電極１０６にはゲート配線１０６ｃが接続され、ＰＭＯＳトランジスタＱｐ２１のゲート電極１０６にはゲート配線１０６ｅが接続され、ＰＭＯＳトランジスタＱｐ２２のゲート電極１０６にはゲート配線１０６ｇが接続され、ＰＭＯＳトランジスタＱｐ３１のゲート電極１０６にはゲート配線１０６ｉが接続され、ＰＭＯＳトランジスタＱｐ３２のゲート電極１０６にはゲート配線１０６ｋが接続され、ＮＭＯＳトランジスタＱｎ１１のゲート電極１０６にはゲート配線１０６ａ及び１０６ｂが接続され、ＮＭＯＳトランジスタＱｎ１２のゲート電極１０６にはゲート配線１０６ｃ及び１０６ｄが接続され、ＮＭＯＳトランジスタＱｎ２１のゲート電極にはゲート配線１０６ｅ及び１０６ｆが接続され、ＮＭＯＳトランジスタＱｎ２２のゲート電極にはゲート配線１０６ｇ及び１０６ｈが接続され、ＮＭＯＳトランジスタＱｎ３１のゲート電極にはゲート配線１０６ｉ及び１０６ｊが接続され、ＮＭＯＳトランジスタＱｎ３２のゲート電極にはゲート配線１０６ｋ及び１０６ｌが接続される。
下部拡散層１０２ｎ及び１０２ｐａはＮＭＯＳトランジスタＱｎ１１、Ｑｎ１２、Ｑｎ２１、Ｑｎ２２、Ｑｎ３１、Ｑｎ３２及びＰＭＯＳトランジスタＱｐ１１、Ｑｐ１２の共通ドレインとなり、出力ＯＵＴ３２に接続される。
ＮＭＯＳトランジスタＱｎ１１のソースである上部拡散層１０７ｎ１１はシリサイド１０９ｎ１１、コンタクト１１０ｎ１１を介して第１メタル配線１１３ｃに接続され、第１メタル配線１１３ｃには基準電源Ｖｓｓが供給される。ＮＭＯＳトランジスタＱｎ１２のソースである上部拡散層１０７ｎ１２はシリサイド１０９ｎ１２、コンタクト１１０ｎ１２を介して第１メタル配線１１３ｃに接続される。ＮＭＯＳトランジスタＱｎ２１のソースである上部拡散層１０７ｎ２１はシリサイド１０９ｎ２１、コンタクト１１０ｎ２１を介して第１メタル配線１１３ｃに接続される。ＮＭＯＳトランジスタＱｎ２２のソースである上部拡散層１０７ｎ２２はシリサイド１０９ｎ２２、コンタクト１１０ｎ２２を介して第１メタル配線１１３ｃに接続される。ＮＭＯＳトランジスタＱｎ３１のソースである上部拡散層１０７ｎ３１はシリサイド１０９ｎ３１、コンタクト１１０ｎ３１を介して第１メタル配線１１３ｃに接続される。ＮＭＯＳトランジスタＱｎ３２のソースである上部拡散層１０７ｎ３２はシリサイド１０９ｎ３２、コンタクト１１０ｎ３２を介して第１メタル配線１１３ｃに接続される。ＰＭＯＳトランジスタＱｐ１１のソースである上部拡散層１０７ｐ１１はシリサイド１０９ｐ１１、コンタクト１１０ｐ１１を介して第１メタル配線１１３ｇに接続される。ＰＭＯＳトランジスタＱｐ１２のソースである上部拡散層１０７ｐ１２はシリサイド１０９ｐ１２、コンタクト１１０ｐ１２を介して第１メタル配線１１３ｇに接続される。ＰＭＯＳトランジスタＱｐ２１のドレインである上部拡散層１０７ｐ２１はシリサイド１０９ｐ２１、コンタクト１１０ｐ２１を介して第１メタル配線１１３ｇに接続される。ＰＭＯＳトランジスタＱｐ２２のドレインである上部拡散層１０７ｐ２２はシリサイド１０９ｐ２２、コンタクト１１０ｐ２２を介して第１メタル配線１１３ｇに接続される。ここで、ＰＭＯＳトランジスタＱｐ１１、Ｑｐ１２のソースとＰＭＯＳトランジスタＱｐ２１、Ｑｐ２２のドレインは、第１メタル配線１１３ｇを介して接続される。また、ＰＭＯＳトランジスタＱｐ２１、Ｑｐ２２のソースは下部拡散層１０２ｐｂとシリサイド領域１０３を介してＰＭＯＳトランジスタＱｐ３１、Ｑｐ３２のドレインと接続され、ＰＭＯＳトランジスタＱｐ３１、Ｑｐ３２のソースは、それぞれコンタクト１１０ｐ３１、１１０ｐ３２を介して第１メタル配線１１３ａに接続される。また、第１メタル１１３ａには電源Ｖｃｃが供給される。
第１メタル配線１１３ｄには、入力信号ＩＮ１が供給され、コンタクト１１１ａ、１１１ｂを介してゲート配線１０６ｂ、１０６ｄに接続され、それぞれＮＭＯＳトランジスタＱｎ１１のゲート電極、Ｑｎ１２のゲート電極に供給されるとともに、ゲート配線１０６ａ、ゲート配線１０６ｃを介してそれぞれＰＭＯＳトランジスタＱｐ１１、Ｑｐ１２のゲート電極に供給される。
第１メタル配線１１３ｅには、入力信号ＩＮ２が供給され、コンタクト１１１ｃ、１１１ｄを介してゲート配線１０６ｆ、１０６ｈに接続され、それぞれＮＭＯＳトランジスタＱｎ２１のゲート電極、Ｑｎ２２のゲート電極に供給されるとともに、ゲート配線１０６ｅ、ゲート配線１０６ｇを介してそれぞれＰＭＯＳトランジスタＱｐ２１、Ｑｐ２２のゲート電極に供給される。
第１メタル配線１１３ｆには、入力信号ＩＮ３が供給され、コンタクト１１１ｅ、１１１ｆを介してゲート配線１０６ｊ、１０６ｌに接続され、それぞれＮＭＯＳトランジスタＱｎ３１のゲート電極、Ｑｎ３２のゲート電極に供給されるとともに、ゲート配線１０６ｉ、ゲート配線１０６ｋを介してそれぞれＰＭＯＳトランジスタＱｐ３１、Ｑｐ３２のゲート電極に供給される。
これらの３入力ＮＯＲ回路を、電源線Ｖｃｃ（１１３ａ）、基準電源線Ｖｓｓ（１１３ｃ）を含めて、ブロックＢＬ３２と定義する。
また、電源線１１３ａと基準電源線１１３ｃとの間隔を、実施例１（図２ａ）と同じくＬｙ（電源線、基準電源線を含めた間隔）とする。
本実施例によれば、無駄な配線やコンタクト領域を設けずに、３入力ＮＯＲ回路で入力トランジスタが各々２個並列となった構成の１２個のＳＧＴを２行６列に配置でき、面積が縮小された半導体装置が提供できる。
なお、本実施例では、並列接続するトランジスタは、それぞれ２個としたが、２個以上でも同様であり、例えば３個並列の場合は、さらに横に配置して、２行９列の配置にすれば良い。
（実施例５）
図９に本発明に適用する３入力ＮＯＲ回路で、各入力のトランジスタが２個並列に接続されており、駆動電流が２倍になるように設定されている回路の等価回路図を示す。図７と異なるところは、２個並列に設けられたそれぞれのトランジスタの入力信号に対して、組み合わせを変更している点である。
図７の回路図に従って配置された実施例４（図８ａ）では、入力ＩＮ１はＮＭＯＳトランジスタＱｎ１１、Ｑｎ１２に接続されており、電流の流れとしては、電源線１１３ｃ（Ｖｓｓ）、コンタクト１１０ｎ１１、１１０ｎ１２、ＮＭＯＳトランジスタＱｎ１１、Ｑｎ１２、シリサイド１０３、コンタクト１１２ａ、第１メタル配線１１３ｂを経由して出力ＯＵＴ３２に流れる。このケースでは、寄生の配線抵抗となるのは、第１メタル１１３ｃ、コンタクト１１０ｎ１１、１１０ｎ１２、シリサイド１０３、コンタクト１１２ａ、第１メタル１１３ｂであるが、第１メタル配線の抵抗は非常に小さく、コンタクトの抵抗も比較的小さいので、問題にならない。寄生抵抗として考慮が必要なのはシリサイドであるが、この配置では、シリサイド領域は非常に小さく、寄生抵抗としては問題ない。
一方、入力ＩＮ３の場合は、電流経路は、ＮＭＯＳトランジスタＱｎ３１、Ｑｎ３２のドレインから第１メタル配線１１３ｂへつなぐコンタクト１１２ａまでのシリサイド領域が長く、シリサイドの材質によっては、寄生抵抗が無視できない場合がある。
本実施例では、この点を鑑みて改善を図っている。
図９において、入力信号ＩＮ１は、ＮＭＯＳトランジスタＱｎ１１とＰＭＯＳトランジスタＱｐ１１の対に接続する（後述する図１０の１列目）と同時に、ＮＭＯＳトランジスタＱｎ３２、ＰＭＯＳトランジスタＱｐ３２の対（図１０の６列目）に接続する。入力信号ＩＮ２は、ＮＭＯＳトランジスタＱｎ２１、ＰＭＯＳトランジスタＱｐ２１の対と、ＮＭＯＳトランジスタＱｎ２２、ＰＭＯＳトランジスタＱｐ２２の対に接続される。（図１０の３列目と４列目。）入力信号ＩＮ３は、ＮＭＯＳトランジスタＱｎ１２、ＰＭＯＳトランジスタＱｐ１２の対と、ＮＭＯＳトランジスタＱｎ３１、ＰＭＯＳトランジスタＱｐ３１の対に接続される。（図１０の２列目と５列目。）
図１０に、第５の実施例を示す。図１０は、本発明の、入力トランジスタが各々２個並列に接続された３入力ＮＯＲレイアウト（配置）の平面図である。各トランジスタの配置は図８ａと同じであり、同じ箇所の符号は一部省略してある。図８ａと異なるところは、図の右からみて、第１列目から６列目に配置されているＮＭＯＳトランジスタＱｎｋ、Ｑｐｋの対（ｋ＝１～６）の入力信号の接続が異なる点である。
図１０において、入力信号ＩＮ１、ＩＮ２、ＩＮ３はそれぞれ第１メタル１１３ｄ、１１３ｅ、１１３ｆに供給される。
第１列目のＮＭＯＳトランジスタＱｎ１１，ＰＭＯＳトランジスタＱｐ１１の対には、入力ＩＮ１が第１メタル配線１１３ｄ、コンタクト１１１ａ、ゲート配線１０６ｂ、１０６ａを介して、各ゲート電極に接続される。
第２列目のＮＭＯＳトランジスタＱｎ１２，ＰＭＯＳトランジスタＱｐ１２の対には、入力ＩＮ３が第１メタル配線１１３ｆ、コンタクト１１１ｂ、ゲート配線１０６ｄ、１０６ｃを介して、各ゲート電極に接続される。
第３列目のＮＭＯＳトランジスタＱｎ２１，ＰＭＯＳトランジスタＱｐ２１の対には、入力ＩＮ２が第１メタル配線１１３ｅ、コンタクト１１１ｃ、ゲート配線１０６ｆ、１０６ｅを介して、各ゲート電極に接続される。
第４列目のＮＭＯＳトランジスタＱｎ２２，ＰＭＯＳトランジスタＱｐ２２の対には、入力ＩＮ２が第１メタル配線１１３ｅ、コンタクト１１１ｄ、ゲート配線１０６ｈ、１０６ｇを介して、各ゲート電極に接続される。
第５列目のＮＭＯＳトランジスタＱｎ３１，ＰＭＯＳトランジスタＱｐ３１の対には、入力ＩＮ３が第１メタル配線１１３ｆ、コンタクト１１１ｅ、ゲート配線１０６ｊ、１０６ｉを介して、各ゲート電極に接続される。
第６列目のＮＭＯＳトランジスタＱｎ３２，ＰＭＯＳトランジスタＱｐ３２の対には、入力ＩＮ１が第１メタル配線１１３ｄ、コンタクト１１１ｆ、ゲート配線１０６ｌ、１０６ｋを介して、各ゲート電極に接続される。
入力信号ＩＮ１は、第１列目の対（シリサイド領域の距離が最短で寄生抵抗が小さい）と、第６列目の対（シリサイド領域の距離が最遠端で寄生抵抗が大きい）に接続され、入力信号ＩＮ２は、第３列目の対と第４列目の対（シリサイド領域の距離が中間で寄生抵抗が中間）に接続され、入力信号ＩＮ３は、第２列目の対（シリサイド領域の距離が短くて寄生抵抗が小さい）と第５列目の対（シリサイド領域の距離が遠端で寄生抵抗が大きい）に接続される。このような接続にすることにより、各入力が接続される対のシリサイドの寄生抵抗の平均が同等の値になり、列の位置による特性の差がなくなる。
これらの３入力ＮＯＲ回路を、電源線Ｖｃｃ（１１３ａ）、基準電源線Ｖｓｓ（１１３ｃ）を含めて、ブロックＢＬ３２ａと定義する。
また、電源線１１３ａと基準電源線１１３ｃとの間隔を、実施例１（図２ａ）と同じくＬｙ（電源線、基準電源線を含めた間隔）とする。
本実施例によれば、無駄な配線やコンタクト領域を設けずに、３入力ＮＯＲ回路で入力トランジスタが各々２個並列となった構成の１２個のＳＧＴを２行６列に配置でき、良好な特性が得られて、且つ、面積が縮小された半導体装置が提供できる。
（実施例６）
図１１ａ、図１１ｂ、図１１ｃ、図１１ｄ、図１１ｅに、第６の実施例を示す。等価回路図は図７に従う。図１１ａは、本発明の３入力ＮＯＲレイアウト（配置）の平面図、図１１ｂは、カットラインＡ－Ａ’に沿った断面図、図１１ｃはカットラインＢ－Ｂ’に沿った断面図、図１１ｄはカットラインＣ－Ｃ’に沿った断面図、図１１ｅはカットラインＤ－Ｄ’に沿った断面図を示す。
図８ａ（実施例５）と異なるところは、図８ａは、２行６列に配置されているが、本実施例では、４行３列に配置しているところである。
図１１ａにおいて、図７のＮＯＲ回路のＮＭＯＳトランジスタＱｎ１２、Ｑｎ２２、Ｑｎ３２が１行目（図の最下位の行）、Ｑｎ１１、Ｑｎ２１、Ｑｎ３１が２行目、ＰＭＯＳトランジスタＱｐ１１、Ｑｐ２１、Ｑｐ３１が３行目、Ｑｐ１２、Ｑｐ２２、Ｑｐ３２が４行目に、それぞれ図の右側より順番に配置されている。
なお、図１１ａ、図１１ｂ、図１１ｃにおいて、図８ａ、図８ｂ、図８ｃと同じ構造の箇所については、１００番台の同じ記号で示してある。
基板上に形成された埋め込み酸化膜層（ＢＯＸ）１０１などの絶縁膜上に平面状シリコン層１０２ｎ、１０２ｐａ、１０２ｐｂが形成され、この平面状シリコン層１０２ｎ、１０２ｐａ、１０２ｐｂは不純物注入等により、それぞれｎ＋拡散層、ｐ＋拡散層、ｐ＋拡散層から構成される。１０３は、平面状シリコン層（１０２ｎ、１０２ｐａ、１０２ｐｂ）の表面に形成されるシリサイド層であり、平面状シリコン層１０２ｎ、１０２ｐａを接続する。１０４ｎ１１、１０４ｎ１２、１０４ｎ２１、１０４ｎ２２、１０４ｎ３１、１０４ｎ３２はｎ型シリコン柱、１０４ｐ１１、１０４ｐ１２、１０４ｐ２１、１０４ｐ２２、１０４ｐ３１、１０４ｐ３２はｐ型シリコン柱、１０５はシリコン柱１０４ｎ１１、１０４ｎ１２、１０４ｎ２１、１０４ｎ２２、１０４ｎ３１、１０４ｎ３２、１０４ｐ１１、１０４ｐ１２、１０４ｐ２１、１０４ｐ２２、１０４ｐ３１、１０４ｐ３２を取り巻くゲート絶縁膜、１０６はゲート電極、１０６ａ、１０６ｂ、１０６ｃ、１０６ｄ、１０６ｅ、１０６ｆ、１０６ｇ、１０６ｈ、１０６ｉ、１０６ｊ、１０６ｋ及び１０６ｌは、それぞれゲート配線である。シリコン柱１０４ｎ１１、１０４ｎ１２、１０４ｎ２１、１０４ｎ２２、１０４ｎ３１、１０４ｎ３２の最上部には、それぞれｐ＋拡散層１０７ｐ１１、１０７ｐ１２、１０７ｐ２１、１０７ｐ２２、１０７ｐ３１、１０７ｐ３２が不純物注入等により形成され、シリコン柱１０４ｐ１１、１０４ｐ１２、１０４ｐ２１、１０４ｐ２２、１０４ｐ３１、１０４ｐ３２の最上部には、それぞれｎ＋拡散層１０７ｎ１１、１０７ｎ１２、１０７ｎ２１、１０７ｎ２２、１０７ｎ３１、１０７ｎ３２が不純物注入等により形成される。１０８はゲート絶縁膜１０５を保護するためのシリコン窒化膜、１０９ｐ１１、１０９ｐ１２、１０９ｐ２１、１０９ｐ２２、１０９ｐ３１、１０９ｐ３２、１０９ｎ１１、１０９ｎ１２、１０９ｎ２１、１０９ｎ２２、１０９ｎ３１、１０９ｎ３２はそれぞれｐ＋拡散層１０７ｐ１１、１０７ｐ１２、１０７ｐ２１、１０７ｐ２２、１０７ｐ３１、１０７ｐ３２、ｎ＋拡散層１０７ｎ１１、１０７ｎ１２、１０７ｎ２１、１０７ｎ２２、１０７ｎ３１、１０７ｎ３２に接続されるシリサイド層、１１０ｐ１１、１１０ｐ１２、１１０ｐ２１、１１０ｐ２２、１１０ｐ３１、１１０ｐ３２、１１０ｎ１１、１１０ｎ１２、１１０ｎ２１、１１０ｎ２２、１１０ｎ３１、１１０ｎ３２は、シリサイド層１０９ｐ１１、１０９ｐ１２、１０９ｐ２１、１０９ｐ２２、１０９ｐ３１、１０９ｐ３２、１０９ｎ１１、１０９ｎ１２、１０９ｎ２１、１０９ｎ２２、１０９ｎ３１、１０９ｎ３２と第１メタル配線１１３ｇ、１１３ｇ、１１３ｇ、１１３ｇ、１１３ａ、１１３ａ、１１３ｃ、１１３ｃ、１１３ｃ、１１３ｃ、１１３ｃ、１１３ｃとをそれぞれ接続するコンタクト、１１１ａはゲート配線１０６ｄと第１メタル配線１１３ｄとを接続するコンタクト、１１１ｂはゲート配線１０６ｈと第１メタル配線１１３ｅとを接続するコンタクト、１１１ｃはゲート配線１０６ｌと第１メタル配線１１３ｆとを接続するコンタクトである。
１１２ａ（図では７個設けている）は、下部拡散層１０２ｎと下部拡散層１０２ｐａとを接続するシリサイド１０３と第１メタル配線１１３ｂを接続するコンタクトである。
シリコン柱１０４ｎ１１、下部拡散層１０２ｐａ、上部拡散層１０７ｐ１１、ゲート絶縁膜１０５、ゲート電極１０６により、ＰＭＯＳトランジスタＱｐ１１を構成し、シリコン柱１０４ｎ１２、下部拡散層１０２ｐａ、上部拡散層１０７ｐ１２、ゲート絶縁膜１０５、ゲート電極１０６により、ＰＭＯＳトランジスタＱｐ１２を構成し、シリコン柱１０４ｎ２１、下部拡散層１０２ｐｂ、上部拡散層１０７ｐ２１、ゲート絶縁膜１０５、ゲート電極１０６により、ＰＭＯＳトランジスタＱｐ２１を構成し、シリコン柱１０４ｎ２２、下部拡散層１０２ｐｂ、上部拡散層１０７ｐ２２、ゲート絶縁膜１０５、ゲート電極１０６により、ＰＭＯＳトランジスタＱｐ２２を構成し、シリコン柱１０４ｎ３１、下部拡散層１０２ｐｂ、上部拡散層１０７ｐ３１、ゲート絶縁膜１０５、ゲート電極１０６により、ＰＭＯＳトランジスタＱｐ３１を構成し、シリコン柱１０４ｎ３２、下部拡散層１０２ｐｂ、上部拡散層１０７ｐ３２、ゲート絶縁膜１０５、ゲート電極１０６により、ＰＭＯＳトランジスタＱｐ３２を構成し、
シリコン柱１０４ｐ１１、下部拡散層１０２ｎ、上部拡散層１０７ｎ１１、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＱｎ１１を構成し、シリコン柱１０４ｐ１２、下部拡散層１０２ｎ、上部拡散層１０７ｎ１２、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＱｎ１２を構成し、シリコン柱１０４ｐ２１、下部拡散層１０２ｎ、上部拡散層１０７ｎ２１、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＱｎ２１を構成し、シリコン柱１０４ｐ２２、下部拡散層１０２ｎ、上部拡散層１０７ｎ２２、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＱｎ２２を構成し、シリコン柱１０４ｐ３１、下部拡散層１０２ｎ、上部拡散層１０７ｎ３１、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＱｎ３１を構成し、シリコン柱１０４ｐ３２、下部拡散層１０２ｎ、上部拡散層１０７ｎ３２、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＱｎ３２を構成する。
また、ＰＭＯＳトランジスタＱｐ１１のゲート電極１０６にはゲート配線１０６ａ及び１０６ｂが接続され、ＰＭＯＳトランジスタＱｐ１２のゲート電極１０６にはゲート配線１０６ａが接続され、ＰＭＯＳトランジスタＱｐ２１のゲート電極１０６にはゲート配線１０６ｅ及び１０６ｆが接続され、ＰＭＯＳトランジスタＱｐ２２のゲート電極１０６にはゲート配線１０６ｅが接続され、ＰＭＯＳトランジスタＱｐ３１のゲート電極１０６にはゲート配線１０６ｉ及び１０６ｊが接続され、ＰＭＯＳトランジスタＱｐ３２のゲート電極１０６にはゲート配線１０６ｉが接続され、ＮＭＯＳトランジスタＱｎ１１のゲート電極１０６にはゲート配線１０６ｂ及び１０６ｃが接続され、ＮＭＯＳトランジスタＱｎ１２のゲート電極１０６にはゲート配線１０６ｃ及び１０６ｄが接続され、ＮＭＯＳトランジスタＱｎ２１のゲート電極にはゲート配線１０６ｆ及び１０６ｇが接続され、ＮＭＯＳトランジスタＱｎ２２のゲート電極にはゲート配線１０６ｇ及び１０６ｈが接続され、ＮＭＯＳトランジスタＱｎ３１のゲート電極にはゲート配線１０６ｊ及び１０６ｋが接続され、ＮＭＯＳトランジスタＱｎ３２のゲート電極にはゲート配線１０６ｋ及び１０６ｌが接続される。
下部拡散層１０２ｎ及び１０２ｐａはＮＭＯＳトランジスタＱｎ１１、Ｑｎ１２、Ｑｎ２１、Ｑｎ２２、Ｑｎ３１、Ｑｎ３２及びＰＭＯＳトランジスタＱｐ１１、Ｑｐ１２の共通ドレインとなり、出力ＯＵＴ３２に接続される。
ＮＭＯＳトランジスタＱｎ１１のソースである上部拡散層１０７ｎ１１はシリサイド１０９ｎ１１、コンタクト１１０ｎ１１を介して第１メタル配線１１３ｃに接続され、第１メタル配線１１３ｃには基準電源Ｖｓｓが供給される。ＮＭＯＳトランジスタＱｎ１２のソースである上部拡散層１０７ｎ１２はシリサイド１０９ｎ１２、コンタクト１１０ｎ１２を介して第１メタル配線１１３ｃに接続される。ＮＭＯＳトランジスタＱｎ２１のソースである上部拡散層１０７ｎ２１はシリサイド１０９ｎ２１、コンタクト１１０ｎ２１を介して第１メタル配線１１３ｃに接続される。ＮＭＯＳトランジスタＱｎ２２のソースである上部拡散層１０７ｎ２２はシリサイド１０９ｎ２２、コンタクト１１０ｎ２２を介して第１メタル配線１１３ｃに接続される。ＮＭＯＳトランジスタＱｎ３１のソースである上部拡散層１０７ｎ３１はシリサイド１０９ｎ３１、コンタクト１１０ｎ３１を介して第１メタル配線１１３ｃに接続される。ＮＭＯＳトランジスタＱｎ３２のソースである上部拡散層１０７ｎ３２はシリサイド１０９ｎ３２、コンタクト１１０ｎ３２を介して第１メタル配線１１３ｃに接続される。ＰＭＯＳトランジスタＱｐ１１のソースである上部拡散層１０７ｐ１１はシリサイド１０９ｐ１１、コンタクト１１０ｐ１１を介して第１メタル配線１１３ｇに接続される。ＰＭＯＳトランジスタＱｐ１２のドレインである上部拡散層１０７ｐ１２はシリサイド１０９ｐ１２、コンタクト１１０ｐ１２を介して第１メタル配線１１３ｇに接続される。ＰＭＯＳトランジスタＱｐ２１のドレインである上部拡散層１０７ｐ２１はシリサイド１０９ｐ２１、コンタクト１１０ｐ２１を介して第１メタル配線１１３ｇに接続される。ＰＭＯＳトランジスタＱｐ２２のドレインである上部拡散層１０７ｐ２２はシリサイド１０９ｐ２２、コンタクト１１０ｐ２２を介して第１メタル配線１１３ｇに接続される。ここで、ＰＭＯＳトランジスタＱｐ１１、Ｑｐ１２のソースとＰＭＯＳトランジスタＱｐ２１、Ｑｐ２２のドレインは、第１メタル配線１１３ｇを介して接続される。また、ＰＭＯＳトランジスタＱｐ２１、Ｑｐ２２のソースは下部拡散層１０２ｐｂとシリサイド領域１０３を介してＰＭＯＳトランジスタＱｐ３１、Ｑｐ３２のドレインと接続され、ＰＭＯＳトランジスタＱｐ３１、Ｑｐ３２のソースは、それぞれコンタクト１１０ｐ３１、１１０ｐ３２を介して第１メタル配線１１３ａに接続される。また、第１メタル１１３ａには電源Ｖｃｃが供給される。
第１メタル配線１１３ｄには、入力信号ＩＮ１が供給され、入力信号ＩＮ１はコンタクト１１１ａを介してゲート配線１０６ｄに接続され、ＮＭＯＳトランジスタＱｎ１２のゲート電極に供給されると同時に、ゲート配線１０６ｃ、１０６ｂ、１０６ａを介して、ＮＭＯＳトランジスタＱｎ１１、ＰＭＯＳトランジスタＱｐ１１、Ｑｐ１２のゲート電極に供給される。
第１メタル配線１１３ｅには、入力信号ＩＮ２が供給され、入力信号ＩＮ２はコンタクト１１１ｂを介してゲート配線１０６ｈに接続され、ＮＭＯＳトランジスタＱｎ２２のゲート電極に供給されると同時に、ゲート配線１０６ｇ、１０６ｆ、１０６ｅを介して、ＮＭＯＳトランジスタＱｎ２１、ＰＭＯＳトランジスタＱｐ２１、Ｑｐ２２のゲート電極に供給される。
第１メタル配線１１３ｆには、入力信号ＩＮ３が供給され、入力信号ＩＮ３はコンタクト１１１ｃを介してゲート配線１０６ｌに接続され、ＮＭＯＳトランジスタＱｎ３２のゲート電極に供給されると同時に、ゲート配線１０６ｋ、１０６ｊ、１０６ｉを介して、ＮＭＯＳトランジスタＱｎ３１、ＰＭＯＳトランジスタＱｐ３１、Ｑｐ３２のゲート電極に供給される。
本実施例のメリットは、４行３列に配置することにより、図８ａで課題となっていたシリサイド層の寄生抵抗を少なくできることである。電流経路としてシリサイドの寄生抵抗がもっとも大きくなるのは、基準電源Ｖｓｓが第１メタル配線に供給され、ＮＭＯＳトランジスタＱｎ３１，Ｑｎ３２を経由してシリサイド１０３を通ってコンタクト１１２ａを介して第１メタル配線１１３ｂに流れる箇所である。図８ａと比較して、シリサイド領域の距離（長さ）は半減しており、また、幅はおおよそ２倍となっており、抵抗値としては１／４となり、効果は大きい。
これらの３入力ＮＯＲ回路を、電源線Ｖｃｃ（１１３ａ）、基準電源線Ｖｓｓ（１１３ｃ）を含めて、ブロックＢＬ３２１と定義する。
また、電源線１１３ａと基準電源線１１３ｃとの間隔を、Ｌｙ２（電源線、基準電源線を含めた間隔）とする。図２の実施例のＬｙとは異なるが、本実施例のような４行配置の実施は多くあるので、４行ｎ列の規格として、Ｌｙ２とすれば良い。
本実施例によれば、無駄な配線やコンタクト領域を設けずに、３入力ＮＯＲ回路で入力トランジスタが各々２個並列となった構成の１２個のＳＧＴを４行３列に配置することにより、良好な特性が得られて、且つ、面積が縮小された半導体装置が提供できる。
なお、本実施例では２個並列としたが、さらに大きな電流が必要な場合は、２個以上の複数個を並列にすることも可能である。例えば、３個並列の場合は、６行３列とすることも容易である。
さらに並列の個数を増やしたい場合には、本実施例と、実施例４（図８ａ）を組み合わせることが可能である。例えば、４個並列の３入力ＮＡＮＤを構成する場合には、４行６列に配置すれば、良好な特性で、且つ、面積が縮小された半導体装置が供給される。
（実施例７）
図１２に本発明に適用する３入力ＮＯＲ回路の等価回路図を示す。図９と異なるところは、同じ３入力ＮＯＲ回路であるが、図１２は、各入力に対して、ＰＭＯＳトランジスタのみ２個並列に接続されており、ＰＭＯＳ側の駆動電流が２倍になるように設定されているところである。
ＮＯＲ回路ではＰＭＯＳトランジスタが直列接続となり電流が減少するが、一般的には特に大きな問題とはならない。しかしながらＮＯＲ段数が大きい場合にＮＭＯＳトランジスタを流れる電流と、直列接続されたＰＭＯＳトランジスタを流れる電流の大きさがアンバランスになる場合があり、充電電流（ＰＭＯＳトランジスタを流れる電流）と放電電流（ＮＭＯＳを流れる電流）をできるだけ等しくしたい場合や、高速に充電したい場合に、ＰＭＯＳトランジスタのみ複数個並列にする場合がある。
本実施例では、ＰＭＯＳトランジスタのみ２個並列にした場合を示す。
Ｑｎ１１、Ｑｎ２１、Ｑｎ３１は、ＳＧＴで構成されたＮＭＯＳトランジスタ、Ｑｐ１１、Ｑｐ１２、Ｑｐ２１、Ｑｐ２２、Ｑｐ３１、Ｑｐ３２は、同じくＳＧＴで構成されたＰＭＯＳトランジスタである。前記ＮＭＯＳトランジスタＱｎ１１、Ｑｎ２１、Ｑｎ３１のソースは基準電源Ｖｓｓに接続され、ドレインは共通にノードＮ１に接続される。ノードＮ１は出力ＯＵＴ３２ｂとなる。ＰＭＯＳトランジスタＱｐ１１、Ｑｐ１２のドレインは各々ノードＮ１に接続され、ソースはノードＮ２を介して各々ＰＭＯＳトランジスタＱｐ２１、Ｑｐ２２のドレインに接続され、ＰＭＯＳトランジスタＱｐ２１、Ｑｐ２２のソースはノードＮ３を介して各々ＰＭＯＳトランジスタＱｐ３１、Ｑｐ３２のドレインに接続され、ＰＭＯＳトランジスタＱｐ３１、Ｑｐ３２のソースは各々電源Ｖｃｃに接続される。また、ＮＭＯＳトランジスタＱｎ１１、ＰＭＯＳトランジスタＱｐ１１、Ｑｐ１２のゲートには共通に入力信号ＩＮ１が接続され、ＮＭＯＳトランジスタＱｎ２１、ＰＭＯＳトランジスタＱｐ２１、Ｑｐ２２のゲートには共通に入力信号ＩＮ２が接続され、ＮＭＯＳトランジスタＱｎ３１、ＰＭＯＳトランジスタＱｐ３１、Ｑｐ３２のゲートには共通に入力信号ＩＮ３が接続される。
図１３ａ、図１３ｂ、図１３ｃ、図１３ｄ、図１３ｅに、第７の実施例を示す。図１３ａは、本発明の３入力ＮＯＲレイアウト（配置）の平面図、図１３ｂは、カットラインＡ－Ａ’に沿った断面図、図１３ｃはカットラインＢ－Ｂ’に沿った断面図、図１３ｄはカットラインＣ－Ｃ’に沿った断面図、図１３ｅはカットラインＤ－Ｄ’に沿った断面図を示す。
図１１ａ（実施例６）と異なるところは、図１１ａは、４行３列に配置されているが、本実施例では、３行３列に配置しているところである。
図１３ａにおいて、図１２のＮＯＲ回路のＮＭＯＳトランジスタＱｎ１１、Ｑｎ２１、Ｑｎ３１が１行目（図の最下位の行）、ＰＭＯＳトランジスタＱｐ１１、Ｑｐ２１、Ｑｐ３１が２行目、Ｑｐ１２、Ｑｐ２２、Ｑｐ３２が３行目に、それぞれ図の右側より順番に配置されている。
なお、図１３ａ、図１３ｂ、図１３ｃ、図１３ｄ、図１３ｅにおいて、図１１ａ、図１１ｂ、図１１ｃ、図１１ｄ、図１１ｅと同じ構造の箇所については、１００番台の同じ記号で示してある。
基板上に形成された埋め込み酸化膜層（ＢＯＸ）１０１などの絶縁膜上に平面状シリコン層１０２ｎ、１０２ｐａ、１０２ｐｂが形成され、この平面状シリコン層１０２ｎ、１０２ｐａ、１０２ｐｂは不純物注入等により、それぞれｎ＋拡散層、ｐ＋拡散層、ｐ＋拡散層から構成される。１０３は、平面状シリコン層（１０２ｎ、１０２ｐａ、１０２ｐｂ）の表面に形成されるシリサイド層であり、平面状シリコン層１０２ｎ、１０２ｐａを接続する。１０４ｐ１１、１０４ｐ２１、１０４ｐ３１はｐ型シリコン柱、１０４ｎ１１、１０４ｎ１２、１０４ｎ２１、１０４ｎ２２、１０４ｎ３１、１０４ｎ３２はｎ型シリコン柱、１０５はシリコン柱１０４ｐ１１、１０４ｐ２１、１０４ｐ３１、１０４ｎ１１、１０４ｎ１２、１０４ｎ２１、１０４ｎ２２、１０４ｎ３１、１０４ｎ３２を取り巻くゲート絶縁膜、１０６はゲート電極、１０６ｂ、１０６ｃ、１０６ｄ、１０６ｆ、１０６ｇ、１０６ｈ、１０６ｊ、１０６ｋ及び１０６ｌは、それぞれゲート配線である。シリコン柱１０４ｐ１１、１０４ｐ２１、１０４ｐ３１の最上部には、それぞれｎ＋拡散層１０７ｎ１１、１０７ｎ２１、１０７ｎ３１が不純物注入等により形成され、シリコン柱１０４ｎ１１、１０４ｎ１２、１０４ｎ２１、１０４ｎ２２、１０４ｎ３１、１０４ｎ３２の最上部には、それぞれｐ＋拡散層１０７ｐ１１、１０７ｐ１２、１０７ｐ２１、１０７ｐ２２、１０７ｐ３１、１０７ｐ３２が不純物注入等により形成される。１０８はゲート絶縁膜１０５を保護するためのシリコン窒化膜、１０９ｎ１１、１０９ｎ２１、１０９ｎ３１、１０９ｐ１１、１０９ｐ１２、１０９ｐ２１、１０９ｐ２２、１０９ｐ３１、１０９ｐ３２はそれぞれｎ＋拡散層１０７ｎ１１、１０７ｎ２１、１０７ｎ３１、ｐ＋拡散層１０７ｐ１１、１０７ｐ１２、１０７ｐ２１、１０７ｐ２２、１０７ｐ３１、１０７ｐ３２に接続されるシリサイド層、１１０ｎ１１、１１０ｎ２１、１１０ｎ３１、１１０ｐ１１、１１０ｐ１２、１１０ｐ２１、１１０ｐ２２、１１０ｐ３１、１１０ｐ３２は、シリサイド層１０９ｎ１１、１０９ｎ２１、１０９ｎ３１、１０９ｐ１１、１０９ｐ１２、１０９ｐ２１、１０９ｐ２２、１０９ｐ３１、１０９ｐ３２と第１メタル配線１１３ｃ、１１３ｃ、１１３ｃ、１１３ｇ、１１３ｇ、１１３ｇ、１１３ｇ、１１３ａ、１１３ａとをそれぞれ接続するコンタクト、１１１ａはゲート配線１０６ｄと第１メタル配線１１３ｄとを接続するコンタクト、１１１ｂはゲート配線１０６ｈと第１メタル配線１１３ｅとを接続するコンタクト、１１１ｃはゲート配線１０６ｌと第１メタル配線１１３ｆとを接続するコンタクトである。
１１２ａ（図では５個配置）は、下部拡散層１０２ｎと下部拡散層１０２ｐａとを接続するシリサイド１０３と第１メタル配線１１３ｂを接続するコンタクトである。
シリコン柱１０４ｐ１１、下部拡散層１０２ｎ、上部拡散層１０７ｎ１１、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＱｎ１１を構成し、シリコン柱１０４ｐ２１、下部拡散層１０２ｎ、上部拡散層１０７ｎ２１、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＱｎ２１を構成し、シリコン柱１０４ｐ３１、下部拡散層１０２ｎ、上部拡散層１０７ｎ３１、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＱｐ３１を構成し、シリコン柱１０４ｎ１１、下部拡散層１０２ｐａ、上部拡散層１０７ｐ１１、ゲート絶縁膜１０５、ゲート電極１０６により、ＰＭＯＳトランジスタＱｐ１１を構成し、シリコン柱１０４ｎ１２、下部拡散層１０２ｐａ、上部拡散層１０７ｐ１２、ゲート絶縁膜１０５、ゲート電極１０６により、ＰＭＯＳトランジスタＱｐ１２を構成し、シリコン柱１０４ｎ２１、下部拡散層１０２ｐｂ、上部拡散層１０７ｐ２１、ゲート絶縁膜１０５、ゲート電極１０６により、ＰＭＯＳトランジスタＱｐ２１を構成し、シリコン柱１０４ｎ２２、下部拡散層１０２ｐｂ、上部拡散層１０７ｐ２２、ゲート絶縁膜１０５、ゲート電極１０６により、ＰＭＯＳトランジスタＱｐ２２を構成し、シリコン柱１０４ｎ３１、下部拡散層１０２ｐｂ、上部拡散層１０７ｐ３１、ゲート絶縁膜１０５、ゲート電極１０６により、ＰＭＯＳトランジスタＱｐ３１を構成し、シリコン柱１０４ｎ３２、下部拡散層１０２ｐｂ、上部拡散層１０７ｐ３２、ゲート絶縁膜１０５、ゲート電極１０６により、ＰＭＯＳトランジスタＱｐ３２を構成する。
また、ＰＭＯＳトランジスタＱｐ１２のゲート電極１０６にはゲート配線１０６ｂが接続され、ＰＭＯＳトランジスタＱｐ１１のゲート電極１０６にはゲート配線１０６ｂ及び１０６ｃが接続され、ＮＭＯＳトランジスタＱｎ１１のゲート電極にはゲート配線１０６ｃ及び１０６ｄが接続され、ＰＭＯＳトランジスタＱｐ２２のゲート電極１０６にはゲート配線１０６ｆが接続され、ＰＭＯＳトランジスタＱｐ２１のゲート電極１０６にはゲート配線１０６ｆ及び１０６ｇが接続され、ＮＭＯＳトランジスタＱｎ２１のゲート電極にはゲート配線１０６ｇ及び１０６ｈが接続され、ＰＭＯＳトランジスタＱｐ３２のゲート電極１０６にはゲート配線１０６ｊが接続され、ＰＭＯＳトランジスタＱｐ３１のゲート電極１０６にはゲート配線１０６ｊ及び１０６ｋが接続され、ＮＭＯＳトランジスタＱｎ３１のゲート電極にはゲート配線１０６ｋ及び１０６ｌが接続される。
下部拡散層１０２ｎ及び１０２ｐａはＮＭＯＳトランジスタＱｎ１１、Ｑｎ２１、Ｑｎ３１、ＰＭＯＳトランジスタＱｐ１１、Ｑｐ１２の共通ドレインとなり、出力ＯＵＴ３２ｂに接続される。
ＮＭＯＳトランジスタＱｎ１１のソースである上部拡散層１０７ｎ１１はシリサイド１０９ｎ１１、コンタクト１１０ｎ１１を介して第１メタル配線１１３ｃに接続され、第１メタル配線１１３ｃには基準電源Ｖｓｓが供給される。ＮＭＯＳトランジスタＱｎ２１のソースである上部拡散層１０７ｎ２１はシリサイド１０９ｎ２１、コンタクト１１０ｎ２１を介して第１メタル配線１１３ｃに接続される。ＮＭＯＳトランジスタＱｎ３１のソースである上部拡散層１０７ｎ３１はシリサイド１０９ｎ３１、コンタクト１１０ｎ３１を介して第１メタル配線１１３ｃに接続される。ＰＭＯＳトランジスタＱｐ１１のソースである上部拡散層１０７ｐ１１はシリサイド１０９ｐ１１、コンタクト１１０ｐ１１を介して第１メタル配線１１３ｇに接続される。ＰＭＯＳトランジスタＱｐ１２のソースである上部拡散層１０７ｐ１２はシリサイド１０９ｐ１２、コンタクト１１０ｐ１２を介して第１メタル配線１１３ｇに接続される。ＰＭＯＳトランジスタＱｐ２１のドレインである上部拡散層１０７ｐ２１はシリサイド１０９ｐ２１、コンタクト１１０ｐ２１を介して第１メタル配線１１３ｇに接続される。ＰＭＯＳトランジスタＱｐ２２のドレインである上部拡散層１０７ｐ２２はシリサイド１０９ｐ２２、コンタクト１１０ｐ２２を介して第１メタル配線１１３ｇに接続される。ここで、ＰＭＯＳトランジスタＱｐ１１、Ｑｐ１２のソースとＰＭＯＳトランジスタＱｐ２１、Ｑｐ２２のドレインは、第１メタル配線１１３ｇを介して接続される。また、ＰＭＯＳトランジスタＱｐ２１、Ｑｐ２２のソースは下部拡散層１０２ｐｂとシリサイド領域１０３を介してＰＭＯＳトランジスタＱｐ３１、Ｑｐ３２のドレインと接続され、ＰＭＯＳトランジスタＱｐ３１、Ｑｐ３２のソースは、それぞれコンタクト１１０ｐ３１、１１０ｐ３２を介して第１メタル配線１１３ａに接続される。また、第１メタル１１３ａには電源Ｖｃｃが供給される。
第１メタル配線１１３ｄには、入力信号ＩＮ１が供給され、入力信号ＩＮ１はコンタクト１１１ａを介してゲート配線１０６ｄに接続され、ＮＭＯＳトランジスタＱｎ１１のゲート電極に供給されると同時に、ゲート配線１０６ｃ、１０６ｂを介して、ＰＭＯＳトランジスタＱｐ１１、ＰＭＯＳトランジスタＱｐ１２のゲート電極に供給される。
第１メタル配線１１３ｅには、入力信号ＩＮ２が供給され、入力信号ＩＮ２はコンタクト１１１ｂを介してゲート配線１０６ｈに接続され、ＮＭＯＳトランジスタＱｎ２１のゲート電極に供給されると同時に、ゲート配線１０６ｇ、１０６ｆを介して、ＰＭＯＳトランジスタＱｐ２１、ＰＭＯＳトランジスタＱｐ２２のゲート電極に供給される。
第１メタル配線１１３ｆには、入力信号ＩＮ３が供給され、入力信号ＩＮ３はコンタクト１１１ｃを介してゲート配線１０６ｌに接続され、ＮＭＯＳトランジスタＱｎ３１のゲート電極に供給されると同時に、ゲート配線１０６ｋ、１０６ｊを介して、ＰＭＯＳトランジスタＱｎ３１、ＰＭＯＳトランジスタＱｐ３２のゲート電極に供給される。
本実施例のメリットは、３行３列に配置することにより、実施例６（図１１ａ）と同様に、図８ａで課題となっていたシリサイド層の寄生抵抗を少なくできることである。さらに、ＮＯＲ回路構成で直列となるＰＭＯＳトランジスタのみ複数個（本実施例では２個）の並列接続にすることにより、ＰＭＯＳ回路側の電流とＮＭＯＳ回路側の電流のバランスをとることができ、最適な特性が得られる。また、面積の増加を最小にすることができる。
これらの３入力ＮＯＲ回路を、電源線Ｖｃｃ（１１３ａ）、基準電源線Ｖｓｓ（１１３ｃ）を含めて、ブロックＢＬ３２ｂと定義する。
また、電源線１１３ａと基準電源線１１３ｃとの間隔を、Ｌｙ３（電源線、基準電源線を含めた間隔）とする。図２の実施例のＬｙとは異なるが、本実施例のような３行配置の実施は多くあるので、３行ｎ列の規格として、Ｌｙ３とすれば良い。
本実施例によれば、無駄な配線やコンタクト領域を設けずに、３入力ＮＯＲ回路で入力ＰＭＯＳトランジスタのみが各々２個並列となった構成の９個のＳＧＴを３行３列に配置することにより、良好な特性が得られて、且つ、面積が縮小された半導体装置が提供できる。
なお、本実施例では２個並列としたが、さらに大きな電流が必要な場合は、２個以上の複数個を並列にすることも可能である。例えば、ＰＭＯＳトランジスタが３個並列の場合は、４行３列となり、ＰＭＯＳトランジスタが３個並列、ＮＭＯＳトランジスタが２個並列の場合は、５行３列の構成となる。
（実施例８）
図１４ａ、図１４ｂ、図１４ｃ、図１４ｄ、図１４ｅ、図１４ｆに、第８の実施例を示す。等価回路は図１に従う。図１４ａは、本発明の３入力ＮＯＲレイアウト（配置）の平面図、図１４ｂは、カットラインＡ－Ａ’に沿った断面図、図１４ｃは、カットラインＢ－Ｂ’に沿った断面図、図１４ｄは、カットラインＣ－Ｃ’に沿った断面図、図１４ｅは、カットラインＤ－Ｄ’に沿った断面図、図１４ｆは、カットラインＥ－Ｅ’に沿った断面図を示す。
図２ａ（実施例１）と異なるところは、本発明の実施例（図１４ａ）では、入力信号及び出力信号の配線に、第２メタル配線を用いているところである。実施例では、第２メタル配線は第１メタル配線である電源線Ｖｃｃと基準電源線Ｖｓｓと垂直方向に延在させている。
なお、図１４ａ、図１４ｂ、図１４ｃ、図１４ｄ、図１４ｅ、図１４ｆにおいて、図２ａ、図２ｂ、図２ｃ、図２ｄ、図２ｅと同じ構造の箇所については、１００番台の同等の記号で示してある。
基板上に形成された埋め込み酸化膜層（ＢＯＸ）１０１などの絶縁膜上に平面状シリコン層１０２ｎ、１０２ｐａ、１０２ｐｂが形成され、この平面状シリコン層１０２ｎ、１０２ｐａ、１０２ｐｂは不純物注入等により、それぞれｎ＋拡散層、ｐ＋拡散層、ｐ＋拡散層から構成される。１０３は、平面状シリコン層（１０２ｎ、１０２ｐａ、１０２ｐｂ）の表面に形成されるシリサイド層であり、平面状シリコン層１０２ｎ、１０２ｐａを接続する。１０４ｎ１、１０４ｎ２、１０４ｎ３はｎ型シリコン柱、１０４ｐ１、１０４ｐ２、１０４ｐ３はｐ型シリコン柱、１０５はシリコン柱１０４ｎ１、１０４ｎ２、１０４ｎ３、１０４ｐ１、１０４ｐ２、１０４ｐ３を取り巻くゲート絶縁膜、１０６はゲート電極、１０６ａ、１０６ｂ、１０６ｃは、それぞれゲート配線である。シリコン柱１０４ｎ１、１０４ｎ２、１０４ｎ３の最上部には、それぞれｐ＋拡散層１０７ｐ１、１０７ｐ２、１０７ｐ３が不純物注入等により形成され、シリコン柱１０４ｐ１、１０４ｐ２、１０４ｐ３の最上部には、それぞれｎ＋拡散層１０７ｎ１、１０７ｎ２、１０７ｎ３が不純物注入等により形成される。１０８はゲート絶縁膜１０５を保護するためのシリコン窒化膜、１０９ｐ１、１０９ｐ２、１０９ｐ３、１０９ｎ１、１０９ｎ２、１０９ｎ３はそれぞれｐ＋拡散層１０７ｐ１、１０７ｐ２、１０７ｐ３、ｎ＋拡散層１０７ｎ１、１０７ｎ２、１０７ｎ３に接続されるシリサイド層、１１０ｐ１、１１０ｐ２、１１０ｐ３、１１０ｎ１、１１０ｎ２、１１０ｎ３は、シリサイド層１０９ｐ１、１０９ｐ２、１０９ｐ３、１０９ｎ１、１０９ｎ２、１０９ｎ３と第１メタル配線１１３ｇ、１１３ｇ、１１３ａ、１１３ｃ、１１３ｃ、１１３ｃとをそれぞれ接続するコンタクト、１１１ａはゲート配線１０６ａと第１メタル配線１１３ｄとを接続するコンタクト、１１１ｂはゲート配線１０６ｂと第１メタル配線１１３ｅとを接続するコンタクト、１１１ｃはゲート配線１０６ｃと第１メタル配線１１３ｆとを接続するコンタクトである。
また、１１２ａ（３個）は、下部拡散層１０２ｎと下部拡散層１０２ｐａとを接続するシリサイド１０３と第１メタル配線１１３ｂを接続するコンタクトである。
１１４ａは、第１メタル配線１１３ｄと第２メタル配線１１５ｂを接続するコンタクト、１１４ｂは、第１メタル配線１１３ｅと第２メタル配線１１５ｄを接続するコンタクト、１１４ｃは、第１メタル配線１１３ｆと第２メタル配線１１５ｆを接続するコンタクト、１１４ｄは、第１メタル配線１１３ｂと第２メタル配線１１５ａを接続するコンタクトである。また、１１５ｃ、１１５ｅは、図面上ではどこにも接続されない第２メタル配線である。
シリコン柱１０４ｎ１、下部拡散層１０２ｐａ、上部拡散層１０７ｐ１、ゲート絶縁膜１０５、ゲート電極１０６により、ＰＭＯＳトランジスタＱｐ１を構成し、シリコン柱１０４ｎ２、下部拡散層１０２ｐｂ、上部拡散層１０７ｐ２、ゲート絶縁膜１０５、ゲート電極１０６により、ＰＭＯＳトランジスタＱｐ２を構成し、シリコン柱１０４ｎ３、下部拡散層１０２ｐｂ、上部拡散層１０７ｐ３、ゲート絶縁膜１０５、ゲート電極１０６により、ＰＭＯＳトランジスタＱｐ３を構成し、シリコン柱１０４ｐ１、下部拡散層１０２ｎ、上部拡散層１０７ｎ１、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＱｎ１を構成し、シリコン柱１０４ｐ２、下部拡散層１０２ｎ、上部拡散層１０７ｎ２、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＱｎ２を構成し、シリコン柱１０４ｐ３、下部拡散層１０２ｎ、上部拡散層１０７ｎ３、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＱｎ３を構成する。
また、ＰＭＯＳトランジスタＱｐ１のゲート電極１０６とＮＭＯＳトランジスタＱｎ１のゲート電極１０６にはゲート配線１０６ａが接続され、ＰＭＯＳトランジスタＱｐ２のゲート電極１０６とＮＭＯＳトランジスタＱｎ２のゲート電極１０６にはゲート配線１０６ｂが接続され、ＰＭＯＳトランジスタＱｐ３のゲート電極１０６とＮＭＯＳトランジスタＱｎ３のゲート電極１０６にはゲート配線１０６ｃが接続される。
下部拡散層１０２ｎ及び１０２ｐａはシリサイド１０３を介してＮＭＯＳトランジスタＱｎ１、Ｑｎ２、Ｑｎ３及びＰＭＯＳトランジスタＱｐ１の共通ドレインとなり、コンタクト１１２ａを介して第１メタル配線１１３ｂに接続され、第１メタル配線１１３ｂは、コンタクト１１４ｄを介して第２メタル配線１１５ａに接続され、出力ＯＵＴ３１となる。ＮＭＯＳトランジスタＱｎ１のソースである上部拡散層１０７ｎ１はシリサイド１０９ｎ１、コンタクト１１０ｎ１を介して第１メタル配線１１３ｃに接続され、第１メタル配線１１３ｃには基準電源Ｖｓｓが供給される。ＮＭＯＳトランジスタＱｎ２のソースである上部拡散層１０７ｎ２はシリサイド１０９ｎ２、コンタクト１１０ｎ２を介して第１メタル配線１１３ｃに接続される。また、ＮＭＯＳトランジスタＱｎ３のソースである上部拡散層１０７ｎ３はシリサイド１０９ｎ３、コンタクト１１０ｎ３を介して第１メタル配線１１３ｃに接続される。ＰＭＯＳトランジスタＱｐ１のソースである上部拡散層１０７ｐ１はシリサイド１０９ｐ１、コンタクト１１０ｐ１を介して第１メタル配線１１３ｇに接続される。ＰＭＯＳトランジスタＱｐ２のドレインである上部拡散層１０７ｐ２はシリサイド１０９ｐ２、コンタクト１１０ｐ２を介して第１メタル配線１１３ｇに接続される。ここで、ＰＭＯＳトランジスタＱｐ１のソースとＰＭＯＳトランジスタＱｐ２のドレインは、第１メタル配線１１３ｇを介して接続される。また、ＰＭＯＳトランジスタＱｐ２のソースは下部拡散層１０２ｐｂとシリサイド領域１０３を介してＰＭＯＳトランジスタＱｐ３のドレインと接続され、ＰＭＯＳトランジスタＱｐ３のソースは、コンタクト１１０ｐ３を介して第１メタル配線１１３ａに接続され、第１メタル配線１１３ａには電源Ｖｃｃが供給される。
第２メタル配線１１５ｂには、入力信号ＩＮ１が供給され、コンタクト１１４ａを介して第１メタル配線１１３ｄに接続され、さらに、コンタクト１１１ａを介してゲート配線１０６ａに接続され、ＰＭＯＳトランジスタＱｐ１とＮＭＯＳトランジスタＱｎ１のゲート電極に供給される。
第２メタル配線１１５ｄには、入力信号ＩＮ２が供給され、コンタクト１１４ｂを介して第１メタル配線１１３ｅに接続され、さらに、コンタクト１１１ｂを介してゲート配線１０６ｂに接続され、ＰＭＯＳトランジスタＱｐ２とＮＭＯＳトランジスタＱｎ２のゲート電極に供給される。
第２メタル配線１１５ｆには、入力信号ＩＮ３が供給され、コンタクト１１４ｃを介して第１メタル配線１１３ｆに接続され、さらに、コンタクト１１１ｃを介してゲート配線１０６ｃに接続され、ＰＭＯＳトランジスタＱｐ３とＮＭＯＳトランジスタＱｎ３のゲート電極に供給される。
また、第２メタル配線１１５ｃと１１５ｅは、それぞれ信号ＤＵＭ１、ＤＵＭ２が供給されるが、他のブロックで使用されるため本ブロックではどこにも接続されないダミーの配線としてこのブロックを通過する。
本実施例は、行方向に沿って延在している第１メタル配線による電源線１１３ａ（Ｖｃｃ）、基準電源線１１３ｃ（Ｖｓｓ）と直行する形で垂直方向に、第２メタル配線を用いて、出力信号線１１５ａ（ＯＵＴ３１），入力信号線１１５ｂ（ＩＮ１）、１１５ｄ（ＩＮ２）、１１５ｆ（ＩＮ３）を配置しており、無駄な配線領域をなくし、非常に面積の縮小されたレイアウトが提供できる。さらに、空いた領域に、他のブロックで使用する信号線を通すことができ、本ブロックを複数個配置する場合に効率よく配線を通すことができる。
本実施例のブロックを、電源線Ｖｃｃ（１１３ａ）、基準電源線Ｖｓｓ（１１３ｃ）を含めて、ブロックＢＬ３１２と定義する。
また、電源線１１３ａと基準電源線１１３ｃとの間隔を、実施例１（図２ａ）と同じくＬｙ（電源線、基準電源線を含めた間隔）とする。
本実施例によれば、無駄な配線やコンタクト領域を設けずに、３入力ＮＯＲ回路を構成する６個のＳＧＴを２行３列に配置でき、面積が縮小された半導体装置が提供できる。
（実施例９）
図１５ａ、図１５ｂ、図１５ｃ、図１５ｄに、第９の実施例を示す。等価回路は図７に従う。図１５ａは、本発明の３入力ＮＯＲレイアウト（配置）の平面図、図１５ｂは、カットラインＡ－Ａ’に沿った断面図、図１５ｃは、カットラインＢ－Ｂ’に沿った断面図、図１５ｄは、カットラインＣ－Ｃ’に沿った断面図を示す。
実施例４（図８ａ）と異なるところは、本発明の実施例（図１５ａ）では、入力信号及び出力信号の配線に、実施例８(図１４ａ)と同じく、第２メタル配線を用いているところである。本実施例では、第２メタル配線は第１メタル配線である電源線Ｖｃｃと基準電源線Ｖｓｓと垂直方向に延在させている。
縦方向の断面図（図１４ａのカットラインＤ－Ｄ’及びＥ－Ｅ’）は、図１４ｅ、図１４ｆと同等であり、省略してある。なお、図１５ａ、図１５ｂ、図１５ｃ、図１５ｄにおいて、図８ａ、図８ｂ、図８ｃ、あるいは、図１４ａ、図１４ｂ、図１４ｃ、図１４ｄと同じ構造の箇所については、１００番台の同等の符号で示してある。
基板上に形成された埋め込み酸化膜層（ＢＯＸ）１０１などの絶縁膜上に平面状シリコン層１０２ｎ、１０２ｐａ、１０２ｐｂが形成され、この平面状シリコン層１０２ｎ、１０２ｐａ、１０２ｐｂは不純物注入等により、それぞれｎ＋拡散層、ｐ＋拡散層、ｐ＋拡散層から構成される。１０３は、平面状シリコン層（１０２ｎ、１０２ｐａ、１０２ｐｂ）の表面に形成されるシリサイド層であり、平面状シリコン層１０２ｎ、１０２ｐａを接続する。１０４ｎ１１、１０４ｎ１２、１０４ｎ２１、１０４ｎ２２、１０４ｎ３１、１０４ｎ３２はｎ型シリコン柱、１０４ｐ１１、１０４ｐ１２、１０４ｐ２１、１０４ｐ２２、１０４ｐ３１、１０４ｐ３２はｐ型シリコン柱、１０５はシリコン柱１０４ｎ１１、１０４ｎ１２、１０４ｎ２１、１０４ｎ２２、１０４ｎ３１、１０４ｎ３２、１０４ｐ１１、１０４ｐ１２、１０４ｐ２１、１０４ｐ２２、１０４ｐ３１、１０４ｐ３２を取り巻くゲート絶縁膜、１０６はゲート電極、１０６ａ、１０６ｂ、１０６ｃ、１０６ｄは、それぞれゲート配線である。シリコン柱１０４ｎ１１、１０４ｎ１２、１０４ｎ２１、１０４ｎ２２、１０４ｎ３１、１０４ｎ３２の最上部には、それぞれｐ＋拡散層１０７ｐ１１、１０７ｐ１２、１０７ｐ２１、１０７ｐ２２、１０７ｐ３１、１０７ｐ３２が不純物注入等により形成され、シリコン柱１０４ｐ１１、１０４ｐ１２、１０４ｐ２１、１０４ｐ２２、１０４ｐ３１、１０４ｐ３２の最上部には、それぞれｎ＋拡散層１０７ｎ１１、１０７ｎ１２、１０７ｎ２１、１０７ｎ２２、１０７ｎ３１、１０７ｎ３２が不純物注入等により形成される。１０８はゲート絶縁膜１０５を保護するためのシリコン窒化膜、１０９ｐ１１、１０９ｐ１２、１０９ｐ２１、１０９ｐ２２、１０９ｐ３１、１０９ｐ３２、１０９ｎ１１、１０９ｎ１２、１０９ｎ２１、１０９ｎ２２、１０９ｎ３１、１０９ｎ３２はそれぞれｐ＋拡散層１０７ｐ１１、１０７ｐ１２、１０７ｐ２１、１０７ｐ２２、１０７ｐ３１、１０７ｐ３２、ｎ＋拡散層１０７ｎ１１、１０７ｎ１２、１０７ｎ２１、１０７ｎ２２、１０７ｎ３１、１０７ｎ３２に接続されるシリサイド層、１１０ｐ１１、１１０ｐ１２、１１０ｐ２１、１１０ｐ２２、１１０ｐ３１、１１０ｐ３２、１１０ｎ１１、１１０ｎ１２、１１０ｎ２１、１１０ｎ２２、１１０ｎ３１、１１０ｎ３２は、シリサイド層１０９ｐ１１、１０９ｐ１２、１０９ｐ２１、１０９ｐ２２、１０９ｐ３１、１０９ｐ３２、１０９ｎ１１、１０９ｎ１２、１０９ｎ２１、１０９ｎ２２、１０９ｎ３１、１０９ｎ３２と第１メタル配線１１３ｇ、１１３ｇ、１１３ｇ、１１３ｇ、１１３ａ、１１３ａ、１１３ｃ、１１３ｃ、１１３ｃ、１１３ｃ、１１３ｃ、１１３ｃとをそれぞれ接続するコンタクト、１１１ａはゲート配線１０６ａと第１メタル配線１１３ｄとを接続するコンタクト、１１１ｂはゲート配線１０６ｂと第１メタル配線１１３ｅとを接続するコンタクト、１１１ｃはゲート配線１０６ｃと第１メタル配線１１３ｆとを接続するコンタクト、１１１ｄはゲート配線１０６ｄと第１メタル配線１１３ｆを接続するコンタクトである。
１１２ａ（３個）は、下部拡散層１０２ｎと下部拡散層１０２ｐａとを接続するシリサイド１０３と第１メタル配線１１３ｂを接続するコンタクトである。
１１４ａは、第１メタル配線１１３ｄと第２メタル配線１１５ｃを接続するコンタクト、１１４ｂは、第１メタル配線１１３ｅと第２メタル配線１１５ｆを接続するコンタクト、１１４ｃは、第１メタル配線１１３ｆと第２メタル配線１１５ｋを接続するコンタクト、１１４ｄは、第１メタル配線１１３ｂと第２メタル配線１１５ａを接続するコンタクトである。また、１１５ｂ、１１５ｄ、１１５ｅ、１１５ｇ、１１５ｈ、１１５ｉ、１１５ｊ、１１５ｌは、図面上ではどこにも接続されない第２メタル配線である。
シリコン柱１０４ｎ１１、下部拡散層１０２ｐａ、上部拡散層１０７ｐ１１、ゲート絶縁膜１０５、ゲート電極１０６により、ＰＭＯＳトランジスタＱｐ１１を構成し、シリコン柱１０４ｎ１２、下部拡散層１０２ｐａ、上部拡散層１０７ｐ１２、ゲート絶縁膜１０５、ゲート電極１０６により、ＰＭＯＳトランジスタＱｐ１２を構成し、シリコン柱１０４ｎ２１、下部拡散層１０２ｐｂ、上部拡散層１０７ｐ２１、ゲート絶縁膜１０５、ゲート電極１０６により、ＰＭＯＳトランジスタＱｐ２１を構成し、シリコン柱１０４ｎ２２、下部拡散層１０２ｐｂ、上部拡散層１０７ｐ２２、ゲート絶縁膜１０５、ゲート電極１０６により、ＰＭＯＳトランジスタＱｐ２２を構成し、シリコン柱１０４ｎ３１、下部拡散層１０２ｐｂ、上部拡散層１０７ｐ３１、ゲート絶縁膜１０５、ゲート電極１０６により、ＰＭＯＳトランジスタＱｐ３１を構成し、シリコン柱１０４ｎ３２、下部拡散層１０２ｐｂ、上部拡散層１０７ｐ３２、ゲート絶縁膜１０５、ゲート電極１０６により、ＰＭＯＳトランジスタＱｐ３２を構成し、シリコン柱１０４ｐ１１、下部拡散層１０２ｎ、上部拡散層１０７ｎ１１、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＱｎ１１を構成し、シリコン柱１０４ｐ１２、下部拡散層１０２ｎ、上部拡散層１０７ｎ１２、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＱｎ１２を構成し、シリコン柱１０４ｐ２１、下部拡散層１０２ｎ、上部拡散層１０７ｎ２１、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＱｎ２１を構成し、シリコン柱１０４ｐ２２、下部拡散層１０２ｎ、上部拡散層１０７ｎ２２、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＱｎ２２を構成し、シリコン柱１０４ｐ３１、下部拡散層１０２ｎ、上部拡散層１０７ｎ３１、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＱｎ３１を構成し、シリコン柱１０４ｐ３２、下部拡散層１０２ｎ、上部拡散層１０７ｎ３２、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＱｐ３２を構成する。
また、ＰＭＯＳトランジスタＱｐ１１とＱｐ１２のゲート電極１０６、ＮＭＯＳトランジスタＱｎ１１とＱｎ１２のゲート電極１０６にはゲート配線１０６ａが接続され、ＰＭＯＳトランジスタＱｐ２１とＱｐ２２のゲート電極１０６、ＮＭＯＳトランジスタＱｎ１２とＱｎ２２のゲート電極１０６にはゲート配線１０６ｂが接続され、ＰＭＯＳトランジスタＱｐ３１のゲート電極１０６とＮＭＯＳトランジスタＱｎ３１のゲート電極１０６にはゲート配線１０６ｃが接続され、ＰＭＯＳトランジスタＱｐ３２のゲート電極１０６とＮＭＯＳトランジスタＱｎ３２のゲート電極１０６にはゲート配線１０６ｄが接続される。
下部拡散層１０２ｎ及び１０２ｐａはシリサイド１０３を介してＮＭＯＳトランジスタＱｎ１１、Ｑｎ１２、Ｑｎ２１、Ｑｎ２２、Ｑｎ３１、Ｑｎ３２及びＰＭＯＳトランジスタＱｐ１１、Ｑｐ１２の共通ドレインとなり、コンタクト１１２ａを介して第１メタル配線１１３ｂに接続され、第１メタル配線１１３ｂは、コンタクト１１４ｄを介して第２メタル配線１１５ａに接続され、出力ＯＵＴ３２となる。
ＮＭＯＳトランジスタＱｎ１１のソースである上部拡散層１０７ｎ１１はシリサイド１０９ｎ１１、コンタクト１１０ｎ１１を介して第１メタル配線１１３ｃに接続され、第１メタル配線１１３ｃには基準電源Ｖｓｓが供給される。ＮＭＯＳトランジスタＱｎ１２のソースである上部拡散層１０７ｎ１２はシリサイド１０９ｎ１２、コンタクト１１０ｎ１２を介して第１メタル配線１１３ｃに接続される。ＮＭＯＳトランジスタＱｎ２１のソースである上部拡散層１０７ｎ２１はシリサイド１０９ｎ２１、コンタクト１１０ｎ２１を介して第１メタル配線１１３ｃに接続される。ＮＭＯＳトランジスタＱｎ２２のソースである上部拡散層１０７ｎ２２はシリサイド１０９ｎ２２、コンタクト１１０ｎ２２を介して第１メタル配線１１３ｃに接続される。ＮＭＯＳトランジスタＱｎ３１のソースである上部拡散層１０７ｎ３１はシリサイド１０９ｎ３１、コンタクト１１０ｎ３１を介して第１メタル配線１１３ｃに接続される。ＮＭＯＳトランジスタＱｎ３２のソースである上部拡散層１０７ｎ３２はシリサイド１０９ｎ３２、コンタクト１１０ｎ３２を介して第１メタル配線１１３ｃに接続される。ＰＭＯＳトランジスタＱｐ１１のソースである上部拡散層１０７ｐ１１はシリサイド１０９ｐ１１、コンタクト１１０ｐ１１を介して第１メタル配線１１３ｇに接続される。ＰＭＯＳトランジスタＱｐ１２のソースである上部拡散層１０７ｐ１２はシリサイド１０９ｐ１２、コンタクト１１０ｐ１２を介して第１メタル配線１１３ｇに接続される。ＰＭＯＳトランジスタＱｐ２１のドレインである上部拡散層１０７ｐ２１はシリサイド１０９ｐ２１、コンタクト１１０ｐ２１を介して第１メタル配線１１３ｇに接続される。ＰＭＯＳトランジスタＱｐ２２のドレインである上部拡散層１０７ｐ２２はシリサイド１０９ｐ２２、コンタクト１１０ｐ２２を介して第１メタル配線１１３ｇに接続される。ここで、ＰＭＯＳトランジスタＱｐ１１、Ｑｐ１２のソースとＰＭＯＳトランジスタＱｐ２１、Ｑｐ２２のドレインは、第１メタル配線１１３ｇを介して接続される。また、ＰＭＯＳトランジスタＱｐ２１、Ｑｐ２２のソースは下部拡散層１０２ｐｂとシリサイド領域１０３を介してＰＭＯＳトランジスタＱｐ３１、Ｑｐ３２のドレインと接続され、ＰＭＯＳトランジスタＱｐ３１、Ｑｐ３２のソースは、それぞれコンタクト１１０ｐ３１、１１０ｐ３２を介して第１メタル配線１１３ａに接続される。また、第１メタル１１３ａには基源Ｖｃｃが供給される。
第２メタル配線１１５ｃには、入力信号ＩＮ１が供給され、コンタクト１１４ａを介して第１メタル配線１１３ｄに接続され、さらに、コンタクト１１１ａを介してゲート配線１０６ａに接続され、ＰＭＯＳトランジスタＱｐ１１、Ｑｐ１２，ＮＭＯＳトランジスタＱｎ１１、Ｑｎ１２のゲート電極に供給される。
第２メタル配線１１５ｆには、入力信号ＩＮ２が供給され、コンタクト１１４ｂを介して第１メタル配線１１３ｅに接続され、さらに、コンタクト１１１ｂを介してゲート配線１０６ｂに接続され、ＰＭＯＳトランジスタＱｐ２１、Ｑｐ２２、ＮＭＯＳトランジスタＱｎ２１、Ｑｎ２２のゲート電極に供給される。
第２メタル配線１１５ｋには、入力信号ＩＮ３が供給され、コンタクト１１４ｃを介して第１メタル配線１１３ｆに接続され、さらに、コンタクト１１１ｃを介してゲート配線１０６ｃに接続され、ＰＭＯＳトランジスタＱｐ３１とＮＭＯＳトランジスタＱｎ３１のゲート電極に供給される。さらに、第１メタル配線１１３ｆは、コンタクト１１１ｄを介してゲート配線１０６ｄに接続され、ＰＭＯＳトランジスタＱｐ３２とＮＭＯＳトランジスタＱｎ３２のゲート電極に供給される。
また、第２メタル配線１１５ｄ、１０５ｅ、１０５ｇ、１０５ｈ、１０５ｉ、１０５ｊ、１０５ｌは、それぞれ信号ＤＵＭ１、ＤＵＭ２、ＤＵＭ３、ＤＵＭ４、ＤＵＭ５、ＤＵＭ６、ＤＵＭ７、ＤＵＭ８が供給されるが、他のブロックで使用されるため本ブロックではどこにも接続されないダミーの配線としてこのブロックを通過する。
本実施例は、行方向に沿って延在している第１メタル配線による電源線１１３ａ（Ｖｃｃ）、基準電源線１１３ｃ（Ｖｓｓ）と直行する形で垂直方向に、第２メタル配線を用いて、出力信号線１１５ａ（ＯＵＴ３２），入力信号線１１５ｃ（ＩＮ１）、１１５ｆ（ＩＮ２）、１１５ｋ（ＩＮ３）を配置しており、無駄な配線領域をなくし、非常に面積の縮小されたレイアウトが提供できる。さらに、空いた領域に、他のブロックで使用する信号線を通すことができ、本ブロックを複数個配置する場合に効率よく配線を通すことができる。
本実施例のブロックを、電源線Ｖｃｃ（１１３ａ）、基準電源線Ｖｓｓ（１１３ｃ）を含めて、ブロックＢＬ３２２と定義する。
また、電源線１１３ａと基準電源線１１３ｃとの間隔を、実施例１（図２ａ）と同じくＬｙ（電源線、基準電源線を含めた間隔）とする。
本実施例によれば、無駄な配線やコンタクト領域を設けずに、入力トランジスタが２個並列接続される３入力ＮＯＲ回路を構成する１２個のＳＧＴを２行６列に配置でき、さらに第２メタル配線を用いることにより、面積が縮小された半導体装置が提供できる。
なお、本実施例では、並列接続するトランジスタは、それぞれ２個としたが、２個以上でも同様であり、例えば３個並列の場合は、さらに横に配置して、２行９列の配置にすれば良い。また、図示しないが、本実施例に示した第２メタル配線による方式は、実施例６（図１１ａ）あるいは実施例７（図１３ａ）にも適用できる。
（実施例１０）
図１６ａ、図１６ｂ、図１６ｃ、図１６ｄ、図１６ｅに第１０の実施例を示す。等価回路は図１に従う。図１６ａは、本発明の３入力ＮＯＲレイアウト（配置）の平面図、図１６ｂは、カットラインＡ－Ａ’に沿った断面図、図１６ｃは、カットラインＢ－Ｂ’に沿った断面図、図１６ｄは、カットラインＣ－Ｃ’に沿った断面図、図１６ｅは、カットラインＤ－Ｄ’に沿った断面図を示す。
本実施例において、図２ａ（実施例１）と異なるところはＮＭＯＳトランジスタＱｎ１、Ｑｎ２、Ｑｎ３、ＰＭＯＳトランジスタＱｐ１、Ｑｐ２及びＱｐ３のソースとドレインの向きを上下逆に配置して、ＮＭＯＳトランジスタＱｎ１、Ｑｎ２、Ｑｎ３、ＰＭＯＳトランジスタＱｐ１の各ドレインが、コンタクトを介して共通に接続されていることである。
なお、図１６ａ、図１６ｂ、図１６ｃ、図１６ｄ、図１６ｅにおいて、図２ａ、図２ｂ、図２ｃ、図２ｄ、図２ｅと同じ構造の箇所については、１００番台の同等の記号で示してある。
基板上に形成された埋め込み酸化膜層（ＢＯＸ）１０１などの絶縁膜上に平面状シリコン層１０２ｎ、１０２ｐａ、１０２ｐｂが形成され、この平面状シリコン層１０２ｎ、１０２ｐａ、１０２ｐｂは不純物注入等により、それぞれｎ＋拡散層、ｐ＋拡散層、ｐ＋拡散層から構成される。１０３は、平面状シリコン層（１０２ｎ、１０２ｐａ、１０２ｐｂ）の表面に形成されるシリサイド層である。１０４ｎ１、１０４ｎ２、１０４ｎ３はｎ型シリコン柱、１０４ｐ１、１０４ｐ２、１０４ｐ３はｐ型シリコン柱、１０５はシリコン柱１０４ｎ１、１０４ｎ２、１０４ｎ３、１０４ｐ１、１０４ｐ２、１０４ｐ３を取り巻くゲート絶縁膜、１０６はゲート電極、１０６ａ、１０６ｂ、１０６ｃ、１０６ｄ、１０６ｅ、１０６ｆは、それぞれゲート配線である。シリコン柱１０４ｎ１、１０４ｎ２、１０４ｎ３の最上部には、それぞれｐ＋拡散層１０７ｐ１、１０７ｐ２、１０７ｐ３が不純物注入等により形成され、シリコン柱１０４ｐ１、１０４ｐ２、１０４ｐ３の最上部には、それぞれｎ＋拡散層１０７ｎ１、１０７ｎ２、１０７ｎ３が不純物注入等により形成される。１０８はゲート絶縁膜１０５を保護するためのシリコン窒化膜、１０９ｐ１、１０９ｐ２、１０９ｐ３、１０９ｎ１、１０９ｎ２、１０９ｎ３はそれぞれｐ＋拡散層１０７ｐ１、１０７ｐ２、１０７ｐ３、ｎ＋拡散層１０７ｎ１、１０７ｎ２、１０７ｎ３に接続されるシリサイド層、１１０ｐ１、１１０ｐ２、１１０ｐ３、１１０ｎ１、１１０ｎ２、１１０ｎ３は、シリサイド層１０９ｐ１、１０９ｐ２、１０９ｐ３、１０９ｎ１、１０９ｎ２、１０９ｎ３と第１メタル配線１１３ｂ、１１３ｇ、１１３ｇ、１１３ｂ、１１３ｂ、１１３ｂとをそれぞれ接続するコンタクト、１１１ａはゲート配線１０６ｂと第１メタル配線１１３ｄとを接続するコンタクト、１１１ｂはゲート配線１０６ｄと第１メタル配線１１３ｅとを接続するコンタクト、１１１ｃはゲート配線１０６ｆと第１メタル配線１１３ｆとを接続するコンタクトである。
また、１１２ａは、下部拡散層１０２ｐｂを覆うシリサイド層１０３と第１メタル配線１１３ａを接続するコンタクト、１１２ｂ（図では４個）は、下部拡散層１０２ｎを覆うシリサイド層１０３と第１メタル配線１１３ｃとを接続するコンタクトである。
シリコン柱１０４ｎ１、下部拡散層１０２ｐａ、上部拡散層１０７ｐ１、ゲート絶縁膜１０５、ゲート電極１０６により、ＰＭＯＳトランジスタＱｐ１を構成し、シリコン柱１０４ｎ２、下部拡散層１０２ｐａ、上部拡散層１０７ｐ２、ゲート絶縁膜１０５、ゲート電極１０６により、ＰＭＯＳトランジスタＱｐ２を構成し、シリコン柱１０４ｎ３、下部拡散層１０２ｐｂ、上部拡散層１０７ｐ３、ゲート絶縁膜１０５、ゲート電極１０６により、ＰＭＯＳトランジスタＱｐ３を構成し、シリコン柱１０４ｐ１、下部拡散層１０２ｎ、上部拡散層１０７ｎ１、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＱｎ１を構成し、シリコン柱１０４ｐ２、下部拡散層１０２ｎ、上部拡散層１０７ｎ２、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＱｎ２を構成し、シリコン柱１０４ｐ３、下部拡散層１０２ｎ、上部拡散層１０７ｎ３、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＱｎ３を構成する。
また、ＰＭＯＳトランジスタＱｐ１のゲート電極１０６にはゲート配線１０６ａが接続され、ＰＭＯＳトランジスタＱｐ２のゲート電極１０６にはゲート配線１０６ｃが接続され、ＰＭＯＳトランジスタＱｐ３のゲート電極１０６にはゲート配線１０６ｅが接続され、ＮＭＯＳトランジスタＱｎ１のゲート電極１０６にはゲート配線１０６ａ及び１０６ｂが接続され、ＮＭＯＳトランジスタＱｎ２のゲート電極１０６にはゲート配線１０６ｃ及び１０６ｄが接続され、ＮＭＯＳトランジスタＱｎ３のゲート電極にはゲート配線１０６ｅ及び１０６ｆが接続される。
ＮＭＯＳトランジスタＱｎ１、Ｑｎ２、Ｑｎ３のソースは、下部拡散層１０２ｎとなり、シリサイド１０３及びコンタクト１１２ｂを介して第１メタル配線１１３ｃに接続され、第１メタル配線１１３ｃには基準電源Ｖｓｓが供給される。ＮＭＯＳトランジスタＱｎ１のドレインである上部拡散層１０７ｎ１はシリサイド１０９ｎ１、コンタクト１１０ｎ１を介して第１メタル配線１１３ｂに接続され、第１メタル配線１１３ｂは出力ＯＵＴ３１となる。ＮＭＯＳトランジスタＱｎ２のドレインである上部拡散層１０７ｎ２はシリサイド１０９ｎ２、コンタクト１１０ｎ２を介して第１メタル配線１１３ｂに接続される。また、ＮＭＯＳトランジスタＱｎ３のドレインである上部拡散層１０７ｎ３はシリサイド１０９ｎ３、コンタクト１１０ｎ３を介して第１メタル配線１１３ｂに接続される。ＰＭＯＳトランジスタＱｐ１のドレインである上部拡散層１０７ｐ１はシリサイド１０９ｐ１、コンタクト１１０ｐ１を介して第１メタル配線１１３ｂに接続される。ここで、上述したように、ＮＭＯＳトランジスタＱｎ１、Ｑｎ２、Ｑｎ３、及びＰＭＯＳトランジスタＱｐ１のドレインがコンタクトを介して第１メタル配線１１３ｂに共通接続される。ＰＭＯＳトランジスタＱｐ１のソースとなる下部拡散層１０２ｐａはシリサイド層１０３を介してＰＭＯＳトランジスタＱｐ２のドレインと接続される。ＰＭＯＳトランジスタＱｐ２のソースである上部拡散層１０７ｐ２はシリサイド１０９ｐ２、コンタクト１１０ｐ２を介して第１メタル配線１１３ｇに接続される。また、ＰＭＯＳトランジスタＱｐ３のドレインである上部拡散層１０７ｐ３はシリサイド１０９ｐ３、コンタクト１１０ｐ３を介して第１メタル配線１１３ｇに接続される。ここで、ＰＭＯＳトランジスタＱｐ２のソースとＰＭＯＳトランジスタＱｐ３のドレインは、第１メタル配線１１３ｇを介して接続される。また、ＰＭＯＳトランジスタＱｐ３のソースは下部拡散層１０２ｐｂとシリサイド領域１０３とコンタクト１１２ａを介して第１メタル配線１１３ａに接続され、第１メタル配線１１３ａには電源Ｖｃｃが供給される。
第１メタル配線１１３ｄには、入力信号ＩＮ１が供給され、コンタクト１１１ａを介してゲート配線１０６ｂに接続され、ＮＭＯＳトランジスタＱｎ１のゲート電極に供給されるとともに、ゲート配線１０６ａを介してＰＭＯＳトランジスタＱｐ１のゲート電極に供給される。
第１メタル配線１１３ｅには、入力信号ＩＮ２が供給され、コンタクト１１１ｂを介してゲート配線１０６ｄに接続され、ＮＭＯＳトランジスタＱｎ２のゲート電極に供給されるとともに、ゲート配線１０６ｃを介してＰＭＯＳトランジスタＱｐ２のゲート電極に供給される。
第１メタル配線１１３ｆには、入力信号ＩＮ３が供給され、コンタクト１１１ｃを介してゲート配線１０６ｆに接続され、ＮＭＯＳトランジスタＱｎ３のゲート電極に供給されるとともに、ゲート配線１０６ｅを介してＰＭＯＳトランジスタＱｐ３のゲート電極に供給される。
本実施例におけるトランジスタの配置方法は、図１６ａにおいて、上から、電源線Ｖｃｃ（１１３ａ）、２行目に配置されたＰＭＯＳトランジスタＱｐ１、Ｑｐ２、Ｑｐ３、１行目に配置されたＮＭＯＳトランジスタＱｎ１、Ｑｎ２、Ｑｎ３、基準電源線Ｖｓｓ（１１３ｃ）の順番で配置されるものである。これらの３入力ＮＯＲ回路を、電源線Ｖｃｃ（１１３ａ）、基準電源線Ｖｓｓ（１１３ｃ）を含めて、ブロックＢＬ３１３と定義する。
また、電源線１１３ａと基準電源線１１３ｃとの間隔をＬｙ（電源線、基準電源線を含めた間隔）として規格化する。このように規格化すれば、本実施例のブロックＢＬ３１３と他のブロックが、横に配置しただけで、電源線、基準電源線が容易に接続できる利点がある。
本実施例によれば、無駄な配線やコンタクト領域を設けずに、３入力ＮＯＲ回路を構成する６個のＳＧＴを２行３列に配置でき、面積が縮小された半導体装置が提供できる。
（実施例１１）
図１７ａ、図１７ｂ及び図１７ｃに、第１１の実施例を示す。等価回路図は図７に従う。図１７ａは、本発明の３入力ＮＯＲレイアウト（配置）の平面図、図１７ｂは、カットラインＡ－Ａ’に沿った断面図、図１７ｃはカットラインＢ－Ｂ’に沿った断面図を示す。なお、縦にカットした断面図は図１６ｄ、図１６ｅと同等であり、省略してある。
図１７ａにおいて、図７のＮＯＲ回路のＮＭＯＳトランジスタＱｎ１１、Ｑｎ１２、Ｑｎ２１、Ｑｎ２２、Ｑｎ３１、Ｑｎ３２が１行目（図の下の行）、ＰＭＯＳトランジスタＱｐ１１、Ｑｐ１２、Ｑｐ２１、Ｑｐ２２、Ｑｐ３１、Ｑｐ３２が２行目（図の上の行）に、それぞれ図の右側より順番に配置されている。
図１６ａと異なるところは、並列接続されたＰＭＯＳトランジスタＱｐ１１、Ｑｐ１２と、同じく並列接続されたＮＭＯＳトランジスタＱｎ１１、Ｑｎ１２が各々隣に配置されていることである。他のトランジスタについても同様である。
なお、図１７ａ、図１７ｂ、図１７ｃにおいて、図１６ａ、図１６ｂ、図１６ｃと同じ構造の箇所については、１００番台の同じ記号で示してある。
基板上に形成された埋め込み酸化膜層（ＢＯＸ）１０１などの絶縁膜上に平面状シリコン層１０２ｎ、１０２ｐａ、１０２ｐｂが形成され、この平面状シリコン層１０２ｎ、１０２ｐａ、１０２ｐｂは不純物注入等により、それぞれｎ＋拡散層、ｐ＋拡散層、ｐ＋拡散層から構成される。１０３は、平面状シリコン層（１０２ｎ、１０２ｐａ、１０２ｐｂ）の表面に形成されるシリサイド層である。１０４ｎ１１、１０４ｎ１２、１０４ｎ２１、１０４ｎ２２、１０４ｎ３１、１０４ｎ３２はｎ型シリコン柱、１０４ｐ１１、１０４ｐ１２、１０４ｐ２１、１０４ｐ２２、１０４ｐ３１、１０４ｐ３２はｐ型シリコン柱、１０５はシリコン柱１０４ｎ１１、１０４ｎ１２、１０４ｎ２１、１０４ｎ２２、１０４ｎ３１、１０４ｎ３２、１０４ｐ１１、１０４ｐ１２、１０４ｐ２１、１０４ｐ２２、１０４ｐ３１、１０４ｐ３２を取り巻くゲート絶縁膜、１０６はゲート電極、１０６ａ、１０６ｂ、１０６ｃ、１０６ｄ、１０６ｅ、１０６ｆ、１０６ｇ、１０６ｈ、１０６ｉ、１０６ｊ、１０６ｋ及び１０６ｌは、それぞれゲート配線である。シリコン柱１０４ｎ１１、１０４ｎ１２、１０４ｎ２１、１０４ｎ２２、１０４ｎ３１、１０４ｎ３２の最上部には、それぞれｐ＋拡散層１０７ｐ１１、１０７ｐ１２、１０７ｐ２１、１０７ｐ２２、１０７ｐ３１、１０７ｐ３２が不純物注入等により形成され、シリコン柱１０４ｐ１１、１０４ｐ１２、１０４ｐ２１、１０４ｐ２２、１０４ｐ３１、１０４ｐ３２の最上部には、それぞれｎ＋拡散層１０７ｎ１１、１０７ｎ１２、１０７ｎ２１、１０７ｎ２２、１０７ｎ３１、１０７ｎ３２が不純物注入等により形成される。１０８はゲート絶縁膜１０５を保護するためのシリコン窒化膜、１０９ｐ１１、１０９ｐ１２、１０９ｐ２１、１０９ｐ２２、１０９ｐ３１、１０９ｐ３２、１０９ｎ１１、１０９ｎ１２、１０９ｎ２１、１０９ｎ２２、１０９ｎ３１、１０９ｎ３２はそれぞれｐ＋拡散層１０７ｐ１１、１０７ｐ１２、１０７ｐ２１、１０７ｐ２２、１０７ｐ３１、１０７ｐ３２、ｎ＋拡散層１０７ｎ１１、１０７ｎ１２、１０７ｎ２１、１０７ｎ２２、１０７ｎ３１、１０７ｎ３２に接続されるシリサイド層、１１０ｐ１１、１１０ｐ１２、１１０ｐ２１、１１０ｐ２２、１１０ｐ３１、１１０ｐ３２、１１０ｎ１１、１１０ｎ１２、１１０ｎ２１、１１０ｎ２２、１１０ｎ３１、１１０ｎ３２は、シリサイド層１０９ｐ１１、１０９ｐ１２、１０９ｐ２１、１０９ｐ２２、１０９ｐ３１、１０９ｐ３２、１０９ｎ１１、１０９ｎ１２、１０９ｎ２１、１０９ｎ２２、１０９ｎ３１、１０９ｎ３２と第１メタル配線１１３ｂ、１１３ｂ、１１３ｇ、１１３ｇ、１１３ｇ、１１３ｇ、１１３ｂ、１１３ｂ、１１３ｂ、１１３ｂ、１１３ｂ、１１３ｂとをそれぞれ接続するコンタクト、１１１ａはゲート配線１０６ｂと第１メタル配線１１３ｄとを接続するコンタクト、１１１ｂはゲート配線１０６ｄと第１メタル配線１１３ｄとを接続するコンタクト、１１１ｃはゲート配線１０６ｆと第１メタル配線１１３ｅとを接続するコンタクト、１１１ｄはゲート配線１０６ｈと第１メタル配線１１３ｅを接続するコンタクト、１１１ｅはゲート配線１０６ｊと第１メタル配線１１３ｆを接続するコンタクト、１１１ｆはゲート配線１０６ｌと第１メタル配線１１３ｆとを接続するコンタクトである。
１１２ａ（図では３個）は、下部拡散層１０２ｐｂを覆うシリサイド層１０３と第１メタル配線１１３ａを接続するコンタクト、１１２ｂ（図では７個）は、下部拡散層１０２ｎを覆うシリサイド層１０３と第１メタル配線１１３ｃを接続するコンタクトである。
シリコン柱１０４ｎ１１、下部拡散層１０２ｐａ、上部拡散層１０７ｐ１１、ゲート絶縁膜１０５、ゲート電極１０６により、ＰＭＯＳトランジスタＱｐ１１を構成し、シリコン柱１０４ｎ１２、下部拡散層１０２ｐａ、上部拡散層１０７ｐ１２、ゲート絶縁膜１０５、ゲート電極１０６により、ＰＭＯＳトランジスタＱｐ１２を構成し、シリコン柱１０４ｎ２１、下部拡散層１０２ｐａ、上部拡散層１０７ｐ２１、ゲート絶縁膜１０５、ゲート電極１０６により、ＰＭＯＳトランジスタＱｐ２１を構成し、シリコン柱１０４ｎ２２、下部拡散層１０２ｐａ、上部拡散層１０７ｐ２２、ゲート絶縁膜１０５、ゲート電極１０６により、ＰＭＯＳトランジスタＱｐ２２を構成し、シリコン柱１０４ｎ３１、下部拡散層１０２ｐｂ、上部拡散層１０７ｐ３１、ゲート絶縁膜１０５、ゲート電極１０６により、ＰＭＯＳトランジスタＱｐ３１を構成し、シリコン柱１０４ｎ３２、下部拡散層１０２ｐｂ、上部拡散層１０７ｐ３２、ゲート絶縁膜１０５、ゲート電極１０６により、ＰＭＯＳトランジスタＱｐ３２を構成し、シリコン柱１０４ｐ１１、下部拡散層１０２ｎ、上部拡散層１０７ｎ１１、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＱｎ１１を構成し、シリコン柱１０４ｐ１２、下部拡散層１０２ｎ、上部拡散層１０７ｎ１２、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＱｎ１２を構成し、シリコン柱１０４ｐ２１、下部拡散層１０２ｎ、上部拡散層１０７ｎ２１、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＱｎ２１を構成し、シリコン柱１０４ｐ２２、下部拡散層１０２ｎ、上部拡散層１０７ｎ２２、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＱｎ２２を構成し、シリコン柱１０４ｐ３１、下部拡散層１０２ｎ、上部拡散層１０７ｎ３１、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＱｎ３１を構成し、シリコン柱１０４ｐ３２、下部拡散層１０２ｎ、上部拡散層１０７ｎ３２、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＱｐ３２を構成する。
また、ＰＭＯＳトランジスタＱｐ１１のゲート電極１０６にはゲート配線１０６ａが接続され、ＰＭＯＳトランジスタＱｐ１２のゲート電極１０６にはゲート配線１０６ｃが接続され、ＰＭＯＳトランジスタＱｐ２１のゲート電極１０６にはゲート配線１０６ｅが接続され、ＰＭＯＳトランジスタＱｐ２２のゲート電極１０６にはゲート配線１０６ｇが接続され、ＰＭＯＳトランジスタＱｐ３１のゲート電極１０６にはゲート配線１０６ｉが接続され、ＰＭＯＳトランジスタＱｐ３２のゲート電極１０６にはゲート配線１０６ｋが接続され、ＮＭＯＳトランジスタＱｎ１１のゲート電極１０６にはゲート配線１０６ａ及び１０６ｂが接続され、ＮＭＯＳトランジスタＱｎ１２のゲート電極１０６にはゲート配線１０６ｃ及び１０６ｄが接続され、ＮＭＯＳトランジスタＱｎ２１のゲート電極にはゲート配線１０６ｅ及び１０６ｆが接続され、ＮＭＯＳトランジスタＱｎ２２のゲート電極にはゲート配線１０６ｇ及び１０６ｈが接続され、ＮＭＯＳトランジスタＱｎ３１のゲート電極にはゲート配線１０６ｉ及び１０６ｊが接続され、ＮＭＯＳトランジスタＱｎ３２のゲート電極にはゲート配線１０６ｋ及び１０６ｌが接続される。
ＮＭＯＳトランジスタＱｎ１１、Ｑｎ１２、Ｑｎ２１、Ｑｎ２２、Ｑｎ３１、Ｑｎ３２のソースは、下部拡散層１０２ｎとなり、シリサイド１０３及びコンタクトを介して第１メタル配線１１３ｃに接続され、第１メタル配線１１３ｃには基準電源Ｖｓｓが供給される。ＮＭＯＳトランジスタＱｎ１１のドレインである上部拡散層１０７ｎ１１はシリサイド１０９ｎ１１、コンタクト１１０ｎ１１を介して第１メタル配線１１３ｂに接続され、第１メタル配線１１３ｂは出力ＯＵＴ３２となる。ＮＭＯＳトランジスタＱｎ１２のドレインである上部拡散層１０７ｎ１２はシリサイド１０９ｎ１２、コンタクト１１０ｎ１２を介して第１メタル配線１１３ｂに接続される。また、ＮＭＯＳトランジスタＱｎ２１のドレインである上部拡散層１０７ｎ２１はシリサイド１０９ｎ２１、コンタクト１１０ｎ２１を介して第１メタル配線１１３ｂに接続される。ＮＭＯＳトランジスタＱｎ２２のドレインである上部拡散層１０７ｎ２２はシリサイド１０９ｎ２２、コンタクト１１０ｎ２２を介して第１メタル配線１１３ｂに接続される。ＮＭＯＳトランジスタＱｎ３１のドレインである上部拡散層１０７ｎ３１はシリサイド１０９ｎ３１、コンタクト１１０ｎ３１を介して第１メタル配線１１３ｂに接続される。また、ＮＭＯＳトランジスタＱｎ３２のドレインである上部拡散層１０７ｎ３２はシリサイド１０９ｎ３２、コンタクト１１０ｎ３２を介して第１メタル配線１１３ｂに接続される。ＰＭＯＳトランジスタＱｐ１１のドレインである上部拡散層１０７ｐ１１はシリサイド１０９ｐ１１、コンタクト１１０ｐ１１を介して第１メタル配線１１３ｂに接続される。ＰＭＯＳトランジスタＱｐ１２のドレインである上部拡散層１０７ｐ１２はシリサイド１０９ｐ１２、コンタクト１１０ｐ１２を介して第１メタル配線１１３ｂに接続される。
ここで、上述したように、ＮＭＯＳトランジスタＱｎ１１、Ｑｎ１２、Ｑｎ２１、Ｑｎ２２、Ｑｎ３１、Ｑｎ３２、ＰＭＯＳトランジスタＱｐ１１及びＰＭＯＳトランジスタＱｐ１２のドレインがコンタクトを介して第１メタル配線１１３ｂに共通接続され第１メタル配線１１３ｂは、出力ＯＵＴ３２となる。ＰＭＯＳトランジスタＱｐ１１およびＱｐ１２のソースとなる下部拡散層１０２ｐａはシリサイド層１０３を介してＰＭＯＳトランジスタＱｐ２１およびＱｐ２２のドレインと接続される。ＰＭＯＳトランジスタＱｐ２１のソースである上部拡散層１０７ｐ２１はシリサイド１０９ｐ２１、コンタクト１１０ｐ２１を介して第１メタル配線１１３ｇに接続され、同じく、ＰＭＯＳトランジスタＱｐ２２のソースである上部拡散層１０７ｐ２２はシリサイド１０９ｐ２２、コンタクト１１０ｐ２２を介して第１メタル配線１１３ｇに接続される。ＰＭＯＳトランジスタＱｐ３１のドレインである上部拡散層１０７ｐ３１はシリサイド１０９ｐ３１、コンタクト１１０ｐ３１を介して第１メタル配線１１３ｇに接続され、同じくＰＭＯＳトランジスタＱｐ３２のドレインである上部拡散層１０７ｐ３２はシリサイド１０９ｐ３２、コンタクト１１０ｐ３２を介して第１メタル配線１１３ｇに接続される。ここで、ＰＭＯＳトランジスタＱｐ２１、Ｑｐ２２のソースとＰＭＯＳトランジスタＱｐ３１、Ｑｐ３２のドレインは、第１メタル配線１１３ｇを介して接続される。また、ＰＭＯＳトランジスタＱｐ３１、Ｑｐ３２のソースは各々下部拡散層１０２ｐｂとシリサイド領域１０３とコンタクト１１２ｂを介して第１メタル配線１１３ａに接続され、第１メタル配線１１３ａには電源Ｖｃｃが供給される。
第１メタル配線１１３ｄには、入力信号ＩＮ１が供給され、コンタクト１１１ａを介してゲート配線１０６ｂに接続され、ＮＭＯＳトランジスタＱｎ１１のゲート電極に供給されるとともに、ゲート配線１０６ａを介してＰＭＯＳトランジスタＱｐ１１のゲート電極に供給される。また、メタル配線１１３ｄは、コンタクト１１１ｂを介してゲート配線１０６ｄに接続され、ＮＭＯＳトランジスタＱｎ１２のゲート電極に供給されるとともに、ゲート配線１０６ｃを介してＰＭＯＳトランジスタＱｐ１２のゲート電極に供給される。
第１メタル配線１１３ｅには、入力信号ＩＮ２が供給され、コンタクト１１１ｃを介してゲート配線１０６ｆに接続され、ＮＭＯＳトランジスタＱｎ２１のゲート電極に供給されるとともに、ゲート配線１０６ｅを介してＰＭＯＳトランジスタＱｐ２１のゲート電極に供給される。また、メタル配線１１３ｅは、コンタクト１１１ｄを介してゲート配線１０６ｈに接続され、ＮＭＯＳトランジスタＱｎ２２のゲート電極に供給されるとともに、ゲート配線１０６ｇを介してＰＭＯＳトランジスタＱｐ２２のゲート電極に供給される。
第１メタル配線１１３ｆには、入力信号ＩＮ３が供給され、コンタクト１１１ｅを介してゲート配線１０６ｊに接続され、ＮＭＯＳトランジスタＱｎ３１のゲート電極に供給されるとともに、ゲート配線１０６ｉを介してＰＭＯＳトランジスタＱｐ３１のゲート電極に供給される。また、メタル配線１１３ｆは、コンタクト１１１ｆを介してゲート配線１０６ｌに接続され、ＮＭＯＳトランジスタＱｎ３２のゲート電極に供給されるとともに、ゲート配線１０６ｋを介してＰＭＯＳトランジスタＱｐ３２のゲート電極に供給される。
これらの３入力ＮＯＲ回路を、電源線Ｖｃｃ（１１３ａ）、基準電源線Ｖｓｓ（１１３ｃ）を含めて、ブロックＢＬ３２３と定義する。
また、電源線１１３ａと基準電源線１１３ｃとの間隔を、実施例１（図２ａ）と同じくＬｙ（電源線、基準電源線を含めた間隔）とする。
本実施例によれば、無駄な配線やコンタクト領域を設けずに、３入力ＮＯＲ回路で入力トランジスタが各々２個並列となった構成の１２個のＳＧＴを２行６列に配置でき、面積が縮小された半導体装置が提供できる。
なお、本実施例では、並列接続するトランジスタは、それぞれ２個としたが、２個以上でも同様であり、例えば３個並列の場合は、さらに横に配置して、２行９列の配置にすれば良い。
（実施例１２）
以上の実施例では、基板上に形成された埋め込み酸化膜層（ＢＯＸ）などの絶縁膜上に平面状シリコンを配置したプロセスの例を用いて配置を説明したが、バルクのＣＭＯＳプロセスを用いても同様である。一例として、図１８に、図２の実施例を、バルクＣＭＯＳプロセスにて配置した第１２の実施例を示す。
図１８ａは、本発明の３入力ＮＯＲレイアウト（配置）の平面図、図１８ｂは、カットラインＡ－Ａ’に沿った断面図、図１８ｃは、カットラインＢ－Ｂ’に沿った断面図、図１８ｄは、カットラインＣ－Ｃ’に沿った断面図、図１８ｅは、カットラインＤ－Ｄ’に沿った断面図を示す。
図１８ａ、図１８ｂ、図１８ｃ、図１８ｄ、図１８ｅにおいて、図２ａ、図２ｂ、図２ｃ、図２ｄ、図２ｅと同じ構造の箇所については、同じ１００番台の同等の記号で示してある。
特許文献３の特許第４７５６２２１号公報を参照して、図２のＢＯＸプロセスと図１８のバルクＣＭＯＳプロセスでは、図１８ａの平面図では違いがない。図１８ｂ、図１８ｃ、図１８ｄ、図１８ｅの断面図において、異なる点がある。図１８ｂにおいて、１５０は、ｐ型シリコン基板である。１６０は、素子分離（アイソレーション）用の絶縁体である。また、１７０は、リーク防止の分離層となるｎ－領域である。このｐ型シリコン基板１５０、素子分離用の絶縁体１６０、リーク防止分離層１７０以外の、下層拡散層より上側の工程、構造はまったく同じであり、本発明の実施例１～１１までをバルクＣＭＯＳプロセスで実現できる。
以上、実施例１から実施例１２まで説明したが、実施例の図面以外にも、実施例８（図１４ａ）の第２メタル配線による面積縮小方法を、実施例１０（図１６ａ）に適用することも可能である。また、実施例６（図１１ａ）あるいは実施例７（図１３ａ）のｍ行ｎ列の配置方法を、実施例１１（図１７ａ）の第２メタル配線の例に適用しても良い。
なお、本実施例の説明では、便宜上、ＰＭＯＳトランジスタのシリコン柱はｎ型シリコン、ＮＭＯＳシリコン柱はｐ型シリコン層と定義したが、微細化されたプロセスでは、不純物注入による濃度の制御が困難となるため、ＰＭＯＳトランジスタもＮＭＯＳトランジスタも、シリコン柱は不純物注入を行わない、いわゆる中性（イントリンジック：Ｉｎｔｒｉｎｓｉｃ）な半導体を用い、チャネルの制御、すなわちＰＭＯＳ、ＮＭＯＳの閾値は、金属ゲート材固有のワークファンクション（Ｗｏｒｋ　Ｆｕｎｃｔｉｎ）の差を利用する場合もある。
また、本実施例では、下部拡散層あるいは上部拡散層をシリサイド層で覆うようにしたが、低抵抗にするためにシリサイドを採用したものであり、特にシリサイドでなくとも、他の低抵抗な材料あるいは金属でもかまわない。
本発明の本質は、出力端子に接続されるトランジスタのドレインを下部拡散層を介して共通に接続することにより面積を縮小する、あるいは、出力端子に接続されるトランジスタのドレインを上部拡散層及びコンタクトを介して共通に接続することにより面積を縮小することであり、この配置方法に従った場合において、ゲート配線の配線方法、配線位置、メタル配線の配線方法及び配線位置等は本実施例の図面に示したもの以外のものも、本発明の技術的範囲に属するものである。
Ｑｐ１、Ｑｐ２、Ｑｐ３、Ｑｐ４、Ｑｐ５、Ｑｐ１１、Ｑｐ１２、Ｑｐ２１、Ｑｐ２２、Ｑｐ３１、Ｑｐ３２：ＰチャネルＭＯＳトランジスタ
Ｑｎ１、Ｑｎ２、Ｑｎ３、Ｑｎ４、Ｑｎ５、Ｑｎ１１、Ｑｎ１２、Ｑｎ２１、Ｑｎ２２、Ｑｎ３１、Ｑｎ３２：ＮチャネルＭＯＳトランジスタ
１０１：埋め込み酸化膜層
１０２ｐ、１０２ｎａ、１０２ｎｂ、１０２ｎｃ：平面状シリコン層
１０３：シリサイド層
１０４ｐ１、１０４ｐ２、１０４ｐ３、１０４ｐ４、１０４ｐ５、１０４ｐ１１、１０４ｐ１２、１０４ｐ２１、１０４ｐ２２、１０４ｐ３１、１０４ｐ３２：ｐ型シリコン柱
１０４ｎ１、１０４ｎ２、１０４ｎ３、１０４ｎ４、１０４ｎ５、１０４ｎ１１、１０４ｎ１２、１０４ｎ２１、１０４ｎ２２、１０４ｎ３１、１０４ｎ３２：ｎ型シリコン柱
１０５：ゲート絶縁膜
１０６：ゲート電極
１０６ａ、１０６ｂ、１０６ｃ、１０６ｄ、１０６ｅ、１０６ｆ、１０６ｇ、１０６ｈ、１０６ｉ、１０６ｊ、１０６ｋ、１０６ｌ：ゲート配線
１０７ｐ１、１０７ｐ２、１０７ｐ３、１０７ｐ４、１０７ｐ５、１０７ｐ１１、１０７ｐ１２、１０７ｐ２１、１０７ｐ２２、１０７ｐ３１、１０７ｐ３２：ｐ＋拡散層
１０７ｎ１、１０７ｎ２、１０７ｎ３、１０７ｎ４、１０７ｎ５、１０７ｎ１１、１０７ｎ１２、１０７ｎ２１、１０７ｎ２２、１０７ｎ３１、１０７ｎ３２：ｎ＋拡散層
１０８：シリコン窒化膜
１０９ｐ１、１０９ｐ２、１０９ｐ３、１０９ｐ４、１０９ｐ５、１０９ｐ１１、１０９ｐ１２、１０９ｐ２１、１０９ｐ２２、１０９ｐ３１、１０９ｐ３２、１０９ｎ１、１０９ｎ２、１０９ｎ３、１０９ｎ４、１０９ｎ５、１０９ｎ１１、１０９ｎ１２、１０９ｎ２１、１０９ｎ２２、１０９ｎ３１、１０９ｎ３２：シリサイド層
１１０ｐ１、１１０ｐ２、１１０ｐ３、１１０ｐ４、１１０ｐ５、１１０ｐ１１、１１０ｐ１２、１１０ｐ２１、１１０ｐ２２、１１０ｐ３１、１１０ｐ３２、１１０ｎ１、１１０ｎ２、１１０ｎ３、１１０ｎ４、１１０ｎ５、１１０ｎ１１、１１０ｎ１２、１１０ｎ２１、１１０ｎ２２、１１０ｎ３１、１１０ｎ３２：コンタクト
１１１ａ、１１１ｂ、１１１ｃ、１１１ｄ、１１１ｅ、１１１ｆ：コンタクト
１１２ａ、１１２ｂ：コンタクト
１１３ａ、１１３ｂ、１１３ｃ、１１３ｄ、１１３ｅ、１１３ｆ：第１メタル配線
１１４ａ、１１４ｂ、１１４ｃ、１１４ｄ：コンタクト
１１５ａ、１１５ｂ、１１５ｃ、１１５ｄ、１１５ｅ、１１５ｆ、１１５ｇ、１１５ｈ、１１５ｉ、１１５ｊ、１１５ｋ、１１５ｌ：第２メタル配線
１５０：ｐ型シリコン基板
１６０：素子分離用絶縁体
１７０ａ、１７０ｂ：リーク防止分離層

Claims (25)

  1. 　ソース、ドレイン及びゲートが、基板と垂直な方向に階層的に配置される複数のトランジスタを、基板上に２行ｎ列（ｎ≧２）に配列することによりＮＯＲ回路を構成する半導体装置であって、
    前記各トランジスタは、
    シリコン柱と、
    前記シリコン柱の側面を取り囲む絶縁体と、
    前記絶縁体を囲むゲートと、
    前記シリコン柱の上部又は下部に配置されるソース領域と、
    前記シリコン柱の上部又は下部に配置されるドレイン領域であって、前記シリコン柱に対して前記ソース領域と反対側に配置されるドレイン領域とを備え、
    前記複数のトランジスタは、
    １行ｎ列に並んだｎ個のＮチャネルＭＯＳトランジスタと
    １行ｎ列に並んだｎ個のＰチャネルＭＯＳトランジスタと
    で構成され、
    前記ｎ個のＮチャネルＭＯＳトランジスタ及び前記ｎ個のＰチャネルＭＯＳトランジスタの各々は、
    第ｋ列目（ｋ＝１～ｎ）のＮチャネルＭＯＳトランジスタと第ｋ列目（ｋ＝１～ｎ）のＰチャネルＭＯＳトランジスタは対を成し、各々のゲートは互いに接続されており、
    前記ｎ個のＮチャネルＭＯＳトランジスタと第１列目のＰチャネルＭＯＳトランジスタのドレイン領域はシリコン柱より基板側に配置されており、前記ｎ個のＮチャネルＭＯＳトランジスタと前記第１列目のＰチャネルＭＯＳトランジスタのドレイン領域が、互いにシリサイド領域を介して接続されており、
    第ｓ列目（ｓ＝１～ｎ－１）のＰチャネルＭＯＳトランジスタのソースと第ｓ＋１列目のＰチャネルＭＯＳトランジスタのドレインは互いに接続されていることを特徴とする半導体装置。
  2. 　前記ｎ個のＮチャネルＭＯＳトランジスタのソースは、各々、行に沿って延在した基準電源線に接続され、前記ｎ列目のＰチャネルＭＯＳトランジスタのソースは、行に沿って延在した電源線に接続されることを特徴とする、請求項１に記載の半導体装置。
  3. 　前記第ｎ個のＰチャネルＭＯＳトランジスタは、偶数列目のＰチャネルＭＯＳトランジスタのソース領域がシリコン柱より基板側に配置されていることを特徴とする請求項１あるいは請求項２に記載の半導体装置。
  4. 　前記各々のゲートが互いに接続されるｎ個のトランジスタ対において、各々の組のゲートに対応してｎ個の入力信号が接続されることを特徴とする請求項１～請求項３のいずれか一項に記載の半導体装置。
  5. 　前記電源線及び基準電源線は第１のメタル配線により構成され、前記入力信号は、前記電源線及び基準電源線に対して直角方向に延在する第２のメタル配線により構成されることを特徴とする請求項１～請求項４のいずれか一項に記載の半導体装置。
  6. 　ソース、ドレイン及びゲートが、基板と垂直な方向に階層的に配置される複数のトランジスタを、基板上に２行ｎ列（ｎ≧４）に配列し、ｇ個の入力信号（ｎ＝ｈ×ｇ、ｇ及びｈは整数）を有するＮＯＲ回路を構成する半導体装置であって、
    前記各トランジスタは、
    シリコン柱と、
    前記シリコン柱の側面を取り囲む絶縁体と、
    前記絶縁体を囲むゲートと、
    前記シリコン柱の上部又は下部に配置されるソース領域と、
    前記シリコン柱の上部又は下部に配置されるドレイン領域であって、前記シリコン柱に対して前記ソース領域と反対側に配置されるドレイン領域とを備え、
    前記複数のトランジスタは、
    １行ｎ列に並んだｎ個のＮチャネルＭＯＳトランジスタと
    １行ｎ列に並んだｎ個のＰチャネルＭＯＳトランジスタと
    で構成され、
    前記ｎ個のＮチャネルＭＯＳトランジスタ及び前記ｎ個のＰチャネルＭＯＳトランジスタの各々は、
    第ｋ列目（ｋ＝１～ｎ）のＮチャネルＭＯＳトランジスタと第ｋ列目（ｋ＝１～ｎ）のＰチャネルＭＯＳトランジスタは対を成し、各々のゲートは互いに接続されており、
    前記ｎ個のＮチャネルＭＯＳトランジスタと前記第１列から第ｈ列までのｈ個のＰチャネルＭＯＳトランジスタのドレイン領域は、シリコン柱より基板側に配置されており、且つ、互いにシリサイド領域を介して接続されており、
    前記ｎ列をｈ個ｇ組にグルーピングし、前記ｇ番目の組のＰチャネルＭＯＳトランジスタのソースと前記ｇ＋１番目の組のＰチャネルＭＯＳトランジスタのドレインが互いに接続されていることを特徴とする半導体装置。
  7. 　前記ｎ個のＮチャネルＭＯＳトランジスタのソースは、各々、行に沿って延在した基準電源線に接続され、前記ｇ組にグルーピングされた最後の組のｈ個のＰチャネルＭＯＳトランジスタのソースは、行に沿って延在した電源線に接続されることを特徴とする、請求項６に記載の半導体装置。
  8. 　前記第ｇ組にグルーピングされたｈ個のＰチャネルＭＯＳトランジスタは、前記偶数組のＰチャネルＭＯＳトランジスタのソース領域がシリコン柱より基板側に配置されていることを特徴とする請求項６あるいは請求項７に記載の半導体装置。
  9. 　前記各々のゲートが互いに接続されるｎ組のトランジスタ対において、前記ｇ個の入力信号が、各々前記ｎ対のトランジスタ対の任意のｈ個の対のゲートに接続されることを特徴とする請求項６～請求項８のいずれか一項に記載の半導体装置。
  10. 　前記電源線及び基準電源線は第１のメタル配線により構成され、前記入力信号は、前記電源線及び基準電源線に対して直角方向に延在する第２のメタル配線により構成されることを特徴とする請求項６～請求項９のいずれか一項に記載の半導体装置。
  11. 　ソース、ドレイン及びゲートが、基板と垂直な方向に階層的に配置される複数のトランジスタを、基板上にｍ行ｎ列（ｍ≧３、ｎ≧２）に配列することによりＮＯＲ回路を構成する半導体装置であって、
    前記各トランジスタは、
    シリコン柱と、
    前記シリコン柱の側面を取り囲む絶縁体と、
    前記絶縁体を囲むゲートと、
    前記シリコン柱の上部又は下部に配置されるソース領域と、
    前記シリコン柱の上部又は下部に配置されるドレイン領域であって、前記シリコン柱に対して前記ソース領域と反対側に配置されるドレイン領域とを備え、
    前記複数のトランジスタは、
    ｉ行ｎ列に並んだｉ×ｎ個のＮチャネルＭＯＳトランジスタと
    ｊ行ｎ列に並んだｊ×ｎ個のＰチャネルＭＯＳトランジスタと
    で構成され、
    ｉ＋ｊ＝ｍであり、
    前記ｉ×ｎ個のＮチャネルＭＯＳトランジスタ及び前記ｊ×ｎ個のＰチャネルＭＯＳトランジスタの各々は、
    第ｋ列目（ｋ＝１～ｎ）のＮチャネルＭＯＳトランジスタと第ｋ列目（ｋ＝１～ｎ）のＰチャネルＭＯＳトランジスタは組を成し、各々のゲートは互いに接続されており、
    前記ｉ×ｎ個のＮチャネルＭＯＳトランジスタと第１列目のｊ個のＰチャネルＭＯＳトランジスタのドレイン領域はシリコン柱より基板側に配置されており、前記ｉ×ｎ個のＮチャネルＭＯＳトランジスタと前記第１列目のｊ個のＰチャネルＭＯＳトランジスタのドレイン領域が、互いにシリサイド領域を介して接続されており、
    第ｓ列目（ｓ＝１～ｎ－１）のＰチャネルＭＯＳトランジスタのソースと第ｓ＋１列目のＰチャネルＭＯＳトランジスタのドレインは互いに接続されていることを特徴とする半導体装置。
  12. 　前記ｉ×ｎ個のＮチャネルＭＯＳトランジスタのソースは、各々、行に沿って延在した基準電源線に接続され、前記ｎ列目のｊ個のＰチャネルＭＯＳトランジスタのソースは、行に沿って延在した電源線に接続されることを特徴とする、請求項１１に記載の半導体装置。
  13. 　前記第ｊ×ｎ個のＰチャネルＭＯＳトランジスタは、偶数列目のｊ個のＰチャネルＭＯＳトランジスタのソース領域がシリコン柱より基板側に配置されていることを特徴とする請求項１１あるいは請求項１２に記載の半導体装置。
  14. 　前記各々のゲートが互いに接続されるｎ対のトランジスタ対において、各々の組のゲートに対応してｎ個の入力信号が接続されることを特徴とする請求項１１～請求項１３のいずれか一項に記載の半導体装置。
  15. 　前記電源線及び基準電源線は第１のメタル配線により構成され、前記入力信号は、前記電源線及び基準電源線に対して直角方向に延在する第２のメタル配線により構成されることを特徴とする請求項１１～請求項１４のいずれか一項に記載の半導体装置。
  16. 　ソース、ドレイン及びゲートが、基板と垂直な方向に階層的に配置される複数のトランジスタを、基板上にｍ行ｎ列（ｍ≧２、ｎ≧２）に配列し、ｇ個の入力信号（ｎ＝ｈ×ｇ、ｇ及びｈは整数）を有するＮＯＲ回路を構成する半導体装置であって、
    前記各トランジスタは、
    シリコン柱と、
    前記シリコン柱の側面を取り囲む絶縁体と、
    前記絶縁体を囲むゲートと、
    前記シリコン柱の上部又は下部に配置されるソース領域と、
    前記シリコン柱の上部又は下部に配置されるドレイン領域であって、前記シリコン柱に対して前記ソース領域と反対側に配置されるドレイン領域とを備え、
    前記複数のトランジスタは、
    ｉ行ｎ列に並んだｉ×ｎ個のＮチャネルＭＯＳトランジスタと
    ｊ行ｎ列に並んだｊ×ｎ個のＰチャネルＭＯＳトランジスタと
    で構成され、
    ｉ＋ｊ＝ｍであり、
    前記ｉ×ｎ個のＮチャネルＭＯＳトランジスタ及び前記ｊ×ｎ個のＰチャネルＭＯＳトランジスタの各々は、
    第ｋ列目（ｋ＝１～ｎ）のＮチャネルＭＯＳトランジスタと第ｋ列目（ｋ＝１～ｎ）のＰチャネルＭＯＳトランジスタは組を成し、各々のゲートは互いに接続されており、
    前記ｉ×ｎ個のＮチャネルＭＯＳトランジスタと前記第１列目から第ｈ列目までのｊ×ｈ個のＰチャネルＭＯＳトランジスタのドレイン領域はシリコン柱より基板側に配置されており、
    前記ｉ×ｎ個のＮチャネルＭＯＳトランジスタと前記第１列目から第ｈ列目までのｊ×ｈ個のＰチャネルＭＯＳトランジスタのドレイン領域が、互いにシリサイド領域を介して接続されており、
    前記ｎ列をｈ個ｇ組にグルーピングし、前記ｇ番目の組のＰチャネルＭＯＳトランジスタのソースと前記ｇ＋１番目の組のＰチャネルＭＯＳトランジスタのドレインが互いに接続されていることを特徴とする半導体装置。
  17. 　前記ｉ×ｎ個のＮチャネルＭＯＳトランジスタのソースは、各々、行に沿って延在した基準電源線に接続され、前記ｇ個にグルーピングされた最後の組のｈ個のＰチャネルＭＯＳトランジスタのソースは、行に沿って延在した電源線に接続されることを特徴とする、請求項１６に記載の半導体装置。
  18. 　前記第ｇ組にグルーピングされたｊ×ｈ個のＰチャネルＭＯＳトランジスタは、前記偶数組のＰチャネルＭＯＳトランジスタのソース領域がシリコン柱より基板側に配置されていることを特徴とする請求項１６あるいは請求項１７に記載の半導体装置。
  19. 　前記各々のゲートが互いに接続されるｎ組のトランジスタ群（Ｎチャネルトランジスタｉ個、ＰチャネルＭＯＳトランジスタｊ個）において、前記ｇ個の入力信号が、各々前記ｎ組のトランジスタ群の任意のｈ個のゲートに接続されることを特徴とする請求項１６～請求項１８のいずれか一項に記載の半導体装置。
  20. 　前記電源線及び基準電源線は第１のメタル配線により構成され、前記入力信号は、前記電源線及び基準電源線に対して直角方向に延在する第２のメタル配線により構成されることを特徴とする請求項１６～請求項１９のいずれか一項に記載の半導体装置。
  21. 　ソース、ドレイン及びゲートが、基板と垂直な方向に階層的に配置される複数のトランジスタを、基板上にｍ行ｎ列（ｍ≧２、ｎ≧２）に配列し、ｇ個の入力信号（ｎ＝ｈ×ｇ、ｇ及びｈは整数）を有するＮＯＲ回路を構成する半導体装置であって、
    前記各トランジスタは、
    シリコン柱と、
    前記シリコン柱の側面を取り囲む絶縁体と、
    前記絶縁体を囲むゲートと、
    前記シリコン柱の上部又は下部に配置されるソース領域と、
    前記シリコン柱の上部又は下部に配置されるドレイン領域であって、前記シリコン柱に対して前記ソース領域と反対側に配置されるドレイン領域とを備え、
    前記複数のトランジスタは、
    ｉ行ｎ列に並んだｉ×ｎ個のＮチャネルＭＯＳトランジスタと
    ｊ行ｎ列に並んだｊ×ｎ個のＰチャネルＭＯＳトランジスタと
    で構成され、
    ｉ＋ｊ＝ｍであり、
    前記ｉ×ｎ個のＮチャネルＭＯＳトランジスタ及び前記ｊ×ｎ個のＰチャネルＭＯＳトランジスタの各々は、
    第ｋ列目（ｋ＝１～ｎ）のＮチャネルＭＯＳトランジスタと第ｋ列目（ｋ＝１～ｎ）のＰチャネルＭＯＳトランジスタは組を成し、各々のゲートは互いに接続されており、
    前記ｉ×ｎ個のＮチャネルＭＯＳトランジスタと前記第１列目から第ｈ列目までのｊ×ｈ個のＰチャネルＭＯＳトランジスタのソース領域はシリコン柱より基板側に配置されており、
    前記ｉ×ｎ個のＮチャネルＭＯＳトランジスタと前記第１列目から第ｈ列目までのｊ×ｈ個のＰチャネルＭＯＳトランジスタのドレイン領域が、互いにコンタクトを介して接続されており、
    前記ｎ列をｈ個ｇ組にグルーピングし、前記ｇ番目の組のＰチャネルＭＯＳトランジスタのソースと前記ｇ＋１番目の組のＰチャネルＭＯＳトランジスタのドレインが互いに接続されていることを特徴とする半導体装置。
  22. 　前記ｉ×ｎ個のＮチャネルＭＯＳトランジスタのソースは、各々、行に沿って延在した基準電源線に接続され、前記ｇ個にグルーピングされた最後の組のｈ個のＰチャネルＭＯＳトランジスタのソースは、行に沿って延在した電源線に接続されることを特徴とする、請求項２１に記載の半導体装置。
  23. 　前記第ｇ組にグルーピングされたｊ×ｈ個のＰチャネルＭＯＳトランジスタは、前記偶数組のＰチャネルＭＯＳトランジスタのドレイン領域がシリコン柱より基板側に配置されていることを特徴とする請求項２１あるいは請求項２２に記載の半導体装置。
  24. 　前記各々のゲートが互いに接続されるｎ組のトランジスタ群（Ｎチャネルトランジスタｉ個、ＰチャネルＭＯＳトランジスタｊ個）において、前記ｇ個の入力信号が、各々前記ｎ組のトランジスタ群の任意のｈ個のゲートに接続されることを特徴とする請求項２１～請求項２３のいずれか一項に記載の半導体装置。
  25. 　前記電源線及び基準電源線は第１のメタル配線により構成され、前記入力信号は、前記電源線及び基準電源線に対して直角方向に延在する第２のメタル配線により構成されることを特徴とする請求項２１～請求項２４のいずれか一項に記載の半導体装置。
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