JP2011108702A - 半導体装置 - Google Patents
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Abstract
【解決手段】ソース、ドレイン及びゲートが、基板上に階層的に配置される半導体素子であって、シリコン柱と、前記シリコン柱の側面を取り囲む絶縁体と、前記絶縁体を囲むゲートと、前記シリコン柱の上部又は下部に配置されるソース領域と、前記シリコン柱の上部又は下部に配置されるドレイン領域であって、前記シリコン柱に対して前記ソース領域と反対側に配置されるドレイン領域とを備え、前記シリコン柱と前記ソース領域との接触面は、前記シリコン柱と前記ドレイン領域との接触面より小さい半導体素子を提供することにより上記課題を解決する。
【選択図】図2
Description
本発明は上記課題に鑑みなされたものであり、 SGT構造のオン電流の増加により高速動作する半導体装置を提供することを目的とする。
シリコン柱と、
前記シリコン柱の側面を取り囲む絶縁体と、
前記絶縁体を囲むゲートと、
前記シリコン柱の上部又は下部に配置されるソース領域と、
前記シリコン柱の上部又は下部に配置されるドレイン領域であって、前記シリコン柱に対して前記ソース領域と反対側に配置されるドレイン領域とを備え、
前記シリコン柱と前記ソース領域との接触面は、前記シリコン柱と前記ドレイン領域との接触面より小さい半導体素子が提供される。
実施の形態例1:半導体装置
図1は本発明の半導体装置におけるトランジスタの概略鳥瞰図である。図2は図1のカットラインA−A'における概略断面図であり、図3は図2のカットラインB−B'における概略断面図であり、図4は図2のカットラインC−C'における概略断面図であり、図5は図2のカットラインD−D'における概略断面図である。高抵抗領域のシリコン柱1010と、その側面を囲む第一の絶縁体310とその絶縁体310を囲むゲート210があり、前記高抵抗のシリコン柱1010の下部にドレインのシリコン柱1410、上部にソースのシリコン柱1310からなる。
実施の形態1の図8のNAND回路において、Td<TsのSGT構造よりもオン電流の大きいTs<TdのSGT構造のみを用いることにより高速動作が可能なので、Ts<TdのSGT構造のみにより配置されたNAND回路でなければならない。
実施の形態1の図8のNAND回路において、Td<TsのSGT構造よりもオン電流の大きいTs<TdのSGT構造のみを用いることにより高速動作が可能なので、Ts<TdのSGT構造のみにより配置されたNAND回路でなければならない。
実施の形態1の図8のNAND回路において、Td<TsのSGT構造よりもオン電流の大きいTs<TdのSGT構造のみを用いることにより高速動作が可能なので、Ts<TdのSGT構造のみにより配置されたNAND回路でなければならない。
本実施例として、図55に図8のNAND回路をTd<TsのSGT構造を用いずにTs<TdのSGT構造のみを用いてSiウェハー上に配置した概略上面図を示す。図56は図55のカットラインa−a'における概略断面図であり、図57は図55のカットラインb−b'における概略断面図である。図58は図55のカットラインc−c'における概略断面図である。図59は図55のカットラインd−d'における概略断面図である。
第一と第四のSGTのゲートは互いに接続されており、
第二と第三のSGTのゲートは互いに接続されており、
第一、第二、第三のドレイン領域は、互いにコンタクトを介して接続されており、
第三のSGTのソース領域は、第四のSGTのドレイン領域とシリサイドとコンタクトを介して接続されている。
前記のようにTs<TdのSGTを配置したNAND回路を用いることにより高速動作が可能となる。
図67は本発明の半導体装置におけるトランジスタの概略鳥瞰図である。図68は図67のカットラインa−a'における概略断面図であり、図69は図67のカットラインb−b'における概略断面図であり、図70は図67のカットラインc−c'における概略断面図であり、図71は図67のカットラインd−d'における概略断面図である。第一シリコン柱1010と、その側面を囲む第一の絶縁体310とその絶縁体310を囲むゲート210があり、前記第一シリコン柱1010の下部に第二シリコン柱1710があり、ドレイン領域1810は第二シリコン柱1710を覆う。さらに、前記第一シリコン柱1010の上部に第三シリコン柱1510があり、ソース領域1610は第三シリコン柱1510を覆う。
また、台形型シリコン柱を作成する製造方法は第一の実施例と同じである。
実施例2と同様にNAND回路において、Td<TsのSGT構造よりもオン電流の大きいTs<TdのSGT構造のみを用いることにより高速動作が可能なので、Ts<TdのSGT構造により配置されたNAND回路でなければならない。さらにオフリーク電流を低減するために凹型ソースドレインSGT構造を用いたNAND回路でなければならない。図79に図8のNAND回路をTs<Tdの凹型ソースドレイン台形SGT構造を用いてSiウェハー上に配置した概略上面図を示す。図80は図79のカットラインa−a'における概略断面図であり、図81は図79のカットラインb−b'における概略断面図である。図82は図79のカットラインc−c'における概略断面図であり、図83は図79のカットラインd−d'における概略断面図である。
実施例3と同様にNAND回路において、Td<TsのSGT構造よりもオン電流の大きいTs<TdのSGT構造のみを用いることにより高速動作が可能なので、Ts<TdのSGT構造により配置されたNAND回路でなければならない。さらにオフリーク電流を低減するために凹型ソースドレインSGT構造を用いたNAND回路でなければならない。図84に図8のNAND回路をTs<Tdの凹型ソースドレイン台形SGT構造を用いてSiウェハー上に配置した概略上面図を示す。図85は図84のカットラインa−a'における概略断面図であり、図86は図84のカットラインb−b'における概略断面図である。図87は図84のカットラインc−c'における概略断面図であり、図88は図84のカットラインd−d'における概略断面図である。
また、台形型シリコン柱を作成する製造方法は第三の実施例と同じである。
実施例4と同様にNAND回路において、Td<TsのSGT構造よりもオン電流の大きいTs<TdのSGT構造のみを用いることにより高速動作が可能なので、Ts<TdのSGT構造により配置されたNAND回路でなければならない。さらにオフリーク電流を低減するために凹型ソースドレインSGT構造を用いたNAND回路でなければならない。図89に図8のNAND回路をTs<Tdの凹型ソースドレイン台形SGT構造を用いてSiウェハー上に配置した概略上面図を示す。図90は図89のカットラインa−a'における概略断面図であり、図91は図89のカットラインb−b'における概略断面図である。図92は図89のカットラインc−c'における概略断面図であり、図93は図89のカットラインd−d'における概略断面図である。
110 SOI層
111 112 113 114 115 116 117 118 シリコン柱
120 酸化膜
121 122 123 124 125 酸化膜
130 131 132 133 134 135 136 137 138 139 窒化膜
141 142 143 144 145 146 レジスト
210 220 ゲート
310 320 330 340 ゲート絶縁膜
410 シリコン柱下のp+高濃度不純物領域
420 430 シリコン柱下のn+高濃度不純物領域
510 520 シリコン柱上のp+高濃度不純物領域
530 540 シリコン柱上のn+高濃度不純物領域
610 620 630 シリコン柱下のシリサイド領域
710 720 730 740 シリコン柱上のシリサイド領域
810 Nウェル
820 Pウェル
910 素子分離絶縁膜
1010 1020 1030 1040 シリコン柱
1110 1120 1130 1140 1150 1160 メタル配線部
1210 1220 1230 1240 1250 1260 1270 1280 1290 コンタクト
1310 ソース
1410 ドレイン
1510 高抵抗領域
1610 ソース
1710 高抵抗領域
1810 ドレイン
2110 P型不純物拡散層
2210 N型不純物拡散層
Claims (13)
- ソース、ドレイン及びゲートが、基板上に階層的に配置される半導体素子であって、
シリコン柱と、
前記シリコン柱の側面を取り囲む絶縁体と、
前記絶縁体を囲むゲートと、
前記シリコン柱の上部又は下部に配置されるソース領域と、
前記シリコン柱の上部又は下部に配置されるドレイン領域であって、前記シリコン柱に対して前記ソース領域と反対側に配置されるドレイン領域とを備え、
前記シリコン柱と前記ソース領域との接触面は、前記シリコン柱と前記ドレイン領域との接触面より小さい半導体素子。 - 請求項1に記載する二つ以上の半導体素子を基板上に行列状に配列することにより構成される半導体装置であって、
各々の前記半導体素子のゲートは互いに接続されており、
各々の前記半導体素子のドレイン領域は互いに接続されており、
各々の前記半導体素子のソース領域は互いに接続されている半導体装置。 - 請求項1あるいは請求項2に記載の半導体素子を基板上に行列状に二行二列として配列することによりNAND回路を構成する半導体装置であって、
一行一列目、二行一列目及び二行二列目に配列される半導体素子のドレイン領域は、シリコン柱より基板側に配置されており、
一行二列目に配列される半導体素子のソース領域は、シリコン柱より基板側に配置されており、
一行一列目及び一行二列目に配列された半導体素子のゲートは互いに接続されており、
二行一列目及び二行二列目に配列された半導体素子のゲートは互いに接続されており、
一行一列目、二行一列目及び二行二列目に配列された半導体素子のドレイン領域は、互いにシリサイド領域を介して接続されており、
二行二列目に配列された半導体素子のソース領域は、一行二列目に配列された半導体素子のドレイン領域とコンタクトを介して接続されている半導体装置。 - 請求項1あるいは請求項2に記載の半導体素子を基板上に行列状に二行二列として配列することによりNAND回路を構成する半導体装置であって、
前記半導体素子の全ては、ドレイン領域がシリコン柱より基板側に配置されており、
一行一列目及び一行二列目に配列された半導体素子のゲートは互いに接続されており、
二行一列目及び二行二列目に配列された半導体素子のゲートは互いに接続されており、
一行一列目、二行一列目及び二行二列目に配列された半導体素子のドレイン領域は、互いにシリサイド領域を介して接続されており、
二行二列目に配列された半導体素子のソース領域は、一行二列目に配列された半導体素子のドレイン領域に対してシリサイドとコンタクトを介して接続されている半導体装置。 - 請求項1あるいは請求項2に記載の半導体素子を基板上に行列状に二行二列として配列することによりNAND回路を構成する半導体装置であって、
一行二列目に配列される半導体素子のドレイン領域は、シリコン柱より基板側に配置されており、
一行一列目、二行一列目及び二行二列目に配列される半導体素子のソース領域は、シリコン柱より基板側に配置されており、
一行一列目及び一行二列目に配列された半導体素子のゲートは互いに接続されており、
二行一列目及び二行二列目に配列された半導体素子のゲートは互いに接続されており、
一行一列目、二行一列目及び二行二列目に配列された半導体素子のドレイン領域は、互いにコンタクトを介して接続されており、
二行二列目に配列された半導体素子のソース領域は、一行二列目に配列された半導体素子のドレイン領域に対してシリサイド領域を介して接続されている半導体装置。 - 請求項1あるいは請求項2に記載の半導体素子を基板上に行列状に二行二列として配列することによりNAND回路を構成する半導体装置であって、
一行一列目、一行二列目、二行一列目及び二行二列目に配列される半導体素子のソース領域は、シリコン柱より基板側に配置されており、
一行一列目及び一行二列目に配列された半導体素子のゲートは互いに接続されており、
二行一列目及び二行二列目に配列された半導体素子のゲートは互いに接続されており、
一行一列目、二行一列目及び二行二列目に配列された半導体素子のドレイン領域は、互いにコンタクトを介して接続されており、
二行二列目に配列された半導体素子のソース領域は、一行二列目に配列された半導体素子のドレイン領域に対してシリサイドとコンタクトを介して接続されている半導体装置。 - ソース、ドレイン及びゲートが、基板上に階層的に配置される半導体素子であって、
第1のシリコン柱と、
前記第1のシリコン柱の側面を取り囲む絶縁体と、
前記絶縁体を囲むゲートと、
前記第1のシリコン柱の上部又は下部に配置される第2のシリコン柱であって、前記第1のシリコン柱が有する第1の接触面の内側で前記第1のシリコン柱と接続される第2のシリコン柱と、
前記第1のシリコン柱の上部又は下部に、且つ、前記2のシリコン柱とは反対側に配置される第3のシリコン柱であって、前記第1のシリコン柱が有する第2の接触面の内側で前記第1のシリコン柱と接続される第3のシリコン柱と、
前記第1のシリコン柱が有する前記第1の接触面のうち、前記第2のシリコン柱と接しない部分を覆うと共に、前記第2のシリコン柱を覆うソース領域と、
前記第1のシリコン柱が有する第2の接触面のうち、前記第3のシリコン柱と接しない部分を覆うと共に、前記第3のシリコン柱を覆うドレイン領域とを備え、
前記第1のシリコン柱が有する前記第1の接触面は、前記第1のシリコン柱が有する第2の接触面より小さい半導体素子。 - 請求項7に記載する二つ以上の半導体素子を基板上に行列状に配列することにより構成される半導体装置であって、
各々の前記半導体素子のゲートは互いに接続されており、
各々の前記半導体素子のドレイン領域は互いに接続されており、
各々の前記半導体素子のソース領域は互いに接続されている半導体装置。 - 請求項7あるいは請求項8に記載の半導体素子を基板上に行列状に二行二列として配列することによりNAND回路を構成する半導体装置であって、
一行一列目、二行一列目及び二行二列目に配列される半導体素子のドレイン領域は、シリコン柱より基板側に配置されており、
一行二列目に配列される半導体素子のソース領域は、シリコン柱より基板側に配置されており、
一行一列目及び一行二列目に配列された半導体素子のゲートは互いに接続されており、
二行一列目及び二行二列目に配列された半導体素子のゲートは互いに接続されており、
一行一列目、二行一列目及び二行二列目に配列された半導体素子のドレイン領域は、互いにシリサイド領域を介して接続されており、
二行二列目に配列された半導体素子のソース領域は、一行二列目に配列された半導体素子のドレイン領域に対してコンタクトを介して接続されている半導体装置。 - 請求項7あるいは請求項8に記載の半導体素子を基板上に行列状に二行二列として配列することによりNAND回路を構成する半導体装置であって、
前記半導体素子の全ては、ドレイン領域がシリコン柱より基板側に配置されており、
一行一列目及び一行二列目に配列された半導体素子のゲートは互いに接続されており、
二行一列目及び二行二列目に配列された半導体素子のゲートは互いに接続されており、
一行一列目、二行一列目及び二行二列目に配列された半導体素子のドレイン領域は、互いにシリサイド領域を介して接続されており、
二行二列目に配列された半導体素子のソース領域は、一行二列目に配列された半導体素子のドレイン領域に対してシリサイドとコンタクトを介して接続されている半導体装置。 - 請求項7あるいは請求項8に記載の半導体素子を基板上に行列状に二行二列として配列することによりNAND回路を構成する半導体装置であって、
一行二列目に配列される半導体素子のドレイン領域は、シリコン柱より基板側に配置されており、
一行一列目、二行一列目及び二行二列目に配列される半導体素子のソース領域は、シリコン柱より基板側に配置されており、
一行一列目及び一行二列目に配列された半導体素子のゲートは互いに接続されており、
二行一列目及び二行二列目に配列された半導体素子のゲートは互いに接続されており、
一行一列目、二行一列目及び二行二列目に配列された半導体素子のドレイン領域は、互いにコンタクトを介して接続されており、
二行二列目に配列された半導体素子のソース領域は、一行二列目に配列された半導体素子のドレイン領域に対してシリサイド領域を介して接続されている半導体装置。 - 請求項7あるいは請求項8に記載の半導体素子を基板上に行列状に二行二列として配列することによりNAND回路を構成する半導体装置であって、
前記半導体素子の全ては、ソース領域がシリコン柱より基板側に配置されており、
一行一列目及び一行二列目に配列された半導体素子のゲートは互いに接続されており、
二行一列目及び二行二列目に配列された半導体素子のゲートは互いに接続されており、
一行一列目、二行一列目及び二行二列目に配列された半導体素子のドレイン領域は、互いにコンタクトを介して接続されており、
二行二列目に配列された半導体素子のソース領域は、一行二列目に配列された半導体素子のドレイン領域に対してシリサイドとコンタクトを介して接続されている半導体装置。 - 基板上に順テーパーのシリコン柱と逆テーパーのシリコン柱が形成されている半導体装置。
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