JP2007287728A - 半導体装置 - Google Patents
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Abstract
【課題】各々に最適な結晶面をチャネルとするＮＭＯＳとＰＭＯＳを備え、性能向上を図る半導体装置の提供。
【解決手段】表面の結晶面が（１１０）面であるシリコン単結晶基板を備え、（１１０）基板表面上、＜１１０＞軸に垂直なＦｉｎを形成し、その壁面である（１１０）面にＰＭＯＳＦＥＴを形成し、＜００１＞軸に垂直なＦｉｎを形成し、その壁面である（００１）面にＮＭＯＳＦＥＴを形成する。
【選択図】図１
【解決手段】表面の結晶面が（１１０）面であるシリコン単結晶基板を備え、（１１０）基板表面上、＜１１０＞軸に垂直なＦｉｎを形成し、その壁面である（１１０）面にＰＭＯＳＦＥＴを形成し、＜００１＞軸に垂直なＦｉｎを形成し、その壁面である（００１）面にＮＭＯＳＦＥＴを形成する。
【選択図】図１
Description
本発明は、半導体装置に関し、特に、ＦｉｎＦＥＴ等に適用して好適な半導体装置に関する。
ＭＯＳＬＳＩ技術の発展に伴い、それを構成する基本要素であるＭＯＳトランジスタは、微細化による性能向上を上回る性能を求められている。例えば、シリコン結晶に歪を導入してキャリア移動度を高める等の努力が傾注されている。
現在、ＭＯＳＬＳＩの主流を成すＣＭＯＳ技術において、その構成要素であるＮＭＯＳ、ＰＭＯＳは、同一基板上でともに（１００）結晶面上に形成するのが一般的である。この（１００）面は、ＮＭＯＳのキャリアである電子にとっては、最大の移動度を示す結晶面であるが、ＰＭＯＳのキャリアである正孔の場合、（１１０）面でその移動度が最大になり、（１００）面は最適な結晶面ではない。
一方、微細化に関して、従来のプレーナ型と呼ばれるＭＯＳトランジスタは、短チャネル効果の抑制が困難なため、ゲート長が４０ｎｍ以下の微細トランジスタの実現が難しいと言われている。これに対し、ＦｉｎＦＥＴは、短チャネル効果に対する抵抗力を有し、微細トランジスタの実現が容易であるため、４０ｎｍ以下の微細領域で期待されている。
なお、特許文献１（特開昭６３−８０５６２号公報）には、ｎチャネルＦＥＴには、（１００）面、ｐチャネルＦＥＴには、（１１０）面を用いる半導体装置が記載されている。すなわち、シリコン基板に溝側面の結晶面が（１００）となるように掘られた溝の溝側面に形成された縦型のｎチャネルＦＥＴと、シリコン基板に溝側面の結晶面が（１１０）となるように掘られた溝の溝側面に形成された縦型のｐチャネルＦＥＴとを有する相補型半導体装置が開示されている。かかる構成は、壁面を導電チャネルとするという意味では、ＦｉｎＦＥＴと類似しているが、トランジスタの基本構造がプレーナ型であり、これを縦に配置したものである。したがって、電流は、縦方向に流れ、上下にソース・ドレインが配置されている。
上記の如く、ＮＭＯＳの導電キャリアである電子、およびＰＭＯＳの導電キャリアである正孔には、それぞれ最も高い移動度を示す結晶面が存在しているため、より高い電流駆動能力を有するトランジスタを得るには、ＮＭＯＳ、ＰＭＯＳの各々に対して最大の移動度を示す互いに異なる結晶面を用いることが出来ればよい。このように、各々最適な結晶面をチャネルとするＮＭＯＳとＰＭＯＳの組み合わせを同一基板上に作成することができれば、より高性能のＣＭＯＳ回路を実現することができる。しかしながら、一般的に、ＣＭＯＳを構成するＮＭＯＳ、ＰＭＯＳはともに同一結晶面上に作成される。一方、従来のプレーナ型ＭＯＳトランジスタでは短チャネル効果の抑制が困難であり、ゲート長が４０ｎｍ以下の微細なトランジスタを得ることは出来ないとされている。
これに代わり、短チャネル効果の極めて少ないＦｉｎＦＥＴが期待されている。
なお、ｎチャネルＦｉｎＦＥＴおよびｐチャネルＦｉｎＦＥＴを備える集積半導体回路として、特許文献２には、ｐＦｉｎＦＥＴ構造が（１１０）の表面オリエンテーションを有し、ｎＦｉｎＦＥＴが（１００）の表面オリエンテーションを有する集積半導体回路が開示されている。
本発明の目的は、各々に最適な結晶面をチャネルとするＮＭＯＳとＰＭＯＳを備え、性能向上を図る半導体装置を提供することにある。
本願で開示される発明は、前記課題を解決するため、概略以下の構成とされる。
本発明に係る半導体装置は、（１１０）面上、＜１１０＞軸に垂直な（１１０）面にｐチャネルＦｉｎＦＥＴを備え、＜００１＞軸に垂直な（００１）面に、ｎチャネルＦｉｎＦＥＴを備えている。
本発明において、ｐチャネルＦｉｎＦＥＴ、ｎチャネルＦｉｎＦＥＴがそれぞれ形成される壁面に対して＜１１０＞軸、＜００１＞軸方向に沿って、ゲート酸化膜を介してゲート電極がそれぞれ延在され、壁面の両側にチャネルが形成される。
本発明において、壁状のシリコン単結晶層の平面形状が、ｐチャネルＦｉｎＦＥＴ、ｎチャネルＦｉｎＦＥＴのドレイン同士が接続された当接点を折曲点として、ｐチャネルＦｉｎＦＥＴ、ｎチャネルＦｉｎＦＥＴが２方にそれぞれ延在されて、それぞれ対応する電源に接続され、前記ゲート電極が、２方に延在されたｐチャネルＦｉｎＦＥＴ、ｎチャネルＦｉｎＦＥＴのそれぞれのチャネル領域で交差する形状とされ、ＣＭＯＳ回路を構成している。
本発明において、（１００）面上、＜１１０＞軸に垂直の壁面である（１１０）面にｐチャネルＦｉｎＦＥＴを備え、＜１００＞軸に垂直な壁面である（１００）面にｎチャネルＦｉｎＦＥＴを備えている。
本発明によれば、各々に最適な結晶面をチャネルとするＮＭＯＳとＰＭＯＳを同一基板上に備えることで、ＣＭＯＳの性能向上を図ることができる。
上記した本発明についてさらに詳細に説述すべく添付図面を参照して説明する。本発明に係るＦｉｎＦＥＴは、ＭＯＳ型半導体装置の一種であり、幅の薄い壁（Ｆｉｎ）状のシリコン単結晶をゲート絶縁膜で覆ってゲート電極（４１）を形成し、シリコン壁面をチャネルとして利用するトランジスタである。ＦｉｎＦＥＴでＣＭＯＳを構成するにあたり、トランジスタの導電チャネルが、ＮＭＯＳでは、（１００） Ｓｉ結晶面、ＰＭＯＳでは（１１０） Ｓｉ結晶面になるように、同一基板上に形成する、ことを特徴とする。
電子の移動度が最大になる結晶面は、（１００）面であり、正孔の移動度が最大になる結晶面は、（１１０）面である。
ＦｉｎＦＥＴを形成する場合、シリコン・バルクウェハ又はＳＯＩウェハにおいて、その壁状Ｓｉ（Ｆｉｎ）の方位を適切に選択することにより、異なる結晶面を有する壁面を得ることができる。そこで、本発明では、ＮＭＯＳには（１００）面、ＰＭＯＳには（１１０）面が壁面となるような、ＦｉｎＦＥＴにてＣＭＯＳを構成すればよい。
本発明では、上記特許文献１と相違して、薄い壁状のシリコンの両面を導電チャネルとして用い、ゲートを挟んで、壁状シリコンの両側にソース・ドレインが配置され、横方向に電流が流れる。以下実施例に即して説明する。
図１は、表面の結晶面が（１１０）面であるシリコン薄膜（シリコン単結晶層）からなるＳＯＩ（Silicon On Insulator）ウェハに対して本発明を実施した、Ｆｉｎ型ＣＭＯＳＦＥＴ装置の斜視図である。図１に示したＳＯＩ構造において、シリコン支持基板（シリコン半導体層）１０上の埋込酸化膜１１表面に、シリコン単結晶層（「ＳＯＩ層」ともいう）１２を備えている。幅の薄い壁状のシリコン単結晶層１２は、＜００１＞軸に垂直な壁面に設けられたＮ型ＦｉｎＦＦＴ２０と、＜１１０＞軸に垂直な壁面に設けられたＰ型ＦｉｎＦＦＴ３０を備えている。ゲート電極４１は、ＳＯＩ層の、壁の表の壁面に、埋込酸化膜１１の高さから垂直方向に延在され、その頭頂部に至って横断し裏面に沿って垂直に配設され埋込酸化膜１１表面に至り、Ｎ型ＦｉｎＦＦＴ２０は、ゲート電極４１を間に挟んで両側に、ｎ＋ソース拡散層２１、ｎ＋ドレイン拡散層２２を備え、Ｐ型ＦｉｎＦＦＴ３０は、ゲート電極４１を間に挟んでその両側に、ｐ＋ソース拡散層３２、ｐ＋ドレイン拡散層３１を備えている。ゲート電極４１と直下のシリコンチャネルの間には、不図示のゲート絶縁膜が形成されている。Ｎ型ＦｉｎＦＦＴ２０のｎ＋ドレイン拡散層２２とＰ型ＦｉｎＦＦＴ３０のｐ＋ドレイン拡散層３１とは、９０度の角度をもって、当接している。
図２は、図１の平面構成を説明するための図である。図２において、面方位は、各直線を通り、ウェハ面（紙面）に垂直な面の方位を示す。図２に示すように、（１１０）面の表面上には、＜１１０＞結晶軸と＜００１＞結晶軸が互いに９０度の角度をなして存在する。＜１１０＞結晶軸に垂直なＦｉｎを形成すると、その壁面は（１１０）面になり、ここにＰＭＯＳＦＥＴを形成する。同様に、＜００１＞軸に垂直なＦｉｎを形成すると、その壁面は（００１）面（（１００）面と等価）となり、ここにＮＭＯＳＦＥＴを形成し、ＣＭＯＳインバータ回路を作成したものである。
図３は、図１のＦｉｎ型ＣＭＯＳＦＥＴの平面図である。図１では、ｎチャネル（ｎ型）ＦｉｎＦＥＴ２０、ｐチャネル（ｐ型）ＦｉｎＦＥＴ３０のそれぞれの壁面が（１００）面、（１１０）面になっている。図３において、１２は、シリコン単結晶層を表し、４１はゲート電極層を表す。２０がｎチャネルＦｉｎＦＥＴ、３０がｐチャネルＦｉｎＦＥＴである。
ｐチャネルＦｉｎＦＥＴのソース拡散層３２を電源電圧に、ｎチャネルＦｉｎＦＥＴのソース拡散層２１を接地電位に、ｎ＋ドレイン拡散層２２とｐ＋ドレイン拡散層３１を電気的に接続し出力電極に、ゲート電極４１を入力電極とするとインバータ回路ができる。
上記実施例において、ｎチャネルＦｉｎＦＥＴのチャネルは（１００）結晶面に、ｐチャネルＦｉｎＦＥＴのチャネルは（１１０）結晶面になり、それぞれ最大のキャリア移動度を有するトランジスタになる。従って、従来以上に、高性能のＣＭＯＳ回路を実現できる。
次に、図４乃至図６を参照して、本実施例の製造方法を説明する。
始めに、表面が（１１０）結晶面の薄膜シリコン層（シリコン単結晶層１２）を有するＳＯＩ基板（図４参照）に対し、公知のリソグラフィー、エッチング技術を用いて、図５に示すような、シリコン単結晶１２を形成する。
次に、酸化もしくはＣＶＤ（化学気相成長）等の公知の技術により、ゲート絶縁膜（不図示）を形成したのち、ゲート電極材料を堆積し、リソグラフィー、エッチング技術を用いゲート電極を所望の形状に加工する（図６参照）。
次に、フォトリソグラフィー、イオン注入、アニール等の工程を経て、各トランジスタの拡散層を形成し、図１のような構造を得る。
最後に、層間絶縁膜の堆積、接続孔、金属配線等（いずれも不図示）を、必要に応じて形成し、半導体装置を得る。
ｎチャネルＦｉｎＦＥＴのチャネルは（００１）結晶面に、ｐチャネルＦｉｎＦＥＴのチャネルは（１１０）結晶面になり、それぞれ最大のキャリア移動度を有するトランジスタになる。このため、高性能なＣＭＯＳ回路を実現できる。
図７は、本発明の第２の実施例の構成を示す図である。図７において、図中の面方位は、各直線を通りウェハ面（紙面）に垂直な面の方位を示す。表面の結晶面が（１００）面であるシリコン単結晶薄膜を有するＳＯＩ基板を用いている。
（１００）面上には、＜１００＞結晶軸と＜１１０＞結晶軸とが４５度ないし１３５度の角度をなして存在する。
＜１００＞軸に垂直なＦｉｎを形成すると、その壁面は（１００）面であり、ここにｎチャネルＦｉｎＦＥＴを形成する。
＜１１０＞軸に垂直なＦｉｎを形成すると、その壁面は（１１０）面であり、ここにｐチャネルＦｉｎＦＥＴを形成する。かかる構成の本実施例は、前記第１の実施例と同様に高性能のＣＭＯＳを得ることが出来る。
上記実施例では、ＳＯＩウェハを例に説明したが、バルクシリコンウェハを用いても同様の効果が得られることは勿論である。高性能のＣＭＯＳを実現する本発明は、高性能ＭＰＵ等に用いるＣＭＯＳ半導体装置に用いて好適とされる。
以上、本発明を上記実施例に即して説明したが、本発明は上記実施例の構成にのみ制限されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
１０ シリコン支持基板
１１ 埋込酸化膜
１２ シリコン単結晶層
２０ Ｎ型ＦｉｎＦＥＴ
２１ ｎ＋ソース拡散層
２２ ｎ＋ドレイン拡散層
３０ Ｐ型ＦｉｎＦＥＴ
３１ ｐ＋ドレイン拡散層
３２ ｐ＋ソース拡散層
４１ ゲート電極
１１ 埋込酸化膜
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３１ ｐ＋ドレイン拡散層
３２ ｐ＋ソース拡散層
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Claims (6)
- （１１０）面上、＜１１０＞軸に垂直な壁面である（１１０）面にｐチャネルＦｉｎＦＥＴを備え、＜００１＞軸に垂直な壁面である（００１）面に、ｎチャネルＦｉｎＦＥＴを備えている、ことを特徴とする半導体装置。
- 基板表面の結晶面が（１１０）面である、壁状のシリコン単結晶層を備え、
（１１０）基板面上、＜１１０＞軸に垂直な壁面である（１１０）面にｐチャネルＦｉｎＦＥＴを備え、＜００１＞軸に垂直な壁面である（００１）面に、ｎチャネルＦｉｎＦＥＴを備えている、ことを特徴とする半導体装置。 - ＜００１＞軸に垂直な壁面である（００１）面に、ｎチャネルＦｉｎＦＥＴを備え、ゲート電極が、ｐチャネルＦｉｎＦＥＴ、ｎチャネルＦｉｎＦＥＴが形成される壁面を＜１１０＞軸、＜００１＞軸方向に、ゲート酸化膜を介して、それぞれ延在され、壁面の両側にチャネルが形成される、ことを特徴とする請求項２記載の半導体装置。
- 壁状のシリコン単結晶層の平面形状が、ｐチャネルＦｉｎＦＥＴ、ｎチャネルＦｉｎＦＥＴのドレイン同士が接続された当接点を折曲点として、ｐチャネルＦｉｎＦＥＴ、ｎチャネルＦｉｎＦＥＴが２方にそれぞれ延在されて、それぞれ対応する電源に接続され、前記ゲート電極が、２方に延在されたｐチャネルＦｉｎＦＥＴ、ｎチャネルＦｉｎＦＥＴのそれぞれのチャネル領域で交差する形状とされ、ＣＭＯＳ回路を構成してなる、ことを特徴とする請求項３記載の半導体装置。
- （１００）面上、＜１１０＞軸に垂直の壁面である（１１０）面にｐチャネルＦｉｎＦＥＴを備え、＜１００＞軸に垂直な壁面である（１００）面にｎチャネルＦｉｎＦＥＴを備えている、ことを特徴とする半導体装置。
- 前記ＦｉｎＦＥＴは、ＳＯＩ（シリコンオンインシュレータ）のシリコン単結晶層又はバルクシリコンウェハに形成される、ことを特徴とする請求項１乃至５のいずれか一に記載の半導体装置。
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Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009218499A (ja) * | 2008-03-12 | 2009-09-24 | Sony Corp | 半導体装置 |
| JP2010165739A (ja) * | 2009-01-13 | 2010-07-29 | Toshiba Corp | 半導体装置の製造方法 |
| JP2010167653A (ja) * | 2009-01-22 | 2010-08-05 | Oki Data Corp | 駆動回路、光プリントヘッド及び画像形成装置 |
| WO2022201321A1 (ja) * | 2021-03-23 | 2022-09-29 | 三菱電機株式会社 | 半導体装置および半導体装置の製造方法 |
| WO2024092072A1 (en) * | 2022-10-27 | 2024-05-02 | Advanced Micro Devices, Inc. | Apparatuses and systems for offset cross field effect transistors |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7777306B2 (en) * | 2007-03-06 | 2010-08-17 | International Business Machines Corporation | Defect-free hybrid orientation technology for semiconductor devices |
| JP2010206112A (ja) * | 2009-03-05 | 2010-09-16 | Renesas Electronics Corp | 半導体装置 |
| CN111149202A (zh) * | 2017-12-28 | 2020-05-12 | 英特尔公司 | 堆叠的晶体管布局 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7214991B2 (en) * | 2002-12-06 | 2007-05-08 | Taiwan Semiconductor Manufacturing Co., Ltd. | CMOS inverters configured using multiple-gate transistors |
| US7074656B2 (en) * | 2003-04-29 | 2006-07-11 | Taiwan Semiconductor Manufacturing Company, Ltd. | Doping of semiconductor fin devices |
| US6911383B2 (en) * | 2003-06-26 | 2005-06-28 | International Business Machines Corporation | Hybrid planar and finFET CMOS devices |
| US6924560B2 (en) * | 2003-08-08 | 2005-08-02 | Taiwan Semiconductor Manufacturing Co., Ltd. | Compact SRAM cell with FinFET |
-
2006
- 2006-04-12 JP JP2006109881A patent/JP2007287728A/ja active Pending
-
2007
- 2007-04-09 US US11/733,010 patent/US20070241400A1/en not_active Abandoned
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009218499A (ja) * | 2008-03-12 | 2009-09-24 | Sony Corp | 半導体装置 |
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