JP5204121B2 - 半導体構造及び当該半導体構造の製造方法 - Google Patents

半導体構造及び当該半導体構造の製造方法 Download PDF

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Description

本発明は、主としてＳＧＴ ＣＭＯＳ技術に関連する半導体構造及び当該半導体構造の製造方法に関する。
ＣＭＯＳ（complementary metal-oxide semiconductor）技術は、ＶＬＳＩの要素技術の一つであり、文字通り何千万個ものトランジスタを単一の集積回路として形成することができる。ＣＭＯＳ技術においては、増大しつつあるデバイス密度をさらに高めたいという要請が強い
高性能トランジスタの数を増やすために、ＳＧＴ（Surrounding Gate Transistor）と呼ばれるＦＥＴが提案されている。ＳＧＴを用いることによって、短チャネル効果（ＳＣＥ）が抑えられ、漏れ電流が低下し、理想的なスイッチング動作が見込まれる。また、ゲート領域を大きくできるため、ゲート長を大きくすることなくＳＧＴの電流制御機能を高めることができる。
良好な性能を維持しつつＣＭＯＳの寸法縮小を進める方法の一つとして、半導体材料のキャリア移動度を高めることが考えられる。ＣＭＯＳでは、キャリアとしてｎチャネルＦＥＴでは電子を、ｐチャネルＦＥＴではホールを用いる。半導体基板に電界を加えると基板内のキャリアは力を受け、電子とホールは電界に沿ってそれぞれ逆方向に加速される。このようなキャリアの速度はドリフト速度と呼ばれ、印加される電界に比例する。このときの比例定数が移動度である。この移動度が高くなるほど電流密度が高くなり、結果としてトランジスタのスイッチング速度が早くなる。
従来のプレーナ型ＣＭＯＳでは、キャリアの移動度は多くの要素に依存して変化するが、中でもウェハの表面に大きく左右される。すなわち、キャリアは、結晶面によって決定される原子の周期性（原子によって形成されるパターン）に影響される。よって、プレーナ型デバイスは、常に、それが形成される面に依存した移動度を有しており、また、同一の結晶面に形成されたプレーナ型ＦＥＴの電流面方位を変えても移動度は一定である。
このため従来のＣＭＯＳ技術では、面方位（１００）の面を有するシリコン基板を使用している。（１００）面を有するシリコン基板が選ばれる理由は、（ａ）シリコン基板を（１００）面としたときにシリコン基板とシリコン酸化膜との間の表面の状態密度が最小になること、（ｂ）（１００）面での電子の移動度が他の結晶面よりも大きく、このため（１００）面の半導体基板上に形成されるｎチャネルＦＥＴのソース−ドレイン電流が最大電流をもたらすことによる。しかしながら、ホールの移動度は（１００）面では最大にならないので、（１００）面の半導体基板上に形成されるｐチャネルＦＥＴのソース−ドレイン電流は必然的に小さくなる。このためｎチャネルＦＥＴが良好な特性を示しても、ｐチャネルＦＥＴでは望ましい特性を有することができない。もしもｐチャネルＦＥＴを（１１０）面上に形成すれば、特に高い電界を加えたときにホールの移動度が大きくなる。しかしながら、（１１０）面では電子の移動度が小さいので、（１１０）面は従来のプレーナ型ＣＭＯＳでは使用されていない。従来のプレーナ型ＣＭＯＳでは、デバイスごとに異なる面を使うことができないため、ホールの移動度の最大化と電子の移動度の最大化との間の妥協の結果として、（１００）面を使用することになったとも言える。
図８５（ａ）乃至図８５（ｃ）に示すように、ＳＧＴ ＣＭＯＳデバイスは、様々な先行技術文献において提案されている（非特許文献１〜３並びに特許文献１を参照）。図８５（ａ）は、ＳＧＴ ＣＭＯＳとすることによって、プレーナ型ＣＭＯＳと比較して、デバイス面積が縮小されることを示している。図８５（ｂ）は、回路図及びデバイス構造によるＳＧＴ ＣＭＯＳのレイアウトを示している。
さらに、様々な結晶面を用いるＦＩＮＦＥＴ ＣＭＯＳデバイスが提案されている（特許文献２及び３を参照）。図８５（ｃ）に示すように、ＦＩＮＦＥＴ ＣＭＯＳインバータ３００は、ＰＦＥＴ３０２とＮＦＥＴ３０８からなる一対の組により形成される。ここでＰＦＥＴ３０２及びＮＦＥＴ３０８は、それぞれのドレイン３０６及び３１２が配線３１６によって接続されて出力（Ｏｕｔ）となり、また、それぞれのゲート３０５及び３１１がゲート導体３１４によって接続されて入力（Ｉｎ）となる。上記一対の組からなるＦＩＮＦＥＴ ＣＭＯＳインバータ３００には、ＰＦＥＴ３０２のソース３０４に接続されている配線３１７に沿って電源電圧（Ｖｄｄ）が供給され、また、ＮＦＥＴ３０８のソース３１０に接続された配線３１８によってグランド（Ｇｎｄ）に接続されている。しかしながら、上記の文献ではいずれも、ＳＧＴ ＣＭＯＳを設計する際に、結晶の面方位及びこの面方位と関連する移動度が考慮されていない。
したがって、ＦＥＴの電流チャネル及びピラー形状に関して、種々の結晶面を利用することによってＳＧＴ ＣＭＯＳ技術が改善される余地がある。これにより、特定の用途に応じて、個々のデバイスごとに移動度を最適化し、あるいは移動度を下げることで、望ましいＣＭＯＳ性能を維持することが可能になると考えられる。
また、ＣＭＯＳ ＳＧＴの性能を向上させる別の方法として、シリコンピラーの形状（円形、正方形等）として最適な形状を選択するということが考えられる。シリコンピラーの側壁の面方位によって移動度の値が異なることから、シリコンピラーの形状とその面方向は、移動度に影響を与える。さらに、ＳＧＴピラーの形状を変えることによって、デバイスの物理的性質（電界や局所的な移動度など）が変化する。例えば、電界は、端部の曲率半径や全体を縮小したときの構造に局所的に依存するので、局所的な移動度によって決定される垂直方向の電界が、デバイスの性能を著しく変化させる。
特許文献１：米国特許第５，２５８，６３５号
特許文献２：米国特許第６，８１５，２７７号
特許文献３：米国特許第６，６５８，２５９号
非特許文献１：IEEE Trans. Electron Dev.、Vol.38(3)、579-583頁、1991年
非特許文献２：IEDM Tech. Dig.、736頁、1987年
非特許文献３：ジャーナル・オブ・アプライドフィジクス、Vol.43(10)、6904頁、2004年
本発明は、電界効果トランジスタ（ＦＥＴ）の設計及び製造における従来のプレーナ型ＣＭＯＳ技術とは対照的に、複雑なデバイス工程を必要とせずに、従来と同様の基板上にＦＥＴのチャネル及びピラーの形状に種々の結晶面を利用して形成されるＣＭＯＳ ＳＧＴを提供する。さらに本発明では、プレーナ型ＦＥＴの面方位を変化させる設計とは異なり、ＳＧＴの面方位を変化させることにより移動度の向上が実現される。よって、同一基板上で種々の結晶面を有する複数のＳＧＴを形成することによって、複数の異なるキャリア移動度が実現され、これにより所望の性能を得ることができる。
本発明の第１の実施形態に関連する半導体構造を形成するための方法は、所定の結晶方位を有する基板を準備するステップと、第１のＳＧＴ本体の側壁が第１の電流チャネルを形成するように第１のトランジスタを形成するステップと、を含むことができる。第１のＳＧＴ本体の側壁は、第２の結晶方位とされた第１のキャリア移動度の値をもたらすことができ、第２のＳＧＴ本体の側壁は、第２の電流チャネルを形成するように、第２のトランジスタを形成する。第２のＳＧＴ本体の側壁は、第３の結晶方位とされ、第１のキャリア移動度の値とは異なる第２のキャリア移動度とすることができる。
この実施形態については、多くの例示的なバリエーションがある。第１のバリエーションとして、基板が単結晶シリコンを含むことができ、及び／又は、表面が（１１０）結晶面及び（１００）結晶面の上に方位付けられるものとすることができる。第２のバリエーションとして、第１及び第２のＳＧＴ本体の形状は、制限のない側壁面が存在する円形とすることができる。第３のバリエーションとして、第１のＳＧＴの形状は、シリコンピラーの２つの平行な側壁が（ｎ ｍ ｌ）面とされ、シリコンピラーの残りの２つの側壁が（ａ ｂ ｃ）面とされ（ここで、ｎ、ｍ、ｌ、ａ、ｂ、ｃは任意の整数であり、ｎａ＋ｂｍ＋ｃｌ＝０である）、正方形のＳＧＴ及び矩形のＳＧＴのうちの一方とすることができる。また、第２のＳＧＴの形状は、シリコンピラーの２つの平行な側壁が（ｐ ｑ ｒ）面とされ、シリコンピラーの残りの２つの側壁が（ｅ ｆ ｇ）面とされ（ここで、ｐ、ｑ、ｒ、ｅ、ｆ、ｇは任意の整数であり、ｐｅ＋ｆｇ＋ｑｒ＝０である）、正方形のＳＧＴ及び矩形のＳＧＴのうちの一方とすることができる。第４のバリエーションとして、第１のＳＧＴ本体の形状は、多くの側壁面がＳＧＴピラーの表面に存在する円柱状とすることができ、第２のＳＧＴ本体の形状は、シリコンピラーの２つの平行な側壁が（ｎ ｍ ｌ）面とされ、シリコンピラーの残りの２つの側壁が（ａ ｂ ｃ）面とされ（ここで、ｎ、ｍ、ｌ、ａ、ｂ、ｃは任意の整数であり、ｎａ＋ｂｍ＋ｃｌ＝０である）、正方形のＳＧＴ及び矩形のＳＧＴのうちの一方とすることができる。第５のバリエーションとして、第１のトランジスタは、第１のｐチャネルＳＧＴ（ＰＦＥＴ）及び第１のｎチャネルＳＧＴ（ＮＦＥＴ）のうちの一方とすることができ、第２のトランジスタは、第２のＰＦＥＴ及び第２のＮＦＥＴのうちの一方とすることができる。最適化されたキャリア移動度及び最適化されていないキャリア移動度のうちの一方をもたらすように、第１のＰＦＥＴ及び第１のＮＦＥＴのうちの一方の第１のＳＧＴ本体の側壁を形成すること（及び／又は回転させること）ができる。
本発明を一つの観点から見ると、第１の面方位を有する第１の単結晶半導体側壁チャネルと、前記第１の面方位とは異なる第２の面方位を有する第２の単結晶半導体側壁チャネルとを具備し、前記第１の面方位と第２の面方位が、対称性変換によって異なること特徴とする半導体構造である。
前記第１の単結晶半導体側壁チャネルは第１の移動度であり、前記第２の単結晶半導体側壁チャネルは第２の移動度であり、前記第１の移動度の値と前記第２の移動度の値とは異なるものとすることができる。
前記半導体構造は、（１００）面及び／又は（１１０）面のウェハ上に形成されているものとすることができる。
前記第１の単結晶半導体側壁チャネルが、第１のＳＧＴを構成し、前記第２の単結晶半導体側壁チャネルが、第２のＳＧＴを構成することができる。
前記第１のＳＴＧは第１のｐチャネルＳＧＴ（ＰＦＥＴ）及び第２のｎチャネルＳＧＴ（ＮＦＥＴ）のうちの一方であり、前記第２のＳＧＴは第２のｐチャネルＳＧＴ（ＰＦＥＴ）及び第２のｎチャネルＳＧＴ（ＮＦＥＴ）のうちの一方であるようにすることができる。
前記第１のＰＦＥＴ及び前記第１のＮＦＥＴのうちの一方の側壁が最適化されたキャリア移動度又は最適化されていないキャリア移動度のうちのいずれか一方を有するよう、前記第１の結晶面とされ、前記第２のＰＦＥＴ及び前記第２のＮＦＥＴのうちの一方の側壁が最適化されていないキャリア移動度又は最適化されたキャリア移動度のうちのいずれか一方を有するよう、前記第２の結晶面とされているものとすることができる。
前記第１のＰＦＥＴ及び前記第１のＮＦＥＴのうちの一方のすべての側壁の方位が、（１００）面、（１１０）面及び（１１１）面のいずれかを組み合わせたものとなるよう方位付けされ、前記第２のＰＦＥＴ及び前記第２のＮＦＥＴのうちの一方のすべての側壁が、（１００）面、（１１０）面及び（１１１）面のいずれかを組み合わせたものとなるよう方位付けされているものとすることができる。
前記第１のＰＦＥＴ及び前記第１のＮＦＥＴの形状は円柱状であり、このうちの一方の側壁は複数の結晶面となるようにされ、前記第２のＰＦＥＴ及び前記第２のＮＦＥＴのうちの一方のすべての側壁の方位が、（１００）面、（１１０）面及び（１１１）面のいずれかを組み合わせたものとなるよう方位付けられているものとすることができる。
前記半導体構造において、シリコンウェハの（１００）面上に形成され、第１の矩形状ＮＦＥＴと第１及び第２の矩形状ＰＦＥＴからなるＳＧＴ ＣＭＯＳを含んでおり、前記第１の矩形状ＮＦＥＴは（１００）面を有し、前記第２の矩形状ＰＦＥＴは（１１０）面にを有しているものとすることができる。
前記半導体構造において、シリコンウェハの（１１０）面上に形成され、第１の円柱状ＮＦＥＴと第１の長方形状ＰＦＥＴからなるＳＧＴ ＣＭＯＳを含んでおり、前記第１の円柱状ＮＦＥＴの側壁は複数の結晶面となるようにされ、前記第１の長方形状ＰＦＥＴの短い辺の２つの側壁は（１００）面とされるとともに、長い辺の２つの側壁は（１１０）とされているものとすることができる。
前記半導体構造において、シリコンウェハの（１１０）面上に形成され、第１の円柱状ＮＦＥＴと第１の矩形状ＰＦＥＴからなるＳＧＴ ＣＭＯＳを含んでおり、前記第１の円柱状ＮＦＥＴの側壁は複数の結晶面となるようにされ、前記第１の矩形状ＰＦＥＴの２つの側壁は（１００）面とされるとともに、他の２つの側壁は（１１０）とされているものとすることができる。
前記半導体構造において、前記第１の単結晶半導体の本体及び前記第２の単結晶半導体の本体が、シリコン、ゲルマニウム、シリコンの化合物、ゲルマニウムの化合物、ＩＩＩ−Ｖ族材料及びＩＩ−ＩＶ族材料を含むグループから選択される材料により構成されたものとすることができる。
前記半導体構造において、前記第１の単結晶半導体の本体及び前記第２の単結晶半導体の本体が、１０１０〜１０１７の間の濃度でドーピングされたものとすることができる。
本発明を一つの観点から見ると、半導体構造の製造方法であって、後にチャネルとして利用される第１の結晶面に方位付けされた表面を有する基板を準備する工程と、第１のＳＧＴピラーが第１のチャネルを形成するように、かつ、該第１のＳＧＴピラーの側壁が第２の結晶面を有するよう方位付けられて該第２の結晶面が第１のキャリア移動度を有するように、第１のトランジスタを形成する工程と、第２のＳＧＴピラーが第２のチャネルを形成するように、かつ、該第２のＳＧＴピラーの側壁が第３の結晶面を有するよう方位付けられて、前記第３の結晶面が、前記第１のキャリア移動度の値とは異なる第２のキャリア移動度を有するように、第２のトランジスタを形成する工とを含むことを特徴とする方法である。
前記方法において、前記基板の表面が、（１００）面及び／又は（１１０）面のとなるよう方位付けられているものとすることができる。
前記方法において、前記第１のトランジスタを形成する工程は、第１の矩形（又は長方形）のＳＧＴ本体の側壁が（ｎｍｌ）面の２つの平衡なピラーの側壁と、残りの（ａｂｃ）面の２つの側壁で方位付けられるように（ここで、ｎ，ｍ，ｌ，ａ，ｂ，ｃは任意の整数であり、ｎａ＋ｍｂ＋ｌｃ＝０である）、第１のトランジスタを形成する工程を含み、前記第２のトランジスタを形成する工程は、第２の矩形（又は長方形）のＳＧＴ本体の側壁が（ｐｑｒ）面の２つの平行なピラーの側壁と、残りの（ｅｆｇ）面の２つの側壁で方位付けられるように（ここで、ｐ，ｑ，ｒ，ｅ，ｆ，ｇは任意の整数であり、ｐｅ＋ｑｆ＋ｒｇ＝０である）、第２のトランジスタを形成するステップを含むものとすることができる。
前記方法において前記第１のトランジスタを形成するステップは、第１の円柱状のＳＧＴ本体の側壁が複数の側壁で方位付けられるように、第１のトランジスタを形成するステップを含み、前記第２のトランジスタを形成するステップは、第２の矩形（又は長方形）のＳＧＴ本体の側壁が（ｎｍｌ）面の２つの平行な側壁と、残りの（ａｂｃ）面の２つの側壁が方位付けられるように（ここで、ｎ，ｍ，ｌ，ａ，ｂ，ｃは任意の整数であり、ｎａ＋ｍｂ＋ｌｃ＝０である）、第２のトランジスタを形成するステップを含むものとすることができる。
前記方法において、前記第１のトランジスタを形成する工程が、第１のｐチャネルＳＧＴ（ＰＦＥＴ）及び第１のｎチャネルＳＧＴ（ＮＦＥＴ）のうちの一方を形成する工程を含み、前記第２のトランジスタを形成する工程が、第２のｐチャネルＦＥＴ（ＰＦＥＴ）及び第２のｎチャネルＳＧＴ（ＮＦＥＴ）のうちの一方を形成する工程を含むものとすることができる。
前記方法において、前記第１のＰＦＥＴ及び前記第１のＮＦＥＴのうちの一方を形成する工程は、前記第１のＳＧＴ本体の側壁が特定の結晶方位とされ、最適化されたキャリア移動度及び最適化されていないキャリア移動度のうちの一方を有するように、前記第１のＰＥＦＴ及び前記第１のＮＦＥＴのうちの一方を形成する工程を含み、前記第２のＰＦＥＴ及び前記第２のＮＦＥＴのうちの一方を形成する工程は、前記第２のＳＧＴ本体の側壁が特定の結晶方位とされ、最適化されたキャリア移動度及び最適化されていないキャリア移動度のうちの一方を有するように、前記第２のＰＦＥＴ及び前記第２のＮＦＥＴのうちの一方を形成する工程を含むものとすることができる。
前記方法において、前記第１のＰＦＥＴ及び前記第１のＮＦＥＴのうちの一方を形成する工程が、前記第１のＳＧＴ本体の側壁が複数の結晶面に方位付けられて、最適化されたキャリア移動度及び最適化されていないキャリア移動度のうちの一方を有するように、円柱状の前記第１のＰＦＥＴ及び円柱状の前記第１のＮＦＥＴのうちの一方を形成する工程を含み、前記第２のＰＦＥＴ及び前記第２のＮＦＥＴのうちの一方を形成する工程が、特定の結晶面となるよう方位付けられて最適化されたキャリア移動度及び最適化されていないキャリア移動度のうちの一方を有するように、前記第２のＰＦＥＴ及び前記第２のＮＦＥＴのうちの一方を形成する工程を含むものとすることができる
前記方法において、前記第１のＰＦＥＴ及び前記第１のＮＦＥＴのうちの一方を形成する工程は、前記第１のＳＧＴ本体のすべての側壁が（１００）面、（１１０）面及び（１１１）面のいずれかを組み合わせたものとなるよう方位付けられるように、前記第１のＰＦＥＴ及び前記第１のＮＦＥＴのうちの一方を形成する工程を含み、前記第２のＰＦＥＴ及び前記第２のＮＦＥＴのうちの一方を形成する工程は、前記第２のＳＧＴ本体のすべての側壁が（１００）面、（１１０）面及び（１１１）面のいずれかを組み合わせたものとなるよう方位付けられるように、前記第２のＰＦＥＴ及び前記第２のＮＦＥＴのうちの一方を形成する工程を含むものとすることができる。
前記方法において、前記第１のＰＦＥＴ及び前記第１のＮＦＥＴのうちの一方を形成する工程は、前記第１のＳＧＴ本体のすべての側壁が複数の結晶面となるよう方位付けられるように、前記第１のＰＦＥＴ及び前記第１のＮＦＥＴのうちの一方を形成する形成を含み、前記第２のＰＦＥＴ及び第２のＮＦＥＴのうちの一方を形成する工程は、前記第２のＳＧＴ本体のすべての側壁が（１００）面、（１１０）面及び（１１１）面のいずれかを組み合わせたものとなるよう方位付けられるように、前記第２のＰＦＥＴ及び前記第２のＮＦＥＴのうちの一方を形成する工程を含むものとすることができる。
前記方法において、１つの正方形状のＮＭＯＳと２つの矩形状のＰＭＯＳとを含むＳＧＴ ＣＭＯＳをシリコンウェハの（１００）面上に形成する工程と、矩形状の前記第１のＮＦＥＴを（１００）面を有するよう方位付けて形成し、矩形状の前記第２のＰＦＥＴを（１１０）面を有するよう方位付けて形成する工程とをさらに含むものとすることができる。
１つの円柱状ＮＭＯＳと１つの矩形状ＰＭＯＳとを含むＳＧＴ ＣＭＯＳをシリコンウェハの（１００）面上に形成する工程と、円柱状の前記第１のＮＦＥＴを複数の面方位を有するよう方位付けて形成する工程とをさらに含み、矩形状の前記第２のＰＦＥＴの２つの平行な側壁が（１００）面を有するよう方位付けられ、前記矩形状の前記第２のＰＦＥＴの残りの平行な側壁が（１１０）面を有するよう方位付けられているものとすることができる。
前記方法において、１つの円柱状ＮＭＯＳと１つの矩形状ＰＭＯＳとを含むＳＧＴ ＣＭＯＳをシリコンウェハの（１１０）面上に形成する工程と、円柱状の前記第１のＮＦＥＴを複数の面方位を有するよう方位付けて形成する工程とをさらに含み、矩形状の前記第２のＰＦＥＴの２つの側壁が（１００）面を有するよう方位付けられ、前記矩形状の前記第２のＰＦＥＴの残りの平行な側壁が（１１０）面を有するよう方位付けられているものとすることができる。
なお、本明細書で、「最適化されている」とは、通常は移動度が最も高くなるようにされることを意味するが、用途によっては、意図的に最も高い移動度よりも低い移動度にする場合があり、そのような場合も指すものとして「最適化されている」という用語を用いている。
本発明の上述した特徴及び他の特徴並びに効果は、添付図面に示すように、本発明の以下のさらに詳細な説明から明らかとなろう。
以下、添付図面を参照して本発明の様々な実施形態を説明する。なお、以下の実施形態において、同様の参照符号は同様の構成を示すために用いられる。
上述したように、本発明は半導体の物理的性質を利用して、特定のデバイスにおいて移動度を最適化するために、あるいは移動度を減少させるために、ＦＥＴのチャネルのために種々の結晶面を用いる。そこで、最初に、本発明をよりよく理解できるよう、結晶格子及び結晶方位についての概要から説明する。
本発明は、必要とされる具体的なデバイスにおける移動度を最適化しあるいは低下させて所望の性能得るために、ＦＥＴのチャネル及びピラー形状として種々の結晶面を用いた同じ基板上にＣＭＯＳ ＳＧＴを作製するさまざまな方法において利用することができる。当業者であれば、本発明が、添付図面に示された特定の構造又は本明細書で詳細に説明する具体的なステップに限定されるないことを理解できるだろう。また、デバイスの様々な部位を形成するために選択されるドーパントの種類がそのデバイスの意図された電気的動作と矛盾するものでない限り、本発明が特定種類のドーパントの使用に限定されないことも理解されるだろう。
図１は、シリコンの（１００）面のウェハ（図１（ａ））及び（１１０）面のウェハ上に形成されたシリコンＳＧＴピラーの側壁のさまざまな方位を示している（Cullity他、“Element of X-Ray Diffraction”、Second Edition、Addison-Wesley Publishing Company、Inc、76頁、1978年、を参照）。図２は、図１に記載されたＳＧＴピラーの側壁の面方位によって電子（図２（ａ））及びホール（図２（ｂ））の移動度がどのように変化するかを示したグラフである（Sato他、米国特許3,603,848号を参照）。図２において、（１００）面のウェハ上のデバイスについては左側のプロット（０°／（０１１）−４５°／（００１）の側壁、［１００］ゾーン）を用い、（１１０）面のウェハ上のデバイスについては右側のプロット（０°／（０１１）−９０°／（００１）の側壁、［１１０］ゾーン）を用いる。電流が流れる方向は、いずれのウェハの場合もウェハに垂直な方向である。
図３は、円柱状のＳＧＴの概略図であり、Ｒは円柱の半径、Ｌはゲート長、ＷSGTはゲート幅をそれぞれ示している。図４、図５はそれぞれ、完全な正方形状のＳＧＴ（完全な正方形状の断面を有するＳＧＴ）の概略図（図４）、及び、端部に丸みを有する正方形状のＳＧＴ（端部に丸みを有する正方形状の断面を有するＳＧＴ）の概略図（図５）であり、ｔは正方形のピラーの厚さであり、ｒは丸みを有する端部の半径、Ｌはゲート長、ＷSGTはゲート幅をそれぞれ示している。図６は、０字状のＳＧＴ（０字状の断面を有するＳＧＴ）の概略図を示す。なお、「０字形状」は、左右にある円形部分と中央部分にある矩形部分とから構成される。ここで、Ｒは左右の円形部分の半径、ｔは中央の矩形部分の長さ、Ｌはゲート長、ＷSGTはゲート幅をそれぞれ示している。ＳＧＴのソース、ゲート及びドレインは、シリコン基板に対して垂直な方向に配置される。ゲート電極は、シリコンピラーを完全に取り囲み、ピラーの側壁に沿ってチャネル領域が形成される。半導体ウェハの寸法は、一例として、ピラーの高さが約２０ｎｍ〜３００ｎｍ、ピラーのサイズ（ｔ又はＲ）が約５ｎｍ〜２５０ｎｍである。
本発明のシミュレーションを目的として（図７乃至図４４）、以下の構造を例示的に採用した。シリコンピラーにおけるボディ領域を、ＮＭＯＳ ＳＧＴにはホウ素（３.９×１０15）を、ＰＭＯＳ ＳＧＴにはアルシン（arsine）（３．９×１０15）を、一様にドープする。ｔと２Ｒ（シリコンピラーのサイズに関連している）は２５ｎｍに設定する。ゲート材料には、オフ電流を抑えて閾値電圧を調整するために、４.６５ｅＶの仕事関数を有する金属シリサイドを用いる。ゲート酸化物の厚さは、１ｎｍに設定する。ソース／ドレイン領域の拡散層（その長さ（ｌ）は２０ｎｍである）は、ＰＦＥＴについてはホウ素（１×１０20）を、ＮＦＥＴについてはアルシン（１×１０20）をドープする。なお、このシミュレーションでは量子チャージ閉込め効果（quantum charge confinement effects）は考慮しない。円柱状のＮＭＯＳ ＳＧＴ及びＰＭＯＳ ＳＧＴの垂直な側壁を３６等分する。すなわち一つのエレメントの方位は、１０°ずつ変化する。このように、円柱の側壁を３６の多面体により分割することによって、デバイスは、移動度が異なる３６個の個別のＭＯＳＦＥＴエレメントから構成される。デバイス全体の終端電流（terminal current）は、単一の電流の総和をとることで計算される。
正方形状のＳＧＴ及び丸みを持つ正方形状のＳＧＴの垂直な側壁は、それぞれ、図４（ｂ）及び図５（ｂ）における断面図の点線（Ｂ−Ｂ’）によって示された、４つの三角形５０１〜５０４（正方形状ＳＧＴの場合）及び８つの多面体（５０５〜５１２）に分割される。０字状のＳＧＴの垂直の側壁は、図６（ｂ）の断面図の点線（Ｂ−Ｂ’）により示される３６個の多面体及び１つの正方形（全体として３７の別々のＭＯＳＦＥＴエレメント）に分割される。デバイスのシミュレーションは、ＡＴＬＡＳの３次元シミュレータ（ＳＩＬＶＡＣＯ）を用いて行う。３次元デバイスシミュレータでは、ボルツマンキャリア統計モデル（Boltzmann carrier statistics model）、ダルウィッシュＣＶＴ移動度モデル（Darwish CVT mobility model）、及び、ショックレー−リード−ホール（Shockley-Reed-Hall）再結合モデルを考慮する。
図７（ａ）、図８（ａ）、図９（ａ）は、シリコン（１００）面のウェハ上に作製した正方形状のＮＭＯＳ ＳＧＴ（それぞれＱｎ200、Ｑｎ201、及びＱｎ202）を示す概略図である。図７（ｂ）、図８（ｂ）、図９（ｂ）は、それぞれ図７（ａ）、図８（ａ）、図９（ａ）のＢ−Ｂ’ラインに沿って切った正方形状のＮＭＯＳ ＳＧＴ（Ｑｎ200、Ｑｎ201、Ｑｎ202）の断面図である。これらの図には、ＮＭＯＳ ＳＧＴ（Ｑｎ200、Ｑｎ201、及びＱｎ202）の側壁方位及び電流方向が示されている。Ｑｎ202 ＮＭＯＳ ＳＧＴの側壁の方位が、Ｑｎ200 ＮＭＯＳ ＳＧＴを４５°回転させたものであるという点に留意されたい。図７（ｃ）、図８（ｃ）、図９（ｃ）は、それぞれ、図７（ａ）、図８（ａ）、図９（ａ）のラインＡ−Ａ’に沿って切った得られた正方形状のＮＭＯＳ ＳＧＴ（Ｑｎ200、Ｑｎ201、Ｑｎ202）の縦断面図である。図１０（ａ）は、シリコンの（１００）面のウェハ上に作製した円柱状のＮＭＯＳ ＳＧＴ（Ｑｎ203）の概略図である。図１０（ｂ）は、図１０（ａ）のラインＢ−Ｂ’に沿って切った正方形状のＮＭＯＳ ＳＧＴ（Ｑｎ203）の断面図である。図１０（ｃ）は、図１０（ａ）のラインＡ−Ａ’に沿って切った正方形状のＮＭＯＳ ＳＧＴ（Ｑｎ203）の縦断面図である。
図１１は、Ｖd＝０．０５Ｖとして、シリコンの（１００）面のウェハ上に作製した、円柱状及び正方形状のＮＭＯＳ ＳＧＴ（図７のＱｎ200、図８のＱｎ201、図９のＱｎ202及び図１０のＱｎ203）のＩd−Ｖg曲線（ゲート電圧に対する単位長さ当たりの電流）である。（１００）面の側壁を有する正方形状のＮＭＯＳ ＳＧＴは、円柱状のＮＭＯＳ ＳＧＴ及び（１１０）面の側壁を有する正方形状のＮＭＯＳ ＳＧＴに比べて、同一のＶg（ｏｎ）における単位長さ当たりの電流が大きい。また、完全な正方形状のＳＧＴ及び端部に丸みを有する正方形状のＳＧＴのＩd−Ｖg曲線（ゲート電圧に対する単位長さ当たりの電流）は、ほとんど同じ特徴を示している。図１２は、Ｖd＝０．０５Ｖとして、シリコン（１００）ウェハの上に作製した円柱状及び正方形状のＮＭＯＳ ＳＧＴ（図７のＱｎ200、図８のＱｎ201、図９のＱｎ202、及び図１０のＱｎ203）のＩd−Ｖg曲線（ゲート電圧に対する単位ピラー当たりの電流）を示している。円柱状のＳＧＴは、正方形状のＳＧＴより短いゲート幅を有しているので、図１２の相対的な電流値（ピラーあたりの電流）は、他の正方形状のＳＧＴに比べて、図１１の電流値（単位長さ当たりの電流）から著しく低下している。
図１３乃至図１６は、シリコンウェハの（１００）面上に形成した円柱状ＳＧＴ（図１０のＱｎ203）及び正方形状ＳＧＴ（図７のＱｎ200）について行った詳細な３次元シミュレーションの結果を示している。図１３は、Ｖg＝１Ｖ及びＶd＝０.０５Ｖとして、円柱状ＳＧＴ（図１０のＱｎ203）及び正方形状ＳＧＴ（図７のＱｎ200）のＳｉの側壁の表面から奥側へ向かって（図７及び図１０のＣ−Ｃ’に沿って）電子の密度分布がどのように変化するかを示している。図１４は、Ｖg＝１Ｖ及びＶd＝０.０５Ｖとして、円柱状ＳＧＴ（図１０のＱｎ203）及び正方形状ＳＧＴ（図７のＱｎ200）のＳｉの側壁の表面から奥側へ向かって（図７及び図１０のＣ−Ｃ’に沿って）垂直電界（円柱の表面に対して垂直な電界）がどのように変化するかを示している。図１５は、Ｖg＝１Ｖ及びＶd＝０.０５Ｖとして、円柱状ＳＧＴ（図１０のＱｎ203）及び正方形状ＳＧＴ（図７のＱｎ200）のＳｉの側壁の表面から奥側へ向かって（図７と図１０のＣ−Ｃ’に沿って）局所的な移動度がどのように変化するかを示している。図１６（ｃ）は、円柱状ＳＧＴ（図１０のＱｎ203）及び正方形状ＳＧＴ（図７のＱｎ200）について、垂直電界に対してダルウィッシュ移動度がどのように変化するかを示している。なお、ポアソン方程式及びドリフト拡散輸送方程式を解いて、電位及び電子密度分布を算出した。
図１３及び図１４から分かるように、電子密度及び垂直電界は、円柱状ＳＧＴ及び正方形状ＳＧＴのいずれについても、ｘ軸（表面からの距離）に沿って互いに類似した分布を示している。しかしながら、側壁の面方位及び垂直電界に依存する円柱状及び正方形状のＳＧＴのローカルダルウィッシュ移動度は、大きな違いを示しており、これによってＩd−Ｖg曲線（図１１）のデバイス性能の差が生じる。すなわち、電流の値は電子密度及び移動度に比例するので、同じゲート電圧（Ｖg＝１Ｖ）のときの正方形状ＳＧＴのＩd−Ｖg曲線（図１１のＱｎ200）の電流は、円柱状ＳＧＴのＩd−Ｖg曲線（図１１のＱｎ203）の電流よりも大きい。上記パラメータについてより詳しい関係を理解するために、ダルウィッシュＣＶＴモデル及びドリフト拡散輸送モデルの以下の式を参照する。
ダルウィッシュＣＶＴ：
ここで、
は移動度であり、
は、音響フォノンでの散乱による表面移動度であり、
は、光学フォノンの谷内散乱（intervalley scattering）による移動度であり、
は、表面粗さ係数であり、
は、垂直電界である。さらに、ａ、ｂ、ｃ、ｄ、ｅ、ｆ及びｇは、ドーピング、温度、面方位等の依存する部分である定数又はパラメータである。
ドリフト拡散輸送モデル：
ここで、ｑは電子の電荷であり、μT,nは電子の移動度であり、ｎは電子の密度であり、Фｎは、擬フェルミ準位である（Darwish他、“An Improved Electron and Hole Mobility Model for General Purpose Device Simulation”、IEEE Electron Devices、vol 44、No. 9、1997年9月、1529頁、及び、“ATLAS User's Manual: Device Simulation Software”、Silvaco International、2006年8月、3-26頁、を参照）。
図１７（ａ）は、シリコンウェハの（１００）面上に作製したＮＭＯＳ ＳＧＴ（Ｑｎ204）の概略図であり、図１７（ｂ）は、図１７（ａ）のラインＢ−Ｂ’に沿って切ったＮＭＯＳ ＳＧＴ（Ｑｎ204）の断面図であり、図１７（ｃ）は、図１７（ａ）のラインＡ−Ａ’に沿って切ったＮＭＯＳ ＳＧＴ（Ｑｎ204）の断面図である。図１８は、シリコンウェハの（１００）面に作製したＮＭＯＳ ＳＧＴ（Ｑｎ204）の、Ｖd＝０．０５ＶとしたときのＩd−Ｖg曲線（ゲート電圧に対する単位長さ当たりの電流）である。図１９は、シリコンウェハの（１００）面に作製したＮＭＯＳ ＳＧＴ（Ｑｎ204）の、Ｖd＝０．０５ＶとしたときのＩd−Ｖg曲線（ゲート電圧に対するピラー当たりの電流）である。
図２０（ａ）、図２１（ａ）、図２２（ａ）は、それぞれ、シリコンウェハの（１００）面に作製した正方形状ＰＭＯＳ ＳＧＴ（それぞれＱｐ200、Ｑｐ201、及びＱｐ202）の概略図である。図２０（ｂ）、図２１（ｂ）及び図２２（ｂ）は、それぞれ、図２０（ａ）、図２１（ａ）及び図２２（ａ）のラインＢ−Ｂ’に沿って切った正方形状ＰＭＯＳ ＳＧＴ（Ｑｐ200、Ｑｐ201、及びＱｐ202）の断面図である。これらの図には、ＰＭＯＳ ＳＧＴ（Ｑｐ200、Ｑｐ201、及びＱｐ202）の側壁の面方位及び電流の方向が示されている。なお、Ｑｐ202 ＮＭＯＳ ＳＧＴの側壁の方位は、Ｑｐ200 ＮＭＯＳ ＳＧＴを４５°回転したものである。図２０（ｃ）、図２１（ｃ）及び図２２（ｃ）は、それぞれ、図２０（ａ）、図２１（ａ）及び図２２（ａ）のラインＡ−Ａ’に沿って切った正方形ＰＭＯＳ ＳＧＴ（Ｑｐ200、Ｑｐ201、及びＱｐ202）の断面図である。図２３（ａ）は、シリコンウェハの（１００）面に作製した円柱状ＰＭＯＳ ＳＧＴ（Ｑｐ203）の概略図、図２３（ｂ）は、図２３（ａ）のラインＢ−Ｂ’に沿って切った正方形状ＰＭＯＳ ＳＧＴ（Ｑｐ203）の断面図、図２３（ｃ）は、図２３（ａ）のラインＡ−Ａ’に沿って切った正方形状のＰＭＯＳ ＳＧＴ（Ｑｐ203）の断面図である。
図２４は、シリコンウェハの（１００）面に作製された円柱状及び正方形状のＰＭＯＳ ＳＧＴ（図２０のＱｐ200、図２１のＱｐ201、図２２のＱｐ202、及び図２３のＱｐ203）の、Ｖd＝０．０５ＶとしたときのＩd−Ｖg曲線（ゲート電圧に対する単位長さ当たりの電流）を示している。（１１０）面の側壁を有する正方形状ＰＭＯＳ ＳＧＴでは、円柱状ＰＭＯＳ ＳＧＴ及び（１００）面の側壁を有する正方形状のＰＭＯＳ ＳＧＴに比べて、同一のＶg（ｏｎ）における単位長さ当たりの電流が大きくなっている。また、完全な正方形状ＳＧＴと丸みを付けた正方形状ＳＧＴのＩd−Ｖg曲線（ゲート電圧に対する単位長さ当たりの電流）は、ほとんど同じ性能を示していいる。図２５は、Ｖd＝０．０５Ｖにおいてシリコンウェハの（１００）面上に作製された、円柱状及び正方形状のＰＭＯＳ ＳＧＴ（図２０のＱｐ200、図２１のＱｐ201、図２２のＱｐ202、及び図２３のＱｐ203）のＩd−Ｖg曲線（ゲート電圧に対するピラー当たりに電流）を示している。
図２６（ａ）は、シリコンウェハの（１００）面に作製されたＰＭＯＳ ＳＧＴ（Ｑｐ204）の概略図であり、図２６（ｂ）は、図２６（ａ）のラインＢ−Ｂ’に沿って切ったＰＭＯＳ ＳＧＴ（Ｑｐ204）の断面図であり、図２６（ｃ）は、図２６（ａ）のラインＡ−Ａ’に沿って切ったＰＭＯＳ ＳＧＴ（Ｑｐ204）の断面図である。図２７は、シリコンウェハの（１００）面に作製されたＰＭＯＳ ＳＧＴ（Ｑｐ204）の、Ｖd＝０．０５ＶとしたときのＩd−Ｖg曲線（ゲート電圧に対する単位長さ当たりの電流）である。図２８は、Ｖd＝０．０５Ｖにおいてシリコンウェハの（１００）面に作製されたＰＭＯＳ ＳＧＴ（Ｑｐ204）のＩd−Ｖg曲線（ゲート電圧に対するピラー当たりの電流）である。
図２９（ａ）は、シリコンウェハの（１１０）面に作製された正方形状のＮＭＯＳ ＳＧＴ（Ｑｎ210）の概略図、図２９（ｂ）は、図２９（ａ）のラインＢ−Ｂ’に沿って切ったＮＭＯＳ ＳＧＴ（Ｑｎ210）の断面図である。図２９（ｂ）には、ＳＧＴの側壁の面方位及び電流の方向が示されている。なお、シリコンウェハの（１１０）面上に作製されたＳＧＴの電流方向は、シリコンウェハの（１００）面上に作製されたＳＧＴの＜１００＞方向ではなく、＜１１０＞である。図２９（ｃ）は、図２９（ａ）のラインＡ−Ａ’に沿って切ったＮＭＯＳ ＳＧＴ（Ｑｎ210）の断面図である。図３０（ａ）は、シリコンウェハの（１１０）面上に作製された円柱状のＮＭＯＳ ＳＧＴ（Ｑｎ211）の概略図、図３０（ｂ）は、図３０（ａ）のラインＢ−Ｂ’に沿って切ったＮＭＯＳ ＳＧＴ（Ｑｎ211）の断面図、図３０（ｃ）は、図３０（ａ）のラインＡ−Ａ’に沿って切ったＮＭＯＳ ＳＧＴ（Ｑｎ211）の断面図である。図３１（ａ）及び図３２（ａ）は、シリコンウェハの（１１０）面上に作製されたＮＭＯＳ ＳＧＴ（Ｑｎ212とＱｎ213）の概略図である。図３１（ｂ）及び図３２（ｂ）は、それぞれ、図３１（ａ）及び図３２（ａ）のラインＢ−Ｂ’に沿って切ったＮＭＯＳ ＳＧＴ（Ｑｎ212とＱｎ213）の断面図である。図３１（ｃ）及び図３２（ｃ）は、それぞれ、図３１（ａ）及び図３２（ａ）のラインＡ−Ａ’に沿って切ったＮＭＯＳ ＳＧＴ（Ｑｎ212とＱｎ213）の断面図である。図３３は、シリコンウェハの（１１０）面上に作製されたＮＭＯＳ ＳＧＴ（図２９のＱｎ210、図３０のＱｎ211、図３１のＱｎ212、及び図３２のＱｎ213）の、Ｖd＝０．０５ＶとしたときのＩd−Ｖg曲線（ゲート電圧に対する単位長さ当たりの電流）である。図３４は、シリコンウェハの（１１０）面上に作製されたＮＭＯＳ ＳＧＴ（図２９のＱｎ210、図３０のＱｎ211、図３１のＱｎ212、及び図３２のＱｎ213）の、Ｖd＝０．０５ＶとしたときのＩd−Ｖg曲線（ゲート電圧に対するピラー当たりの電流）である。
図３５（ａ）は、シリコンウェハの（１１０）面上に作製された正方形状ＰＭＯＳ ＳＧＴ（Ｑｐ210）の概略図、図３５（ｂ）は、図３５（ａ）のラインＢ−Ｂ’に沿って切ったＰＭＯＳ ＳＧＴ（Ｑｐ210）の断面図、図３５（ｃ）は、図３５（ａ）のラインＡ−Ａ’に沿って切ったＰＭＯＳ ＳＧＴ（Ｑｐ210）の断面図である。図３６（ａ）は、シリコンウェハの（１１０）面上に作製された円柱状ＰＭＯＳ ＳＧＴ（Ｑｐ211）の概略図、図３６（ｂ）は、図３６（ａ）のラインＢ−Ｂ’に沿って切ったＰＭＯＳ ＳＧＴ（Ｑｐ211）の断面図、図３６（ｃ）は、図３６（ａ）のラインＡ−Ａ’に沿って切ったＰＭＯＳ ＳＧＴ（Ｑｐ211）の断面図である。図３７（ａ）及び図３８（ａ）は、それぞれ、シリコンウェハの（１１０）面上に作製されたＰＭＯＳ ＳＧＴ（Ｑｐ212とＱｐ213）の概略図である。図３７（ｂ）及び図３８（ｂ）は、それぞれ、図３７（ａ）及び図３８（ａ）のラインＢ−Ｂ’に沿って切ったＰＭＯＳ ＳＧＴ（Ｑｐ212とＱｐ213）の断面図である。図３７（ｃ）及び図３８（ｃ）は、それぞれ、図３７（ａ）及び図３８（ａ）のラインＡ−Ａ’に沿って切ったＰＭＯＳ ＳＧＴ（Ｑｐ212とＱｐ213）の断面図である。図３９は、シリコンウェハの（１１０）面上に作製されたＰＭＯＳ ＳＧＴ（図３５のＱｐ210、図３６のＱｐ211、図３７のＱｐ212、及び図３８のＱｐ213）の、Ｖd＝０．０５ＶとしたときのＩd−Ｖg曲線（ゲート電圧に対する単位長さ当たりの電流）である。図４０は、シリコンウェハの（１１０）面上に作製されたＰＭＯＳ ＳＧＴ（図３５のＱｐ210、図３６のＱｐ211、図３７のＱｐ212、及び図３８のＱｐ213）の、Ｖd＝０．０５ＶとしたときのＩd−Ｖg曲線（ゲート電圧に対するピラー当たりの電流）である。
図４１（ａ）及び図４２（ａ）は、シリコンウェハの（１１０）面に作製された矩形状ＰＭＯＳ ＳＧＴ（Ｑｐ220及びＱｐ221）の概略図である。図４１（ｂ）及び図４２（ｂ）は、それぞれ、図４１（ａ）及び図４２（ａ）のラインＢ−Ｂ’に沿って切ったＰＭＯＳ ＳＧＴ（Ｑｐ220とＱｐ221）の横断面図である。図４１（ｃ）及び図４２（ｃ）は、それぞれ、図４１（ａ）及び図４２（ａ）のラインＡ−Ａ’に沿って切ったＰＭＯＳ ＳＧＴ（Ｑｐ220とＱｐ221）の縦断面図である。図４３は、シリコンウェハの（１１０）面上に作製された、矩形状及び正方形状のＰＭＯＳ ＳＧＴ（図３５のＱｐ210、図４１のＱｐ220、及び図４２のＱｐ221）のＶd＝０．０５ＶのときのＩd−Ｖg曲線（ゲート電圧に対する単位長さ当たりの電流）である。図４４は、シリコンウェハの（１１０）面上に作製された矩形状及び正方形状のＰＭＯＳ ＳＧＴ（図３５のＱｐ210、図４１のＱｐ220、及び図４２のＱｐ221）のＶd＝０．０５ＶのときのＩd−Ｖg曲線（ゲート電圧に対するピラー当たりの電流）である。
図４５は、ＰＭＯＳ ＳＧＴ及びＮＭＯＳ ＳＧＴの様々な組み合わせによるＣＭＯＳ ＳＧＴの電流値の絶対値（単位長さ当たりの電流及びピラー当たりの電流）を示した表である。形状を変化させ、そして形状を回転させることにより、様々な単位幅当たりの電流及び単位ピラー当たりの電流を有するＣＭＯＳの組合せが得られる。この図には合計で１８種類のＣＭＯＳの組み合せの例が示されており、各ＣＭＯＳの組み合わせは、図７乃至図４４に示すようにピラー形状及び対応する面方位がすべて異なっている。各ＳＧＴのＩd−Ｖg曲線の電流の絶対値は、Ｖg−Ｖth＝０．６Ｖ及びＶd＝０．０５Ｖにおいて得られたものである。
図４６は、図４５に示した様々なＣＭＯＳ ＳＧＴの組合せの電流値を、正規化して示した表である。ここでは、円柱状ＮＭＯＳ（図１０のＱｎ203）の電流の絶対値（Ｖg−Ｖth＝０．６Ｖ、Ｖd＝０．０５のときの）を、基準値（＝１００）として選択した。ここで、閾値電圧（Ｖth）は、単位ゲート幅当たりのドレイン電流が１０-10Ａ／ｎｍのときのゲート電圧として定義した。特定の用途に応じてデバイスの移動度が最適化されあるいは低下されるように、必要なＣＭＯＳを図４６の組み合わせから選択することができる。図４６に示すＣＭＯＳの組み合せは、ＮＭＯＳ及びＰＭＯＳデバイスの数が１個ずつでなければならないことを意味するものではない。１個のＮＭＯＳと１個のＰＭＯＳからＣＭＯＳを構成できることはもちろん、用途に応じて例えば１つのＮＭＯＳと２つのＰＭＯＳからＣＭＯＳを構成することもできる。従来技術に係るＳＧＴ ＣＭＯＳ（図８５（ａ）乃至図８５（ｂ））では、図４６における組合せ５３又は図４６における組合せ５４のいずれかのように、ＮＭＯＳとＰＭＯＳの間において同じ面のＳＧＴ構造を用いていた。
図４７及び図４８は、図４６に示したＣＭＯＳの組み合せ例のうちの２つの例を示している。ここで、図４７（ａ）はシリコンウェハの（１００）面上に作製されたＣＭＯＳ ＳＧＴインバータ（図４６の組合せ５２）の回路図、図４７（ｂ）は、同図（ａ）のＣＭＯＳ ＳＧＴインバータに対応したレイアウト図である。図４７のＣＭＯＳインバータは、１つの正方形状ＮＭＯＳピラー（Ｑｎ1、４つの側壁はすべて（１００）面上で方位が決められている）及び４５°回転させた２つの正方形状ＰＭＯＳピラー（Ｑｐ1及びＱｐ2、各正方形状ＰＭＯＳの４つの側壁はすべて（１１０）面上で方位が決められている）により構成されている。ＰＭＯＳ ＳＧＴとＮＭＯＳ ＳＧＴは、それぞれのドレインがローカル配線によって接続されて出力（Ｖout、1）とされ、また、ゲート導体によってそれぞれのゲートが接続されて入力（Ｖin、1）とされる。接続されたＣＭＯＳは、ＰＭＯＳのソースに接続されたローカル配線に沿って電源電圧（Ｖdd、1）が供給され、ローカル配線に接続されたＮＭＯＳのソースからグランド（Ｇｎｄ1）に接続される。このようにして直列の組み合わせがＶdd、1とＧｎｄ1の間に接続されている。図４７に示したレイアウトが選択されている理由は、このようなレイアウトにすることによってＮＭＯＳデバイス、ＰＭＯＳデバイスのいずれもが優れたデバイス性能（すなわちＩd−Ｖg曲線の電流レベル）を示すからである。図４７に示した典型的なインバータでは、ＮＭＯＳのＩd−Ｖg曲線の電流レベルがＰＭＯＳのＩd−Ｖg曲線の電流レベルより遥かに大きいので、１つの正方形状ＮＭＯＳピラー（Ｑｎ1）と２つの正方形状ＰＭＯＳピラー（Ｑｐ1とＱｐ2）を必要とする。
図４８（ａ）は、シリコンウェハの（１１０）面上に作製されたＣＭＯＳ ＳＧＴインバータ（図４６の組合せ６６に対応する）の回路図である。図４８（ｂ）は同図（ａ）のＣＭＯＳ ＳＧＴインバータに対応するレイアウト図である。図４８のＣＭＯＳインバータは、１つの円柱状ＮＭＯＳピラー（Ｑｎ3）と１つの矩形状ＰＭＯＳピラー（Ｑｐ3）より構成されている。矩形状ＰＭＯＳの２つの平行な側壁（長い側）は（１１０）面、他の２つの平行な側壁（短い側）は（１００）面とされている。ＰＭＯＳ ＳＧＴ及びＮＭＯＳ ＳＧＴは、それぞれのドレインがローカル配線で接続されて出力（Ｖout、3）とされ、それぞれのゲートがゲート導体によって接続されて入力（Ｖin、3）とされる。接続されたＣＭＯＳは、ＰＭＯＳのソースに接続されたローカル配線に沿って電源電圧（Ｖdd、3）が供給され、ローカル配線に接続されたＮＭＯＳのソースからグランド（Ｇｎｄ3）に接続されている。このようにして直列の組み合わせがＶdd、3とＧｎｄ1の間に接続されている。図４８に示したレイアウトが選択される理由は、円柱状ＮＭＯＳデバイスが矩形状ＰＭＯＳと類似のデバイス性能（Ｉd−Ｖg曲線の電流レベル）を示し、しかもＣＭＯＳデバイスとしても高い性能を示すからである。図４８に示したＣＭＯＳの組合せは、（図４７のように１つのＮＭＯＳピラーと２つのＰＭＯＳピラーから構成されるのではなく）１つのＮＭＯＳピラーと１つのＰＭＯＳピラーから構成されており、これにより、図４７に示したＣＭＯＳの組み合わせと比べてセルのサイズが大幅に縮小する。セルのサイズが縮小することにより、ＭＰＵやＤＲＡＭ等の高度な電子デバイスの実装密度が高まり、配線抵抗が低下し、したがって高速なスイッチング速度を有する高性能ＣＭＯＳデバイスを実現することができる。上記のようにセルのサイズを縮小させること（あるいは、ＮＭＯＳデバイスとＰＭＯＳデバイスの間の電流レベルを等しくすること）は、本願発明に基づいて、異なる結晶面を用いることによって達成される。従来のプレーナ型ＣＭＯＳデバイスでは、ＰＭＯＳデバイスとＮＭＯＳデバイスの電流レベルを等しくするために、ＰＭＯＳのチャネル幅をＮＭＯＳデバイスよりも長くなるように作製する必要があった。
図４９乃至図５４は、ＳＧＴ ＣＭＯＳデバイスの性能（特にオフ電流での挙動）がシリコン本体のドーピングにどのように依存するかを示している。図４９は、シリコンウェハの（１１０）面に作製されたＳＧＴ ＣＭＯＳ（図４６のＣＭＯＳ組合せ６１）の平面図と、これに対応する回路図を示している。図５０は、シリコンウェハの（１１０）面上のＳＧＴ ＣＭＯＳ（シリコン本体ドーピングが３×１０18）の平面図と、これに対応する回路図である。シリコン本体のドーピング濃度を除き、デバイス構造と図５０のシミュレーション条件は、図４９におけるものと全く同一である。言い換えると、図４９の場合にはＮＭＯＳ及びＰＭＯＳ（それぞれＱｎ101のＮa及びＱｐ101のＮd）のシリコン本体のドーピング濃度は３．９×１０15に設定されるが、図５０の場合には、ＮＭＯＳ及びＰＭＯＳ（それぞれＱｎ100のＮa及びＱｐ100のＮd）のシリコン本体のドーピング濃度は、３×１０18に設定される。図５１は、シリコン本体のドーピング濃度をＮd＝３×１０18とした正方形状ＰＭＯＳ ＳＧＴ（Ｑｐ100）デバイスのオフ電流状態（Ｉoff＝１０12Ａ／ｎｍ）での電子密度を示している。図５２は、シリコン本体のドーピング濃度をＮd＝３．９×１０15とした正方方形状のＰＭＯＳ ＳＧＴ（Ｑｐ101）デバイスのオフ電流状態（Ｉoff＝１０12Ａ／ｎｍ）での電子密度を示している。図５３は、シリコン本体のドーピング濃度をＮa＝３×１０18とした円柱状ＮＭＯＳ ＳＧＴ（Ｑｎ100）のオフ電流状態（Ｉoff＝１０12Ａ／ｎｍ）でのホール密度を示している。図５４は、シリコン本体のドーピング濃度をＮa＝３．９×１０15とした円柱状ＮＭＯＳ ＳＧＴ（Ｑｎ101）のオフ電流状態（Ｉoff＝１０12Ａ／ｎｍ）でのホール密度を示している。図５１に示すように、低チャネルドーピングＳＧＴ（図５２）に比べ、高いチャネルドーピングＳＧＴ（図５１）について強いコーナー効果（すなわち角部におけるキャリアの蓄積）が発生している。また、円柱状ＳＧＴ（図３５）よりも正方形状ＳＧＴ（図５１）においてより強いコーナー効果が見られるのは、正方形状ＳＧＴがその４つのコーナー（角部）において４つの垂直な角度を有しているからである。このコーナー効果は、好ましくないデバイス遮断（cutoff）特性を引き起こすことが知られている。（Song他、“Design Optimization of Gate-All-Around (GAA) MOSFETs”、IEEE. Trans. Nanotechnology、 vol 5、No.3、2006年3月、186-1221頁、を参照）。したがって、低いチャネル濃度（３．９×１０15）を用いると、コーナー効果による悪影響が著しく軽減される。特に、シリコン本体のドーピング濃度を１０10から１０17という低い値にすると、コーナー効果が軽減してデバイス性能が向上するので、本発明としては好ましい実施形態である。本体ドーピングをさらに低くするとＶth変動が抑えられ、移動度が向上する。
図５５（ａ）は、シリコンウェハの（１１０）面に作製したＣＭＯＳ ＳＧＴデバイス構造（図４６のＣＭＯＳ組合せ６６）の回路図であり、図５５（ｂ）は、図５５（ａ）に対応する構造の平面図である。図５５（ｃ）乃至図５５（ｆ）は、図５５（ｂ）のラインＢ−Ｂ’、Ｃ−Ｃ’、Ｄ−Ｄ’に沿ってそれぞれ切ったＣＭＯＳ ＳＧＴデバイスの断面図である。ＮＭＯＳシリコンピラー１２８（Ｑｎ5）及びＰＭＯＳシリコンピラー１２９（Ｑｐ5）は、半導体１１４上に作製され、ゲート酸化物１３１及びゲート導体１３２によって囲まれている。ＮＭＯＳ（Ｑｎ5）とＰＭＯＳ（Ｑｐ5）はトレンチ部１１５によって分離され、それぞれ底部ドレイン１１８、１１６、上部ソース１３８、１３７によって構成されている。自己整合により形成されたシリサイド（サリサイド）１２０、１３９及び金属ライン１５２が、ドレイン電圧（Ｖdd、55）からグランド（Ｇｎｄ55）にＣＭＯＳ ＳＧＴ装置を接続する。導体同士の分離は、誘電体材料１５０、１３０を用いて行われる。ＰＭＯＳ（Ｑｐ5）及びＮＭＯＳ（Ｑｎ5）は、それぞれのドレインがローカル配線によって接続されて出力（Ｖout、5）が得られ、それぞれのゲートはゲートの導体１３２部分によって接続されて入力（Ｖin、5）が得られる。これらは、ＰＦＥＴ（Ｑｐ5）のソースに接続されたローカルな配線に沿って電源電圧（Ｖdd、5）が供給され、ローカル配線に接続されたＮＥＦＴ（Ｑｎ5）のソースからグランド（Ｇｎｄ5）に接続される。このようにして直列の組み合わせがＶdd、5とＧｎｄ5の間に接続されている。
実際の多面ＣＭＯＳ ＳＧＴ（図５５）のデバイス構造を実現するための本発明に係る好ましい方法１００を、図５６に示する。図５７は、それぞれの直線が互いに直交するように２回の露光を行って、シリコンウェハ上にナノサイズの四角形のハードマスクをパターニングする方法を示している。図５８〜図８４の（ａ）は、図５６に示した作製方法を実行している間における本発明の一実施形態に係る半導体構造の平面図、及び、これに対応するリソグラフィマスクを示している。図５８〜８４の（ｂ）は、それぞれ、図５８〜図８４の（ａ）に示した平面図のラインＡ−Ａ’に沿って切った断面図である。
本発明の製造方法１００では、概略以下に述べるステップによってＣＭＯＳ ＳＧＴが形成される。まず、表面が第１の結晶方位であるサブストレートを用意する。この面は、後にチャネルとして利用される。次に、第１のＳＧＴボディの側壁が第１の電流チャネルを形成し、かつ、その第１のＳＧＴボディの側壁が、第１のキャリア移動度を有する第２の結晶方位となるように、第１のトランジスタを形成する。そして、第２のＳＧＴボディの側壁が第２の電流チャネルを形成し、かつ、その第２のＳＧＴボディの側壁が、前記第１のキャリア移動度とは異なる第２のキャリア移動度を有する第３の結晶方位となるように、第２のトランジスタを形成する。
より具体的には、図５６の方法１００の第１のステップ１０２において、後にＦＥＴの電流チャネルとして使うことができる例えば（１１０）面や（１００）面などの第１の結晶面を用意する。結晶格子の配列は、基板の電気的性質（例えばキャリアの移動度）などの基板材料としての性質に大きな影響を与える。後に説明するように、例えば（１１０）面又は（１００）面の表面を有する基板を設けることによって、方法１００によりＳＧＴを形成し、その後に形成される面をＦＥＴの電流チャンネルとして利用することができる。
したがって、本発明の方法１００によって、例えば（１００）面、（１１０）面、（１１１）面といった側壁表面の任意の組合せに関して、ｎチャネルＳＧＴ（ＮＦＥＴ）とｐチャネルＳＧＴ（ＰＦＥＴ）によるどのような組合せをも製造することができる。ＮＦＥＴの場合、電子の移動度は、（１００）面のシリコンウェハ上の正方形状ＳＧＴの（１００）面の側壁に関して最適化され、ホールの移動度は、（１００）面のシリコンウェハ上の正方形状ＳＧＴの（１１０）面の側壁に関して最適化される。また、ＮＦＥＴの場合、電子の移動度は、円柱状ＳＧＴでは（１１０）面のシリコンウェハの様々な面に関して低下し、ホールの移動度は、矩形状ＳＧＴでは（１１０）面のシリコンウェハの（１１０）及び（１００）側壁面に関して最適化される。
図２に示すように、移動度は、同じ側壁面でも、電流の方向に依存して大きく異なる（例えば、（１１０）面においてチャネルが＜１１０＞方向でのホール移動度は２３０ｃｍ２／Ｖｓであるが、（１１０）面においてチャネルが＜１００＞方向でのホール移動度は１４８ｃｍ２／Ｖｓである）。ＳＧＴの場合、電流方向はシリコンウェハの方位によって決まる（換言すれば、（１１０）面シリコンウェハ上に形成されたＳＧＴデバイスの電流は＜１１０＞方向となるが、（１００）面のシリコン上に形成されたＳＧＴデバイスの電流は＜１００＞方向となる）。（１００）面、（１１０）面及び（１１１）面という側壁は非常に有用な面であるが、本発明の方法１００を用いることによって、基板表面から２２０°回転させた表面の多くの組み合わせを実現することができる。すなわち、方法１００により得られる等価な面は、（１００）面のシリコンウェハ上の（ｎ ｍ ０）面又は（１１０）面のシリコンウェハ上の（ａ ａ ｂ）と表すことができる。ここで、ｎ、ｍ、ａ、ｂ等は任意の整数である（（１００）面のシリコンウェハ及び（１１０）面のシリコンウェハ上に作製されたＳＧＴの様々な利用可能な側壁面に関連した図１を参照）。したがって、本発明の方法１００を、特定のデバイスにおいて、必要に応じてキャリアの移動度を最適化したり移動度を低減させるのに利用することができる。
ここで図５７を参照して、シリコンピラーのエッチングのために四角形のハードマスク８７を作製する方法について説明する。フォトレジストをナノサイズ（３０μｍ未満のサイズ）の線やスペースにパターニングすることは不可能ではないが、実際にナノサイズの四角形のフォトレジスト８６（３０μｍ未満のサイズ）をパターニングすることは、光リソグラフィの分解能の制約のために容易ではない。四角形にパターニングされたフォトマスクを用いて１回の露光により形成される四角形のフォトレジストは、角部が丸みを帯びるか、又は、円柱状になる傾向がある。
本発明では、２つのフォトマスク８１−１、８１−２（３０μｍ未満のサイズ）を用いて２回の露光を行うことで、より完全に近い四角形のフォトレジストパターン８６を形成する。最初のステップでは、図５７（ａ）に示すように、ハードマスク薄膜８３を堆積する。ハードマスク薄膜８３は、エッチングのストップ層として機能し、必要に応じてＣＭＯＳ ＳＧＴ製造プロセスの全体にわたって用いられる。ハードマスク薄膜８３の材料として好ましい実施例は、窒化シリコン（Ｓｉ3Ｎ4）又は二酸化ケイ素（ＳｉＯ2）である。次のステップでは、ハードマスク薄膜８３をパターニングし、エッチングする。これにはこの分野で周知の任意の技術を用いることができる。例えば、適当なフォトレジスト８２の薄層でハードマスク薄膜８３の表面をカバーし、直線とスペースのパターンを有するフォトマスク８１を通して、紫外線光を通過させ、フォトレジスト（図５７（ａ））のマスクされていない領域を通して露光する。そして、フォトマスク８１を９０°回転させてさらに紫外線で露光すると、フォトレジストの正方形（又は長方形）の領域８５のみが露光されないことになる（図５７（ｂ））。露光されたフォトレジストを現像液により除去すると、ハードマスク８３上にはフォトレジストの領域８５だけが残される。後に明らかとなるように、ＳＧＴ側壁の面（これには電子又はホールの移動度が関係する）の方位は、このマスクがどのような方向に設けられるかによって決められる。
最初に、本発明の方法１００にしたがって予め決められたマスクを選択することにより、異なるデバイスごとにシリコンピラーの特定の結晶側壁面を指定することができる。フォトレジストで覆われたハードマスク薄膜８３の上に小さなＳＧＴの形が形成されたら、ハードマスク薄膜８３に対して適切な方向性を持ったエッチングを実行し、これによりハードマスクフィルムに小さな四角形のパターン形状８７が形成される。この後、フォトレジスト８６を適当な化学プロセスによって取り除くと、図５７（ｅ）（ｆ）に示すように半導体上にハードマスクフィルム８７が形成される。
図５８乃至図８４は、図５６の方法１００を実行している間における本発明の一実施形態に係る半導体構造の断面図と、これに対応したリソグラフィマスクを示している。図５８に示した基板を参照する。ここで基板１１４は、単結晶のバルクからなるシリコンウェハ、あるいはＳＯＩ（Silicon On Insulator）ウェハとすることができる。ＳＯＩウェハとした場合でも、必要な処理は、分離プロセス等が異なることを除いて、バルク状のシリコンウェハの場合と基本的に同様である。
さらに図５８では、ウェハ１１４は、単純なものとして示されているが、より複雑な形態のウェハを用いることもできる。ウェハ１１４としては、Ｓｉ、Ｇｅ、ＧａＰ、ＩｎＡｓ、ＩｎＰ、ＳｉＧｅ、ＧａＡｓその他のＩＩＩ−Ｖ族化合物の他、ウェハとして適切な材料であればどのようなものでも使用できる（但し、これらに限定されることはない）。ウェハ１１４の表面は、後にＦＥＴの電流チャネルのための面として利用される第１の結晶面とする。具体的には、好ましい実施例として、単結晶の（１１０）面及び／又は（１００）面とする。
図５９及び図６０に示す次の段階では、ハードマスク１２１を用いて半導体１１４に対して異方性エッチングを行って、分離部（isolation）１１５を形成する。図５７に関して説明したように、シリコンウェハ１１４上でのハードマスク１２１のパターニングには、分離マスク（図５９（ａ）のマスク１）が用いられる。シリコンのエッチング（図６０に示す）は、半導体１１４をエッチングするのに相応しい反応性イオンエッチング（ＲＩＥ）によって行うことができる。
続いて図６１及び図６２に示すように、方法１００のステップ１０４において、基板にトレンチ分離部１１５を設けた後に、半導体ウェハ１１４から１つ又は複数のＳＧＴピラー１２８、１２９を形成する。このピラー１２８、１２９（すなわちピラー本体）は、トランジスタの本体部となる。基板上には任意の数のピラー（ひいてはＳＧＴ）を形成することができ、これらのピラーは、上記で説明したいずれの技術を用いても形成することができる。ここでは、段階１０４の好ましい態様として、以下に説明する方法でピラーを半導体ウェハ１１４から形成することができる。
第１の段階では、図６１に示すマスク２を用いてハードマスク１１３の薄層をパターニングする。ハードマスク１１３（Ｓｉ3Ｎ4又はＳｉＯ2）は、エッチングストップ層として働く。次に、ハードマスク１１３を用い、半導体１１４に対して異方性エッチングを行うことにより、シリコンピラー１２８、１２９が形成される。これには、半導体１１４をエッチングする適切な反応性イオンエッチング（ＲＩＥ）プロセスを用いてることができる。その結果、図６２に示すようにピラーが残り、これらのピラーには半導体１１４の部分を含まれ、かつ、上にはハードマスクフィルムが重なった状態となる。そして、これらのピラーは、互いに向かい合う垂直な側壁１２２、１２３を有する。
以前の段階でマスクの方向を決めておいたことによって特定の結晶面を持った側壁１２２、１２３が形成される。これにより、必要に応じて、両方のキャリアの移動度を最適化したり、又は必要に応じて移動度を下げることが可能となり、これによって意図した通りの性能を実現することができる。したがって、ピラー本体の側壁１２２、１２３の結晶方位を、意図したとおり異なる移動度を持ったものとすることができる。また、側壁１２２を第１の結晶面とし、側壁１２３を、対称変換しても当該第１結晶面とは等価ではない第２の結晶面とすることができる。さらに、側壁１２２、１２３を、最適化したキャリア移動度のキャリア移動度及び最適化されていないキャリア移動度（すなわち、最適化状態より小さいキャリア移動度）のうちのいずれかとすることもできる。
ピラーは、必要に応じてドーピングされる。このドーピングは一般にピラーへのイオン注入によって行われ、これによりｐウェル構造（ｐウェル）及びｎウェル構造（ｎウェル）が形成される。ｐウェル及びｎウェルのドーピングレベルは、典型的には、１０17ｃｍ-3から５×１０18ｃｍ-3の範囲である。他の選択肢として、井戸構造を形成せずに真性（intrinsic）のシリコンウェハを使用してＮＦＥＴ及びＰＦＥＴを形成する方法もありうる。本発明のＣＭＯＳ技術において、例えば共通の基板にＮＦＥＴ及びＰＦＥＴを集積化するために、真性シリコンウェハが使用される。
以上は、半導体１１４から１つ又は複数のピラーを形成するステップ１０４（図５６）を実行する１つの好ましい方法である。後述のように、ピラー本体においてゲートが設けられる側壁は電流チャネルを形成し、ピラーのこのチャネルの両側の非ゲート領域は、ソース領域及びドレイン領域となる。電流チャネルを形成するＳＧＴの側壁は、特定方位の第１の面１２２を形成し、ピラー本体の側壁は、対称変換しても第１の面とは等価でない第２の面１２３とされる。さらに、ピラー本体の側壁１２２、１２３の面方位を、最適化されたキャリア移動度及び最適化されないキャリア移動度（すなわち最適化されたものより小さい移動度）のうちのいずれかを持つような結晶面とすることができる。また、ＳＧＴの側壁を、（１００）、（１１０）及び（１１１）といった面方位を任意に組み合わせたものとすることもできる。ここで（１１０）面は、ＰＦＥＴについてキャリア移動度が最適化され、（１００）面は、ＮＦＥＴについてキャリア移動度が最適化される。さらに、第１のＳＧＴ本体の形状についてはその表面に種々の結晶面が存在する円柱状とし、第２のＳＧＴについては正方形又は矩形として、シリコンピラーの２組の平行な側壁が（１００）、（１１０）及び（１１１）の各面の任意の組み合わせとなるようとすることができる。
図６３は、半導体１１４にアクセプタ１１６が注入されて、底部ＰＭＯＳドレイン領域が形成される様子を示している。このとき、フォトマスク（マスク３）を用いてフォトリソグラフィ技術により形成されたマスク１１７（例えば窒化シリコン又は二酸化シリコン）によって、ＮＭＯＳ領域はマスクされる。すなわち、アクセプタ１１６の選択的な注入である。続いてアクセプタマスク１１７（図６３）が除去され、図６４に示すように、フォトマスク（マスク４）を用いたフォトリソグラフィにより、ドーパントのためのマスク１２５が基板１１４の上に形成される。そして、ドーパント１１８が半導体１１４に注入され、底部ＮＭＯＳドレイン領域が形成される。注入されるアクセプタ及びドーパントの量及び配分は、設計時に選択される。ソース及びドレインの各領域（Ｓ／Ｄ領域）の形成には、これまでに知られている種々の方法を用いることができる。Ｓ／Ｄ領域の形成には様々な方法が存在し、それによって様々なレベルの複雑さを持ったＳ／Ｄ領域を形成することができる。本発明のいくつかの実施形態では、Ｓ／Ｄ領域の形成に、イオン注入を用いる。これにより、ＮＦＥＴについては、例えばＰ、Ａｓ又はＳｂを、エネルギ１〜５ｋｅＶ、ドーズ量５×１０14〜２×１０15ｃｍ-3でＳ／Ｄ領域に注入する。ＰＦＥＴについては、例えばＢ、Ｉｎ、又はＧａを、エネルギ０．５〜３ｋｅＶ、ドーズ量５×１０14〜２×１０15ｃｍ-3でＳ／Ｄ領域に注入する。
図６５乃至図６７は、ドレインのサリサイド（セルフアラインされたシリサイド）のコンタクトを形成する方法を示している。最初のステップでは、図６４に示すドーパントマスク１２５を除去し、続いて誘電体材料１２７を堆積する。シリコンピラーの上部はハードマスク１１３によって覆われており、さらにこの上が図６５に示すように一様に誘電体材料１２７で覆われる。次のステップでは、従来からのスペーサ形成技術（すなわち一様なＲＩＥエッチング）を用いて、シリコンピラーを誘電体材料１１９で覆う。図６７に示す最終ステップでは、セルフアラインによるシリサイドコンタクト（サリサイド）１２０が、ＮＭＯＳデバイス領域及びＰＭＯＳデバイス領域の底部ドレイン領域に形成される。抵抗率及びコンタクト抵抗が低いシリサイドで現在用いられているものは、例えば、ＴｉＳｉ2、ＣｏＳｉ2及びＮｉＳｉのＣ５４相（C54 phase）である。
図６８及び図６９を参照する。化学的機械研磨（ＣＭＰ）とその後のエッチバックプロセスを用いて、平坦な窒化物層（又は酸化物層）１３０を、シリコンピラーの高さより低く堆積する。そのためにまず、厚い窒化物の層を、シリコンピラーの上まで堆積し、これを化学的機械研磨法（ＣＭＰ）によって平坦化する（図６８）。そして研磨された窒化物層１２６を、図６９に示すようにプラズマエッチングによってエッチバックする。このプロセスの目的は、ゲートと底部のドレインのオーバラップ部と間の寄生抵抗を低減させることである（さらに詳細な情報については、Kunz他、“Reduction of Parasitic Capacitance in Vertical MOSFETs by Spacer Local Oxidation”、IEEE Electron Devices、vol 50、No. 6, 2003年6月、1487頁、を参照）。
次に図７０及び図７１を参照して、方法１００のステップ１０６乃至１０９の、ゲートスタックの形成について説明する。まずステップ１０６では、対向する垂直の側壁１２２及び１２３にゲート絶縁層１３１を形成する。このゲート絶縁層１３１の形成は、７５０乃至８００℃の温度で熱酸化により形成することができる他、誘電体の薄層を堆積させることによっても形成できる。ゲート絶縁層１３１としては、従来から知らされいるように、ＳｉＯ2、窒化酸化物材料、ハイケー（high-K）誘電体材料、あるいはこれらの組合せを用いることができる。ゲート絶縁層１３１が形成された後に、ゲート導電層１３２を堆積する。この堆積には、既知のフォトリソグラフィ技術及びエッチング技術を用いることができる。ゲート導電層１３２には一般には多結晶シリコン材料が用いられるが、任意の適当な導電材料、例えばアモルファスシリコン、アモルファスシリコンとポリシリコンとの組合せ、ポリシリコンゲルマニウム、その他の適当な材料を用いることもできる。さらに、金属ゲート導電層１３２として、Ｗ、Ｍｏ、Ｔａなどの高融点金属を用いることができる他、Ｎｉ又はＣｏを加えたポリシリコンからなるシリサイドゲート導体を使用することができる。
ゲート導電層１３２がシリコン材料を囲むステップ１０８において、かかる層をドープされた層（in-situドーピング）として堆積させることができる。ゲート導電層１３２が金属層である場合は、物理蒸着法、化学蒸着法、その他の方法で堆積させることができる。このように、半導体１１４によって形成されたピラーの側壁１２２、１２３の上に酸化物層１３１が形成され、その上にゲート構造が形成される。次に、図７２及び図７３に示すように、ＣＭＰエッチストップ層１３３（例えば窒化物層）及び厚い酸化物層１３４を堆積する。続くＣＭＰプロセスでこの酸化物層１３４を、ＣＭＰストップ層１３３に到達するまで研磨する（図７４）。次のステップ１０９では、プラズマエッチングを用いて、露出したＣＭＰストップ層／ゲート導電層をエッチバックすることにより、ゲート導電層のパターンを形成する（図７５）。
続いて、方法１００のステップ１１０によって、図７６乃至図８４に示すＳＧＴが完成する。まず、シリコンのエピタキシャル層１３５を堆積し（図７６）、フォトリソグラフィ技術（図７７のマスク６）及びエッチング技術を用いてパターニングする。そして、図７８に示すように、アクセプタ１３７をエピタキシャルシリコン層１３５に注入して、上部ＰＭＯＳソース領域を形成する。この注入はアクセプタ１３７の選択的注入であることから、この注入の際には、フォトマスク（図７８のマスク７）を用いてフォトリソグラフィで形成したマスク１３６を用いてＮＭＯＳ領域をマスクする。この後、アクセプタマスク１３６（図７８）を除去し、フォトマスク（図７９のマスク８）を用いたフォトリソグラフィでドーパントのためのマスク１４０を形成する（図７９）。次に、ドーパント１３８をエピタキシャルシリコン層１３５に注入して、上部ＮＭＯＳソース領域を形成する。そして、注入マスク１４０を取り除いた後（図８０）、図８１に示すように、ＮＭＯＳデバイス領域及びＰＭＯＳデバイス領域の両方の上部ソース領域にセルフアラインにより金属シリサイド１３９を形成する。
さらにステップ１１０を続行し、図８２乃至図８４に示すように、ソース、ドレイン及びゲートに対するコンタクトを形成する。まず、金属間誘電体１５０を堆積し、ＣＭＰプロセスなどを用いて平坦化する（図８２）。そして図８３に示すように、フォトマスク（マスク９）を用いて行う異方性プロセス（例えばＲＩＥ）等によって、コンタクトホール１５１を形成する。続いて、金属層を堆積し、フォトマスク（マスク１０）及びＲＩＥプロセス等を用いて金属層１５２を形成する（図８４）。この金属層の形成には、ダマシンプロセス（damascene process）を用いて行うこともできる。
本発明に係る、ＦＥＴ電流チャネル及びピラー形状に様々な結晶面を用いて同一の基板上に形成した複数のＣＭＯＳ ＳＧＴは、多くの様々な回路、例えば、高性能ロジックデバイス、低パワーロジックデバイス、あるいは高密度メモリデバイスといったような回路（高密度マルチギガビットＤＲＡＭを含む）において用いることができるものである。さらには、本発明に係るＣＭＯＳ ＳＧＴは、他の素子、例えば、コンデンサ、抵抗及びメモリセルといったような他の素子と容易に組み合わせることができるものである。
本発明は、半導体構造及び半導体構造の製造方法に適用するのに好適である。
（ａ）は（１００）面のシリコンウェハ、（ｂ）は（１１０）面のシリコンウェハの上に作製されたシリコンピラーの側壁の面方位を示す概略断面図である。 （ａ）は、トランジスタの活性領域の結晶面とこの領域を流れる電子の移動度との関係を示すグラフであり、（ｂ）は、トランジスタの活性領域の結晶面とこの領域を流れるホールの移動度との関係を示すグラフである（米国特許3,603,848号より引用）。 （ａ）は、円柱状のＳＧＴの概略図、（ｂ）は、（ａ）のラインＢ−Ｂ’に沿って切った円柱状ＳＧＴの断面図、（ｃ）は、（ａ）のラインＡ−Ａ’に沿って切った円柱状ＳＧＴの断面図である。 （ａ）は、完全な正方形状のＳＧＴの概略図である。（ｂ）は、（ａ）のラインＢ−Ｂ’に沿って切った完全な正方形状のＳＧＴの断面図である。（ｃ）は、（ａ）のラインはＡ−Ａ’に沿って切った完全な正方形状のＳＧＴの断面図である。 （ａ）は、端部に丸みを有する正方形状のＳＧＴの概略図である。（ｂ）は、（ａ）のラインＢ−Ｂ’に沿って切った端部に丸みを有する正方形状のＳＧＴの断面図である。（ｃ）は、（ａ）のラインＡ−Ａ’に沿って切った端部に丸みを有する正方形状のＳＧＴの断面図である。 （ａ）は、0字状のＳＧＴの概略図である。（ｂ）は、（ａ）のラインＢ−Ｂ’に沿って切った0字状のＳＧＴの断面図である。（ｃ）は、（ａ）のラインＡ−Ａ’に沿って切った0字状のＳＧＴの断面図である。 （ａ）は、シリコン（１００）ウェハの上に作製された完全な正方形状のＮＭＯＳ ＳＧＴ（Ｑｎ200）の概略図である。（ｂ）は、（ａ）のラインＢ−Ｂ’に沿って切ったＮＭＯＳ ＳＧＴ（Ｑｎ200）の断面図であり、ＮＭＯＳ ＳＧＴ（Ｑｎ200）の側壁の方位及び電流の方向を示す。（ｃ）は、（ａ）のラインＡ−Ａ’に沿って切ったＮＭＯＳ ＳＧＴ（Ｑｎ200）の断面図である（Ｃ−Ｃ’は、シリコンピラーの表面からの距離である）。 （ａ）は、シリコン（１００）ウェハの上に作製された端部に丸みをすうる正方形状のＮＭＯＳ ＳＧＴ（Ｑｎ201）の概略図である。（ｂ）は、（ａ）のラインＢ−Ｂ’に沿って切ったＮＭＯＳ ＳＧＴ（Ｑｎ201）の断面図であり、ＮＭＯＳ ＳＧＴ（Ｑｎ201）の側壁の方位及び電流の方向を示す。（ｃ）は、（ａ）のラインＡ−Ａ’に沿って切ったＮＭＯＳ ＳＧＴ（Ｑｎ201）の断面図である。 （ａ）は、シリコン（１００）ウェハの上に作製された完全な正方形状のＮＭＯＳ ＳＧＴ（Ｑｎ202）の概略図である。（ｂ）は、（ａ）のラインＢ−Ｂ’に沿って切ったＮＭＯＳ ＳＧＴ（Ｑｎ202）の断面図であり、ＮＭＯＳ ＳＧＴ（Ｑｎ202）の側壁の方位及び電流の方向を示す。（ｃ）は、（ａ）のラインＡ−Ａ’に沿って切ったＮＭＯＳ ＳＧＴ（Ｑｎ202）の断面図である。 （ａ）は、シリコン（１００）ウェハの上に作製された円柱状のＮＭＯＳ ＳＧＴ（Ｑｎ203）の概略図である。（ｂ）は、図１０（ａ）のラインＢ−Ｂ’に沿って切ったＮＭＯＳ ＳＧＴ（Ｑｎ203）の断面図であり、ＮＭＯＳ ＳＧＴ（Ｑｎ203）の側壁の方位及び電流の方向を示す。（ｃ）は、（ａ）のラインＡ−Ａ’に沿って切ったＮＭＯＳ ＳＧＴ（Ｑｎ203）の縦断面図である（Ｃ−Ｃ’は、シリコンピラーの表面からの距離である）。 Ｖd＝０．０５Ｖにおいてシリコン（１００）ウェハの上に作製された円柱状及び正方形状のＮＭＯＳ ＳＧＴ（図７のＱｎ200、図８のＱｎ201、図９のＱｎ202、及び図１０のＱｎ203）のＩd−Ｖg曲線（ゲート電圧に対する単位長さ当たりの電流）を示す。 Ｖd＝０．０５Ｖにおいてシリコン（１００）ウェハの上に作製された円柱状及び正方形状のＮＭＯＳ ＳＧＴ（図７のＱｎ200、図８のＱｎ201、図９のＱｎ202、及び図１０のＱｎ203）のＩd−Ｖg曲線（ゲート電圧に対する単位ピラー当たりの電流）である。 ゲート電圧＝１Ｖ、Ｖd＝０．０５Ｖにおいてシリコン表面（図７のＣ−Ｃ’と図１０）からの距離に対する円柱状及び正方形状のＮＭＯＳ ＳＧＴ（図７のＱｎ200と図１０のＱｎ203）の電子密度を示す。 ゲート電圧＝１Ｖ、Ｖd＝０．０５Ｖにおいてシリコン表面（図７のＣ−Ｃ’と図１０）からの距離に対する円柱状及び正方形状のＮＭＯＳ ＳＧＴ（図７のＱｎ200と図１０のＱｎ203）の垂直電界を示す。 ゲート電圧＝１Ｖ、Ｖd＝０．０５Ｖにおけるシリコン表面（図７のＣ−Ｃ’と図１０）からの距離に対する円柱状及び正方形状のＮＭＯＳ ＳＧＴ（図７のＱｎ200と図１０のＱｎ203）のローカルなダルウィッシュ移動度を示す。 円柱状及び正方形状のＮＭＯＳ ＳＧＴ（図７のＱｎ200と図１０のＱｎ203）の垂直電界に対するダルウィッシュ移動度値を示す。 （ａ）は、シリコン（１００）ウェハの上に作製されたＮＭＯＳ ＳＧＴ（Ｑｎ204）の概略図である。（ｂ）は、図１７（ａ）のラインＢ−Ｂ’に沿って切ったＮＭＯＳ ＳＧＴ（Ｑｎ204）の断面図であり、ＮＭＯＳ ＳＧＴ（Ｑｎ204）の側壁の方位及び電流の方向を示す。（ｃ）は、（ａ）のラインＡ−Ａ’に沿って切ったＮＭＯＳ ＳＧＴ（Ｑｎ204）の断面図である。 Ｖd＝０．０５Ｖにおいてシリコン（１００）ウェハの上に作製されたＮＭＯＳ ＳＧＴ（図１７のＱｎ204）のＩd−Ｖg曲線（ゲート電圧に対する単位長さ当たりの電流）である。 Ｖd＝０．０５Ｖにおいてシリコン（１００）ウェハの上に作製されたＮＭＯＳ ＳＧＴ（図１７のＱｎ204）のＩd−Ｖg曲線（ゲート電圧に対する単位ピラー当たりの電流）である。 （ａ）は、シリコン（１００）ウェハの上に作製された完全な正方形状のＰＭＯＳ ＳＧＴ（Ｑｐ200）の概略図である。（ｂ）は、（ａ）のラインＢ−Ｂ’に沿って切ったＰＭＯＳ ＳＧＴ（Ｑｐ200）の断面図であり、ＰＭＯＳ ＳＧＴ（Ｑｐ200）の側壁の方位及び電流の方向を示す。（ｃ）は、（ａ）のラインＡ−Ａ’に沿って切ったＰＭＯＳ ＳＧＴ（Ｑｐ200）の断面図である。 （ａ）は、シリコン（１００）ウェハ上で作製された端部に丸みを有する正方形状のＰＭＯＳ ＳＧＴ（Ｑｐ201）の概略図である。（ｂ）は、（ａ）のラインＢ−Ｂ’に沿って切ったＰＭＯＳ ＳＧＴ（Ｑｐ201）の断面図であり、ＰＭＯＳ ＳＧＴ（Ｑｐ201）の側壁の方位及び電流の方向を示す。（ｃ）は、（ａ）のラインＡ−Ａ’に沿って切ったＰＭＯＳ ＳＧＴ（Ｑｐ201）の断面図である。 （ａ）は、シリコン（１００）ウェハの上に作製された完全な正方形状のＰＭＯＳ ＳＧＴ（Ｑｐ202）の概略図である。（ｂ）は、（ａ）のラインＢ−Ｂ’に沿って切ったＰＭＯＳ ＳＧＴ（Ｑｐ202）の断面図であり、ＰＭＯＳ ＳＧＴ（Ｑｐ202）の側壁の方位及び電流の方向を示す。（ｃ）は、（ａ）のラインＡ−Ａ’に沿って切ったＰＭＯＳ ＳＧＴ（Ｑｐ202）の断面図である。 （ａ）は、シリコン（１００）ウェハの上に作製された円柱状のＰＭＯＳ ＳＧＴ（Ｑｐ203）の概略図である。（ｂ）は、（ａ）のラインＢ−Ｂ’に沿って切ったＰＭＯＳ ＳＧＴ（Ｑｐ203）の断面図であり、ＰＭＯＳ ＳＧＴ（Ｑｐ203）の側壁の方位及び電流の方向を示す。（ｃ）は、（ａ）のラインＡ−Ａ’に沿って切ったＰＭＯＳ ＳＧＴ（Ｑｐ203）の断面図である。 Ｖd＝−０．０５Ｖにおいてシリコン（１００）ウェハの上に作製された円柱状及び正方形状のＰＭＯＳ ＳＧＴ（図２０のＱｐ200、図２１のＱｐ201、図２２のＱｐ202、及び図２３のＱｐ203）のＩd−Ｖg曲線（ゲート電圧に対する単位長さ当たりの電流）である。 Ｖd＝−０．０５Ｖにおいてシリコン（１００）ウェハの上に作製された円柱状及び正方形状のＰＭＯＳ ＳＧＴ（図２０のＱｐ200、図２１のＱｐ201、図２２のＱｐ202、及び図２３のＱｐ203）のＩd−Ｖg曲線（ゲート電圧に対する単位ピラー当たりの電流）である。 （ａ）は、シリコン（１００）ウェハの上に作製されたＰＭＯＳ ＳＧＴ（Ｑｐ204）の概略図である。（ｂ）は、（ａ）のラインＢ−Ｂ’に沿って切ったＰＭＯＳ ＳＧＴ（Ｑｐ204）の断面図であり、ＰＭＯＳ ＳＧＴ（Ｑｐ204）の側壁の方位及び電流の方向を示す。（ｃ）は、（ａ）のラインＡ−Ａ’に沿って切ったＰＭＯＳ ＳＧＴ（Ｑｐ204）の断面図である。 Ｖd＝０．０５Ｖにおいてシリコン（１００）ウェハの上に作製されたＰＭＯＳ ＳＧＴ（図２６のＱｐ204）のＩd−Ｖg曲線（ゲート電圧に対する単位長さ当たりの電流）である。 Ｖd＝０．０５Ｖにおいてシリコン（１００）ウェハの上に作製されたＰＭＯＳ ＳＧＴ（図２６のＱｐ204）のＩd−Ｖg曲線（ゲート電圧に対する単位ピラー当たり電流）である。 （ａ）は、シリコン（１１０）ウェハの上に作製された完全な正方形状のＮＭＯＳ ＳＧＴ（Ｑｎ210）の概略図である。（ｂ）は、（ａ）のラインＢ−Ｂ’に沿って切ったＮＭＯＳ ＳＧＴ（Ｑｎ210）の断面図であり、ＮＭＯＳ ＳＧＴ（Ｑｎ210）の側壁の方位及び電流の方向を示す。（ｃ）は、（ａ）のラインＡ−Ａ’に沿って切ったＮＭＯＳ ＳＧＴ（Ｑｎ210）の断面図である。 （ａ）は、シリコン（１１０）ウェハの上に作製された円柱状のＮＭＯＳ ＳＧＴ（Ｑｎ211）の概略図である。（ｂ）は、（ａ）のラインＢ−Ｂ’に沿って切ったＮＭＯＳ ＳＧＴ（Ｑｎ211）の断面図であり、ＮＭＯＳ ＳＧＴ（Ｑｎ211）の側壁の方位及び電流の方向を示す。（ｃ）は、（ａ）のラインＡ−Ａ’に沿って切ったＮＭＯＳ ＳＧＴ（Ｑｎ211）の断面図である。 （ａ）は、シリコン（１１０）ウェハの上に作製されたＮＭＯＳ ＳＧＴ（Ｑｎ212）の概略図である。（ｂ）は、（ａ）のラインＢ−Ｂ’に沿って切ったＮＭＯＳ ＳＧＴ（Ｑｎ212）の断面図であり、ＮＭＯＳ ＳＧＴ（Ｑｎ212）の側壁の方位及び電流の方向を示す。（ｃ）は、（ａ）のラインＡ−Ａ’に沿って切ったＮＭＯＳ ＳＧＴ（Ｑｎ212）の断面図である。 （ａ）は、シリコン（１１０）ウェハの上に作製されたＮＭＯＳ ＳＧＴ（Ｑｎ213）の概略図である。（ｂ）は、（ａ）のラインＢ−Ｂ’に沿って切ったＮＭＯＳ ＳＧＴ（Ｑｎ213）の断面図であり、ＮＭＯＳ ＳＧＴ（Ｑｎ213）の側壁の方位及び電流の方向を示す。（ｃ）は、（ａ）のラインＡ−Ａ’に沿って切ったＮＭＯＳ ＳＧＴ（Ｑｎ213）の断面図である。 Ｖd＝０．０５Ｖにおいてシリコン（１１０）ウェハの上に作製されたＮＭＯＳ ＳＧＴ（図２９のＱｎ210、図３０のＱｎ211、図３１のＱｎ212、及び図３２のＱｎ213）のＩd−Ｖg曲線（ゲート電圧に対する単位長さ当たりの電流）である。 Ｖd＝０．０５Ｖにおいてシリコン（１１０）ウェハの上に作製されたＮＭＯＳ ＳＧＴ（図２９のＱｎ210、図３０のＱｎ211、図３１のＱｎ212、及び図３２のＱｎ213）のＩd−Ｖg曲線（ゲート電圧に対する単位ピラーあたりの電流）である。 （ａ）は、シリコン（１１０）ウェハの上に作製された完全な正方形状のＰＭＯＳ ＳＧＴ（Ｑｐ210）の概略図である。（ｂ）は、（ａ）のラインＢ−Ｂ’に沿って切ったＰＭＯＳ ＳＧＴ（Ｑｐ210）の断面図であり、ＰＭＯＳ ＳＧＴ（Ｑｐ210）の側壁の方位及び電流の方向を示す。（ｃ）は、（ａ）のラインＡ−Ａ’に沿って切ったＰＭＯＳ ＳＧＴ（Ｑｐ210）の断面図である。 （ａ）は、シリコン（１１０）ウェハの上に作製された円柱状のＰＭＯＳ ＳＧＴ（Ｑｐ211）の概略図である。（ｂ）は、（ａ）のラインＢ−Ｂ’に沿って切ったＰＭＯＳ ＳＧＴ（Ｑｐ211）の断面図であり、ＰＭＯＳ ＳＧＴ（Ｑｐ211）の側壁の方位及び電流の方向を示す。（ｃ）は、（ａ）のラインＡ−Ａ’に沿って切ったＰＭＯＳ ＳＧＴ（Ｑｐ211）の断面図である。 （ａ）は、シリコン（１１０）ウェハの上に作製されたＰＭＯＳ ＳＧＴ（Ｑｐ212）の概略図である。（ｂ）は、（ａ）のラインＢ−Ｂ’に沿って切ったＰＭＯＳ ＳＧＴ（Ｑｐ212）の断面図であり、ＰＭＯＳ ＳＧＴ（Ｑｐ212）の側壁の方位及び電流の方向を示す。（ｃ）は、（ａ）のラインＡ−Ａ’に沿って切ったＰＭＯＳ ＳＧＴ（Ｑｐ212）の断面図である。 （ａ）は、シリコン（１１０）ウェハの上に作製されたＰＭＯＳ ＳＧＴ（Ｑｐ213）の概略図である。（ｂ）は、（ａ）のラインＢ−Ｂ’に沿って切ったＰＭＯＳ ＳＧＴ（Ｑｐ213）の断面図であり、ＰＭＯＳ ＳＧＴ（Ｑｐ213）の側壁の方位及び電流の方向を示す。（ｃ）は、（ａ）のラインＡ−Ａ’に沿って切ったＰＭＯＳ ＳＧＴ（Ｑｐ213）の断面図である。 Ｖd＝０．０５Ｖにおいてシリコン（１１０）ウェハの上に作製されたＰＭＯＳ ＳＧＴ（図３５のＱｐ210、図３６のＱｐ211、図３７のＱｐ212、及び図３８のＱｐ213）のＩd−Ｖg曲線（ゲート電圧に対する単位長さ当たりの電流）である。 Ｖd＝０．０５Ｖにおいてシリコン（１１０）ウェハの上に作製されたＰＭＯＳ ＳＧＴ（図３５のＱｐ210、図３６のＱｐ211、図３７のＱｐ212、及び図３８のＱｐ213）のＩd−Ｖg曲線（ゲート電圧に対する単位ピラー当たりの電流）である。 シリコン（１１０）ウェハの上に作製された矩形状のＰＭＯＳ ＳＧＴ（Ｑｐ220）の概略図である。（ｂ）は、（ａ）のラインＢ−Ｂ’に沿って切ったＰＭＯＳ ＳＧＴ（Ｑｐ220）の断面図であり、ＰＭＯＳ ＳＧＴ（Ｑｐ220）の側壁の方位及び電流の方向を示す。（ｃ）は、（ａ）のラインＡ−Ａ’に沿って切ったＰＭＯＳ ＳＧＴ（Ｑｐ220）の断面図である。 （ａ）は、シリコン（１１０）ウェハの上に作製された矩形状のＰＭＯＳ ＳＧＴ（Ｑｐ221）の概略図である。（ｂ）は、（ａ）のラインＢ−Ｂ’に沿って切ったＰＭＯＳ ＳＧＴ（Ｑｐ221）の断面図であり、ＰＭＯＳ ＳＧＴ（Ｑｐ221）の側壁の方位及び電流の方向を示す。（ｃ）は、（ａ）のラインＡ−Ａ’に沿って切ったＰＭＯＳ ＳＧＴ（Ｑｐ221）の断面図である。 Ｖd＝０．０５Ｖにおいてシリコン（１１０）ウェハの上に作製された矩形状のＰＭＯＳ ＳＧＴ（図４１のＱｐ220と図４２のＱｐ221）のＩd−Ｖg曲線（ゲート電圧に対する単位長さ当たりの電流）である。 Ｖd＝０．０５Ｖにおいてシリコン（１１０）ウェハの上に作製された矩形状のＰＭＯＳ ＳＧＴ（図４１のＱｐ220と図４２のＱｐ221）のＩd−Ｖg曲線（ゲート電圧に対する単位ピラー当たりの電流）である。 様々なＣＭＯＳ ＳＧＴの組合せの絶対電流値（単位長さ当たりの電流、単位ピラー当たりの電流）を示す表であり、各々のＣＭＯＳの組み合わせが図７乃至図４４に示すような異なったピラーの形状及びこれに対応する面の方位を有する、全体として１８のＣＭＯＳの組み合わせを示す（各々のＳＧＴのＩd−Ｖg曲線の絶対電流値は、Ｖg−Ｖth＝０．６Ｖ及びＶd＝０．０５Ｖにおいて得られる。閾値電圧（Ｖth）は、単位ゲート幅当たりのドレイン電流が１０-10Ａ／ｎｍであるときのゲート電圧によって定められる）。 図４５から算出された様々なＣＭＯＳ ＳＧＴの組合せの正規化した電流値を示す表である（Ｖg−Ｖth＝０．６Ｖ及びＶd＝０．０５における円柱状のＮＭＯＳ（図１０のＱｎ203）のＩd−Ｖg曲線の絶対電流値は、電流密度及び単位ピラー当たり電流の両方の基準値（＝１００）として選ばれている）。 （ａ）は、シリコン（１００）ウェハの上に作製されたＣＭＯＳ ＳＧＴインバータ（図４６の組合せ５２）の回路図である。（ｂ）は、ＣＭＯＳ ＳＧＴインバータ（図４７ａ）の等価な模式図である。 （ａ）は、シリコン（１１０）ウェハの上に作製されたＣＭＯＳ ＳＧＴインバータ（図４６の組合せ６６）の回路図である。（ｂ）は、ＣＭＯＳ ＳＧＴインバータ（図４８ａ）の等価な模式図である。 （ａ）は、シリコン（１１０）ウェハの上に作製されたＣＭＯＳ ＳＧＴインバータ（図４６の組合せ６１）の回路図である。（ｂ）は、ＣＭＯＳ ＳＧＴインバータ（図４９ａ）の等価な模式図である（ＣＭＯＳ ＳＧＴインバータは、１つの円柱状のＮＭＯＳ（図３０のＱｎ211）と１つの正方形状のＰＭＯＳ（図３５のＱｐ210）とを含み、シリコン（１１０）ウェハの上に形成される）。 （ａ）は、シリコン（１１０）ウェハの上に作製されたＣＭＯＳ ＳＧＴインバータの回路図である（シリコンボディドーピングを除いて、デバイス構造及びシミュレーション条件は、図４９（図４６の組合せ６１）と同一である。高シリコンボディドーピング（３×１０18）は、ＮＭＯＳ（Ｑｎ100のＮａ）デバイス及びＰＭＯＳ（Ｑｐ100のＮｄ）デバイスの両方に適用されている）。 ３×１０18という高いボディドーピングを有する正方形状のＰＭＯＳ ＳＧＴ（図５０のＱｐ100）の一定の電子密度輪郭を示す模式図である。 ３．９×１０15という低いボディドーピングを有する正方形状のＰＭＯＳ ＳＧＴ（図４９のＱｐ101）の一定の電子密度輪郭を示す模式図である。 ３×１０18という高いボディドーピングを有する円柱状のＮＭＯＳ ＳＧＴ（図５０のＱｎ100）の一定の電子密度輪郭を示す模式図である。 ３．９×１０15という低いボディドーピングを有する円柱状のＮＭＯＳ ＳＧＴ（図４９のＱｎ101）の一定の電子密度輪郭を示す模式図である。 （ａ）及び（ｂ）は、完成したＣＭＯＳ ＳＧＴデバイス構造（図４６のＣＭＯＳ組合せ６６）の回路図及びこれに対応する平面図である。（ｃ）乃至図（ｆ）は、図（ｂ）のラインＢ−Ｂ’、Ｃ−Ｃ’、Ｄ−Ｄに沿って切った、完成したＣＭＯＳ ＳＧＴデバイスを示す断面図である。 本発明の製造方法を示すフロー図である。 各々が複数の直線を含んでいる２つの直交した露光を使用して、シリコンウェハの上にナノサイズの正方形状の（矩形状の）ハードマスクをパターン付けするためのリソグラフ法を示す平面図である。 （ａ）は、図５６に示す製造方法の間における本発明の一実施形態に係る半導体構造の平面図、及び、これに対応するリソグラフィマスクを示す。（ｂ）は、図５６に示す製造方法の間における本発明の一実施形態に係る半導体構造を示す断面図である。 （ａ）は、図５６に示す製造方法の間における本発明の一実施形態に係る半導体構造の平面図、及び、これに対応するリソグラフィマスクを示す。（ｂ）は、図５６に示す製造方法の間における本発明の一実施形態に係る半導体構造を示す断面図である。 （ａ）は、図５６に示す製造方法の間における本発明の一実施形態に係る半導体構造の平面図、及び、これに対応するリソグラフィマスクを示す。（ｂ）は、図５６に示す製造方法の間における本発明の一実施形態に係る半導体構造を示す断面図である。 （ａ）は、図５６に示す製造方法の間における本発明の一実施形態に係る半導体構造の平面図、及び、これに対応するリソグラフィマスクを示す。（ｂ）は、図５６に示す製造方法の間における本発明の一実施形態に係る半導体構造を示す断面図である。 （ａ）は、図５６に示す製造方法の間における本発明の一実施形態に係る半導体構造の平面図、及び、これに対応するリソグラフィマスクを示す。（ｂ）は、図５６に示す製造方法の間における本発明の一実施形態に係る半導体構造を示す断面図である。 （ａ）は、図５６に示す製造方法の間における本発明の一実施形態に係る半導体構造の平面図、及び、これに対応するリソグラフィマスクを示す。（ｂ）は、図５６に示す製造方法の間における本発明の一実施形態に係る半導体構造を示す断面図である。 （ａ）は、図５６に示す製造方法の間における本発明の一実施形態に係る半導体構造の平面図、及び、これに対応するリソグラフィマスクを示す。（ｂ）は、図５６に示す製造方法の間における本発明の一実施形態に係る半導体構造を示す断面図である。 （ａ）は、図５６に示す製造方法の間における本発明の一実施形態に係る半導体構造の平面図、及び、これに対応するリソグラフィマスクを示す。（ｂ）は、図５６に示す製造方法の間における本発明の一実施形態に係る半導体構造を示す断面図である。 （ａ）は、図５６に示す製造方法の間における本発明の一実施形態に係る半導体構造の平面図、及び、これに対応するリソグラフィマスクを示す。（ｂ）は、図５６に示す製造方法の間における本発明の一実施形態に係る半導体構造を示す断面図である。 （ａ）は、図５６に示す製造方法の間における本発明の一実施形態に係る半導体構造の平面図、及び、これに対応するリソグラフィマスクを示す。（ｂ）は、図５６に示す製造方法の間における本発明の一実施形態に係る半導体構造を示す断面図である。 （ａ）は、図５６に示す製造方法の間における本発明の一実施形態に係る半導体構造の平面図、及び、これに対応するリソグラフィマスクを示す。（ｂ）は、図５６に示す製造方法の間における本発明の一実施形態に係る半導体構造を示す断面図である。 （ａ）は、図５６に示す製造方法の間における本発明の一実施形態に係る半導体構造の平面図、及び、これに対応するリソグラフィマスクを示す。（ｂ）は、図５６に示す製造方法の間における本発明の一実施形態に係る半導体構造を示す断面図である。 （ａ）は、図５６に示す製造方法の間における本発明の一実施形態に係る半導体構造の平面図、及び、これに対応するリソグラフィマスクを示す。（ｂ）は、図５６に示す製造方法の間における本発明の一実施形態に係る半導体構造を示す断面図である。 （ａ）は、図５６に示す製造方法の間における本発明の一実施形態に係る半導体構造の平面図、及び、これに対応するリソグラフィマスクを示す。（ｂ）は、図５６に示す製造方法の間における本発明の一実施形態に係る半導体構造を示す断面図である。 （ａ）は、図５６に示す製造方法の間における本発明の一実施形態に係る半導体構造の平面図、及び、これに対応するリソグラフィマスクを示す。（ｂ）は、図５６に示す製造方法の間における本発明の一実施形態に係る半導体構造を示す断面図である。 （ａ）は、図５６に示す製造方法の間における本発明の一実施形態に係る半導体構造の平面図、及び、これに対応するリソグラフィマスクを示す。（ｂ）は、図５６に示す製造方法の間における本発明の一実施形態に係る半導体構造を示す断面図である。 （ａ）は、図５６に示す製造方法の間における本発明の一実施形態に係る半導体構造の平面図、及び、これに対応するリソグラフィマスクを示す。（ｂ）は、図５６に示す製造方法の間における本発明の一実施形態に係る半導体構造を示す断面図である。 （ａ）は、図５６に示す製造方法の間における本発明の一実施形態に係る半導体構造の平面図、及び、これに対応するリソグラフィマスクを示す。（ｂ）は、図５６に示す製造方法の間における本発明の一実施形態に係る半導体構造を示す断面図である。 （ａ）は、図５６に示す製造方法の間における本発明の一実施形態に係る半導体構造の平面図、及び、これに対応するリソグラフィマスクを示す。（ｂ）は、図５６に示す製造方法の間における本発明の一実施形態に係る半導体構造を示す断面図である。 （ａ）は、図５６に示す製造方法の間における本発明の一実施形態に係る半導体構造の平面図、及び、これに対応するリソグラフィマスクを示す。（ｂ）は、図５６に示す製造方法の間における本発明の一実施形態に係る半導体構造を示す断面図である。 （ａ）は、図５６に示す製造方法の間における本発明の一実施形態に係る半導体構造の平面図、及び、これに対応するリソグラフィマスクを示す。（ｂ）は、図５６に示す製造方法の間における本発明の一実施形態に係る半導体構造を示す断面図である。 （ａ）は、図５６に示す製造方法の間における本発明の一実施形態に係る半導体構造の平面図、及び、これに対応するリソグラフィマスクを示す。（ｂ）は、図５６に示す製造方法の間における本発明の一実施形態に係る半導体構造を示す断面図である。 （ａ）は、図５６に示す製造方法の間における本発明の一実施形態に係る半導体構造の平面図、及び、これに対応するリソグラフィマスクを示す。（ｂ）は、図５６に示す製造方法の間における本発明の一実施形態に係る半導体構造を示す断面図である。 （ａ）は、図５６に示す製造方法の間における本発明の一実施形態に係る半導体構造の平面図、及び、これに対応するリソグラフィマスクを示す。（ｂ）は、図５６に示す製造方法の間における本発明の一実施形態に係る半導体構造を示す断面図である。 （ａ）は、図５６に示す製造方法の間における本発明の一実施形態に係る半導体構造の平面図、及び、これに対応するリソグラフィマスクを示す。（ｂ）は、図５６に示す製造方法の間における本発明の一実施形態に係る半導体構造を示す断面図である。 （ａ）は、図５６に示す製造方法の間における本発明の一実施形態に係る半導体構造の平面図、及び、これに対応するリソグラフィマスクを示す。（ｂ）は、図５６に示す製造方法の間における本発明の一実施形態に係る半導体構造を示す断面図である。 （ａ）は、図５６に示す製造方法の間における本発明の一実施形態に係る半導体構造の平面図、及び、これに対応するリソグラフィマスクを示す。（ｂ）は、図５６に示す製造方法の間における本発明の一実施形態に係る半導体構造を示す断面図である。 従来のプレーナ型ＣＭＯＳと比較してデバイス領域の低減を説明するための従来技術に係るＳＧＴ ＣＭＯＳを示す。 従来技術に係るＳＧＴ ＣＭＯＳインバータの回路図及びデバイス構造を示す。 ＦＥＴ電流チャネルに様々な結晶面を利用した従来技術に係るＦＩＮＦＥＴ ＣＭＯＳインバータの概略を示す。

Claims (13)

  1. 第１の面方位を有する第１の単結晶半導体側壁チャネルと、
    前記第１の面方位とは異なる第２の面方位を有する第２の単結晶半導体側壁チャネルとを具備し、
    前記第１の面方位と第２の面方位が対称性変換によって異なり、
    前記第１の単結晶半導体側壁チャネルは第１のＳＧＴの一部であり、前記第２の単結晶半導体側壁チャネルは第２のＳＧＴの一部であり、
    前記第１のＳＧＴは、第１のｐチャネルＳＧＴ（ＰＦＥＴ）又は第１のｎチャネルＳＧＴ（ＮＦＥＴ）のうちの一方であり、前記第２のＳＧＴは、第２のｐチャネルＳＧＴ（ＰＦＥＴ）又は第２のｎチャネルＳＧＴ（ＮＦＥＴ）のうちの一方であり、
    前記第１のＰＦＥＴと前記第１のＮＦＥＴのうちの一つのすべての側壁は結晶の（１００）面、（１１０）面、（１１１）面のうちの任意の組み合わせであり、
    前記第２のＰＦＥＴと前記第２のＮＦＥＴのうちの一つのすべての側壁は結晶の（１００）面、（１１０）面、（１１１）面のうちの任意の組み合わせであることを特徴とする、半導体構造。
  2. シリコンウェハの（１００）面上に形成され、第１の矩形状ＮＦＥＴと第１及び第２の矩形状ＰＦＥＴからなるＳＧＴ ＣＭＯＳを含んでおり、
    前記第１の矩形状ＮＦＥＴは（１００）面を有し、前記第２の矩形状ＰＦＥＴは（１１０）面を有している、請求項１に記載の半導体構造。
  3. 第１の面方位を有する第１の単結晶半導体側壁チャネルと、
    前記第１の面方位とは異なる第２の面方位を有する第２の単結晶半導体側壁チャネルとを具備し、
    前記第１の面方位と第２の面方位が対称性変換によって異なり、
    前記第１の単結晶半導体側壁チャネルは第１のＳＧＴの一部であり、前記第２の単結晶半導体側壁チャネルは第２のＳＧＴの一部であり、
    前記第１のＳＧＴは、第１のｐチャネルＳＧＴ（ＰＦＥＴ）又は第１のｎチャネルＳＧＴ（ＮＦＥＴ）のうちの一方であり、前記第２のＳＧＴは、第２のｐチャネルＳＧＴ（ＰＦＥＴ）又は第２のｎチャネルＳＧＴ（ＮＦＥＴ）のうちの一方であり、
    第１の円柱状ＰＦＥＴ及び第１の円柱状ＮＦＥＴのうちの一方の側壁は複数の結晶面で方位付けられ、第２のＰＦＥＴ及び第２のＮＦＥＴのうちの一方のすべての側壁は、（１００）面、（１１０）面、（１１１）面の任意の組み合わせの結晶面を有していることを特徴とする半導体構造。
  4. シリコンウェハの（１１０）面上に形成され、第１の円柱状ＮＦＥＴと第１の長方形状ＰＦＥＴからなるＳＧＴ ＣＭＯＳを含んでおり、
    前記第１の円柱状ＮＦＥＴの側壁は複数の結晶面となるようにされ、前記第１の長方形状ＰＦＥＴの短い辺の２つの側壁は（１００）面とされるとともに、長い辺の２つの側壁は（１１０）とされていることを特徴とする、請求項２に記載の半導体構造。
  5. シリコンウェハの（１１０）面上に形成され、第１の円柱状ＮＦＥＴと第１の矩形状ＰＦＥＴからなるＳＧＴ ＣＭＯＳを含んでおり、
    前記第１の円柱状ＮＦＥＴの側壁は複数の結晶面となるようにされ、前記第１の矩形状ＰＦＥＴの２つの側壁は（１００）面とされるとともに、他の２つの側壁は（１１０）とされていることを特徴とする、請求項２に記載の半導体構造。
  6. 半導体構造の製造方法であって、
    後にチャネルとして利用される第１の結晶面に方位付けされた表面を有する基板を準備する工程と、
    第１のＳＧＴピラーが第１のチャネルを形成するように、かつ、該第１のＳＧＴピラーの側壁が第２の結晶面を有するよう方位付けられて該第２の結晶面が第１のキャリア移動度を有するように、第１のトランジスタを形成する工程と、
    第２のＳＧＴピラーが第２のチャネルを形成するように、かつ、該第２のＳＧＴピラーの側壁が第３の結晶面を有するよう方位付けられて、前記第３の結晶面が、前記第１のキャリア移動度の値とは異なる第２のキャリア移動度を有するように、第２のトランジスタを形成する工程とを含み、
    前記基板の表面が、（１１０）面となるよう方位付けられていることを特徴とする方法。
  7. 半導体構造の製造方法であって、
    後にチャネルとして利用される第１の結晶面に方位付けされた表面を有する基板を準備する工程と、
    第１のＳＧＴピラーが第１のチャネルを形成するように、かつ、該第１のＳＧＴピラーの側壁が第２の結晶面を有するよう方位付けられて該第２の結晶面が第１のキャリア移動度を有するように、第１のトランジスタを形成する工程と、
    第２のＳＧＴピラーが第２のチャネルを形成するように、かつ、該第２のＳＧＴピラーの側壁が第３の結晶面を有するよう方位付けられて、前記第３の結晶面が、前記第１のキャリア移動度の値とは異なる第２のキャリア移動度を有するように、第２のトランジスタを形成する工程とを含み、
    前記第１のトランジスタを形成するステップは、第１の円柱状のＳＧＴ本体の側壁が複数の側壁で方位付けられるように、第１のトランジスタを形成するステップを含み、
    前記第２のトランジスタを形成するステップは、第２の矩形（又は長方形）のＳＧＴ本体の側壁が（ｎｍｌ）面の２つの平行な側壁と、残りの（ａｂｃ）面の２つの側壁が方位付けられるように（ここで、ｎ，ｍ，ｌ，ａ，ｂ，ｃは任意の整数であり、ｎａ＋ｍｂ＋ｌｃ＝０である）、第２のトランジスタを形成するステップを含む、
    ことを特徴とする方法。
  8. 半導体構造の製造方法であって、
    後にチャネルとして利用される第１の結晶面に方位付けされた表面を有する基板を準備する工程と、
    第１のＳＧＴピラーが第１のチャネルを形成するように、かつ、該第１のＳＧＴピラーの側壁が第２の結晶面を有するよう方位付けられて該第２の結晶面が第１のキャリア移動度を有するように、第１のトランジスタを形成する工程と、
    第２のＳＧＴピラーが第２のチャネルを形成するように、かつ、該第２のＳＧＴピラーの側壁が第３の結晶面を有するよう方位付けられて、前記第３の結晶面が、前記第１のキャリア移動度の値とは異なる第２のキャリア移動度を有するように、第２のトランジスタを形成する工程とを含み、
    前記第１のトランジスタを形成する工程が、第１のｐチャネルＳＧＴ（ＰＦＥＴ）及び第１のｎチャネルＳＧＴ（ＮＦＥＴ）のうちの一方を形成する工程を含み、
    前記第２のトランジスタを形成する工程が、第２のｐチャネルＦＥＴ（ＰＦＥＴ）及び第２のｎチャネルＳＧＴ（ＮＦＥＴ）のうちの一方を形成する工程を含み、
    前記第１のＰＦＥＴ及び前記第１のＮＦＥＴのうちの一方を形成する工程が、前記第１のＳＧＴ本体の側壁が複数の結晶面に方位付けられて、最適化されたキャリア移動度及び最適化されていないキャリア移動度のうちの一方を有するように、円柱状の前記第１のＰＦＥＴ及び円柱状の前記第１のＮＦＥＴのうちの一方を形成する工程を含み、
    前記第２のＰＦＥＴ及び前記第２のＮＦＥＴのうちの一方を形成する工程が、特定の結晶面となるよう方位付けられて最適化されたキャリア移動度及び最適化されていないキャリア移動度のうちの一方を有するように、前記第２のＰＦＥＴ及び前記第２のＮＦＥＴのうちの一方を形成する工程を含む、
    ことを特徴とする方法。
  9. 半導体構造の製造方法であって、
    後にチャネルとして利用される第１の結晶面に方位付けされた表面を有する基板を準備する工程と、
    第１のＳＧＴピラーが第１のチャネルを形成するように、かつ、該第１のＳＧＴピラーの側壁が第２の結晶面を有するよう方位付けられて該第２の結晶面が第１のキャリア移動度を有するように、第１のトランジスタを形成する工程と、
    第２のＳＧＴピラーが第２のチャネルを形成するように、かつ、該第２のＳＧＴピラーの側壁が第３の結晶面を有するよう方位付けられて、前記第３の結晶面が、前記第１のキャリア移動度の値とは異なる第２のキャリア移動度を有するように、第２のトランジスタを形成する工程とを含み、
    前記第１のトランジスタを形成する工程が、第１のｐチャネルＳＧＴ（ＰＦＥＴ）及び第１のｎチャネルＳＧＴ（ＮＦＥＴ）のうちの一方を形成する工程を含み、
    前記第２のトランジスタを形成する工程が、第２のｐチャネルＦＥＴ（ＰＦＥＴ）及び第２のｎチャネルＳＧＴ（ＮＦＥＴ）のうちの一方を形成する工程を含み、
    前記第１のＰＦＥＴ及び前記第１のＮＦＥＴのうちの一方を形成する工程は、前記第１のＳＧＴ本体のすべての側壁が（１００）面、（１１０）面及び（１１１）面のいずれかを組み合わせたものとなるよう方位付けられるように、前記第１のＰＦＥＴ及び前記第１のＮＦＥＴのうちの一方を形成する工程を含み、
    前記第２のＰＦＥＴ及び前記第２のＮＦＥＴのうちの一方を形成する工程は、前記第２のＳＧＴ本体のすべての側壁が（１００）面、（１１０）面及び（１１１）面のいずれかを組み合わせたものとなるよう方位付けられるように、前記第２のＰＦＥＴ及び前記第２のＮＦＥＴのうちの一方を形成する工程を含む、
    ことを特徴とする方法。
  10. １つの正方形状のＮＭＯＳと２つの矩形状のＰＭＯＳとを含むＳＧＴ ＣＭＯＳをシリコンウェハの（１００）面上に形成する工程と、
    矩形状の前記第１のＮＦＥＴを（１００）面を有するよう方位付けて形成し、矩形状の前記第２のＰＦＥＴを（１１０）面を有するよう方位付けて形成する工程と、
    をさらに含むことを特徴とする、請求項９に記載の方法。
  11. 半導体構造の製造方法であって、
    後にチャネルとして利用される第１の結晶面に方位付けされた表面を有する基板を準備する工程と、
    第１のＳＧＴピラーが第１のチャネルを形成するように、かつ、該第１のＳＧＴピラーの側壁が第２の結晶面を有するよう方位付けられて該第２の結晶面が第１のキャリア移動度を有するように、第１のトランジスタを形成する工程と、
    第２のＳＧＴピラーが第２のチャネルを形成するように、かつ、該第２のＳＧＴピラーの側壁が第３の結晶面を有するよう方位付けられて、前記第３の結晶面が、前記第１のキャリア移動度の値とは異なる第２のキャリア移動度を有するように、第２のトランジスタを形成する工程とを含み、
    前記第１のトランジスタを形成する工程が、第１のｐチャネルＳＧＴ（ＰＦＥＴ）及び第１のｎチャネルＳＧＴ（ＮＦＥＴ）のうちの一方を形成する工程を含み、
    前記第２のトランジスタを形成する工程が、第２のｐチャネルＦＥＴ（ＰＦＥＴ）及び第２のｎチャネルＳＧＴ（ＮＦＥＴ）のうちの一方を形成する工程を含み、
    前記第１のＰＦＥＴ及び前記第１のＮＦＥＴのうちの一方を形成する工程は、前記第１のＳＧＴ本体のすべての側壁が複数の結晶面となるよう方位付けられるように、前記第１のＰＦＥＴ及び前記第１のＮＦＥＴのうちの一方を形成する形成を含み、
    前記第２のＰＦＥＴ及び第２のＮＦＥＴのうちの一方を形成する工程は、前記第２のＳＧＴ本体のすべての側壁が（１００）面、（１１０）面及び（１１１）面のいずれかを組み合わせたものとなるよう方位付けられるように、前記第２のＰＦＥＴ及び前記第２のＮＦＥＴのうちの一方を形成する工程を含む、
    ことを特徴とする方法。
  12. １つの円柱状ＮＭＯＳと１つの矩形状ＰＭＯＳとを含むＳＧＴ ＣＭＯＳをシリコンウェハの（１００）面上に形成する工程と、
    円柱状の前記第１のＮＦＥＴを複数の面方位を有するよう方位付けて形成する工程と、をさらに含み、
    矩形状の前記第２のＰＦＥＴの２つの平行な側壁が（１００）面を有するよう方位付けられ、前記矩形状の前記第２のＰＦＥＴの残りの平行な側壁が（１１０）面を有するよう方位付けられていることを特徴とする、請求項１１に記載の方法。
  13. １つの円柱状ＮＭＯＳと１つの矩形状ＰＭＯＳとを含むＳＧＴ ＣＭＯＳをシリコンウェハの（１１０）面上に形成する工程と、
    円柱状の前記第１のＮＦＥＴを複数の面方位を有するよう方位付けて形成する工程と、をさらに含み、
    矩形状の前記第２のＰＦＥＴの２つの側壁が（１００）面を有するよう方位付けられ、前記矩形状の前記第２のＰＦＥＴの残りの平行な側壁が（１１０）面を有するよう方位付けられている、請求項１１に記載の方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9450026B2 (en) 2014-03-24 2016-09-20 Kabushiki Kaisha Toshiba Semiconductor device

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8183628B2 (en) 2007-10-29 2012-05-22 Unisantis Electronics Singapore Pte Ltd. Semiconductor structure and method of fabricating the semiconductor structure
US8598650B2 (en) 2008-01-29 2013-12-03 Unisantis Electronics Singapore Pte Ltd. Semiconductor device and production method therefor
JP5317343B2 (ja) 2009-04-28 2013-10-16 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置及びその製造方法
SG165252A1 (en) 2009-03-25 2010-10-28 Unisantis Electronics Jp Ltd Semiconductor device and production method therefor
JP5032532B2 (ja) 2009-06-05 2012-09-26 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置及びその製造方法
KR101077789B1 (ko) 2009-08-07 2011-10-28 한국과학기술원 Ｌｅｄ 디스플레이 제조 방법 및 이에 의하여 제조된 ｌｅｄ 디스플레이
JP5006378B2 (ja) * 2009-08-11 2012-08-22 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置及びその製造方法
JP5006379B2 (ja) * 2009-09-16 2012-08-22 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置
JP4987926B2 (ja) * 2009-09-16 2012-08-01 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置
KR101113692B1 (ko) 2009-09-17 2012-02-27 한국과학기술원 태양전지 제조방법 및 이에 의하여 제조된 태양전지
JP5356970B2 (ja) * 2009-10-01 2013-12-04 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置
WO2011111662A1 (ja) 2010-03-08 2011-09-15 日本ユニサンティスエレクトロニクス株式会社 固体撮像装置
US8487357B2 (en) 2010-03-12 2013-07-16 Unisantis Electronics Singapore Pte Ltd. Solid state imaging device having high sensitivity and high pixel density
JP5066590B2 (ja) 2010-06-09 2012-11-07 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置とその製造方法
JP5087655B2 (ja) 2010-06-15 2012-12-05 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置及びその製造方法
US8564034B2 (en) 2011-09-08 2013-10-22 Unisantis Electronics Singapore Pte. Ltd. Solid-state imaging device
US8669601B2 (en) 2011-09-15 2014-03-11 Unisantis Electronics Singapore Pte. Ltd. Method for producing semiconductor device and semiconductor device having pillar-shaped semiconductor
US8772175B2 (en) 2011-12-19 2014-07-08 Unisantis Electronics Singapore Pte. Ltd. Method for manufacturing semiconductor device and semiconductor device
US8916478B2 (en) 2011-12-19 2014-12-23 Unisantis Electronics Singapore Pte. Ltd. Method for manufacturing semiconductor device and semiconductor device
US8748938B2 (en) 2012-02-20 2014-06-10 Unisantis Electronics Singapore Pte. Ltd. Solid-state imaging device
JP5312656B2 (ja) * 2012-08-29 2013-10-09 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置
US9024376B2 (en) 2013-01-25 2015-05-05 Unisantis Electronics Singapore Pte. Ltd. Vertical transistor with dielectrically-isolated work-function metal electrodes surrounding the semiconductor pillar
US9484460B2 (en) 2013-09-19 2016-11-01 Taiwan Semiconductor Manufacturing Company Limited Semiconductor device having gate dielectric surrounding at least some of channel region and gate electrode surrounding at least some of gate dielectric
JP6527831B2 (ja) * 2016-03-02 2019-06-05 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置
JP6527839B2 (ja) * 2016-06-01 2019-06-05 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6337633A (ja) * 1986-07-31 1988-02-18 Nec Corp 半導体集積回路装置
JPH0878533A (ja) * 1994-08-31 1996-03-22 Nec Corp 半導体装置及びその製造方法
JP2000208434A (ja) * 1999-01-06 2000-07-28 Infineon Technol North America Corp 半導体素子をパタ―ン化する方法および半導体デバイス
JP2000357736A (ja) * 1999-06-15 2000-12-26 Toshiba Corp 半導体装置及びその製造方法
JP2001352047A (ja) * 2000-06-05 2001-12-21 Oki Micro Design Co Ltd 半導体集積回路
JP2004153246A (ja) * 2002-10-10 2004-05-27 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2005012213A (ja) * 2003-06-17 2005-01-13 Internatl Business Mach Corp <Ibm> 低漏洩ヘテロ接合垂直トランジスタおよびその高性能デバイス
JP2006514392A (ja) * 2003-03-18 2006-04-27 株式会社東芝 相変化メモリ装置
WO2006127586A2 (en) * 2005-05-23 2006-11-30 Micron Technology, Inc. Methods for forming arrays of small, closely spaced features

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6337633A (ja) * 1986-07-31 1988-02-18 Nec Corp 半導体集積回路装置
JPH0878533A (ja) * 1994-08-31 1996-03-22 Nec Corp 半導体装置及びその製造方法
JP2000208434A (ja) * 1999-01-06 2000-07-28 Infineon Technol North America Corp 半導体素子をパタ―ン化する方法および半導体デバイス
JP2000357736A (ja) * 1999-06-15 2000-12-26 Toshiba Corp 半導体装置及びその製造方法
JP2001352047A (ja) * 2000-06-05 2001-12-21 Oki Micro Design Co Ltd 半導体集積回路
JP2004153246A (ja) * 2002-10-10 2004-05-27 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2006514392A (ja) * 2003-03-18 2006-04-27 株式会社東芝 相変化メモリ装置
JP2005012213A (ja) * 2003-06-17 2005-01-13 Internatl Business Mach Corp <Ibm> 低漏洩ヘテロ接合垂直トランジスタおよびその高性能デバイス
WO2006127586A2 (en) * 2005-05-23 2006-11-30 Micron Technology, Inc. Methods for forming arrays of small, closely spaced features

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9450026B2 (en) 2014-03-24 2016-09-20 Kabushiki Kaisha Toshiba Semiconductor device

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