JPS6337633A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS6337633A JPS6337633A JP61181303A JP18130386A JPS6337633A JP S6337633 A JPS6337633 A JP S6337633A JP 61181303 A JP61181303 A JP 61181303A JP 18130386 A JP18130386 A JP 18130386A JP S6337633 A JPS6337633 A JP S6337633A
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- type mos
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- mos transistors
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- 239000000470 constituent Substances 0.000 claims description 2
- 238000009792 diffusion process Methods 0.000 abstract description 12
- 230000003071 parasitic effect Effects 0.000 abstract description 3
- 238000004904 shortening Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 21
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 7
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 4
- 238000000034 method Methods 0.000 description 4
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- 239000012535 impurity Substances 0.000 description 2
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路装置に関し、特にマスタースラ
イス方式によるＭＯＳトランジスタ大規模集積回路に関
する。
イス方式によるＭＯＳトランジスタ大規模集積回路に関
する。
従来、この種のマスタースライス方式の半導体集積回路
装置の基本構成素子（以下基本セルと呼ぶ）は第１１図
の不純物導入領域とゲート電極のパターン図が示すよう
に、ソース領域あるいはドレイ／領域を共有した領域４
と多結晶シリコンから出来ているゲート電極１を有する
２個のｐ型ＭＯＳトランジスタと、同様にソース領域あ
るいはドレイン領域を共有した領域７とゲート電極２を
有する２個のｎ型ＭＯＳトランジスタが構成され、各々
のトランジスタを導電層にて配線することによりインバ
ータやＮＡＮＤ 、ＮＯＨなどの相補型論理ゲートある
いはクリップ７０ツクなどの順序回路を実現していた。
装置の基本構成素子（以下基本セルと呼ぶ）は第１１図
の不純物導入領域とゲート電極のパターン図が示すよう
に、ソース領域あるいはドレイ／領域を共有した領域４
と多結晶シリコンから出来ているゲート電極１を有する
２個のｐ型ＭＯＳトランジスタと、同様にソース領域あ
るいはドレイン領域を共有した領域７とゲート電極２を
有する２個のｎ型ＭＯＳトランジスタが構成され、各々
のトランジスタを導電層にて配線することによりインバ
ータやＮＡＮＤ 、ＮＯＨなどの相補型論理ゲートある
いはクリップ７０ツクなどの順序回路を実現していた。
図中、ｐ型ＭＯ８）７ンジスタのゲート電極の幅と長さ
とそれぞれＷｐ。
とそれぞれＷｐ。
Ｌｐ、ｎ型ＭＯＳトランジスタのそれらをそれぞれＷｎ
、Ｌｎである。ＷｐｚＷｎ、ＬｐｚＬｎＯ時の論理ゲー
トのしきい値電圧は、ｐ型ＭＯＳトランジスタの移動度
がｎ型ＭＯＳトランジスタに比べて約１７２と小さく、
従ってｐ型ＭＯＳトランジスタのチャネル抵抗がｎ型Ｍ
ＯＳトランジスタの約２倍となるため、電源電圧ＶＤＤ
の１／２よシ低くなる。さらに論理ゲートのスイッチン
グ時の出力の立ち上がり波形の方が立ち下がりよ）大き
くなり、論理ゲー）１−組み合せである回路を実現した
時に遅延時間を悪化させる。立ち上が９と立ち下がシの
波形のなまシ方の違いは同期式論理回路のタイミング問
題にも影響し、特にクロック系のスキニーが大きくなる
原因となる。
、Ｌｎである。ＷｐｚＷｎ、ＬｐｚＬｎＯ時の論理ゲー
トのしきい値電圧は、ｐ型ＭＯＳトランジスタの移動度
がｎ型ＭＯＳトランジスタに比べて約１７２と小さく、
従ってｐ型ＭＯＳトランジスタのチャネル抵抗がｎ型Ｍ
ＯＳトランジスタの約２倍となるため、電源電圧ＶＤＤ
の１／２よシ低くなる。さらに論理ゲートのスイッチン
グ時の出力の立ち上がり波形の方が立ち下がりよ）大き
くなり、論理ゲー）１−組み合せである回路を実現した
時に遅延時間を悪化させる。立ち上が９と立ち下がシの
波形のなまシ方の違いは同期式論理回路のタイミング問
題にも影響し、特にクロック系のスキニーが大きくなる
原因となる。
上述した各種特性を改善する方法は、ｐ型ＭＯＳトラン
ジスタのゲート幅Ｗｐｔ−ｎ現ＭＯＳトランジスタのゲ
ート幅Ｗｎに比較して大きくシ、チャネル抵抗の差を小
さくすることである。しかし、この方法はｐ型ＭＯＳト
ランジスタの長大化につながｈ、ｐ型、ｎ型のそれぞれ
のＭＯＳトランジスタ上の配線性にアンバランスが生ず
る。と同時に、基本セルの高さく第１１図のＡＡ’間の
長さ）が犬きくな）、集積度が落ちるという欠点がある
。
ジスタのゲート幅Ｗｐｔ−ｎ現ＭＯＳトランジスタのゲ
ート幅Ｗｎに比較して大きくシ、チャネル抵抗の差を小
さくすることである。しかし、この方法はｐ型ＭＯＳト
ランジスタの長大化につながｈ、ｐ型、ｎ型のそれぞれ
のＭＯＳトランジスタ上の配線性にアンバランスが生ず
る。と同時に、基本セルの高さく第１１図のＡＡ’間の
長さ）が犬きくな）、集積度が落ちるという欠点がある
。
〔問題点を解決するための手段〕
本発明のマスタースライス方式の半導体集積回路装置は
、その基本セルが、ソース領域あるいはドレイン領域を
共有する２個のｐ型ＭＯＳトランジスタと、１個のｎ型
ＭＯＳトランジスタとを有し、先の２個のｐ型ＭＯＳト
ランジスタの各々のゲート電極と１個のｎ型ＭＯＳトラ
ンジスタのゲート電極とが共通の導電層にて構成されて
いる。
、その基本セルが、ソース領域あるいはドレイン領域を
共有する２個のｐ型ＭＯＳトランジスタと、１個のｎ型
ＭＯＳトランジスタとを有し、先の２個のｐ型ＭＯＳト
ランジスタの各々のゲート電極と１個のｎ型ＭＯＳトラ
ンジスタのゲート電極とが共通の導電層にて構成されて
いる。
上述した従来のマスタースライス方式の半導体集積回路
装置で使われている基本セルの分割された２個のｐ型Ｍ
ＯＳトランジスタと２個のｎ［ＭＯＳトランジスタに対
し、本発明は共通導電層にて接続されたゲート電極をも
つ２個のｐ型ＭＯＳトランジスタを１個のｎ型ＭＯＳト
ランジスタとによシ基本セルが構成されているという独
創的内容を有する。
装置で使われている基本セルの分割された２個のｐ型Ｍ
ＯＳトランジスタと２個のｎ［ＭＯＳトランジスタに対
し、本発明は共通導電層にて接続されたゲート電極をも
つ２個のｐ型ＭＯＳトランジスタを１個のｎ型ＭＯＳト
ランジスタとによシ基本セルが構成されているという独
創的内容を有する。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例を示す基本セルのトランジス
タ回路図である。ｐ型ＭＯ８）ランラスタ２個Ｑｓ、Ｑ
ｚとｎ型ＭＯＳ）ランジス２１個Ｑ３とから構成されて
いる。Ｑｌ、Ｑｚはソースあるいはドレインを共有して
いる。第２図は、第１図に示した回路構成を実現する不
純物導入領域とゲート電極のパターン図である。図中、
１は多結晶シリコンから成るゲート電極、ＩＡ、ＩＢお
よびＩＣは端子取シ出し口である。３，４．５はｐ＋拡
散領域、６，７はｎ＋拡散領域、９はｎ拡散領域である
。但し、ｐ型ＭＯ３トランジスタの実際のゲート幅は、
多結晶シリコンのゲート電極が曲がっているため、２５
μｍよシ苔干大きくなる。
タ回路図である。ｐ型ＭＯ８）ランラスタ２個Ｑｓ、Ｑ
ｚとｎ型ＭＯＳ）ランジス２１個Ｑ３とから構成されて
いる。Ｑｌ、Ｑｚはソースあるいはドレインを共有して
いる。第２図は、第１図に示した回路構成を実現する不
純物導入領域とゲート電極のパターン図である。図中、
１は多結晶シリコンから成るゲート電極、ＩＡ、ＩＢお
よびＩＣは端子取シ出し口である。３，４．５はｐ＋拡
散領域、６，７はｎ＋拡散領域、９はｎ拡散領域である
。但し、ｐ型ＭＯ３トランジスタの実際のゲート幅は、
多結晶シリコンのゲート電極が曲がっているため、２５
μｍよシ苔干大きくなる。
第４図は、第３図に示した相補ＷＭＯＳインバータのト
ランジスタ回路を実現したパターン図である。図中、Ｘ
印は低抵抗のオーミックコンタクト部を示し、Ｘ即問を
接続している実線は全て第１層アルミ配線である。電源
電圧ＶＤＤの供給線及び接地電位Ｖｓｓの供給勝は、第
１層アルミ配線上の絶縁層（例えばシんシリケートガラ
ス、ＰＳＧ）を介した第２層アルミである。第６図は、
第５図に示した相補型Ｉｔ、１０８２人力ＮＡＮＬ）の
トランジスタ回路を実現したパターン図である。ここで
注目すべきことは、２個のｐ型ＭＯＳトランジスタを並
列に接続していることである。これにより基本セルの高
さを変えることなくｐ型ＭＯＳトランジスタのゲート幅
を単体のトランジスタのそれのほぼ２倍にできる。チャ
ネル抵抗はほぼ１／２に、論理しきい値はＶＤＤ／２に
近づくため、出力波形の立ち上がシ時間と立ち下がシ時
間とがほぼ等しくなる。さらに、ソースあるいはドレイ
ンを共通にしているため、出力端子０１につながるｐ
拡散領域の寄生容量は、同じゲート幅を実現した時に比
べて約半分になシ、遅延時間を小さくできる。
ランジスタ回路を実現したパターン図である。図中、Ｘ
印は低抵抗のオーミックコンタクト部を示し、Ｘ即問を
接続している実線は全て第１層アルミ配線である。電源
電圧ＶＤＤの供給線及び接地電位Ｖｓｓの供給勝は、第
１層アルミ配線上の絶縁層（例えばシんシリケートガラ
ス、ＰＳＧ）を介した第２層アルミである。第６図は、
第５図に示した相補型Ｉｔ、１０８２人力ＮＡＮＬ）の
トランジスタ回路を実現したパターン図である。ここで
注目すべきことは、２個のｐ型ＭＯＳトランジスタを並
列に接続していることである。これにより基本セルの高
さを変えることなくｐ型ＭＯＳトランジスタのゲート幅
を単体のトランジスタのそれのほぼ２倍にできる。チャ
ネル抵抗はほぼ１／２に、論理しきい値はＶＤＤ／２に
近づくため、出力波形の立ち上がシ時間と立ち下がシ時
間とがほぼ等しくなる。さらに、ソースあるいはドレイ
ンを共通にしているため、出力端子０１につながるｐ
拡散領域の寄生容量は、同じゲート幅を実現した時に比
べて約半分になシ、遅延時間を小さくできる。
ゲート電極は多結晶シリコンのため、そのシート抵抗が
約４０Ω／口（膜厚４ｏｏｏＸの時）と高い。
約４０Ω／口（膜厚４ｏｏｏＸの時）と高い。
従って、ｐ型ＭＯＳトランジスタのゲート電極を半分に
分けて２個のトランジスタにする方法は、ゲート抵抗の
減少につながる。
分けて２個のトランジスタにする方法は、ゲート抵抗の
減少につながる。
第７図は本発明の実施例２のトランジスタ回路図である
。ソースあるいはドレインを共通にした２個のｐ型ＭＯ
ＳトランジスタＱｌ、Ｑ２と１個のｎ型ＭＯＳトランジ
スタＱ３およびＱ３のソースあるいはドレインを共通に
した１個のｎ屋ＭＯＳトランジスタＱ４と２個のｐ型Ｍ
ＯＳトランジスタＱｓ、Ｑａから構成されている。
。ソースあるいはドレインを共通にした２個のｐ型ＭＯ
ＳトランジスタＱｌ、Ｑ２と１個のｎ型ＭＯＳトランジ
スタＱ３およびＱ３のソースあるいはドレインを共通に
した１個のｎ屋ＭＯＳトランジスタＱ４と２個のｐ型Ｍ
ＯＳトランジスタＱｓ、Ｑａから構成されている。
第８図は、第７図の不純物導入領域とゲート電極のパタ
ーン図を示している。図中、１．２はそれぞれ２個のｐ
型ＭＯＳトランジスタと１個のｎ型ＭＯＳトランジスタ
の多結晶シリコンゲート電極であり、ＩＡ、ＩＢ 、Ｉ
Ｃ，２Ａ、２Ｂ 、２Ｃは端子取り出し口、３，４．５
はｐ 拡散領域、６゜７．８はｎ 拡散領域、９はｎ拡
散領域である。
ーン図を示している。図中、１．２はそれぞれ２個のｐ
型ＭＯＳトランジスタと１個のｎ型ＭＯＳトランジスタ
の多結晶シリコンゲート電極であり、ＩＡ、ＩＢ 、Ｉ
Ｃ，２Ａ、２Ｂ 、２Ｃは端子取り出し口、３，４．５
はｐ 拡散領域、６゜７．８はｎ 拡散領域、９はｎ拡
散領域である。
第９図は、第３図のインバータ回路を第８図の基本セル
を利用して実現したパターン図である。第１０図は同様
に、第５図の２人力ＮＡＮＤ回路を実現したパターン図
である。
を利用して実現したパターン図である。第１０図は同様
に、第５図の２人力ＮＡＮＤ回路を実現したパターン図
である。
この実施例では、ソースあるいはドレインを共通にした
ｎ型ＭＯＳトランジスタがあるため、２人力ＮＡＮＤを
実現した時の縦積みのｎ屋ＭＯｓトランジスタをアルミ
配線で接続する必要がないため、余分のｎ＋拡散領域と
配線とによる寄生容量が小さいという利点がある。また
、ｐ型ＭＯＳトランジスタが接地電位Ｖｓｓの配線に対
して、対称に存在するため、論理ゲートｆｔ構成する時
に配線の自由度が広がり、マスタースライス方式の半導
体集積回路において重要な配線性が改善される。
ｎ型ＭＯＳトランジスタがあるため、２人力ＮＡＮＤを
実現した時の縦積みのｎ屋ＭＯｓトランジスタをアルミ
配線で接続する必要がないため、余分のｎ＋拡散領域と
配線とによる寄生容量が小さいという利点がある。また
、ｐ型ＭＯＳトランジスタが接地電位Ｖｓｓの配線に対
して、対称に存在するため、論理ゲートｆｔ構成する時
に配線の自由度が広がり、マスタースライス方式の半導
体集積回路において重要な配線性が改善される。
以上説明したように本発明は、マスタースライス方式の
半導体集積回路装置の基本セルを、ゲート電極が共通の
導電層をもつソースあるいはドレインを共有した２個の
ｐｉＭＯ３トランジスタと１個のｎ型ＭＯＳトランジス
タとによシ構成することによシ、論理ゲートのしきい値
をＶＤＤ／２に近づけ、出力波形の立ち上がり時間と立
ち下が９時間と金等しくシ、伝搬遅延時間を小さくでき
る効果がある。
半導体集積回路装置の基本セルを、ゲート電極が共通の
導電層をもつソースあるいはドレインを共有した２個の
ｐｉＭＯ３トランジスタと１個のｎ型ＭＯＳトランジス
タとによシ構成することによシ、論理ゲートのしきい値
をＶＤＤ／２に近づけ、出力波形の立ち上がり時間と立
ち下が９時間と金等しくシ、伝搬遅延時間を小さくでき
る効果がある。
第１図は本発明の一実施例を示す基本セルのトランジス
タ回路図、第２図は第１図の不純物領域とゲート電極の
パターン図、第３図はインバータのトランジスタ回路図
、第４図はインバータを実現したパターン図、第５図は
２人力ＮＡＮＤのトランジスタ回路図、第６図は２人力
ＮＡＮＤのパターン図である。第７図は実施例２のトラ
ンジスタ回路図、第８図はそのパターン図、第９図は実
施例２によりインバータを実現したパターン図、第１０
図は２人力ＮＡＮＤのパターン図、第１１図は従来例の
基本セルを示すパターン図である。 １・・・・・・第１の多結晶シリコンゲート電極、２・
・・・・・第２の多結晶シリコンゲート電極、３，４．
５・・・・・・ｐ＋拡散領域、６，７．８・・・・・・
ｎ＋拡散領域、９・・・・・・ｎ拡散領域。 代理人 弁理士 内 原 。 、ゝ−ノ″ 第ｌ 図 ＩＡ 牛 ２ 凹 第３ 図 第４ ロ 第 ５ 昭 彩６ 図
タ回路図、第２図は第１図の不純物領域とゲート電極の
パターン図、第３図はインバータのトランジスタ回路図
、第４図はインバータを実現したパターン図、第５図は
２人力ＮＡＮＤのトランジスタ回路図、第６図は２人力
ＮＡＮＤのパターン図である。第７図は実施例２のトラ
ンジスタ回路図、第８図はそのパターン図、第９図は実
施例２によりインバータを実現したパターン図、第１０
図は２人力ＮＡＮＤのパターン図、第１１図は従来例の
基本セルを示すパターン図である。 １・・・・・・第１の多結晶シリコンゲート電極、２・
・・・・・第２の多結晶シリコンゲート電極、３，４．
５・・・・・・ｐ＋拡散領域、６，７．８・・・・・・
ｎ＋拡散領域、９・・・・・・ｎ拡散領域。 代理人 弁理士 内 原 。 、ゝ−ノ″ 第ｌ 図 ＩＡ 牛 ２ 凹 第３ 図 第４ ロ 第 ５ 昭 彩６ 図
Claims (1)
- マスタースライス方式の半導体集積回路装置において、
該基本構成素子がソース領域あるいはドレイン領域を共
有する２個のｐ型ＭＯＳトランジスタと、１個のｎ型Ｍ
ＯＳトランジスタとを有し前記２個のｐ型ＭＯＳトラン
ジスタの各々のゲート電極と前記１個のｎ型ＭＯＳトラ
ンジスタのゲート電極とが共通の導電層にて構成されて
成ることを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61181303A JPS6337633A (ja) | 1986-07-31 | 1986-07-31 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61181303A JPS6337633A (ja) | 1986-07-31 | 1986-07-31 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6337633A true JPS6337633A (ja) | 1988-02-18 |
Family
ID=16098318
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61181303A Pending JPS6337633A (ja) | 1986-07-31 | 1986-07-31 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6337633A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01220859A (ja) * | 1988-02-29 | 1989-09-04 | Nec Corp | 半導体集積回路の製造方法 |
| JPH07202146A (ja) * | 1993-12-29 | 1995-08-04 | Nec Corp | 半導体集積回路 |
| WO2009057194A1 (ja) * | 2007-10-29 | 2009-05-07 | Unisantis Electronics (Japan) Ltd. | 半導体構造及び当該半導体構造の製造方法 |
| EP2175489A1 (en) * | 2007-08-02 | 2010-04-14 | Unisantis Electronics (Japan) Ltd. | Semiconductor device |
| US8183628B2 (en) | 2007-10-29 | 2012-05-22 | Unisantis Electronics Singapore Pte Ltd. | Semiconductor structure and method of fabricating the semiconductor structure |
| US8916478B2 (en) | 2011-12-19 | 2014-12-23 | Unisantis Electronics Singapore Pte. Ltd. | Method for manufacturing semiconductor device and semiconductor device |
| US9035384B2 (en) | 2011-12-19 | 2015-05-19 | Unisantis Electronics Singapore Pte. Ltd. | Semiconductor device |
| US9153697B2 (en) | 2010-06-15 | 2015-10-06 | Unisantis Electronics Singapore Pte Ltd. | Surrounding gate transistor (SGT) structure |
| USRE47095E1 (en) | 2009-08-28 | 2018-10-23 | Sony Corporation | Semiconductor integrated circuit |
-
1986
- 1986-07-31 JP JP61181303A patent/JPS6337633A/ja active Pending
Cited By (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01220859A (ja) * | 1988-02-29 | 1989-09-04 | Nec Corp | 半導体集積回路の製造方法 |
| JPH07202146A (ja) * | 1993-12-29 | 1995-08-04 | Nec Corp | 半導体集積回路 |
| US6057568A (en) * | 1993-12-29 | 2000-05-02 | Nec Corporation | Application specific integrated circuit semiconductor device having MOS transistor with reduced gate resistance |
| EP2175489A1 (en) * | 2007-08-02 | 2010-04-14 | Unisantis Electronics (Japan) Ltd. | Semiconductor device |
| EP2175489A4 (en) * | 2007-08-02 | 2012-08-22 | Unisantis Elect Singapore Pte | SEMICONDUCTOR COMPONENT |
| WO2009057194A1 (ja) * | 2007-10-29 | 2009-05-07 | Unisantis Electronics (Japan) Ltd. | 半導体構造及び当該半導体構造の製造方法 |
| US8183628B2 (en) | 2007-10-29 | 2012-05-22 | Unisantis Electronics Singapore Pte Ltd. | Semiconductor structure and method of fabricating the semiconductor structure |
| JP5204121B2 (ja) * | 2007-10-29 | 2013-06-05 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 半導体構造及び当該半導体構造の製造方法 |
| USRE47095E1 (en) | 2009-08-28 | 2018-10-23 | Sony Corporation | Semiconductor integrated circuit |
| USRE49821E1 (en) | 2009-08-28 | 2024-01-30 | Sony Group Corporation | Semiconductor integrated circuit |
| USRE48831E1 (en) | 2009-08-28 | 2021-11-23 | Sony Group Corporation | Semiconductor integrated circuit |
| USRE48085E1 (en) | 2009-08-28 | 2020-07-07 | Sony Corporation | Semiconductor integrated circuit |
| US9153697B2 (en) | 2010-06-15 | 2015-10-06 | Unisantis Electronics Singapore Pte Ltd. | Surrounding gate transistor (SGT) structure |
| US9478545B2 (en) | 2011-12-19 | 2016-10-25 | Unisantis Electronics Singapore Pte. Ltd. | Method for manufacturing semiconductor device and semiconductor device |
| US9748244B2 (en) | 2011-12-19 | 2017-08-29 | Unisantis Electronics Singapore Pte. Ltd. | Method for manufacturing semiconductor device and semiconductor device |
| US9806163B2 (en) | 2011-12-19 | 2017-10-31 | Unisantis Electronics Singapore Pte. Ltd. | Semiconductor device having an nMOS SGT and a pMOS SGT |
| US9362353B2 (en) | 2011-12-19 | 2016-06-07 | Unisantis Electronics Singapore Pte. Ltd. | Semiconductor device |
| US9245889B2 (en) | 2011-12-19 | 2016-01-26 | Unisantis Electronics Singapore Pte. Ltd. | Method for manufacturing semiconductor device and semiconductor device |
| US9035384B2 (en) | 2011-12-19 | 2015-05-19 | Unisantis Electronics Singapore Pte. Ltd. | Semiconductor device |
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