JPS612357A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［技術分野］ この発明は、半導体集積回路技術さらには半導体記憶回
路のメモリセル（単位記憶回路）の構成に適用して特に
有効な技術に関し、例えばＭＯＳＦＥＴ　（絶縁ゲート
型電界効果トランジスタ）からなるスタティック型ＲＡ
Ｍ　（ランダム・アクセス・メモリ）におけるフリップ
フロップ型のメモリセルの構成に利用して有効な技術に
関する。

［背景技術］ スタティック型ＲＡＭにおけるフリップフロップ型のメ
モリセルとして、例えば第１図に示すような高抵抗負荷
形のメモリセルがある（オーム社が昭和５７年１０月２
５日に発行したｒＬＳＩプロセス工学」第３５頁参照）
。

同図に示すような構成のメモリセルにあっては、負荷抵
抗ｒｌ＋ｒ２を、例えば高抵抗値を有するノンドープ・
ポリシリコン（不純物を含まない多結晶シリコン）等を
用いて、形成することによってメモリセルの保持電流を
減少させ、低消費電力化を図ることができる。

Ｑｓ　１　ｒ　ＱＳ２はメモリセル選択用のスイッチＭ
Ｏ８ＦＥＴである。ところが、上記のような高抵抗負荷
形のメモリセルにあっては、低消費電力化のため抵抗ｒ
１＋ｒ２の抵抗値を高くしすぎると、データ保持状態で
オフされている側のＭＯ３ＦＥＴＱ１　（もしくはＱ２
）におけるリーク電流によって、これに接続さｔた抵抗
ｒ、（もしくはｒ２）に電流が流れ、Ｖｃｃレベルであ
った高レベル側の入出力ノードｎ、（もしくはｎ２）の
電圧が持ち上がって、フリップフロップが反転され易く
なるという問題点がある。

［発明の目的コ この発明の目的は、フリップフロップ型のメモリセルに
より構成されるスタティック型ＲＡ、　Ｍにおける消費
電力を減少させることにある。

この発明の他の目的は、フリップフロップ回路からなる
メモリセルの占有面積を小さくしてスタティック型ＲＡ
Ｍのチップサイズを低減させることにある。

この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明かにな
るであろう。

［発明の概要コ 本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。

すなわち、メモリセルを構成するフリップフロップ回路
の負荷抵抗をそれぞれ高抵抗のポリシリコン層で形成し
、かっこの高抵抗ポリシリコン層に絶縁膜を介して対向
される電極を形成し、この電極には反対側のインバータ
の入出力ノードを接続させることによって、保持状態で
電流が流れている側の負荷抵抗の抵抗値が高くされ、反
対に電流が流れていない側の負荷抵抗はＭＯ８構造にお
ける電界効果により抵抗値が低くされるようにし、これ
によって電流が流れていない側のトランジスタにリーク
電流が流されても、負荷抵抗における電圧降下量が大き
くならないようにし、負荷抵抗の抵抗値を大きくしても
フリップフロップの反転を起きにくくさせ、負荷抵抗の
高抵抗化による低消費電力化を可能にする。

また、フリップフロップ回路の負荷抵抗を構成するポリ
シリコン層を、これに接続されるトランジスタのゲート
電極上に絶縁膜を介して形成し、トランジスタのゲート
電極に印加された電圧に応じてポリシリコン層の抵抗値
を変化させるようにすることにより、負荷抵抗をトラン
ジスタの上に重ねて形成できるようにして、フリップフ
ロップ型メモリセルの占有面積を減少させ、スタティッ
ク型ＲＡＭのチップサイズを低減させるという上記目的
を達成するものである。

［実施例１コ 第２図は、本発明をスタティック型ＲＡＭに適用した場
合のメモリセルの構成の一実施例を示すものである。

この実施例では、電源電圧Ｖｃｃと回路の接地点との間
にＮチャンネル型のＭＯ８ＦＥＴＱＩ　、Ｑ２とゲート
コントロール型の負荷抵抗Ｒ１，Ｒ２がそれぞれ直列に
接続されて２組のインバータが構成されている。そして
、各インバータの入出力ノードｎ１ｙｎ２がそれぞれ他
方のインバータを構成するＭ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　
２とＱｌのゲート端子にそれぞれ接続されている。また
、各インバータの入出力ノードｎ１＋ｎ２は、選択用の
スイッチＭ○５ＦＥＴＱｓ１＋　ＱＳ２を介して、一対
の相補データ線り、Ｄに接続され、選択用のスイッチＭ
Ｏ８ＦＥＴＱｓ１ｐ　Ｑ８２のゲート端子はワード線Ｗ
に接続されている。

そして、上記負荷抵抗Ｒ１，Ｒ２は、特に制限されない
が、例えば第３図に示すように、半導体基板１上に絶縁
膜２を介して形成されたノンドープ・ポリシリコン層３
によって構成されている。

しかも、このノンドープ・ポリシリコン層３の両端には
、ボロン等のＰ型不純物がイオン打込みされたＰ型領域
３ａ、３ｂが形成されている。さらに、上記ノンドープ
・ポリシリコン層３の上には、絶縁膜４を介してアルミ
ニウム層等からなるゲート用電極５が形成されている。

このポリシリコン抵抗（３）上のゲート用電極５に、他
方のインバータの入出力ノードの電圧が印加されるよう
に配線を形成することにより、第２図に示されているよ
うな、ゲートコントロール型の負荷抵抗Ｒ１，Ｒ２が構
成される。

上記ゲートコントロール型の負荷抵抗Ｒ１とＲ２は、第
３図に示すように、ゲート用電極５の下のノンドープ・
ポリシリコン層３の両側にＰ型頭域３ａ、３ｂが形成さ
れているため、ゲート用電極５に印加される電圧によっ
て、一種のＰチャンネル型ＭＯ８ＦＥＴとして作用する
ようになる。

つまり、ゲート用電極５にＰ型頭域３ａ、３ｂの電位よ
りも低い電圧が印加されると、ノンドープ・ポリシリコ
ン層３の表面にチャンネルが形成されて導通可能にされ
る。

第４図は、上記ゲートコントロール型の負荷抵抗Ｒ，，
Ｒ２の電流−電圧特性を示す。負荷抵抗Ｒ１，Ｒ２は、
ゲート用電極５に印加される負の電圧が大きくなるに従
って抵抗値が下がり大きな電流が流れる。

このような特性を有する素子が、第２図のようにフリッ
プフロップ型メモリセルの負荷抵抗Ｒ１゜Ｒ２として使
用された場合、例えばＭＯ８ＦＥＴＱ１がオンされてい
るとすると、ＭＯ８ＦＥＴＱ１に接続されている抵抗Ｒ
１のゲート用電極５には、オフされているＭ　ＯＳ　Ｆ
　Ｅ　Ｔ　Ｑ　２の側の入出力ノードｎ２の電圧Ｖｃｃ
が印加される。また、オフされているＭ　ＯＳ　Ｆ　Ｅ
　Ｔ　Ｑ　２に接続された抵抗Ｒ２のゲート用電極５に
は、オンされているＭＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　１の側の
入出力ノードｎ１の電圧（Ｖｃｃよりも低い）が印加さ
れる。

つまり、上記負荷抵抗Ｒ１とＲ２は、ゲー１へ電圧Ｖ　
ｏ、　ｓが負の領域で動作されることになり、ゲート電
圧Ｖ　ｃｍ　ｓが下がるほど抵抗値が小さくなって電流
が増大される。そのため、オンされているＭＯ８ＦＥＴ
Ｑ１に接続された抵抗は、ゲート用電極５にＶｃｃレベ
ルの電圧が印加されるので抵抗値が非常に高くなり、反
対側のオフされているＭＯ８ＦＥＴＱ２に接続された抵
抗Ｒ２は抵抗値が低くなる。

その結果、データ保持状態でメモリセルに流される電流
（スタンバイ電流）は、がなり減少される。また、オフ
されているＭＯ８ＦＥＴＱ２　　（Ｑｌ）に接続された
負荷抵抗Ｒ２（Ｒ１）の抵抗値は小さくなるため、オフ
されているＭＯ８ＦＥＴＱ２（Ｑｌ）にリーク電流が流
れても、抵抗による電圧降下量はそれほど大きくならな
いので、フリップフロップ回路の反転が起きにくくなる
。

［実施例２］ 第５図には、本発明の第２の実施例が示されて−いる。

この実施例では、Ｐ型半導体基板１主面上に、第２図に
おけるインバータ用ＭＯ８ＦＥＴＱ１゜Ｑ２のドレイン
領域となるＮ＋型型数散層６ａ６ｂと、これらのＭ　Ｏ
Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　１．Ｑ　２の共通のソース領域と
なるＮ＋型型数散層６ｃ形成されている。また、上記Ｎ
中型拡散層６ａと６ｃとの間および６ｂと６０との間の
基板上にはゲート絶縁膜を介して、一層目のポリシリコ
ンからなるゲート電極７ａおよび７ｂが形成されている
。図示しないが、これらのゲート電極７ａ、７ｂの一端
は、延長されて反対側のＭＯ８ＦＥＴＱ２　、Ｑｓのド
レイン領域６ｂ、６ａに接触されるようになっている。

そして、上記ゲート電極７ａ、７ｂの上方には、ＣＶＤ
法（ケミカル・ベイパ・デポジション法）による酸化膜
等の層間絶縁膜８を介して、二層目のポリシリコン層９
が形成されている。このポリシリコン層９は、上記ゲー
ト電極７ａ、７ｂに対向した一部を除いて、ボロンのよ
うなＰ型不純物が注入されており、不純物が注入されな
かった部分が高抵抗素子Ｒ１，Ｒ２として残るようにさ
れている。これによって、第３図に示されているゲート
コントロール型負荷抵抗を倒立させたような構造が実現
される。

つまり、この実施例では、フリップフロップ型メモリセ
ルを構成するＭＯ８ＦＥＴＱ１．Ｑ２の上にゲートコン
トロール型負荷抵抗Ｒ１，Ｒ２が形成され、しかも、Ｍ
Ｏ８ＦＥＴＱ１．Ｑ２（１）ゲート電極７ａ、７ｂがゲ
ートコントロール型負荷抵抗Ｒ１，Ｒ２のゲート用電極
（５）を兼用するように構成されている。

また、上記ポリシリコン層９の両端部は、アルミニウム
層１０ａ、１０ｂを介して、上記ＭＯ８Ｆ　Ｅ　Ｔ　Ｑ
　１１　Ｑ　２のドレイン領域たるＮ＋型型数散層６ａ
６ｂに接続されている。このように。ポリシリコン層９
の両端部をアルミニウム層を介してＮ＋型型数散層６ａ
６ｂに接続させたのは、Ｐ型不純物が注入されたポリシ
リコン層９を直接Ｎ“型拡散層６ａ、６ｂに接触させる
と、そこにＰＮ接合が形成されてしまうためである。

なお、上記アルミニウム層１０ａ、］Ｏｂは、上記ポリ
シリコン層９の上にＰＳＧ膜（リン・ケイ酸ガラス膜）
のような層間絶縁膜１１を形成してから、この眉間絶縁
膜１１およびその下の層間絶縁膜８に対し、コンタクト
ホールを形成してからアルミニウムを蒸着、パターニン
グすることにより形成される。１２は、各素子間を分離
する分離用酸化膜である。

この実施例によると、インバータ用ＭＯ８ＦＥＴＱ１お
よびＱ２の上にゲートコントロール型負荷抵抗Ｒ１，Ｒ
２が形成され、それらのゲート電極が共用されるように
されているため、別々に形成する場合に比べて、メモリ
セルの占有面積を小さくすることができる。

ただし、第５図の断面構造は、単純化して示したモデル
であって、各ゲート電極７ａ、７ｂを反対側のＭＯＳＦ
ＥＴの拡散層６ｂ、６ａに接触させる配線等を考慮する
と、同一面上において第５図のような断面構造を実現す
ることは難しい。

第６図には、実質的に第５図に示すような構造を可能に
するメモリセルのレイアウトの一例が示されている。

同図において、破線で囲まれた部分がＭＯ８ＦＥ　Ｔ　
Ｑ　１１　Ｑ　２およびＱｓｌ、Ｑｓ２の拡散層領域で
、１６ａがＭ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　１のソース、ド
レイン領域となる拡散層、１６ｂがＭＯ８ＦＥＴＱ２の
ソース、ドレイン領域となる拡散層、また１６ｃが選択
用スイッチＭ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　Ｓ　２のソース
、ドレイン領域となる拡散層、１６ｄは選択用スイッチ
ＭＯ８ＦＥＴＱｓ１のソース（ドレイン）領域となる拡
散層である。なお、ＭＯ８ＦＥＴＱｓ２のドレイン（ソ
ース）領域となる拡散層は、上記Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ
　Ｑ　１のドレイン領域となる拡散層１６ａと、一体に
形成されている。

一点鎖線１７ａ、１７ｂで示すごとく、上記各拡散Ｎ１
６ａ、１６ｂと交叉する方向に設けられているのは、Ｍ
Ｏ８ＦＥＴＱ１とＱ２のゲート電極である。また、上記
拡散層１６ｃ、１６ｄと直交する方向には、ＭＯ８ＦＥ
ＴＱＳ１＋　ＱＳ２のゲート電極と一体のワード線１７
ｃが配設されている。上記ゲート電極１７ａ、１７ｂお
よびワード線１７ｃは、一層目のポリシリコンで形成さ
れている。

二点鎖線１９ａ、１９ｂで示されているのは、負荷抵抗
Ｒ１，Ｒ２を構成するためのポリシリコン層であって、
このポリシリコン層１９ａ、１９ｂの上記グー１〜電極
１７ａ、１７ｂと交叉する部分には、斜線で示すような
箇所にノンドープ・ポリシリコンからなる抵抗Ｒ１，Ｒ
２が形成されている。

ここでは、結線の都合上、第５図とは異なり、ゲート電
極１７ａ上に抵抗Ｒ２が形成され、ゲート電極１７ｂ上
に抵抗Ｒ１が形成されている。上記ポリシリコン層］、
９ａ、１９ｂの一端は、電源電圧Ｖｃｃを供給する共通
のＶＣＣライン１９ｃに接続されている。ポリシリコン
層１９ａ、１９ｂおよびＶｃｃライン１９ｃは、二層目
のポリシリコン層によって構成される。

そして、抵抗Ｒ２を構成する上記ポリシリコン層１９ａ
の他端は、アルミニウム層２０ａを介して、前記ＭＯ８
ＦＥＴＱｓ２のドレイン領域たる拡散層１６ｃと、Ｍ　
ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　１のゲート電極１７ａに接続さ
れている。２１ａは、ポリシリコン層１９ａとアルミニ
ウム層２０ａとを接触させるスルーホール、２２ａは、
アルミニウム層２０ａとＭ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　Ｓ
　２の拡散層１６ｃとを接触させるコンタク１〜ホール
、また２３ａは、アルミニウム層２０ａとＭ　ＯＳ　Ｆ
　Ｅ　Ｔ　Ｑ　１のゲート電極１７ａとを接触させるス
ルーホール兼コンタクトホールで、このスルーホール兼
コンタクトホール２３ａにてゲート電極１７ａと反対側
のＭＯ８ＦＥ　Ｔ　Ｑ　２のドレイン領域たる拡散層１
６’ｂとの接触もなされるようにされている。ゲート電
極１７ａは、ポリシリコン層ｊ９　ａと異なりＮ型不純
物がドープされるので、直接拡散層１６ｂに接触させる
ことができる。

一方、抵抗Ｒ１を構成するポリシリコン層１９ｂの一端
は、アルミニウム層２０ｂを介して、前記ＭＯ８ＦＥＴ
Ｑ１およびＱ　ｓ　２の共通のドレイン領域たる拡散層
１６ａと、Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　２のゲート電極
１７ｂに接続されている。２１ｂは、ポリシリコン層１
９ｂとアルミニウム層２０ｂとを接触させるスルーホー
ル、２３ｂは、アルミニウム層２０ｂとＭＯＳＦＥＴＱ
２のゲート電極１７ｂとを接触させるスルーホール兼コ
ンタクトホールで、このスルーホール兼コンタクトホー
ル２３ｂにてゲート電極１７ｂと反対側のＭＯＳＦＥＴ
　Ｑ　１のドレイン領域たる拡散層１６ａとの接触もな
されるようにされている。

なお、２４ａ、２４ｂは、データ線り、Ｄを構成するア
ルミニウム層で、このアルミニウム層２４ａ、２４ｂは
、コンタクトホール２５ａ、２５ｂにてＭＯ８ＦＥＴＱ
ｓ１＋　ＱＳ２のソース領域たる拡散層１６ｄ、１６ｃ
に接触されている。上記のごとくレイアラ１−のなされ
たメモリセルが、上下および左右に対称的に配設され、
かつこれを繰り返えすことによりマトリック状のメモリ
アレイが形成される。

次に、第５図に示すような構造のメモリセルを形成する
プロセスの一例を第７図〜第１４図を用いて説明する。

この実施例では、先ずＰ型半導体基板１の主面上に窒化
膜（Ｓｉ３Ｎ４膜）等をマスクとして、素子間分離用の
比較的厚い酸化膜１２を形成してからマスクとなった窒
化膜を除去する（第７図）。

次に、ＭＯＳＦＥＴ　（Ｑｌ　、０２等）が形成される
部分の基板主面上にゲート酸化膜１３を形成してから、
基板全体に亘って一層目のポリシリコン層をＣＶＤ法に
よって形成した後、ホトエツチングによりパターニング
を行なって、ゲート電極７を形成する。しかる後、ゲー
ト電極７をマスクとしてＮ型不純物のイオン打込みを行
なってからアニール処理を施すことにより、ソース、ド
レイン領域となるＮ＋型型数散層６ａ６ｃを自己整合的
に形成して第８図の状態となる。

次に、基板１の上に高圧低温下でのＣＶＤ法等により層
間絶縁膜たるシリコン酸化膜８を形成する（第９図）。

それから、酸化膜８上に不純物を含まない二層目のポリ
シリコンをデポジションした後、パターニングを行なっ
てノンドープ・ポリシリコン層９を形成する（第１０図
）。

しかる後、上記ノンドープ・ポリシリコン層９上のゲー
ト電極７の上方のこれに対向する位置に、ホトエツチン
グによりマスクとなる５ｉ０２膜１４を形成してから、
これをマスクとしてボロンのようなＰ型不純物を熱拡散
もしくはイオン打込みにより注入してポリシリコン層９
の５ｉ０２膜１４の下を除いた部分をＰ型頭域に変える
。次に、ホトエツチングを行なってＮ＋型型数散層６ａ
上酸化膜８の一部を除去してコンタクトホール１５を形
成する（第１１図）。

次に、上記ポリシリコン層９上にＰＳＧ膜１膜製１面的
にデポジションする（第１２図）。それから、このＰＳ
Ｇ膜１膜製１しホトエツチングを施してコンタクトホー
ル１５ａおよびスルーホール２１を形成した後、アルミ
ニウムを蒸着してパターニングを行なうことにより、第
１３図のように、上記ポリシリコン層９の一端とＮ＋型
型数散層６ａを接続させるアルミニウム層１０を形成す
る。

その後、基板上に全面的にパッシベーション膜３０を形
成して、第１４図のような完成状態とされる。

以上、本発明に係るメモリセル構造を得るプロセスの一
例を説明したが、それに限定されるものではない。例え
ば、上記プロセスではアルミニウム層１０を形成する前
に酸化膜８をエツチングしてコンタクトホール１５を形
成しているが、これを省略して、その上のＰＳＧ膜１膜
上１してエツチングを行なう際に、Ｎ＋型型数散層６ａ
達するようなコンタクトホールを一気に形成することも
可能である。

［効果コ （１）メモリセルを構成するフリップフロップ回路の負
荷抵抗をそれぞれ高抵抗のポリシリコン層で形成し、か
っこの高抵抗ポリシリコン層に絶縁膜を介して対向され
る電極を形成し、この電極には反対側のインバータの入
出力ノードを接続させることによって、保持状態で電流
が流れている側の負荷抵抗の抵抗値が高くされ、反対に
電流が流れていない側の負荷抵抗は電界効果により抵抗
値が低くされるようにしたので、電流が流れていない側
のトランジスタにリーク電流が流されても。

負荷抵抗における電圧降下量が大きくならないという作
用により、負荷抵抗の抵抗値を大きくしてもフリップフ
ロップの反転が起きにくくされ、負荷抵抗の高抵抗化に
よる低消費電力化が可能にされるという効果がある。

（２）メモリセルを構成するフリップフロップ回路の負
荷抵抗をそれぞれ高抵抗のポリシリコン層で形成し、か
つこの高抵抗ポリシリコン層に絶縁膜を介して対向され
る電極を形成し、この電極には反対側のインバータの入
出力ノードを接続させるとともに、負荷抵抗を構成する
ポリシリコン層を、これに接続されるトランジスタのゲ
ート電極上に絶縁膜を介して形成し、トランジスタのゲ
ート電極に印加された電圧に応じてポリシリコン層の抵
抗値を変化させるようにしたので、負荷抵抗をトランジ
スタの上に重ねて形成できるようになるという作用によ
り、フリップフロップ型メモリセルの占有面積が減少さ
れ、スタティック型ＲＡＭのチップサイズが低減される
という効果がある。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば上記実施例におけ
る負荷抵抗は、ポリシリコン以外の半導体で形成するこ
とも可能である。

［利用分野］ 以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるフリップフロップ型
のメモリセルからなるスタティック型ＲＡＭに適用した
ものについて説明したが、それに限定されるものでなく
、フリップフロップ回路を必要とするようなすべての半
導体集積回路に利用することができる。

【図面の簡単な説明】

第１図は、従来のＭＯＳスタティック型ＲＡＭにおける
メモリセルの構成例を示す回路図、第２図は、本発明に
係るスタティック型ＲＡＭを構成するフリップフロップ
型のメモリセルの構成の一実施例を示す回路図、 第３図は、フリップフロップ型のメモリセルの負荷抵抗
の構造の一例を示す断面図、 第４図は、その負荷抵抗の電流−電圧特性を示す説明図
、 第５図は、本発明の他の実施例を示す断面図、第６図は
、メモリセルのレイアウウトの一例を示す平面図、 第７図〜第１４図は、上記実施例を実現するプロセスの
一例を工程順に示した断面図である。 Ｑｌ、Ｑ２・・・；インバータ用トランジスタ（ＭＯＳ
　ＦＥＴ）　、Ｒ１，Ｒ２・・・・グー１−コントロー
ル型負荷抵抗、Ｑｓｌ、Ｑｓ２・・・・選択用スイッチ
ＭＯ３ＦＥ”ｒ、Ｄ、Ｄ・・・・データ線、Ｗ・・・・
ワード線、１・・・・半導体基板、２・・・絶縁膜、３
・・・・高抵抗半導体層（ノンドープ・ポリシリコン層
）、３ａ、３ｂ・・・・Ｐ副領域、４・・・・絶縁膜、
５・・・・ゲート用電極、５ａ、６ｂ。 １６ａ−１６ｄ−Ｎ＋型型数散層７．７ａ。 ７ｂ、１７ａ、１７ｂ−・・−ゲート電極、８・・・・
層間絶縁膜、９．１９ａ〜１９ｃ・・・・二層目ポリシ
リコン層、１０．］Ｏａ、１０ｂ、２０ａ。 ２０ｂ・・・・アルミニウム層、１３・・・・ゲート酸
化膜、１４・・・・ＳｉＣ２膜（マスク）、１５゜１５
ａ・・・・コンタクトホール、２１　＋　２１　ａ　＋
２１ｂ、２５ａ、２５ｂ−スルーホール、２２ａ、２２
ｂ・・・・コンタクトホール、２３ａ。 ２３ｂ・・・・スルーホール兼コンタクトホール、２４
ａ、２４ｂ・・・・アルミニウム層（データ線）、３０
・・・・パッシベーション膜。 第　　１　　図 第　　２　　図 第　　３　　図 第　　４　　図 一０Ｖｃｒｓｎ）” 第　　５　　図 第　　６　　口 第　　７　　図 第　　８　　図 第　　９　　図 第１０図 第１１図 第１２図

Claims (1)

1. 【特許請求の範囲】 １、第１と第２の電源電圧端子間に直列接続されたトラ
   ンジスタと負荷抵抗とからなり、この負荷抵抗が高抵抗
   の半導体層で形成され、かつこの半導体層は、上記トラ
   ンジスタのコントロール電極の上に絶縁膜を介して形成
   され、このコントロール電極に印加された電圧によって
   、その抵抗値が制御されるようにされてなることを特徴
   とする半導体装置。 ２、上記トランジスタと負荷抵抗とからなる２組のイン
   バータが、互いにその入出力ノードが他方のトランジス
   タのコントロール端子に接続されてフリップフロップ回
   路が構成され、このフリップフロップ回路によりスタテ
   ィック型半導体記憶装置のメモリセルが構成されるよう
   にされてなることを特徴とする特許請求の範囲第１項記
   載の半導体装置。 ３、上記負荷抵抗を構成する半導体層は、不純物をほと
   んど含まない多結晶シリコンにより形成されてなること
   を特徴とする特許請求の範囲第１項もしくは第２項記載
   の半導体装置。