JPH09260690A - 半導体装置及び半導体集積回路 - Google Patents
半導体装置及び半導体集積回路Info
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- JPH09260690A JPH09260690A JP6762896A JP6762896A JPH09260690A JP H09260690 A JPH09260690 A JP H09260690A JP 6762896 A JP6762896 A JP 6762896A JP 6762896 A JP6762896 A JP 6762896A JP H09260690 A JPH09260690 A JP H09260690A
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- semiconductor
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Abstract
(57)【要約】
【課題】本発明は、素子分離領域により囲まれたＭＯＳ
トンネル効果素子において負性抵抗特性を良好なものと
し、集積化に適した半導体装置を提供することを目的と
する。 【解決手段】本発明は表面に素子分離領域102 が形成さ
れた半導体基板101 と、素子分離領域に囲まれた素子領
域に形成され、少なくともいずれかが前記素子分離領域
と離れて形成された第１不純物領域及び第２不純物領域
105a,105b と、第１不純物領域と第２不純物領域とによ
り両側から挟まれるように半導体基板101 上にゲ−ト絶
縁膜103 を介して形成されたゲ−ト電極104 備えられ、
ゲ−ト電極104 の制御により前記第１不純物と前記第２
不純物領域との間にチャネル領域110 が形成され、この
チャネル領域と少なくとも前記第１不純物領域或いは第
２不純物領域との間にトンネルダイオ−ドが形成される
ことを特徴とする
トンネル効果素子において負性抵抗特性を良好なものと
し、集積化に適した半導体装置を提供することを目的と
する。 【解決手段】本発明は表面に素子分離領域102 が形成さ
れた半導体基板101 と、素子分離領域に囲まれた素子領
域に形成され、少なくともいずれかが前記素子分離領域
と離れて形成された第１不純物領域及び第２不純物領域
105a,105b と、第１不純物領域と第２不純物領域とによ
り両側から挟まれるように半導体基板101 上にゲ−ト絶
縁膜103 を介して形成されたゲ−ト電極104 備えられ、
ゲ−ト電極104 の制御により前記第１不純物と前記第２
不純物領域との間にチャネル領域110 が形成され、この
チャネル領域と少なくとも前記第１不純物領域或いは第
２不純物領域との間にトンネルダイオ−ドが形成される
ことを特徴とする
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置に係り、
特にＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎ
ｄｕｃｔｏｒ）構造のトンネル効果素子に関する。
特にＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎ
ｄｕｃｔｏｒ）構造のトンネル効果素子に関する。
【０００２】
【従来の技術】高速化を目指してスケ−リング則に基ず
いたＭＯＳＦＥＴの微細化が進められている。しかし、
サブミクロンの領域ではスケ−リング則の破綻が現れ
る。特に０．１μｍ以下の領域では短チャネル効果によ
りトランジスタの所望のスイッチング動作が行えないと
いう問題が発生する。
いたＭＯＳＦＥＴの微細化が進められている。しかし、
サブミクロンの領域ではスケ−リング則の破綻が現れ
る。特に０．１μｍ以下の領域では短チャネル効果によ
りトランジスタの所望のスイッチング動作が行えないと
いう問題が発生する。
【０００３】このような問題に対して、短チャネル化し
てもトランジスタ動作を保持できる素子が提案された
（ＩＮＦＯＳ´７９，Inst.Phys.Conf.Ser.No.50,Chapt
er2,p.133,1980）。この素子はトンネルダイオ−ドをＭ
ＯＳ構造に適用している。
てもトランジスタ動作を保持できる素子が提案された
（ＩＮＦＯＳ´７９，Inst.Phys.Conf.Ser.No.50,Chapt
er2,p.133,1980）。この素子はトンネルダイオ−ドをＭ
ＯＳ構造に適用している。
【０００４】この素子の構造、及び動作原理を上記文献
に記載された断面図と等しい図１６（ａ）を用いて説明
する。この素子はｐ型のシリコン基板11の表面にシリコ
ン酸化膜からなるゲ−ト絶縁膜12が形成され、さらにこ
のゲ−ト絶縁膜12の上にＡｌからなるゲ−ト電極13が形
成されている（ＭＯＳ）。そして、ゲ−ト電極13を両側
から挟むようにｎ+ 型ソ−ス領域14a 及びｐ+ 型ドレイ
ン領域14b が形成されている。この素子は以下のように
ゲ−ト電極13を制御することで、トランジスタ動作を行
うことができる。例えば、ゲ−ト電極13に正電圧（Ｖｇ
＞０）を与えるとゲ−ト電極13直下のシリコン基板11の
表面領域にキャリアが誘起されｎ+ 型のチャネル領域15
が形成される。この結果、ｎ+ 型のチャネル領域15とｐ
+ 型ドレイン領域14b によりｐｎ接合（トンネルダイオ
−ド）が形成される。このトンネルダイオ−ドが形成さ
れた状態で順方向のドレイン電圧を印加していくと図１
６（ｂ）に示すようなＩd −Ｖd 特性を示す。図中の山
点まではトンネル効果により順方向電流が流れるが、山
点を越えて谷点にいたるとキャリアがトンネルできる状
態が減少する為電流が減少する。このようなＩd −Ｖd
特性を負性抵抗特性と呼ぶ。谷点以降では拡散電流が流
れる。
に記載された断面図と等しい図１６（ａ）を用いて説明
する。この素子はｐ型のシリコン基板11の表面にシリコ
ン酸化膜からなるゲ−ト絶縁膜12が形成され、さらにこ
のゲ−ト絶縁膜12の上にＡｌからなるゲ−ト電極13が形
成されている（ＭＯＳ）。そして、ゲ−ト電極13を両側
から挟むようにｎ+ 型ソ−ス領域14a 及びｐ+ 型ドレイ
ン領域14b が形成されている。この素子は以下のように
ゲ−ト電極13を制御することで、トランジスタ動作を行
うことができる。例えば、ゲ−ト電極13に正電圧（Ｖｇ
＞０）を与えるとゲ−ト電極13直下のシリコン基板11の
表面領域にキャリアが誘起されｎ+ 型のチャネル領域15
が形成される。この結果、ｎ+ 型のチャネル領域15とｐ
+ 型ドレイン領域14b によりｐｎ接合（トンネルダイオ
−ド）が形成される。このトンネルダイオ−ドが形成さ
れた状態で順方向のドレイン電圧を印加していくと図１
６（ｂ）に示すようなＩd −Ｖd 特性を示す。図中の山
点まではトンネル効果により順方向電流が流れるが、山
点を越えて谷点にいたるとキャリアがトンネルできる状
態が減少する為電流が減少する。このようなＩd −Ｖd
特性を負性抵抗特性と呼ぶ。谷点以降では拡散電流が流
れる。
【０００５】本素子ではゲ−ト電極13の制御のみにより
チャネル領域15の制御が可能である。又、空貧層はソ−
ス領域近傍にのみ伸びるので、従前のＭＯＳＦＥＴで発
生するパンチスル−現象等が本質的に排除でき、微細化
に適した素子といえる。
チャネル領域15の制御が可能である。又、空貧層はソ−
ス領域近傍にのみ伸びるので、従前のＭＯＳＦＥＴで発
生するパンチスル−現象等が本質的に排除でき、微細化
に適した素子といえる。
【０００６】この素子は時間的遅れのないトンネル電流
を利用しているため高速素子として有望である。又、ド
レインの動作電圧が１V 以下と低電圧であることから、
低消費電力素子として実用性が高い。
を利用しているため高速素子として有望である。又、ド
レインの動作電圧が１V 以下と低電圧であることから、
低消費電力素子として実用性が高い。
【０００７】さらに、その製造において、ソ−ス・ドレ
イン領域14a,b の不純物添加の為のイオン注入を打ち分
ける必要がある他は従前のＭＯＳＦＥＴの製造工程に従
って製造可能であるという長所もある。
イン領域14a,b の不純物添加の為のイオン注入を打ち分
ける必要がある他は従前のＭＯＳＦＥＴの製造工程に従
って製造可能であるという長所もある。
【０００８】
【発明が解決しようとする課題】本発明者らはこの素子
の集積回路への適用の可否を知る為に、素子分離領域に
より囲まれた素子領域にこの素子を作成してその電気的
特性を確認した。今日の集積回路の如く高密度に基板表
面に素子を形成する為には、隣接する素子とを電気的に
分離する素子分離領域が必要となる。
の集積回路への適用の可否を知る為に、素子分離領域に
より囲まれた素子領域にこの素子を作成してその電気的
特性を確認した。今日の集積回路の如く高密度に基板表
面に素子を形成する為には、隣接する素子とを電気的に
分離する素子分離領域が必要となる。
【０００９】図１７（ａ）は本発明者らが試作した素子
の平面図である。但し、素子領域を覆う絶縁膜を除いて
表している。シリコン基板21の表面にゲ−ト絶縁膜23を
介してゲ−ト電極24を形成した。素子分離領域22に画定
されるシリコン基板21の表面の素子領域にゲ−ト電極24
を両側から挟むようにｎ+ 型ソ−ス領域23b 及びｐ+型
ドレイン領域23a を形成した。ゲ−ト電極24、ソ−ス領
域23b 、及びドレイン領域23a には夫々ゲ−トコンタク
ト24a ，ソ−スコンタクト25b 、及びドレインコンタク
ト25a を形成し、これにより外部との接続を行う。
の平面図である。但し、素子領域を覆う絶縁膜を除いて
表している。シリコン基板21の表面にゲ−ト絶縁膜23を
介してゲ−ト電極24を形成した。素子分離領域22に画定
されるシリコン基板21の表面の素子領域にゲ−ト電極24
を両側から挟むようにｎ+ 型ソ−ス領域23b 及びｐ+型
ドレイン領域23a を形成した。ゲ−ト電極24、ソ−ス領
域23b 、及びドレイン領域23a には夫々ゲ−トコンタク
ト24a ，ソ−スコンタクト25b 、及びドレインコンタク
ト25a を形成し、これにより外部との接続を行う。
【００１０】図１７（ｂ）は平面図（ａ）のＡ−Ａ´断
面を示す図である。シリコン基板２１の表面に形成した
ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ
Ｓｉｌｉｃｏｎ）素子分離領域２２により画定される素
子領域にゲ−ト電極24、ソ−ス・ドレイン領域23a,b が
形成されている。又，半導体基板21の表面には層間絶縁
膜26を形成している。
面を示す図である。シリコン基板２１の表面に形成した
ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ
Ｓｉｌｉｃｏｎ）素子分離領域２２により画定される素
子領域にゲ−ト電極24、ソ−ス・ドレイン領域23a,b が
形成されている。又，半導体基板21の表面には層間絶縁
膜26を形成している。
【００１１】この素子の室温（約 300Ｋ）及び80Ｋにお
けるＩd −Ｖd 特性を図１８に示す。ゲ−ト電極を0 Ｖ
としたときの特性を点線で、ゲ−ト電極に7 Ｖを印加し
たときの特性を実線で示す。ゲ−ト電極に電圧を印加し
た場合には、チャネル領域とｐ+ 型のドレイン領域との
間にトンネルダイオ−ドが形成され、負性抵抗特性が見
られるはずであるが、図１８の実線に示すように負性低
抗は見られない。
けるＩd −Ｖd 特性を図１８に示す。ゲ−ト電極を0 Ｖ
としたときの特性を点線で、ゲ−ト電極に7 Ｖを印加し
たときの特性を実線で示す。ゲ−ト電極に電圧を印加し
た場合には、チャネル領域とｐ+ 型のドレイン領域との
間にトンネルダイオ−ドが形成され、負性抵抗特性が見
られるはずであるが、図１８の実線に示すように負性低
抗は見られない。
【００１２】以上、説明した如く本発明者等はトンネル
ダイオ−ドを利用したＭＯＳトンネル効果素子を素子分
離領域に囲まれた素子領域に従前のＭＯＳ構造により形
成することで負性微分抵抗特性が見えなくなるという問
題を発見した。本発明はこのような問題を解決し、集積
化に適した半導体装置を提供することを課題とする。
ダイオ−ドを利用したＭＯＳトンネル効果素子を素子分
離領域に囲まれた素子領域に従前のＭＯＳ構造により形
成することで負性微分抵抗特性が見えなくなるという問
題を発見した。本発明はこのような問題を解決し、集積
化に適した半導体装置を提供することを課題とする。
【００１３】
［概要］上記課題を解決するために、本発明の第１は、
表面に素子分離領域が形成された半導体基板と、前記素
子分離領域に囲まれた素子領域上にゲ−ト絶縁膜を界し
て形成されたゲ−ト電極と、前記ゲ−ト電極を両側から
挟むように前記素子領域の表面領域に形成された複数の
不純物領域と、前記複数の不純物領域間に形成されたチ
ャネル領域とが備えられ、前記不純物領域のうち、前記
チャネル領域との間にトンネルダイオ−ドが形成される
部分領域は前記素子分離領域から離して形成されている
ことを特徴とする半導体装置を提供する。
表面に素子分離領域が形成された半導体基板と、前記素
子分離領域に囲まれた素子領域上にゲ−ト絶縁膜を界し
て形成されたゲ−ト電極と、前記ゲ−ト電極を両側から
挟むように前記素子領域の表面領域に形成された複数の
不純物領域と、前記複数の不純物領域間に形成されたチ
ャネル領域とが備えられ、前記不純物領域のうち、前記
チャネル領域との間にトンネルダイオ−ドが形成される
部分領域は前記素子分離領域から離して形成されている
ことを特徴とする半導体装置を提供する。
【００１４】又、ゲ−ト電極は前記部分領域を含む前記
不純物領域を取り囲むように形成されることが好まし
い。又、不純物領域間に電位差を与えることによりチャ
ネル領域と前記部分領域との間に負性抵抗特性が現れる
ように形成することもできる。
不純物領域を取り囲むように形成されることが好まし
い。又、不純物領域間に電位差を与えることによりチャ
ネル領域と前記部分領域との間に負性抵抗特性が現れる
ように形成することもできる。
【００１５】不純物領域は互いに異なる導電型を有する
ことも可能である。不純物領域は互いに同じ導電型を有
することも可能である。又、素子領域の半導体基板には
凸部（或いは凹部）が形成され、この凸部（凹凸部）表
面にいずれか一の不純物領域が形成され、ゲ−ト電極は
凸部（凹部）の側面に形成された装置も本発明の範囲に
含まれる。
ことも可能である。不純物領域は互いに同じ導電型を有
することも可能である。又、素子領域の半導体基板には
凸部（或いは凹部）が形成され、この凸部（凹凸部）表
面にいずれか一の不純物領域が形成され、ゲ−ト電極は
凸部（凹部）の側面に形成された装置も本発明の範囲に
含まれる。
【００１６】又、半導体基板は表面に絶縁膜層及びこの
絶縁膜層上に形成された半導体層が備えられ、素子分離
領域、及び不純物領域は半導体層の表面領域に形成さ
れ、ゲ−ト電極は前記半導体層上に形成されたものも本
発明の範囲に含まれる。
絶縁膜層上に形成された半導体層が備えられ、素子分離
領域、及び不純物領域は半導体層の表面領域に形成さ
れ、ゲ−ト電極は前記半導体層上に形成されたものも本
発明の範囲に含まれる。
【００１７】素子分離領域から離して形成された前記部
分領域の不純物濃度は1019ｃｍ-3以上1022ｃｍ-3以下で
あることが良好なトンネルダイオ−ドを得るため、或い
は良好な負性抵抗特性を得るために好ましい。
分領域の不純物濃度は1019ｃｍ-3以上1022ｃｍ-3以下で
あることが良好なトンネルダイオ−ドを得るため、或い
は良好な負性抵抗特性を得るために好ましい。
【００１８】又、複数の不純物領域の部分領域のいずれ
もが素子分離領域と離れて形成され、複数の部分領域を
含む不純部領域のいずれもゲ−ト電極により取り囲まれ
るように形成されているも本発明の範囲に入る。
もが素子分離領域と離れて形成され、複数の部分領域を
含む不純部領域のいずれもゲ−ト電極により取り囲まれ
るように形成されているも本発明の範囲に入る。
【００１９】ゲ−ト電極の幅は0.1 μｍ以下である場合
に特に顕著な効果が発揮できる。又、上記課題を解決す
るために、本発明の第２は、表面に素子分離領域が形成
された半導体基板と、前記素子分離領域に囲まれた素子
領域上にゲ−ト絶縁膜を界して形成された複数のゲ−ト
電極と、前記ゲ−ト電極を両側から挟むように前記素子
領域の表面領域に形成された複数の不純物領域と、前記
複数の不純物領域間に形成された複数のチャネル領域と
が備えられ、前記不純物領域のうち、前記チャネル領域
との間にトンネルダイオ−ドが形成される部分領域は前
記素子分離領域から離して形成され前記複数の不純物領
域のうち、異なるチャネル領域と隣接する異なる不純物
領域同士が相互に接続されていることを特徴とする半導
体装置を提供する。
に特に顕著な効果が発揮できる。又、上記課題を解決す
るために、本発明の第２は、表面に素子分離領域が形成
された半導体基板と、前記素子分離領域に囲まれた素子
領域上にゲ−ト絶縁膜を界して形成された複数のゲ−ト
電極と、前記ゲ−ト電極を両側から挟むように前記素子
領域の表面領域に形成された複数の不純物領域と、前記
複数の不純物領域間に形成された複数のチャネル領域と
が備えられ、前記不純物領域のうち、前記チャネル領域
との間にトンネルダイオ−ドが形成される部分領域は前
記素子分離領域から離して形成され前記複数の不純物領
域のうち、異なるチャネル領域と隣接する異なる不純物
領域同士が相互に接続されていることを特徴とする半導
体装置を提供する。
【００２０】又、上記課題を解決するために、本発明の
第３は表面に絶縁膜層が形成された半導体基板と、前記
絶縁膜層上に形成された半導体層と、ゲ−ト絶縁膜を介
して前記チャネル形成領域の上部、両側部、及び下部に
隣接するように形成されたゲ−ト電極と、前記ゲ−ト電
極を両側から挟むように前記半導体層に形成された複数
の不純物領域と、前記複数の不純物領域に挟まれ、前記
半導体層に形成されるチャネル形成領域とを備え、この
チャネル領域ととの間にトンネルダイオ−ドが形成され
る前記不純物領域の部分領域は前記ゲ−ト電極により覆
われていることを特徴とする半導体装置を提供する。
第３は表面に絶縁膜層が形成された半導体基板と、前記
絶縁膜層上に形成された半導体層と、ゲ−ト絶縁膜を介
して前記チャネル形成領域の上部、両側部、及び下部に
隣接するように形成されたゲ−ト電極と、前記ゲ−ト電
極を両側から挟むように前記半導体層に形成された複数
の不純物領域と、前記複数の不純物領域に挟まれ、前記
半導体層に形成されるチャネル形成領域とを備え、この
チャネル領域ととの間にトンネルダイオ−ドが形成され
る前記不純物領域の部分領域は前記ゲ−ト電極により覆
われていることを特徴とする半導体装置を提供する。
【００２１】さらに又、上記課題を解決するために、本
発明の第４は、表面に素子分離領域が形成された半導体
基板と、前記素子分離領域に囲まれた素子領域上にゲ−
ト絶縁膜を界して形成されたゲ−ト電極と、前記ゲ−ト
電極を両側から挟むように前記素子領域の表面領域に形
成された複数の不純物領域と、前記複数の不純物領域間
に形成されたチャネル領域とが備えられ、前記不純物領
域のうち、前記チャネル領域との間にトンネルダイオ−
ドが形成される部分領域は前記素子分離領域から離して
形成されている半導体装置と、前記半導体基板上に前記
半導体装置と同種或いは異種の半導体装置とが備えられ
たことを特徴とする半導体集積回路を提供する。異種の
半導体装置とは例えばＭＯＳ型トランジスタ、Ｂｉｐｏ
ｌａｒトランジスタ、ＢｉＣＭＯＳ等がある。 ［作用］本発明者等は上記問題の発現が素子分離領域の
端部によるものであると着眼し、上記手段を発明するに
至った。つまり、図１７（ｃ）の断面図に示すように、
素子分離領域端Ｅには局所的に応力が加わる為、近傍の
シリコン基板表面でストレスに起因する欠陥が準位とし
て作用する。そして、この順位を介したリ−ク電流が流
れる。トンネルダイオ−ドを利用した素子では負性抵抗
特性による電流は微少であり、リ−ク電流により負性抵
抗特性が見えなくなると考えられる。
発明の第４は、表面に素子分離領域が形成された半導体
基板と、前記素子分離領域に囲まれた素子領域上にゲ−
ト絶縁膜を界して形成されたゲ−ト電極と、前記ゲ−ト
電極を両側から挟むように前記素子領域の表面領域に形
成された複数の不純物領域と、前記複数の不純物領域間
に形成されたチャネル領域とが備えられ、前記不純物領
域のうち、前記チャネル領域との間にトンネルダイオ−
ドが形成される部分領域は前記素子分離領域から離して
形成されている半導体装置と、前記半導体基板上に前記
半導体装置と同種或いは異種の半導体装置とが備えられ
たことを特徴とする半導体集積回路を提供する。異種の
半導体装置とは例えばＭＯＳ型トランジスタ、Ｂｉｐｏ
ｌａｒトランジスタ、ＢｉＣＭＯＳ等がある。 ［作用］本発明者等は上記問題の発現が素子分離領域の
端部によるものであると着眼し、上記手段を発明するに
至った。つまり、図１７（ｃ）の断面図に示すように、
素子分離領域端Ｅには局所的に応力が加わる為、近傍の
シリコン基板表面でストレスに起因する欠陥が準位とし
て作用する。そして、この順位を介したリ−ク電流が流
れる。トンネルダイオ−ドを利用した素子では負性抵抗
特性による電流は微少であり、リ−ク電流により負性抵
抗特性が見えなくなると考えられる。
【００２２】本発明によればゲ−ト電極への電圧の印加
によって生成するチャネル領域と異導電型の不純物領域
との接合部に素子分離領域端の影響を排除できる素子構
造を達成できる。従ってトンネル素子分離端に起因する
リ−ク電流を完全に排除可能であり負性抵抗特性を発揮
できるＭＯＳトンネル効果素子を備えた集積化に適する
半導体装置が得られる。
によって生成するチャネル領域と異導電型の不純物領域
との接合部に素子分離領域端の影響を排除できる素子構
造を達成できる。従ってトンネル素子分離端に起因する
リ−ク電流を完全に排除可能であり負性抵抗特性を発揮
できるＭＯＳトンネル効果素子を備えた集積化に適する
半導体装置が得られる。
【００２３】
【発明の実施の形態】本発明のＭＯＳトンネル効果素子
の実施の各形態を図面を用いて説明する。図１（ａ）は
本発明の第１の実施の形態を示す平面図である。図１
（ａ）では素子領域を含むシリコン基板101 上に形成さ
れた層間絶縁膜107 を除いて示している。
の実施の各形態を図面を用いて説明する。図１（ａ）は
本発明の第１の実施の形態を示す平面図である。図１
（ａ）では素子領域を含むシリコン基板101 上に形成さ
れた層間絶縁膜107 を除いて示している。
【００２４】ゲ−ト電極104 はｐ+ 型のドレイン領域10
5aを囲むように形成され、ドレイン領域105aは素子分離
領域102 から離れて形成されている。シリコン基板101
の素子領域を囲むように素子分離領域102 が形成されて
いる。ｎ+ 型のソ−ス領域105bはドレイン領域105aと共
にゲ−ト電極を両脇から挟むように素子領域内に形成さ
れている。ゲ−トコンタクト104aは容量による遅延を防
ぐ為、素子分離領域102 上でゲ−ト電極と接続させてい
る。図１（ａ）のＡ−Ａ´断面を層間絶縁膜107 を含め
て図１（ｂ）に示す。ソ−ス・ドレインコンタクト106
b,106a は基板101 上の層間絶縁膜107 中のソ−ス・ド
レイン領域105b,105a に至る開口に形成されている。
又、図１（ｃ）は図１（ａ）のＢ−Ｂ´断面を層間絶縁
膜を含めて示した図である。
5aを囲むように形成され、ドレイン領域105aは素子分離
領域102 から離れて形成されている。シリコン基板101
の素子領域を囲むように素子分離領域102 が形成されて
いる。ｎ+ 型のソ−ス領域105bはドレイン領域105aと共
にゲ−ト電極を両脇から挟むように素子領域内に形成さ
れている。ゲ−トコンタクト104aは容量による遅延を防
ぐ為、素子分離領域102 上でゲ−ト電極と接続させてい
る。図１（ａ）のＡ−Ａ´断面を層間絶縁膜107 を含め
て図１（ｂ）に示す。ソ−ス・ドレインコンタクト106
b,106a は基板101 上の層間絶縁膜107 中のソ−ス・ド
レイン領域105b,105a に至る開口に形成されている。
又、図１（ｃ）は図１（ａ）のＢ−Ｂ´断面を層間絶縁
膜を含めて示した図である。
【００２５】この第１の実施の形態のゲ−ト電極104 に
電圧（例えば3V）を印加するとシリコン基板101 表面に
は反転層（ｎ+ 型）110 が形成され、ゲ−ト電極104 に
囲まれたｐ+ 型のドレイン領域105aの周囲にトンネルダ
イオ−ドが形成される。
電圧（例えば3V）を印加するとシリコン基板101 表面に
は反転層（ｎ+ 型）110 が形成され、ゲ−ト電極104 に
囲まれたｐ+ 型のドレイン領域105aの周囲にトンネルダ
イオ−ドが形成される。
【００２６】このように素子分離端の影響を排除したＭ
ＯＳトンネル効果素子のＩd −Ｖｄ特性は図２に示すよ
うに、ゲ−ト電圧Ｖｇ を約3V以上印加すると負性抵抗
特性が表れる。従って、第１の実施の形態のようにドレ
イン領域105aを囲むようにゲ−ト電極を形成し、ドレイ
ン領域105aを素子分離領域102 から離して形成すること
で良好なトンネル効果を示すＭＯＳトンネル効果素子を
備えた半導体装置を達成できる。
ＯＳトンネル効果素子のＩd −Ｖｄ特性は図２に示すよ
うに、ゲ−ト電圧Ｖｇ を約3V以上印加すると負性抵抗
特性が表れる。従って、第１の実施の形態のようにドレ
イン領域105aを囲むようにゲ−ト電極を形成し、ドレイ
ン領域105aを素子分離領域102 から離して形成すること
で良好なトンネル効果を示すＭＯＳトンネル効果素子を
備えた半導体装置を達成できる。
【００２７】又、第１の実施の形態ではｐ+ 型ドレイン
領域の４辺を利用できるから、装置面積を増大させるこ
となく電流量を稼ぐことが可能となる。第１の実施の形
態では、反転層を形成する場合を説明したが、ゲ−ト電
極の制御によりゲ−ト電極下にキャリアの蓄積層（ｐ+
型）を形成する場合にはトンネルダイオ−ドが形成され
るｎ+ 型ソ−ス領域の周囲にゲ−ト電極を形成すること
で上述の効果が得られる。
領域の４辺を利用できるから、装置面積を増大させるこ
となく電流量を稼ぐことが可能となる。第１の実施の形
態では、反転層を形成する場合を説明したが、ゲ−ト電
極の制御によりゲ−ト電極下にキャリアの蓄積層（ｐ+
型）を形成する場合にはトンネルダイオ−ドが形成され
るｎ+ 型ソ−ス領域の周囲にゲ−ト電極を形成すること
で上述の効果が得られる。
【００２８】又、ソ−ス・ドレイン領域は同導電型とし
て、チャネル領域をこれらと異なる導電型とする場合に
は、少なくとも順方向電圧が印加されるｐｎ接合が形成
される不純物領域の周囲をゲ−ト電極により囲むことで
上述の効果が得られる。
て、チャネル領域をこれらと異なる導電型とする場合に
は、少なくとも順方向電圧が印加されるｐｎ接合が形成
される不純物領域の周囲をゲ−ト電極により囲むことで
上述の効果が得られる。
【００２９】又、ゲ−ト電極により取り囲まなくてもそ
の周囲においてトンネルダイオ−ドを形成する一不純物
領域が素子分離領域端より離して形成され、不純物領域
により両側から挟まれるように形成されたゲ−ト電極を
備える半導体装置によってもち素子分離領域端部の影響
が排除されるので本発明の効果が得られる。
の周囲においてトンネルダイオ−ドを形成する一不純物
領域が素子分離領域端より離して形成され、不純物領域
により両側から挟まれるように形成されたゲ−ト電極を
備える半導体装置によってもち素子分離領域端部の影響
が排除されるので本発明の効果が得られる。
【００３０】次に第１の実施の形態の製造方法の一例を
図３（ａ）〜（ｃ）乃至図４（ａ）〜（ｂ）を用いて説
明する。まず、シリコン基板101 上にＬＯＣＯＳ法によ
り素子分離領域102 を形成した後、シリコン基板101 表
面に厚さ約5nm の熱酸化膜103 を形成する（図３
（ａ））。
図３（ａ）〜（ｃ）乃至図４（ａ）〜（ｂ）を用いて説
明する。まず、シリコン基板101 上にＬＯＣＯＳ法によ
り素子分離領域102 を形成した後、シリコン基板101 表
面に厚さ約5nm の熱酸化膜103 を形成する（図３
（ａ））。
【００３１】次に、シリコン基板101 の表面にＬＰＣＶ
Ｄ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ ｖ
ａｐｏｕｒ Ｄｅｐｏｓｉｔｉｏｎ）法等によりＰ，Ａ
ｓ等のｎ型の不純物を添加しながら多結晶シリコン膜を
形成し、リソグラフィ−工程及びＲＩＥ法等の異方性エ
ッチングにより多結晶シリコン膜をゲ−ト電極104 に加
工する（図３（ｂ））。
Ｄ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ ｖ
ａｐｏｕｒ Ｄｅｐｏｓｉｔｉｏｎ）法等によりＰ，Ａ
ｓ等のｎ型の不純物を添加しながら多結晶シリコン膜を
形成し、リソグラフィ−工程及びＲＩＥ法等の異方性エ
ッチングにより多結晶シリコン膜をゲ−ト電極104 に加
工する（図３（ｂ））。
【００３２】この後、ソ−ス予定領域105bを除く領域に
フォトレジストを形成してこのフォトレジストをマスク
としてＰ，Ａｓ等のｎ型の不純物、ここではＡｓを30ke
v,2×1015cm-2の条件でイオン注入する。そしてフォト
レジストをアッシング等により除去した後、図３（ｃ）
に示すように、ゲ−ト電極104 の内周に囲まれたドレイ
ン予定領域105aを除く他の領域にフォトレジスト108 を
形成する。このフォトレジスト108 をマスクとしてｐ型
の不純物BF2 イオンを60kev, 5×1015cm-2の条件でイオ
ン注入する。
フォトレジストを形成してこのフォトレジストをマスク
としてＰ，Ａｓ等のｎ型の不純物、ここではＡｓを30ke
v,2×1015cm-2の条件でイオン注入する。そしてフォト
レジストをアッシング等により除去した後、図３（ｃ）
に示すように、ゲ−ト電極104 の内周に囲まれたドレイ
ン予定領域105aを除く他の領域にフォトレジスト108 を
形成する。このフォトレジスト108 をマスクとしてｐ型
の不純物BF2 イオンを60kev, 5×1015cm-2の条件でイオ
ン注入する。
【００３３】次に、フォトレジストを除去した後、シリ
コン基板101 の表面にＬＰＣＶＤ法等によりシリコン酸
化膜等の絶縁膜を層間絶縁膜109 として形成する（図４
（ａ））。又、熱処理によりソ−ス・ドレイン予定領域
105b,105a に注入した不純物を活性化させて、ソ−ス，
ドレイン領域105b,105a とする。
コン基板101 の表面にＬＰＣＶＤ法等によりシリコン酸
化膜等の絶縁膜を層間絶縁膜109 として形成する（図４
（ａ））。又、熱処理によりソ−ス・ドレイン予定領域
105b,105a に注入した不純物を活性化させて、ソ−ス，
ドレイン領域105b,105a とする。
【００３４】続いて、ゲ−トコンタクト104a、ソ−スコ
ンタクト106b、及びドレインコンタクト106aの形成予定
領域の層間絶縁膜109 表面のみを露出してフォトレジス
トを形成し、これをマスクとしてＲＩＥ等のエッチング
により層間絶縁膜109 に開口を形成する。そして、Ａｌ
等の配線材料の金属膜を基板101 表面にスパッタ法等に
より形成する。形成した金属膜をリソグラフィ−工程及
びエッチングによりゲ−ト配線104a、ドレイン電極106
a、及びソ−ス電極106bとして第１の実施の形態のＭＯ
Ｓトンネル効果素子が完成する。
ンタクト106b、及びドレインコンタクト106aの形成予定
領域の層間絶縁膜109 表面のみを露出してフォトレジス
トを形成し、これをマスクとしてＲＩＥ等のエッチング
により層間絶縁膜109 に開口を形成する。そして、Ａｌ
等の配線材料の金属膜を基板101 表面にスパッタ法等に
より形成する。形成した金属膜をリソグラフィ−工程及
びエッチングによりゲ−ト配線104a、ドレイン電極106
a、及びソ−ス電極106bとして第１の実施の形態のＭＯ
Ｓトンネル効果素子が完成する。
【００３５】図５（ａ）及び（ｂ）は本発明の第２の実
施の形態を説明するための平面図及び断面図である。但
し、図５（ａ）では素子領域及び素子分離領域202 を覆
う層間絶縁膜206 は除いている。
施の形態を説明するための平面図及び断面図である。但
し、図５（ａ）では素子領域及び素子分離領域202 を覆
う層間絶縁膜206 は除いている。
【００３６】第２の実施の形態が第１の実施の形態と異
なる点はソ−ス・ドレイン領域205b,205a の双方の周囲
を囲むようにゲ−ト電極204 が形成されていること、よ
ってドレイン領域205aと同様にソ−ス領域も素子分離領
域202 から離れて形成されている点である。
なる点はソ−ス・ドレイン領域205b,205a の双方の周囲
を囲むようにゲ−ト電極204 が形成されていること、よ
ってドレイン領域205aと同様にソ−ス領域も素子分離領
域202 から離れて形成されている点である。
【００３７】この第２の実施の形態の動作説明を以下に
する。ｐ型のシリコン基板201 を使用して、ゲ−ト電極
204 に正の電圧を印加するとゲ−ト電極204 直下の基板
表面には反転層210 が形成される。よって、反転層とｐ
+ 型不純物領域との間にはトンネルダイオ−ドが形成さ
れる。このトンネルダイオ−ドに順方向のバイアスを印
加してゆくと、負性微分抵抗特性が現れる。
する。ｐ型のシリコン基板201 を使用して、ゲ−ト電極
204 に正の電圧を印加するとゲ−ト電極204 直下の基板
表面には反転層210 が形成される。よって、反転層とｐ
+ 型不純物領域との間にはトンネルダイオ−ドが形成さ
れる。このトンネルダイオ−ドに順方向のバイアスを印
加してゆくと、負性微分抵抗特性が現れる。
【００３８】又、ゲ−ト電極204 に負の電圧を印加する
とゲ−ト電極204 直下の基板表面には蓄積層210 が形成
される。よって、蓄積層とｎ+ 型不純物領域との間には
トンネルダイオ−ドが形成される。このトンネルダイオ
−ドに順方向のバイアスを印加してゆくと、負性微分抵
抗特性が現れる。
とゲ−ト電極204 直下の基板表面には蓄積層210 が形成
される。よって、蓄積層とｎ+ 型不純物領域との間には
トンネルダイオ−ドが形成される。このトンネルダイオ
−ドに順方向のバイアスを印加してゆくと、負性微分抵
抗特性が現れる。
【００３９】この第２の実施の形態においても素子分離
領域202 の端部の影響が排除された素子構造となってい
るので、良好な負性微分抵抗特性が得られる。又、電流
量を稼げることも第１の実施の形態と同じである。
領域202 の端部の影響が排除された素子構造となってい
るので、良好な負性微分抵抗特性が得られる。又、電流
量を稼げることも第１の実施の形態と同じである。
【００４０】又、第１の実施の形態と異なり、ゲ−ト電
極の制御によりいずれの不純物領域の端部においてもト
ンネルダイオ−ドを形成できる。この第２の実施の形態
は、ゲ−ト電極を形成するためのフォトレジストマスク
をゲ−ト電極204 の形に準備する他は第１の実施の形態
と同様の方法により製造できる。従って、製造方法の詳
しい説明は省略する。
極の制御によりいずれの不純物領域の端部においてもト
ンネルダイオ−ドを形成できる。この第２の実施の形態
は、ゲ−ト電極を形成するためのフォトレジストマスク
をゲ−ト電極204 の形に準備する他は第１の実施の形態
と同様の方法により製造できる。従って、製造方法の詳
しい説明は省略する。
【００４１】図６（ａ）及び（ｂ）は本発明の第３の実
施の形態の半導体装置を説明する為の平面図及び断面図
である。但し、図６（ａ）の平面図では、基板301 を覆
う層間絶縁膜を除いて表している。
施の形態の半導体装置を説明する為の平面図及び断面図
である。但し、図６（ａ）の平面図では、基板301 を覆
う層間絶縁膜を除いて表している。
【００４２】シリコン基板301 上には素子領域を囲む素
子分離領域302 が形成されている。素子領域の中央には
ｎ+ 型のソ−ス領域305bが形成され、これを囲むように
シリコン基板301 の上にゲ−ト絶縁膜303 及びゲ−ト電
極304 が形成されている。そしてゲ−ト電極304 の外側
の基板301 の表面領域にはドレイン領域305aが形成され
ている。又、ゲ−ト電極304 ，ドレイン領域305a及びソ
−ス領域305bには互いに層間絶縁膜307 により電気的に
分離されたゲ−トコンタクト304a, ドレインコンタクト
306a、ソ−スコンタクト306bが形成されている。
子分離領域302 が形成されている。素子領域の中央には
ｎ+ 型のソ−ス領域305bが形成され、これを囲むように
シリコン基板301 の上にゲ−ト絶縁膜303 及びゲ−ト電
極304 が形成されている。そしてゲ−ト電極304 の外側
の基板301 の表面領域にはドレイン領域305aが形成され
ている。又、ゲ−ト電極304 ，ドレイン領域305a及びソ
−ス領域305bには互いに層間絶縁膜307 により電気的に
分離されたゲ−トコンタクト304a, ドレインコンタクト
306a、ソ−スコンタクト306bが形成されている。
【００４３】このように素子分離端の影響を排除したＭ
ＯＳトンネル効果素子のＩd −Ｖd特性はゲ−ト電圧Ｖg
を印加するとトンネル接合が形成されてドレイン電圧
の印加に従い負性抵抗特性が表れる。又、不純物領域の
４方をトンネルダイオ−ドとして利用できるから、装置
面積を増大させることなく電流量を稼ぐことが可能とな
る。
ＯＳトンネル効果素子のＩd −Ｖd特性はゲ−ト電圧Ｖg
を印加するとトンネル接合が形成されてドレイン電圧
の印加に従い負性抵抗特性が表れる。又、不純物領域の
４方をトンネルダイオ−ドとして利用できるから、装置
面積を増大させることなく電流量を稼ぐことが可能とな
る。
【００４４】第３の実施の形態の製造方法を図７（ａ）
〜（ｄ）乃至図８を用いて説明する。 まず、シリコン
基板301 の素子領域を囲む素子分離領域302 をＬＯＣＯ
Ｓ法等により形成する。そして、シリコン基板表面に熱
酸化膜を形成し、この熱酸化膜の上にＬＰＣＶＤ法等に
より多結晶シリコン膜を形成する。この多結晶シリコン
膜上にフォトレジストマスクを形成して、ＲＩＥ法等の
エッチングにより多結晶シリコン膜及び熱酸化膜をゲ−
ト電極304 及びゲ−ト絶縁膜303 に加工する。この状態
を図７（ａ）の平面図及びこの平面図のＡ−Ａ´断面を
示す図７（ｂ）に図示する。
〜（ｄ）乃至図８を用いて説明する。 まず、シリコン
基板301 の素子領域を囲む素子分離領域302 をＬＯＣＯ
Ｓ法等により形成する。そして、シリコン基板表面に熱
酸化膜を形成し、この熱酸化膜の上にＬＰＣＶＤ法等に
より多結晶シリコン膜を形成する。この多結晶シリコン
膜上にフォトレジストマスクを形成して、ＲＩＥ法等の
エッチングにより多結晶シリコン膜及び熱酸化膜をゲ−
ト電極304 及びゲ−ト絶縁膜303 に加工する。この状態
を図７（ａ）の平面図及びこの平面図のＡ−Ａ´断面を
示す図７（ｂ）に図示する。
【００４５】次に、図７（ｃ）の平面図及びＡ−Ａ´断
面を示す図７（ｄ）に示すように、ゲ−ト電極304 とこ
の内側を含むようびフォトレジストマスクを形成し、ド
レイン予定領域305aの為の不純物をイオン注入する。ド
レイン領域をｐ型にする場合、BF2 等のｐ型の不純物を
注入する。
面を示す図７（ｄ）に示すように、ゲ−ト電極304 とこ
の内側を含むようびフォトレジストマスクを形成し、ド
レイン予定領域305aの為の不純物をイオン注入する。ド
レイン領域をｐ型にする場合、BF2 等のｐ型の不純物を
注入する。
【００４６】次に、図８の断面図に示すようにソ−ス領
域305bを形成するために、P,As等のｎ型の不純物をイオ
ン注入し、層間絶縁膜307 をシリコン基板301 の上に形
成する。
域305bを形成するために、P,As等のｎ型の不純物をイオ
ン注入し、層間絶縁膜307 をシリコン基板301 の上に形
成する。
【００４７】続いて、ゲ−ト電極304 、ソ−ス領域305b
及びドレイン領域305aの各コンタクトを形成するために
層間絶縁膜307 に開口を形成する。Ａｌ等の金属膜をス
パッタ法等によりシリコン基板301 上に形成して、これ
をフォトレジストをマスクとしてＲＩＥ等のエッチング
を行うことによりゲ−トコンタクト304aドレインコンタ
クト306a及びソ−スコンタクト306bを形成して本実施の
形態が完成する。
及びドレイン領域305aの各コンタクトを形成するために
層間絶縁膜307 に開口を形成する。Ａｌ等の金属膜をス
パッタ法等によりシリコン基板301 上に形成して、これ
をフォトレジストをマスクとしてＲＩＥ等のエッチング
を行うことによりゲ−トコンタクト304aドレインコンタ
クト306a及びソ−スコンタクト306bを形成して本実施の
形態が完成する。
【００４８】図９は本発明の第４の実施の形態を説明す
るための平面図である。但し基板の素子領域及び素子分
離領域上の層間絶縁膜は除いて表している。又、図１０
（ａ）は図９のＡ−Ａ´断面を示す図である。シリコン
基板401 の表面に形成された素子分離領域402 により画
定される素子領域にはｎ+ 型のソ−ス領域406 、ゲ−ト
電極405 及びｐ+ 型のドレイン領域404 が形成されてい
る。ドレイン領域404は３次元的に加工されたシリコン
基板401 の凸部の上面に形成され、ゲ−ト電極405 はゲ
−ト絶縁膜403aを介して凸部分の側壁部分に形成されて
いる。ソ−ス領域406 はゲ−ト電極の周囲を囲むように
形成されている。又、ゲ−ト電極405 ，ドレイン領域40
4 及びソ−ス領域406 には互いに層間絶縁膜409 により
電気的に分離されたゲ−トコンタクト405a, ドレインコ
ンタクト404a、ソ−スコンタクト406aが形成されてい
る。
るための平面図である。但し基板の素子領域及び素子分
離領域上の層間絶縁膜は除いて表している。又、図１０
（ａ）は図９のＡ−Ａ´断面を示す図である。シリコン
基板401 の表面に形成された素子分離領域402 により画
定される素子領域にはｎ+ 型のソ−ス領域406 、ゲ−ト
電極405 及びｐ+ 型のドレイン領域404 が形成されてい
る。ドレイン領域404は３次元的に加工されたシリコン
基板401 の凸部の上面に形成され、ゲ−ト電極405 はゲ
−ト絶縁膜403aを介して凸部分の側壁部分に形成されて
いる。ソ−ス領域406 はゲ−ト電極の周囲を囲むように
形成されている。又、ゲ−ト電極405 ，ドレイン領域40
4 及びソ−ス領域406 には互いに層間絶縁膜409 により
電気的に分離されたゲ−トコンタクト405a, ドレインコ
ンタクト404a、ソ−スコンタクト406aが形成されてい
る。
【００４９】この第４の実施の形態では、ゲ−ト電極40
5 の制御により蓄積層或いは反転層がゲ−ト絶縁膜403
を介してゲ−ト電極と隣接するシリコン基板401 の表面
に形成される。これがチャネル領域410 となる。チャネ
ル領域といずれかの不純物領域の接合部にトンネルダイ
オ−ドが形成される。
5 の制御により蓄積層或いは反転層がゲ−ト絶縁膜403
を介してゲ−ト電極と隣接するシリコン基板401 の表面
に形成される。これがチャネル領域410 となる。チャネ
ル領域といずれかの不純物領域の接合部にトンネルダイ
オ−ドが形成される。
【００５０】次に、第４の実施の形態の製造方法の一例
を図１０（ａ）〜図１０（ｃ）乃至図１１（ａ）〜
（ｂ）を用いて説明する。まず、図１０（ｂ）に示すよ
うに、シリコン基板401 の素子領域の中央にフォトリソ
グラフィ−工程及びＲＩＥ等の異方性エッチングにより
凸部分を形成し、この素子領域を囲む素子分離領域402
をＬＯＣＯＳ法等により形成する。
を図１０（ａ）〜図１０（ｃ）乃至図１１（ａ）〜
（ｂ）を用いて説明する。まず、図１０（ｂ）に示すよ
うに、シリコン基板401 の素子領域の中央にフォトリソ
グラフィ−工程及びＲＩＥ等の異方性エッチングにより
凸部分を形成し、この素子領域を囲む素子分離領域402
をＬＯＣＯＳ法等により形成する。
【００５１】次に、シリコン基板401 の表面に熱酸化膜
403 を形成し、熱酸化膜403 の表面にＬＰＣＶＤ法等に
より多結晶シリコン膜を形成し、850 ℃30分間の燐拡散
を行う。この多結晶シリコン膜をＲＩＥ法等の異方性エ
ッチングにより凸部分の側壁部分のみ残置させ、図１１
（ａ）に示すようにゲ−ト電極405 とする。図１１
（ａ）に示すように、シリコン基板401 の凸部上面のド
レイン予定領域404 にｐ型の不純物をイオン注入する。
403 を形成し、熱酸化膜403 の表面にＬＰＣＶＤ法等に
より多結晶シリコン膜を形成し、850 ℃30分間の燐拡散
を行う。この多結晶シリコン膜をＲＩＥ法等の異方性エ
ッチングにより凸部分の側壁部分のみ残置させ、図１１
（ａ）に示すようにゲ−ト電極405 とする。図１１
（ａ）に示すように、シリコン基板401 の凸部上面のド
レイン予定領域404 にｐ型の不純物をイオン注入する。
【００５２】次に、図１１（ｂ）に示すように、ソ−ス
予定領域406 にｎ型の不純物をイオン注入する。この
後、シリコン基板401 上に層間絶縁膜409 となる酸化膜
等の絶縁膜をＣＶＤ法等により形成し、先に注入したイ
オンの活性化の為の熱処理を行う。そして形成した絶縁
膜にフォトリソグラフィ−工程及びエッチング法により
開口を形成し、この開口にＡｌ等の金属材料を用いたコ
ンタクト405a,404a,406aを形成して第４の実施の形態が
完成する。
予定領域406 にｎ型の不純物をイオン注入する。この
後、シリコン基板401 上に層間絶縁膜409 となる酸化膜
等の絶縁膜をＣＶＤ法等により形成し、先に注入したイ
オンの活性化の為の熱処理を行う。そして形成した絶縁
膜にフォトリソグラフィ−工程及びエッチング法により
開口を形成し、この開口にＡｌ等の金属材料を用いたコ
ンタクト405a,404a,406aを形成して第４の実施の形態が
完成する。
【００５３】この第４の実施の形態では素子領域に凸部
を利用したが、凹部を利用し、底部及び上部に不純物領
域を形成し、凹部の側壁部にゲ−ト電極を形成してもよ
い。次に本発明の第５の実施の形態を説明する。図１２
（ａ）は本実施の形態の素子領域の斜視図であり、絶縁
膜層、層間絶縁膜等は記載していない。図１２（ｂ）は
図１２（ａ）のＡ−Ａ´断面を示す断面図である。又、
図１２（ｃ）は図１２（ａ）のＢ−Ｂ´断面を示す断面
である。図１２（ｂ）及び（ｃ）では絶縁膜層及び層間
絶縁膜等も記載した。
を利用したが、凹部を利用し、底部及び上部に不純物領
域を形成し、凹部の側壁部にゲ−ト電極を形成してもよ
い。次に本発明の第５の実施の形態を説明する。図１２
（ａ）は本実施の形態の素子領域の斜視図であり、絶縁
膜層、層間絶縁膜等は記載していない。図１２（ｂ）は
図１２（ａ）のＡ−Ａ´断面を示す断面図である。又、
図１２（ｃ）は図１２（ａ）のＢ−Ｂ´断面を示す断面
である。図１２（ｂ）及び（ｃ）では絶縁膜層及び層間
絶縁膜等も記載した。
【００５４】この実施の形態はソ−ス・ドレイン領域50
3a,503b , ゲ−ト絶縁膜504 及びゲ−ト電極505 等がＳ
ＯＩ基板を用いて形成されている。半導体層を３次元的
に囲むようにゲ−ト絶縁膜504 及びゲ−ト電極505 が形
成されている。このゲ−ト電極505 を両側から挟むよう
に、半導体層にソ−ス・ドレイン領域503a503bが形成さ
れている。ソ−ス・ドレイン領域503a,503b とその間に
形成されるチャネル領域との境界部はゲ−ト電極505 に
より覆われている。このソ−ス・ドレイン領域503a,503
b 及びゲ−ト電極505 の上表面には夫々ソ−スコンタク
ト507a、ドレインコンタクト507b、及びゲ−トコンタク
ト505aが形成されている。又、501 はシリコン基板等の
半導体基板、502 はＳＯＩ基板の絶縁膜層、503 はＳＯ
Ｉ基板の半導体層、シリコン層からなる。
3a,503b , ゲ−ト絶縁膜504 及びゲ−ト電極505 等がＳ
ＯＩ基板を用いて形成されている。半導体層を３次元的
に囲むようにゲ−ト絶縁膜504 及びゲ−ト電極505 が形
成されている。このゲ−ト電極505 を両側から挟むよう
に、半導体層にソ−ス・ドレイン領域503a503bが形成さ
れている。ソ−ス・ドレイン領域503a,503b とその間に
形成されるチャネル領域との境界部はゲ−ト電極505 に
より覆われている。このソ−ス・ドレイン領域503a,503
b 及びゲ−ト電極505 の上表面には夫々ソ−スコンタク
ト507a、ドレインコンタクト507b、及びゲ−トコンタク
ト505aが形成されている。又、501 はシリコン基板等の
半導体基板、502 はＳＯＩ基板の絶縁膜層、503 はＳＯ
Ｉ基板の半導体層、シリコン層からなる。
【００５５】この実施の形態ではゲ−ト電極505 に電圧
を印加することでゲ−ト絶縁膜504を介して隣接するシ
リコン層の表面領域に反転層或いは蓄積層が形成され、
チャネル領域510 となる。
を印加することでゲ−ト絶縁膜504を介して隣接するシ
リコン層の表面領域に反転層或いは蓄積層が形成され、
チャネル領域510 となる。
【００５６】次に、第５の実施の形態の製造方法の一例
を図１３を用いて説明する。まず、図１３（ａ）に示す
ように、表面に絶縁膜層とこの絶縁膜上のシリコン膜層
が形成されたＳＯＩ基板501 のシリコン膜をフォトリソ
グラフィ−工程及びＲＩＥ等のエッチングにより図面の
横方向に長いシリコン膜503 を形成する。
を図１３を用いて説明する。まず、図１３（ａ）に示す
ように、表面に絶縁膜層とこの絶縁膜上のシリコン膜層
が形成されたＳＯＩ基板501 のシリコン膜をフォトリソ
グラフィ−工程及びＲＩＥ等のエッチングにより図面の
横方向に長いシリコン膜503 を形成する。
【００５７】次に、約200nm の熱酸化膜をシリコン膜50
3 の上部及び側部表面に形成する。そして、シリコン膜
503 の中央の領域とその周囲を除いた領域を覆うレジス
トマスクを形成して、希弗酸処理によりシリコン膜503
表面の酸化膜、及びシリコン膜503 下のＳＯＩ基板の絶
縁膜層をエッチングして空洞を形成する。そして、図１
３（ｂ）に示すように、熱酸化法によりシリコン膜503
の上部、側部及び底部の表面にゲ−ト酸化膜504 を形成
する。
3 の上部及び側部表面に形成する。そして、シリコン膜
503 の中央の領域とその周囲を除いた領域を覆うレジス
トマスクを形成して、希弗酸処理によりシリコン膜503
表面の酸化膜、及びシリコン膜503 下のＳＯＩ基板の絶
縁膜層をエッチングして空洞を形成する。そして、図１
３（ｂ）に示すように、熱酸化法によりシリコン膜503
の上部、側部及び底部の表面にゲ−ト酸化膜504 を形成
する。
【００５８】次に、ＬＰＣＶＤ法等により多結晶シリコ
ン膜を形成する。この際、図１３（ｃ）に示すように、
絶縁膜層の空洞にも多結晶シリコン膜が形成され、これ
をゲ−ト電極505 として用いる。この後、ソ−ス予定領
域503aの他の表面領域にフォトレジストマスクを形成し
て、イオン注入法等によりＡｓ，Ｐ等のｎ型の不純物を
添加する。又、ドレイン予定領域503bには、この他の表
面領域にフォトレジストマスクを形成し、ＢＦ2 等のｐ
型の不純物を添加する。
ン膜を形成する。この際、図１３（ｃ）に示すように、
絶縁膜層の空洞にも多結晶シリコン膜が形成され、これ
をゲ−ト電極505 として用いる。この後、ソ−ス予定領
域503aの他の表面領域にフォトレジストマスクを形成し
て、イオン注入法等によりＡｓ，Ｐ等のｎ型の不純物を
添加する。又、ドレイン予定領域503bには、この他の表
面領域にフォトレジストマスクを形成し、ＢＦ2 等のｐ
型の不純物を添加する。
【００５９】次に、基板501 の上にＬＰＣＶＤ法等によ
り絶縁膜を形成して層間絶縁膜506とした後、熱処理に
より先に添加した不純物の活性化を行う。この活性化に
より不純物領域の端部はゲ−ト絶縁膜下に回り込み、ト
ンネルダイオ−ドの電気特性を有効に利用できる。その
後この層間絶縁膜のうちソ−スコンタクト507a、ドレイ
ンコンタクト507b、及びゲ−トコンタクト505aを形成す
る開口をフォトリソグラフィ−工程及びエッチングによ
り形成する。この後、基板501 上にＡｌ等の金属膜をス
パッタ法等により形成する。この金属膜にリソグラフィ
−工程及びエッチングを行ってソ−スコンタクト507a、
ドレインコンタクト507b、及びゲ−トコンタクト505aを
形成して第５の実施の形態のＭＯＳトンネル効果素子が
完成する。
り絶縁膜を形成して層間絶縁膜506とした後、熱処理に
より先に添加した不純物の活性化を行う。この活性化に
より不純物領域の端部はゲ−ト絶縁膜下に回り込み、ト
ンネルダイオ−ドの電気特性を有効に利用できる。その
後この層間絶縁膜のうちソ−スコンタクト507a、ドレイ
ンコンタクト507b、及びゲ−トコンタクト505aを形成す
る開口をフォトリソグラフィ−工程及びエッチングによ
り形成する。この後、基板501 上にＡｌ等の金属膜をス
パッタ法等により形成する。この金属膜にリソグラフィ
−工程及びエッチングを行ってソ−スコンタクト507a、
ドレインコンタクト507b、及びゲ−トコンタクト505aを
形成して第５の実施の形態のＭＯＳトンネル効果素子が
完成する。
【００６０】次に、本発明の第６の実施の形態を説明す
る。第６の実施の形態では第２の実施の形態において説
明したＭＯＳトンネル効果素子を２つ用い直列に接続し
ている。第６の実施の形態では、図１４（ａ）の平面図
に示すように２つのドレイン領域605a 605c 、及び２つ
のソ−ス領域605b,605d の周囲にゲ−ト電極603 が形成
されている。２つのドレイン領域605a 605c、及び２つ
のソ−ス領域605b,605d はシリコン基板601 の表面領域
に素子分離領域602 から離れて形成されている。従っ
て、ゲ−ト電極により、ゲ−ト電極直下のｐ型シリコン
基板601 の表面に反転層或いは誘起層が形成されるとド
レイン領域605a,605c の周囲か、ソ−ス領域605b,605d
の周囲にトンネルダイオ−ドが形成される。
る。第６の実施の形態では第２の実施の形態において説
明したＭＯＳトンネル効果素子を２つ用い直列に接続し
ている。第６の実施の形態では、図１４（ａ）の平面図
に示すように２つのドレイン領域605a 605c 、及び２つ
のソ−ス領域605b,605d の周囲にゲ−ト電極603 が形成
されている。２つのドレイン領域605a 605c、及び２つ
のソ−ス領域605b,605d はシリコン基板601 の表面領域
に素子分離領域602 から離れて形成されている。従っ
て、ゲ−ト電極により、ゲ−ト電極直下のｐ型シリコン
基板601 の表面に反転層或いは誘起層が形成されるとド
レイン領域605a,605c の周囲か、ソ−ス領域605b,605d
の周囲にトンネルダイオ−ドが形成される。
【００６１】図１４（ｂ）は図１４（ａ）のＡ−Ａ´断
面を示す図である。シリコン基板601 の表面にはＬＯＣ
ＯＳ等の素子分離領域602 が形成されている。ソ−ス・
ドレイン領域605a,605b,605c,605d の夫々は素子分離領
域602 から離れてシリコン基板601 の表面領域に形成さ
れている。又、ソ−ス・ドレイン領域605a,605b,605c,6
05d には、層間絶縁膜中に形成されたソ−ス・ドレイン
コンタクト610 が形成されている。603 は熱酸化法等に
より形成されたゲ−ト絶縁膜である。
面を示す図である。シリコン基板601 の表面にはＬＯＣ
ＯＳ等の素子分離領域602 が形成されている。ソ−ス・
ドレイン領域605a,605b,605c,605d の夫々は素子分離領
域602 から離れてシリコン基板601 の表面領域に形成さ
れている。又、ソ−ス・ドレイン領域605a,605b,605c,6
05d には、層間絶縁膜中に形成されたソ−ス・ドレイン
コンタクト610 が形成されている。603 は熱酸化法等に
より形成されたゲ−ト絶縁膜である。
【００６２】この第６の実施の形態においてゲ−ト電極
603 によりゲ−ト電極603 直下の基板601 表面に蓄積層
或いは反転層を形成してトンネルダイオ−ドを形成す
る。そして、ドレインコンタクト610aとソ−ス領域610c
の間にバイアスを与えることで、２つのＭＯＳトンネル
効果素子が動作する。これらのＩ−Ｖ特性を図１４
（ａ）に示す。Ｖｃは２つのＭＯＳトンネル効果素子に
共通接続するコンタクト610bにおける電位である。又、
Ｉ1 はドレイン領域605aを構成要素とするＭＯＳ型トン
ネル効果素子に流れる電流である。他方の素子に流れる
電流はＩ2 である。図１４（ｃ）に示すように、２つの
電流が等しくかつ安定となる点（Ｓ0,Ｓ1 ）がある。例
えば、Ｓ0 を '0'，Ｓ1 を'1' に対応させてＳＲＡＭ
（ＳｔａｔｉｃＲａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏ
ｒｙ）セルが構成できる。図１５にＳＲＡＭセルの回路
図を示す。図１４（ｃ）において説明したＶc の電位点
にトランスファ−トランジスタＴ1 を備え、このトラン
スファ−トランジスタＴ1 によりＶc の電位点とビット
線ＢＬをつなぐ。ＷＬはトランスファ−トランジスタＴ
1のゲ−ト電極に電位を与えるワ−ド線である。
603 によりゲ−ト電極603 直下の基板601 表面に蓄積層
或いは反転層を形成してトンネルダイオ−ドを形成す
る。そして、ドレインコンタクト610aとソ−ス領域610c
の間にバイアスを与えることで、２つのＭＯＳトンネル
効果素子が動作する。これらのＩ−Ｖ特性を図１４
（ａ）に示す。Ｖｃは２つのＭＯＳトンネル効果素子に
共通接続するコンタクト610bにおける電位である。又、
Ｉ1 はドレイン領域605aを構成要素とするＭＯＳ型トン
ネル効果素子に流れる電流である。他方の素子に流れる
電流はＩ2 である。図１４（ｃ）に示すように、２つの
電流が等しくかつ安定となる点（Ｓ0,Ｓ1 ）がある。例
えば、Ｓ0 を '0'，Ｓ1 を'1' に対応させてＳＲＡＭ
（ＳｔａｔｉｃＲａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏ
ｒｙ）セルが構成できる。図１５にＳＲＡＭセルの回路
図を示す。図１４（ｃ）において説明したＶc の電位点
にトランスファ−トランジスタＴ1 を備え、このトラン
スファ−トランジスタＴ1 によりＶc の電位点とビット
線ＢＬをつなぐ。ＷＬはトランスファ−トランジスタＴ
1のゲ−ト電極に電位を与えるワ−ド線である。
【００６３】
【発明の効果】本発明によれば、素子分離により囲まれ
たＭＯＳトンネル効果素子の電気特性を良好なものとで
き、集積化に適した、半導体装置が得られる。又、電流
量を従来よりも大きく得られる効果がある。
たＭＯＳトンネル効果素子の電気特性を良好なものとで
き、集積化に適した、半導体装置が得られる。又、電流
量を従来よりも大きく得られる効果がある。
【図１】 本発明の第１の実施の形態を説明するための
平面図及び断面図である。
平面図及び断面図である。
【図２】 第１の実施の形態のＩd −Ｖd 特性を示す特
性図である。
性図である。
【図３】 第１の実施の形態の一製造方法の一部を説明
するための断面図である。
するための断面図である。
【図４】 第１の実施の形態の一製造方法の一部を説明
するための断面図である。
するための断面図である。
【図５】 本発明の第２の実施の形態を説明するための
平面図及び断面図である。
平面図及び断面図である。
【図６】 本発明の第３の実施の形態を説明するための
平面図及び断面図である。
平面図及び断面図である。
【図７】 第３の実施の形態の一製造方法の一部を説明
するための断面図である。
するための断面図である。
【図８】 第３の実施の形態の一製造方法の一部を説明
するための断面図である。
するための断面図である。
【図９】 本発明の第４の実施の形態を説明するための
平面図である。
平面図である。
【図１０】 第４の実施の形態を説明するための断面
図、及び第４の実施の形態の一製造方法を一部を説明す
るための断面図である。
図、及び第４の実施の形態の一製造方法を一部を説明す
るための断面図である。
【図１１】 第４の実施の形態の一製造方法の一部を説
明するための断面図である。
明するための断面図である。
【図１２】 本発明の第５の実施の形態を説明するため
の斜視図及び断面図である。
の斜視図及び断面図である。
【図１３】 第５の実施の形態の一製造方法を説明する
ための断面図である。
ための断面図である。
【図１４】 本発明の第６の実施の形態を説明するため
の平面図、断面図及び電気的特性図である。
の平面図、断面図及び電気的特性図である。
【図１５】 本発明の第６の実施の形態を説明する為の
回路図である。
回路図である。
【図１６】 本発明の従来の技術を説明するための断面
図、及びＩd-V g 特性図である。
図、及びＩd-V g 特性図である。
【図１７】 本発明者らが試作した素子を説明するため
の平面図、及び断面図である。
の平面図、及び断面図である。
【図１８】 本発明者らが試作した素子のＩd −Ｖd 特
性図である。
性図である。
104,204,304,405,505,603,705,13,24 …ゲ−ト電極 102,202,302,402,502,602,704,22…素子分離領域
Claims (15)
- 【請求項１】表面に素子分離領域が形成された半導体基
板と、 前記素子分離領域に囲まれた素子領域上にゲ−ト絶縁膜
を介して形成されたゲ−ト電極と、 前記ゲ−ト電極を両側から挟むように前記素子領域の表
面領域に形成された複数の不純物領域と、 前記複数の不純物領域間に形成されたチャネル領域とが
備えられ、 前記不純物領域のうち、前記チャネル領域との間にトン
ネルダイオ−ドが形成される部分領域は前記素子分離領
域から離して形成されていることを特徴とする半導体装
置。 - 【請求項２】前記ゲ−ト電極は前記部分領域を含む前記
不純物領域を取り囲むように形成されたことを特徴とす
る請求項１記載の半導体装置。 - 【請求項３】前記複数の不純物領域の間に電位差を与え
ることにより前記チャネル領域と前記素子分離領域から
離して形成された前記部分領域との間に負性抵抗特性が
現れることを特徴とする請求項１記載の半導体装置。 - 【請求項４】前記複数の不純物領域は互いに異なる導電
型を備えることを特徴とする請求項１記載の半導体装
置。 - 【請求項５】前記複数の不純物領域は互いに同じ導電型
を備えることを特徴とする請求項１記載の半導体装置。 - 【請求項６】前記素子領域の半導体基板には凸部が形成
され、この凸部の上部表面に少なくとも一の不純物領域
が形成され、前記ゲ−ト電極は前記凸部の側面に形成さ
れたことを特徴とする請求項１記載の半導体装置。 - 【請求項７】前記半導体基板は表面に絶縁膜層及びこの
上に形成された半導体層が備えられ、 前記素子分離領域、前記不純物領域は前記半導体層の表
面領域に形成され、前記ゲ−ト電極は前記半導体層上に
形成されたことを特徴とする請求項１記載の半導体装
置。 - 【請求項８】前記素子分離領域から離して形成された前
記部分領域の不純物濃度は1019ｃｍ-3以上1022ｃｍ-3以
下であることを特徴とする請求項１記載の半導体装置。 - 【請求項９】前記複数の不純物領域の前記部分領域のい
ずれもが前記素子分離領域と離れて形成され、前記ゲ−
ト電極は前記部分領域を含む前記不純物領域のいずれも
取り囲むように形成されたことを特徴とする請求項１記
載の半導体装置。 - 【請求項１０】前記ゲ−ト電極の幅は0.1 μｍ以下であ
ることを特徴とする請求項１記載の半導体装置。 - 【請求項１１】表面に素子分離領域が形成された半導体
基板と、 前記素子分離領域に囲まれた素子領域上にゲ−ト絶縁膜
を介して形成された複数のゲ−ト電極と、 前記ゲ−ト電極を両側から挟むように前記素子領域の表
面領域に形成された複数の不純物領域と、 前記複数の不純物領域間に形成された複数のチャネル領
域とが備えられ、 前記不純物領域のうち、前記チャネル領域との間にトン
ネルダイオ−ドが形成される部分領域は前記素子分離領
域から離して形成され前記複数の不純物領域のうち、異
なるチャネル領域と隣接する異なる不純物領域同士が相
互に接続されていることを特徴とする半導体装置。 - 【請求項１２】表面に絶縁膜層が形成された半導体基板
と、 前記絶縁膜層上に形成された半導体層と、 ゲ−ト絶縁膜を介して前記チャネル形成領域の上部、両
側部、及び下部に隣接するように形成されたゲ−ト電極
と、 前記ゲ−ト電極を両側から挟むように前記半導体層に形
成された複数の不純物領域と、 前記複数の不純物領域に挟まれ、前記半導体層に形成さ
れるチャネル形成領域とを備え、 このチャネル領域との間にトンネルダイオ−ドが形成さ
れる前記不純物領域の部分領域は前記ゲ−ト絶縁膜によ
り覆われていることを特徴とする半導体装置。 - 【請求項１３】表面に素子分離領域が形成された半導体
基板と、前記素子分離領域に囲まれた素子領域上にゲ−
ト絶縁膜を介して形成されたゲ−ト電極と、前記ゲ−ト
電極を両側から挟むように前記素子領域の表面領域に形
成された複数の不純物領域と、前記複数の不純物領域間
に形成されたチャネル領域とが備えられ、前記不純物領
域のうち、前記チャネル領域との間にトンネルダイオ−
ドが形成される部分領域は前記素子分離領域から離して
形成されている半導体装置と、 前記半導体基板上に前記半導体装置と同種或いは異種の
半導体装置とが備えられたことを特徴とする半導体集積
回路。 - 【請求項１４】前記半導体基板上に前記半導体装置と同
種の半導体装置が備えられたことを特徴とする請求項１
３記載の半導体集積回路。 - 【請求項１５】前記半導体基板上に前記半導体装置とは
異なるＭＯＳ型電界効果トランジスタ、Ｂｉｐｏｌａｒ
トランジスタ、或いはＢｉＣＭＯＳ等の半導体装置が備
えられたことを特徴とする請求項１３記載の半導体集積
回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06762896A JP4003981B2 (ja) | 1996-03-25 | 1996-03-25 | 半導体装置 |
| US08/805,847 US5936265A (en) | 1996-03-25 | 1997-03-03 | Semiconductor device including a tunnel effect element |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06762896A JP4003981B2 (ja) | 1996-03-25 | 1996-03-25 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09260690A true JPH09260690A (ja) | 1997-10-03 |
| JP4003981B2 JP4003981B2 (ja) | 2007-11-07 |
Family
ID=13350446
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06762896A Expired - Fee Related JP4003981B2 (ja) | 1996-03-25 | 1996-03-25 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4003981B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7119402B2 (en) | 2003-09-05 | 2006-10-10 | Kabushiki Kaisha Toshiba | Field effect transistor and manufacturing method thereof |
| JP2008103702A (ja) * | 2006-09-15 | 2008-05-01 | Interuniv Micro Electronica Centrum Vzw | ヘテロ構造を有する細長い単結晶ナノ構造に基づくトンネル効果トランジスタ |
| WO2010150407A1 (ja) * | 2009-06-26 | 2010-12-29 | 株式会社 東芝 | 半導体装置 |
-
1996
- 1996-03-25 JP JP06762896A patent/JP4003981B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7119402B2 (en) | 2003-09-05 | 2006-10-10 | Kabushiki Kaisha Toshiba | Field effect transistor and manufacturing method thereof |
| US7589381B2 (en) | 2003-09-05 | 2009-09-15 | Kabushiki Kaisha Toshiba | Field effect transistor and manufacturing method thereof |
| JP2008103702A (ja) * | 2006-09-15 | 2008-05-01 | Interuniv Micro Electronica Centrum Vzw | ヘテロ構造を有する細長い単結晶ナノ構造に基づくトンネル効果トランジスタ |
| WO2010150407A1 (ja) * | 2009-06-26 | 2010-12-29 | 株式会社 東芝 | 半導体装置 |
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|---|---|
| JP4003981B2 (ja) | 2007-11-07 |
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