JP2008103702A - ヘテロ構造を有する細長い単結晶ナノ構造に基づくトンネル効果トランジスタ - Google Patents

ヘテロ構造を有する細長い単結晶ナノ構造に基づくトンネル効果トランジスタ Download PDF

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Abstract

【課題】トンネル電界効果トランジスタ（ＴＦＥＴ）は、金属酸化物電界効果トランジスタ（ＭＯＳＦＥＴ）の後継者と考えられるが、シリコンベースのＴＦＥＴは一般に低いオン電圧、トンネルバリアの大きな抵抗による欠点が問題となる。より高いオン電流を得るために、異なった半導体材料（例えばゲルマニウム（Ｇｅ））からなるヘテロ構造を備えた細長い単結晶ナノ構造ベースのＴＦＥＴが用いられる。
【解決手段】ＴＦＥＴのソース（又は代わりにドレイン）領域として機能する、異なった半導体材料からなる細長い単結晶ナノ構造を導入する。ヘテロ部分の導入は、シリコンとゲルマニウムの間の格子不整合が高い欠陥界面とならないように行われる。従来のＭＯＳＦＥＴに匹敵する、静的電力の低減と同様に動的電力の低減が行われる。細長い単結晶ナノ構造のＳｉ／ＧｅＴＦＥＴによる超高密度オンチップトランジスタを用いた、多層の論理が期待される。
【選択図】図２

Description

本発明は、半導体装置およびナノテクノロジの分野に関する。更に、本発明は、ナノ構造半導体装置に関し、特に、ナノワイヤのような細長い単結晶ナノ構造のヘテロ構造を有するトンネル電界効果トランジスタおよび集積された細長い単結晶ナノ構造を有するトンネル電界効果トランジスタ装置の製造方法に関する。
マイクロエレクトロニックデバイスは、一般に、半導体基板上に集積回路として作製される。相補型金属酸化物半導体（ＣＭＯＳ）電界効果トランジスタは、集積回路のコア要素の１つである。ＣＭＯＳトランジスタの寸法および操作電圧は、連続して低減され又は縮小され、より高い性能と集積度を備えた集積回路が得られる。
ＣＭＯＳトランジスタの縮小による問題の１つは、電力消費が増加し続けることである。これは、一部は（例えば短チャネル効果により）リーク電流が増加するためで、一部は供給電圧の低減が困難になるからである。後者は主に、サブシュレッシュホールドの傾き（subthreshold slope）が、最小約６０ｍＶ／ｄｅｃａｄｅに制限され、オンからオフへのトランジスタのスイッチが、所定の電圧ばらつきと、それゆえに最小供給電圧を必要とするためである。
トンネル電界効果トランジスタ（ＴＦＥＴ）は、一般的に、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）の後継者といわれている。これは、短チャネル効果が無いことや低いオフ電流のためである。ＴＦＥＴの他の長所は、サブシュレッシュホールドの傾きが、従来のＭＯＳＦＥＴにおける物理的限界である６０ｍＶ／ｄｅｇより小さくでき、潜在的に低い供給電圧が使用できることである。しかしながら、ＴＦＥＴは一般に、低いオン電流、トンネルバリアの大きな抵抗に関係する欠点に問題がある。
米国特許出願２００５／０２７４９９２では、ナノワイヤを用いた改良されたＴＦＥＴの製造方法が開示されている。この方法は、トランジスタのアンドープチャネル領域で分離されたナノチューブ（即ち軸方向の開口部を有するナノワイヤ）のｎドープ領域およびｐドープ領域を形成する工程を含む。電気的コンタクトがドープ領域のために形成され、ゲート誘電体層の上に形成されたゲート電極が、トランジスタのチャネル領域の上に堆積される。提案された構造は、新しい材料（カーボンナノチューブ）の導入という欠点を有している。
シリコンＴＦＥＴのオン電流を増加させるために、トンネルバリアに、高ドープＳｉ１−ｘＧｅｘの小さな部分（約３ｎｍ幅）を加えることが、Bhuwalkaらの文献において提案されている（IEEE transaction on electron device Vol 52, No 7, July 2005）。Ｓｉ１−ｘＧｅｘはＳｉより狭いバンドギャップを有し、この部分の存在によりトンネルバリア幅が小さくなる。しかしながら、Ｓｉ１−ｘＧｅｘの部分を有する構造は、その低いオン電流ゆえに、いまだに従来のＭＯＳＦＥＴに匹敵しない。
結論として、ナノワイヤトンネル電界効果トランジスタを製造するための改良された方法が必要となる。
米国特許出願２００５／０２７４９９２ IEEE transaction on electron device Vol 52, No 7, July 2005
発明の概要
本発明の目的は、ナノワイヤのような長い単結晶ナノ構造を用いた、改良された構造と、低い電力消費を有する半導体装置構造およびそのような半導体装置構造を作製するための方法を提供することを目的とする。
本発明は、例えば、少なくとも１つのナノワイヤ（更にはＮＷ−ＴＦＥＴとよばれる）のような、少なくとも１つの長い単結晶ナノ構造を有するトンネル電界効果トランジスタの形成を述べる。長い単結晶ナノ構造は、第１半導体材料からなるチャネル領域およびドレイン（代わりにソース）領域と、ソース（代わりにドレイン）領域として機能する第２半導体材料からなるヘテロ部分とを含む。
本発明にかかるＮＷ−ＴＦＥＴの更なる特徴は、Ｓｉベースの材料とプロセスの知識が、ＮＷ−ＴＦＥＴの作製にも使用することができ、現在のＳｉベースの技術装置で、ＮＷ−ＴＦＥＴが容易に処理し、具体化できることである。
本発明の具体例は、マイクロおよびナノエレクトロニクスに関し、低電力半導体装置構造の開発に使用することができる。本発明のトンネル電界効果トランジスタを使用することにより、１つのチップ上のトランジスタの数を更に増やすことが可能となる。本発明の幾つかの具体例にかかる、例えば、ナノワイヤトンネル電界効果トランジスタのような、細長い単結晶ナノ構造トンネル電界効果トランジスタは、現在のＳｉベースの技術に基づき、それゆえに現在の先端技術を用いて現在のデバイスに容易に組み込むことができる。幾つかの具体例にかかる、例えばナノワイヤトンネル電界効果トランジスタのような、細長い単結晶ナノ構造トンネル電界効果トランジスタは、適当なヘテロ部分の集積により従来技術で知られている全てのアナログＴＦＥＴから区別される。ヘテロ部分は、例えばナノワイヤのような、細長い単結晶ナノ構造の長手軸に沿った部分であり、細長い単結晶ナノ構造の主要部分の材料とは異なった材料から形成される。ヘテロ部分は、以下のうちの幾つかまたは全ての用語において、改良された性能を得るのを助ける。高いオン電流（非常に小さいバンドギャップを有する材料をヘテロ部分に使用することにより、および／または細長い単結晶ナノ構造の主要部分の材料の電子親和力とは異なった電子親和力を有する材料をヘテロ部分に使用することにより、トンネルバリアに関する抵抗が低減できる）、低いオフ電流（オフ電流は、細長い単結晶ナノ構造の主要部分の材料によって定義され、ヘテロ部分の材料から独立して選択することができる）、および速いオフからオンへの遷移（ヘテロ部分の存在下において、シミュレーションに示されたように、これにより、ヘテロ部分の材料は、細長い単結晶ナノ構造の主要部分の材料より小さなバンドギャップを有し、またはこれにより、ヘテロ部分の材料は、細長い単結晶ナノ構造の主要部分の材料の電子親和力とは異なった電子親和力を有し、オフからオンへの遷移が速くなる）。細長い単結晶ナノ構造の主要部分の材料と、ヘテロ部分との界面は、実質的に欠陥無しにできる。即ち、高い欠陥のある界面にはならない。なぜなら、これは、細長い単結晶ナノ構造と、非常に小さな断面部分が、効果的な横方向の歪緩和を行うためである。例はゲルマニウムヘテロ部分を有するシリコンナノワイヤであり、シリコンとゲルマニウムの間の格子不整合は、高い欠陥界面とならない。
本発明の特別な具体例では、トンネル電界効果トランジスタ（ＴＦＥＴ）半導体装置が記載されている。ＴＦＥＴは、例えば（ＮＷ−ＴＦＥＴを形成するための）ナノワイヤまたは半導体カーボンナノチューブのような少なくとも１つの細長い単結晶ナノ構造を含み、細長い単結晶ナノ構造は、更に、例えばｐドープ（またはｎドープ）の第１導電型に高ドープされた第１半導体材料からなる、少なくとも１つのドレイン（代わりにソース）領域と、例えばｎドープ（又はｐドープ）の第２導電型に高ドープされた第２半導体材料からなる、ソース（代わりにドレイン）領域として機能する少なくとも１つのヘテロ部分と、例えばｎドープまたはｐドープの第１導電型または第２導電型の低ドープされた第１半導体材料からなり、ソース領域とドレイン領域の間に配置される、少なくとも１つのチャネル領域を含む。ナノワイヤのような細長い単結晶もの構造は、自由な長さで、十分に欠陥のないヘテロ部分を有するため、後者の具体例が可能となる。後者の具体例は、トンネル電界効果トランジスタ（ＮＷ−ＴＦＥＴ）の形成において、１つ少ない工程とできる長所を有する。これは、ソース領域（又はドレイン領域）が、１つの材料のみから形成されるためである。
代わりの具体例では、ヘテロ部分は、Ａｌ、Ｗ、Ｔａ、Ｔｉ、Ｒｕ、Ｐｄ、Ｒｈ、Ｒｅ、Ｐｔ、およびそれらの合金のような金属、シリサイド、ゲルマナイド、ＴａＮやＴｉＮのような金属ナイトライド、ＲｕＯ２やＲｅＯ２のような導電性酸化物、ＣｏＳｉ２、ＮｉＳｉ２のようなシリサイド金属、金属ゲルマナイド、および／またはそれらの合金また混合物でも良い。
トンネル電界効果トランジスタ（ＮＷ−ＴＦＥＴ）は、更にゲート構造を含む。かかるゲート構造は、例えばゲート酸化物のような、ＮＷ−ＴＦＥＴのチャネル領域上に配置されたゲート誘電体と、例えばゲート酸化物からなるゲート誘電体の上に配置されるゲートコンタクトとを含む。ゲート誘電体は、シリコンベース酸化物（例えば二酸化シリコン、シリコン酸窒化物）、アルミニウム酸化物、ｈｉｇｈ−ｋ酸化物（酸化物、窒化酸化物）、Ｈｆ、Ｔａ、Ｔｉ、Ｎｂ、Ｖ、Ｙ、Ｚｒのような遷移金属のシリケイトおよびナイトライドシリケイト、の少なくとも１つから選択しても良い。特別な具体例では、ゲート酸化物は、ハフニウム酸化物のようなｈｉｇｈ−ｋ酸化物である。ゲート酸化物の膜厚は、０．５ｎｍから２０ｎｍの範囲である。ゲートコンタクトは導電性材料からなり、多結晶シリコン、多結晶ゲルマニウム、Ａｌ、Ｗ、Ｔａ、Ｔｉ、Ｒｕ、Ｐｄ、Ｒｈ、Ｒｅ、Ｐｔ、およびその合金のような金属、ＴｎＮやＴｉＮのような金属ナイトライド、ＴａＳｉＮのような金属シリコンナイトライド、ＲｕＯ２やＲｅＯ３のような導電性酸化物、ＣｏＳｉ２、ＮｉＳｉ２のおよびＴｉＳｉ２のようなフリーシリサイド材料（ＦＵＳＩ）、フリーゲルマナイド材料（ＦＵＧＥ）の少なくとも１つから選択される。ゲートコンタクトは特定のゲート仕事関数を得るために、例えばナノワイヤ材料のような選択された細長い単結晶ナノ構造（第１および第２半導体材料）、ゲート誘電体、およびゲート誘電体膜厚のためにゲート仕事関数が設計されるように選択される。特別な具体例では、ＮＷ−ＴＦＥＴからなる（ゲートコンタクトとゲート誘電体を含む）ゲート構造は、例えばナノワイヤのような細長い単結晶ナノ構造のチャネル領域を完全に覆う。
本発明の幾つかの具体例にかかるトンネル電界効果トランジスタ（ＮＷ−ＴＦＥＴ）は、ソース領域とドレイン領域のそれぞれの上に電気的コンタクトを含む。ソース領域とドレイン領域のそれぞれの上の電気的コンタクトは、シリサイド含有構造（ＮｉＳｉ、ＣｏＳｉ２、ＴｉＳｉ２等）、ゲルマナイド含有構造、金属含有構造、多結晶シリコン、又はそれらの組み合わせの少なくとも１つから選択される導電性材料であっても良い。特別な具体例では、ソース領域とドレイン領域のそれぞれの上の電気コンタクトは、金属とシリサイドとの組み合わせである。
本発明にかかるＮＷ−ＴＦＥＴ中の第１半導体材料は、Ｓｉ、Ｇｅ、Ｃおよびその２元系化合物のようなＩＶ族材料、Ｉｎ、Ｇａ、Ａｓ、Ｓｂ、Ａｌ、Ｐ、Ｂ、Ｎ、およびその２元系、３元系、および４元系化合物のようなＩＩＩ／Ｖ族材料、またはＣｄ、Ｚｎ、Ｓ、Ｓｅ、Ｔｅ、Ｏおよびその２元系、３元系、および４元系化合物のようなＩＩ／ＶＩ族材料、の少なくとも１つから選択される。特別な具体例では、第１半導体材料はシリコンである。
本発明のＮＷ−ＴＦＥＴの第２半導体材料は、ＮＷ−ＴＦＥＴの第１半導体材料とは異なった格子定数を有する材料から形成されることが好ましい。特別な具体例では、第２半導体材料は、Ｓｉ、Ｇｅ、Ｃおよびその２元系化合物のようなＩＶ族材料、Ｉｎ、Ｇａ、Ａｓ、Ｓｂ、Ａｌ、Ｐ、Ｂ、Ｎ、およびその２元系、３元系、および４元系化合物のようなＩＩＩ／Ｖ族材料、またはＣｄ、Ｚｎ、Ｓ、Ｓｅ、Ｔｅ、Ｏおよびその２元系、３元系、および４元系化合物のようなＩＩ／ＶＩ族材料、の少なくとも１つから選択される。特別な具体例では、本発明にかかるＮＷ−ＴＦＥＴの第２半導体材料は、第１半導体材料より小さなバンドギャップ、および／または異なった電子親和力を有する特別な具体例では、第２半導体材料はＳｉ１−ｘＧｅｘ、ただしｘ＞０．５である。
本発明にかかる幾つかの具体例のＮＷ−ＴＦＥＴに使用されるＮＷの直径は、長軸に垂直方向で、１ｎｍから５００ｎｍまでの範囲内であり、例えば本発明の具体例のＮＷ−ＴＦＥＴに使用されるＮＷの直径は、２ｎｍと２００ｎｍの間である。
本発明にかかる幾つかの具体例のＮＷ−ＴＦＥＴに使用される、その長手方向に沿ったＮＷの長さは、５ｎｍと２μｍの範囲内であり、例えば本発明の具体例のＮＷ−ＴＦＥＴに使用される、ＮＷの長さは、１０ｎｍと１μｍの範囲内である。
本発明にかかる幾つかの具体例のＮＷ−ＴＦＥＴのヘテロ部分の長さは、１０ｎｍから５００ｎｍまでの範囲であることが好ましい。
本発明にかかる幾つかの具体例のＮＷ−ＴＦＥＴに使用されるチャネル領域の長さは、１ｎｍと１０００ｎｍの範囲内であり、例えば本発明の具体例のＮＷ−ＴＦＥＴのチャネル領域の長さは、１ｎｍと１００ｎｍの範囲内である。
本発明にかかる幾つかの具体例のＮＷ−ＴＦＥＴのソース領域とドレイン領域（又はソースまたはドレイン領域として機能するヘテロ部分）のドーピングレベルは、１０１８／ｃｃから１０２１／ｃｃの範囲であっても良く、例えば、ＮＷ−ＴＦＥＴのソース領域とドレイン領域のドーピングレベルは、例えば、１０１９／ｃｃから５×１０２０／ｃｃの範囲である。
本発明のＮＷ−ＴＦＥＴのチャネル領域のドーピングレベルは、１０１６／ｃｃまでのノンドープの範囲であっても良く、例えば、ＮＷ−ＴＦＥＴのチャネル領域のドーピングレベルは、５×１０１４／ｃｃまでのノンドープの範囲である。
更に、ＮＷ−ＴＦＥＴ半導体相違の製造方法が開示され、かかる方法は、
平面に横たわる基板を準備する工程と、
基板の上に触媒を選択的に提供する工程と、
例えばナノワイヤ構造のような、細長い単結晶ナノ構造を成長させる工程であって、細長い単結晶ナノ構造は、第１半導体材料からなる集積されたドレイン（代わりにソース）領域およびチャネル領域と、第１半導体材料とは異なった格子定数を有する第２半導体材料からなるヘテロ部分とを有し、ヘテロ部分はソース（代わりにドレイン）領域として機能する細長い単結晶ナノ構造を成長させる工程と、
ドレイン（代わりにソース）領域、チャネル領域、およびヘテロ部分を、所望のドーピングレベルとドーパントタイプに、選択的にドーピングする工程と、を含む。
かかる方法の幾つかの具体例の更なる工程は、以下の工程の１又はそれ以上を含む。即ち、
細長い単結晶ナノ構造のドレイン領域に、（集積された）ドレインコンタクトを形成する工程と、
細長い単結晶ナノ構造のサイドウォール上に、例えばゲート酸化物のようなゲート誘電体を堆積する工程と、
ゲート誘電体の上に、ゲートコンタクトを堆積する工程と、
細長い単結晶ナノ構造のヘテロ部分の上に、ソース（代わりにドレイン）コンタクトを形成する工程と、である。
特別な具体例では、ＮＷ−ＴＦＥＴの製造に使用される基板はＳｉウエハである。
本発明の具体例では、第１半導体材料は、Ｓｉ、Ｇｅ、Ｃおよびその２元系化合物のようなＩＶ族材料、Ｉｎ、Ｇａ、Ａｓ、Ｓｂ、Ａｌ、Ｐ、Ｂ、Ｎ、およびその２元系、３元系、および４元系化合物のようなＩＩＩ／Ｖ族材料、またはＣｄ、Ｚｎ、Ｓ、Ｓｅ、Ｔｅ、Ｏおよびその２元系、３元系、および４元系化合物のようなＩＩ／ＶＩ族材料、の少なくとも１つから選択される。特別な具体例では、第１半導体材料はシリコンである。
特別な具体例では、ヘテロ部分が第２半導体材料からなり、第２半導体材料は、例えばナノワイヤのような、細長い単結晶ナノ構造の第１半導体材料とは異なった格子定数を有する。
本発明の具体例では、第２半導体材料は、Ｓｉ、Ｇｅ、Ｃおよびその２元系化合物のようなＩＶ族材料、Ｉｎ、Ｇａ、Ａｓ、Ｓｂ、Ａｌ、Ｐ、Ｂ、Ｎ、およびその２元系、３元系、および４元系化合物のようなＩＩＩ／Ｖ族材料、またはＣｄ、Ｚｎ、Ｓ、Ｓｅ、Ｔｅ、Ｏおよびその２元系、３元系、および４元系化合物のようなＩＩ／ＶＩ族材料、の少なくとも１つから選択される。第２半導体材料は、第１半導体材料より、小さなバンドギャップおよび／または異なった電子親和力を有しても良い。特別な具体例では、第２半導体材料はＳｉ１−ｘＧｅｘ、ただしｘ＞０．５である。
代わりに、ヘテロ部分は、金属（Ａｌ、Ｗ、Ｔａ、Ｔｉ、Ｒｕ、Ｐｄ、Ｒｈ、Ｒｅ、Ｐｔ、およびそれらの合金）、シリサイド、ゲルマナイド、ＴａＮやＴｉＮのような金属ナイトライド、ＲｕＯ２やＲｅＯ２のような導電性酸化物、ＣｏＳｉ２、ＮｉＳｉ２のようなシリサイド金属、金属ゲルマナイド、およびそれらの合金また混合物でも良い。
本発明にかかる具体例では、例えばナノワイヤのような細長い単結晶ナノ構造の直径は、１ｎｍから５００ｎｍまでの範囲である。特別な具体例では、例えばナノワイヤのような細長い単結晶ナノ構造の直径は、２ｎｍから２００ｎｍである。
本発明の具体例では、例えばナノワイヤのような細長い単結晶ナノ構造の長さは、５ｎｍと２μｍの間である。特別な具体例では、例えばナノワイヤのような細長い単結晶ナノ構造の長さは、１０ｎｍから１μｍである。
本発明の具体例では、ゲート誘電体は、シリコンベース酸化物（例えば二酸化シリコン、シリコン酸窒化物）、アルミニウム酸化物、ｈｉｇｈ−ｋ酸化物（酸化物、窒化酸化物）、Ｈｆ、Ｔａ、Ｔｉ、Ｎｂ、Ｖ、Ｙ、Ｚｒのような遷移金属のシリケイドおよびナイトライドシリケイド、の少なくとも１つから選択される。特別な具体例では、ゲート酸化物は、ハフニウム酸化物のようなｈｉｇｈ−ｋ酸化物である。
本発明の具体例では、ゲートコンタクトは導電性材料からなり、多結晶シリコン、多結晶ゲルマニウム、Ａｌ、Ｗ、Ｔａ、Ｔｉ、Ｒｕ、Ｐｄ、Ｒｈ、Ｒｅ、Ｐｔ、およびその合金のような金属、ＴｎＮやＴｉＮのような金属ナイトライド、ＴａＳｉＮのような金属シリコンナイトライド、ＲｕＯ２やＲｅＯ３のような導電性酸化物、ＣｏＳｉ２、ＮｉＳｉ２のおよびＴｉＳｉ２のようなフリーシリサイド材料（ＦＵＳＩ）、フリーゲルマナイド材料（ＦＵＧＥ）、仕事関数調整金属、特定のゲート仕事関数を得るための設計材料の少なくとも１つから選択される。特別な具体例では、ゲートコンタクトは、例えばナノワイヤ材料（第１および第２半導体材料）のような、選択された細長い単結晶ナノ構造材料のために仕事関数が設計された材料から形成される。
本発明の具体例では、ソースおよびドレインコンタクトは、シリサイド含有構造（ＮｉＳｉ、ＣｏＳｉ２、ＴｉＳｉ２等）、ゲルマナイド含有構造、金属含有構造、多結晶シリコン、又はそれらの組み合わせの少なくとも１つから選択される導電性材料である。特別な具体例では、ソースおよびドレインは、金属とシリサイドとの組み合わせである。
本発明の具体例では、ソース（代わりにドレイ）領域として機能するヘテロ部分の長さは、１０ｎｍから５００ｎｍまでの範囲である。
本発明の具体例では、チャネル領域の長さは、１ｎｍから１０００ｎｍまでの範囲である。特別な具体例では、チャネル領域の長さは、１ｎｍから１００ｎｍまでの範囲である。
本発明の具体例では、ゲート誘電体の膜厚は、０．５ｎｍから２０ｎｍまでの範囲である。
本発明の具体例では、ドレイン（代わりにソース）領域およびソース（代わりにドレイン）領域として機能するヘテロ部分のドーピングレベルは、１０１８／ｃｃから１０２１／ｃｃの範囲である。特別な具体例では、ドレイン（代わりにソース）領域およびソース（代わりにドレイン）領域として機能するヘテロ部分のドーピングレベルは、１０１９／ｃｃから５×１０２０／ｃｃの範囲である。
本発明の具体例では、チャネル領域のドーピングレベルは、１０１６／ｃｃまでのノンドープの範囲である。特別な具体例では、チャネル領域のドーピングレベルは、１０１４／ｃｃまでのノンドープの範囲である。
トンネル電界効果トランジスタ（ＴＦＥＴ）装置の応用では、例えばナノワイヤのような細長い単結晶ナノ構造は、トンネル電界効果トランジスタの、チャネル領域およびソース／ドレイン領域を形成する。
上述のそして他の、本発明の特徴、性質、および長所は、添付の図面を参照して、本発明の原理を例として表した、以下の詳細な記載より明らかになる。この記載は例としての意味を有し、発明の範囲を限定するものではない。引用される参照図は、添付された図面をいう。
本発明は、特別な具体例について、所定の図面を参酌しながら記載されるが、本発明はこれらに限定されるものではなく、請求の範囲により限定されるものである。記載された図面は概略であり、限定するものではない。図面において、図示目的で、いくつかの要素の大きさは拡張され、縮尺通りに記載されていない。寸法と相対寸法は、本発明の実施の実際の縮小には対応していない。
更に、記載や請求の範囲中の、第１、第２、第３等の用語は、類似の要素の間で区別するために使用され、順位や時間的順序を表す必要はない。そのように使用される用語は、適当な状況下で入替え可能であり、ここに記載された発明の具体例は、ここに記載や図示されたものと異なる順序によっても操作できることを理解すべきである。
また、記載や請求の範囲中の、上、下、上に、下に等の用語は、記載目的のために使用され、相対的な位置を示すものではない。そのように使用される用語は、適当な状況下で入替え可能であり、ここに記載された発明は、ここに記載や図示されたものと異なる順序によっても操作できることを理解すべきである。
特定のドーパントの型をこれ以降で引用するが、これは説明を容易にするために行われ、発明を限定することを意図するものではない。以下で示される例では、材料およびドーパントの型は、本発明を変更することなく、他の適当な材料やドーパントの型と置き換え可能である。
また、請求の範囲で使用される「含む（comprising）」の用語は、それ以降に示される要素に限定して解釈されること排除するものであり、他の要素や工程を排除しない。存在を特定された特徴、整数、工程、または成分は、その通りに解釈されるべきであり、それ以外の他の特徴、整数、工程、または成分、またはそれらの組の存在や追加を排除するものではない。「手段ＡおよびＢを含むデバイス」の表現の範囲は、構成要素ＡとＢのみを含むデバイスに限定されるべきではない。本発明では、単にデバイスに関連した構成要素がＡとＢであることを意味する。
本発明は、本発明の多くの詳細な具体例により述べられる。本発明の他の具体例は、本発明の精神や技術的教示から離れることなく当業者の知識に従って形成することが可能であり、本発明は添付した請求の範囲の文言により限定される。特に、本発明の幾つかの具体例はナノワイヤを参照に記載されるが、これは発明を限定するものではなく、ナノロッド、ナノチューブ、ナノウイスカーや、長軸を有する他の長い実質的に円筒または多角形の構造の例を含むことを意図する。
本発明の少なくとも幾つかの具体例では、トンネル電界効果トランジスタ（ＴＦＥＴ）に存在する、あまりに低いオン電流の問題に関する。この問題を解決するために、ＴＦＥＴの本体部分とは異なった材料からなるヘテロ部分が導入される。このヘテロ部分はＴＦＥＴのソース（又は代わりにドレイン）領域を置き換える。ＴＦＥＴの幾つかの具体例は、更にソースとドレイン領域の少なくとも１つを置き換えるようにヘテロ部分が導入され、ＴＦＥＴの主要部分の半導体材料に匹敵する他の半導体材料により形成されたＴＦＥＴであることを特徴とする。ＴＦＥＴの主要部分やヘテロ部分に他の材料を使用することは、格子定数が異なることを意味する。例えば、もし非常に小さい量のＧｅを含むＳｉＧｅをヘテロ部分に使用した場合、格子定数はＴＦＥＴに使用されるＳｉの格子定数とは異なるが、その違いは非常に小さく、過剰の量の転位を形成することなく、Ｓｉの上に成長さえることが可能である。チャネル領域とソース／ドレイン領域とヘテロ部分がナノワイヤで作製されたＴＦＥＴ装置は、この出願ではＮＷ−ＴＦＥＴと呼ばれる。
本発明の少なくとも幾つかの具体例は、半導体装置の製造に関し、更には半導体基板の上へのナノワイヤトンネル電界効果トランジスタ（ＮＷ−ＴＦＥＴ）の形成に関する。ＮＷ−ＴＦＥＴ構造は、第１半導体材料からなり、第１ドーピングレベルと第１ドーピング組成を有する第１ソース／ドレイン領域を含むナノワイヤとして記載される。ＮＷ−ＴＦＥＴは更に、ヘテロ部分と呼ばれる第２ソース／ドレイン領域を含み、ヘテロ部分は第２半導体材料からなり、第２ドーピングレベルと第２ドーピング組成を有する。本発明の具体例では、ｐドープ領域がナノワイヤの一端に配置され、ｎドープ領域がナノワイヤの他端に配置される。ヘテロ部分は第２半導体材料から形成され、ナノワイヤの第１半導体材料とは異なった格子定数を有し、これにより、ＮＷ−ＴＦＥＴは、ヘテロ部分を有しない半導体ナノワイヤからなるＴＦＥＴと比較して改良された性能を有する。これは、サブスレッシュホールドの傾きがより急であり、これにより電力供給、さらには電力消費を減らすためである。
本発明の第１の具体例では、半導体ナノワイヤを用いたＮＷ−ＴＦＥＴが記載される。ナノワイヤを用いたＴＦＥＴは従来から知られており（例えば、米国出願２００５／０２７４９９２）、ここでは、ナノワイヤは、半導体材料により形成されたアンドープのチャネル領域により分離されたｎドープ領域とｐドープ領域を含む。しかしながら、従来技術には、ヘテロ部分がソース（またはドレイン）領域として働き、ヘテロ部分が、ナノワイヤの主要な半導体材料とは異なる格子定数を有するような装置を含まない。これは、少なくとも１ｅＶのバンドギャップを有する半導体（例えばシリコン）中のトンネルバリアの大きな抵抗に関する典型的な欠点である、低いオン電流（International Technology Roadmap for Semiconductors ITRS roadmapの予想より小さな電流、低電力操作技術のために１ｍＡ／μｍのオーダーのオン電流を現在予想する）の低減または除去が可能となる、特性改良を可能とする。
図１に示され従来技術として記載される典型的なＴＦＥＴ（ナノ構造なし）は、実際はｐ−ｉ−ｎダイオードであり、逆バイアスされて閉じられる。逆バイアスは、ダイオードをオフにする。しかしながら、十分に大きな逆バイアスが与えられた場合、量子力学トンネリングが、（ｐドープ部分の）価電子帯から（ｎドープ部分の）伝導体に、電子で発生し、この効果は通常ツェナーブレイクダウンと呼ばれる。これは図５Ａに示され、図５Ａには、バイアスのかからない、および逆バイアスのかかったｐ−ｉ−ｎダイオードが記載されている。図５Ａ中の矢印は、横切る必要のあるトンネルバリアを示す。ＴＦＥＴでは、トンネル効果が所望され、トランジスタのオン状態を表す。オン状態の電流量は、トンネルバリアの幅により限定される。バリアの幅は、トンネルバリアの両側に高ドープ領域がある場合に、最も小さくなる。これは、高ドープソース（又はドレイン）部分と、ソース（又はドレイン）に隣接したイントリンシック領域において大きなキャリア濃度を形成するゲート電圧を必要とする（トンネルバリア幅に基づくゲートバイアスの効果を示す図５Ｂ参照）。ＭＯＳＦＥＴを有するこの装置に比較した場合、少しの違いがあるが、多くは同じである。トンネルバリア幅は、更にバンドギャップの減少に伴って小さくなる。ＭＯＳＦＥＴは、ｐドープのソースおよびドレイン（ｐ−ＭＯＳＦＥＴ）、またはｎドープのソースおよびドレイン（ｎ−ＭＯＳＦＥＴ）の双方を有し、一方、ＴＦＥＴは、ｐドープソースおよびｎドープドレイン、またはその逆を有する。しかしながら、チャネルは双方の装置において低ドープであり、高移動度のチャネルを形成するためにゲート電圧が与えられる。それゆえに、もしチャネルバリアにかかわる抵抗が十分に小さくできれば、ＴＦＥＴのオン電流は原理的にＭＯＳＦＥＴのオン電流に匹敵するようになる（通常、ＴＦＥＴのオン電流は、しかしながら、対応するＭＯＳＦＥＴのオン電流より十分に小さい）。ＴＦＥＴのオフ電流は、一般には非常に小さく、これはトンネルバリアの存在による。従来のＭＯＳＦＥＴでは、一方で、特にデバイスサイズの小型化において、ソースドレインリーク電流の原因となる短チャネル効果に悩まされる。
本発明の幾つかの具体例のＮＷ−ＴＦＥＴは、チャネルのトンネルバリアにヘテロ部分を導入することにより、低いオン電流の問題を解決し、緩和している。このヘテロ部分は、高ドープ材料から形成され、ナノワイヤに使用される材料、および／またはソース、ドレインおよびチャネル領域に使用される材料とは異なった親和力を有する材料、より小さなバンドギャップを有しても良い。
本発明の幾つかの具体例のＮＷ−ＴＦＥＴは、更に、少なくとも１つのナノワイヤを有するＴＦＥＴとして特徴づけられる。このナノワイヤは、ＴＦＥＴのソース領域、チャネル領域、およびドレイン領域を含み、これにより、ソースおよびドレイン領域の一つがヘテロ領域であり、これにより、ヘテロ領域は、ナノワイヤの他の領域に使用された材料と異なった材料から形成される。特に、ヘテロ部分は、ナノワイヤのソース領域であり、またはソース領域として機能する。代わりに、ヘテロ部分は間もワイヤのドレイン領域であっても良い。
本発明の幾つかの具体例のＮＷ−ＴＦＥＴ中のナノワイヤは、ナノワイヤの直径が１ｎｍと５００ｎｍの間、ナノワイヤの長さが５ｎｍと２μｍの間の、半導体ナノワイヤとして特徴づけられる。特別な具体例では、ナノワイヤの直径は、２ｎｍと２００ｎｍの間、ナノワイヤの長さは１０ｎｍと１μｍの間である。
本発明の具体例によれば、ＮＷ−ＴＦＥＴのソース領域は、ｎ型ＮＷ−ＴＦＥＴの場合には高ｐドープの第１半導体材料からなり、又は代わりのｐ型ＮＷ−ＴＦＥＴの場合には、ソース領域は高ｎドープとなる。ＮＷ−ＴＦＥＴのドレイン領域は、ｎ型ＮＷ−ＴＦＥＴの場合には高ｎドープの第２半導体材料からなり、又は代わりのｐ型ＮＷ−ＴＦＥＴの場合には、ソース領域は高ｎドープとなる。ＮＷ−ＴＦＥＴのドレイン領域はヘテロ部分から形成され、これは第２半導体材料からなり、これは、ｎ型のＮＷ−ＴＦＥＴの場合は高ｎドープである。代わりにｐ型のＮＷ−ＴＦＥＴの場合には、ソース領域は高ｐドープである。本発明の具体例では、ソース領域と、ドレイン領域として機能するヘテロ接合のドーピングレベルは、１０１８／ｃｃから１０２１／ｃｃの範囲である。ソース領域と、ドレイン領域として機能するヘテロ接合のドーピングレベルは、例えば１０１９／ｃｃから１０２０／ｃｃの範囲であっても良い。このドーピングは、ナノワイヤの成長中に行われ（例えば、成長中に適当なドーピングガスを加えることで行われ）、またはナノワイヤの成長後に行われる。
本発明の具体例では、ＮＷ−ＴＦＥＴのドレイン領域は、ｎ型ＮＷ−ＴＦＥＴの場合には高ｎドープの第１半導体材料からなり、又は代わりにｐ型ＮＷ−ＴＦＥＴの場合には、ソース領域は高ｐドープとなる。ＮＷ−ＴＦＥＴのソース領域は、ヘテロ部分から形成され、これは第２半導体材料からなり、これは、ｎ型のＮＷ−ＴＦＥＴの場合は、高ｐドープである。代わりにｐ型のＮＷ−ＴＦＥＴの場合、ソース領域は高ｎドープである。本発明の具体例では、ドレイン領域と、ソース領域として機能するヘテロ接合のドーピングレベルは、例えば１０１８／ｃｃから１０２１／ｃｃの範囲である。ドレイン領域と、ソース領域として機能するヘテロ接合のドーピングレベルは、例えば１０１９／ｃｃから１０２０／ｃｃの範囲であっても良い。このドーピングは、ナノワイヤの成長中に行われ（例えば、成長中に適当なドーピングガスを加えることで行われ）、またはナノワイヤの成長後に行われる。
ＮＷ−ＴＦＥＴのチャネル領域は、ナノワイヤ中に形成され第１半導体材料から形成されても良い。ＮＷ−ＴＦＥＴのチャネル領域は、ソースとドレイン領域に間に設けられる。本発明の具体例では、チャネル領域のドーピングレベルは、１０１６／ｃｃまでのアンドープの範囲である。チャネル領域のドーピングレベルは、例えば１０１４／ｃｃまでのアンドープの範囲である。このドーピングは、ナノワイヤの成長中に行われ（例えば、成長中に適当なドーピングガスを加えることで行われ）、またはナノワイヤの成長後に行われる。
ナノワイヤのソース／ドレイン領域およびチャネル領域の少なくとも１つを作製するのに使用される第１半導体材料は、Ｓｉ、Ｇｅ、Ｃおよびその２元系化合物のようなＩＶ族材料、Ｉｎ、Ｇａ、Ａｓ、Ｓｂ、Ａｌ、Ｐ、Ｂ、Ｎ、およびその２元系、３元系、および４元系化合物のようなＩＩＩ／Ｖ族材料、またはＣｄ、Ｚｎ、Ｓ、Ｓｅ、Ｔｅ、Ｏおよびその２元系、３元系、および４元系化合物のようなＩＩ／ＶＩ族材料、の少なくとも１つから選択される。特別な具体例では、第１半導体材料はシリコンである。
チャネル領域の長さは、１ｎｍから１０００ｎｍの範囲であり、例えば１ｎｍから１００ｎｍの範囲である。
ヘテロ部分は、第２半導体材料から形成されてもよく、第２半導体材料は、ナノワイヤの第１半導体材料とは異なった格子定数を有しても良い。第２半導体材料は、高ドープであり、Ｓｉ、Ｇｅ、Ｃおよびその２元系化合物のようなＩＶ族材料、Ｉｎ、Ｇａ、Ａｓ、Ｓｂ、Ａｌ、Ｐ、Ｂ、Ｎ、およびその２元系、３元系、および４元系化合物のようなＩＩＩ／Ｖ族材料、またはＣｄ、Ｚｎ、Ｓ、Ｓｅ、Ｔｅ、Ｏおよびその２元系、３元系、および４元系化合物のようなＩＩ／ＶＩ族材料、の少なくとも１つから選択される。特別な具体例では、第２半導体材料はＳｉ１−ｘＧｅｘ、ただしｘ＞０．５である。
代わりに、ヘテロ部分は、金属（Ａｌ、Ｗ、Ｔａ、Ｔｉ、Ｒｕ、Ｐｄ、Ｒｈ、Ｒｅ、Ｐｔ、およびそれらの合金）、シリサイド、ゲルマナイド、ＴａＮやＴｉＮのような金属ナイトライド、ＲｕＯ２やＲｅＯ２のような導電性酸化物、ＣｏＳｉ２、ＮｉＳｉ２のようなシリサイド金属、金属ゲルマナイド、およびそれらの合金また混合物でも良い。
ヘテロ部分の長さは、１０ｎｍから５００ｎｍまでの範囲である。
ナノワイヤのサイドウォール上に、特に、ナノワイヤのチャネル領域のサイドウォール上に、ゲート構造が配置される。ゲート構造は、ゲート酸化物（ゲート誘電体とも呼ばれる）およびゲート電極（ゲートコンタクトとも呼ばれる）を含む。ゲート酸化物はナノワイヤのチャネル領域に直接コンタクトを形成する。特に、ゲート酸化物は、チャネル領域の外部サイドウォールを健全におおう。そのような完全な被覆を確実にするために、ゲート酸化物は、高ドープのドレインおよびソース領域と小さなオーバーラップを形成することが望まれる。ゲート酸化物の上にはゲートコンタクトが堆積され、これによりゲートコンタクトはゲート酸化物の上部に配置されてゲート酸化物全体を覆うことが好ましい。ゲート酸化物とゲートコンタクトとを含むゲート構造は、上述のように、ゲート構造の周囲全体としても良い。
ゲート酸化物は、シリコンベース酸化物（例えば二酸化シリコン、シリコン酸窒化物）、アルミニウム酸化物、ｈｉｇｈ−ｋ酸化物（酸化物、窒化酸化物）、Ｈｆ、Ｔａ、Ｔｉ、Ｎｂ、Ｖ、Ｙ、Ｚｒのような遷移金属のシリケイトおよびナイトライドシリケイト、の少なくとも１つから選択しても良い。特別な具体例では、ゲート酸化物は、ハフニウム酸化物のようなｈｉｇｈ−ｋ酸化物である。ゲート酸化物の膜厚は、０．５ｎｍから２０ｎｍの範囲である。
ゲートコンタクトは導電性材料からなり、多結晶シリコン、多結晶ゲルマニウム、Ａｌ、Ｗ、Ｔａ、Ｔｉ、Ｒｕ、Ｐｄ、Ｒｈ、Ｒｅ、Ｐｔ、およびその合金のような金属、ＴｎＮやＴｉＮのような金属ナイトライド、ＴａＳｉＮのような金属シリコンナイトライド、ＲｕＯ２やＲｅＯ３のような導電性酸化物、ＣｏＳｉ２、ＮｉＳｉ２のおよびＴｉＳｉ２のようなフリーシリサイド材料（ＦＵＳＩ）、フリーゲルマナイド材料（ＦＵＧＥ）、仕事関数調整金属、特定のゲート仕事関数を得るための設計材料の少なくとも１つから選択されることが好ましい。特別な具体例では、Ｔ−ＦＥＴの所望の閾値電圧を得るために、ゲートコンタクトは、選択されたナノワイヤ材料、ゲート酸化物材料、およびゲート酸化物膜厚（第１および第２半導体材料）のために仕事関数が設計された材料から形成される。
ＮＷ−ＴＦＥＴは、更に、ソース領域とドレイン領域のそれぞれの上に電気コンタクトを含む（ここでは、ソースまたはドレイン領域の１つがヘテロ部分）。ソース領域とドレイン領域のそれぞれの上の電気コンタクトはコンタクト材料であり、シリサイド含有構造（ＮｉＳｉ、ＣｏＳｉ２、ＴｉＳｉ２等）、ゲルマナイド含有構造、金属含有構造、多結晶シリコン、又はそれらの組み合わせの少なくとも１つから選択される導電性材料である。特別な具体例では、ソース領域とドレイン領域のそれぞれの上の電気コンタクトは、金属とシリサイドとの組み合わせである。
集積回路では、本発明のナノワイヤトンネル電界効果トランジスタは、ｎ型トランジスタ装置またはｐ型トランジスタ装置の双方に使用できる。
図２は、本発明の具体例にかかるＮＷ−ＴＦＥＴ構造の断面図であり、図３は、本発明の具体例にかかるＮＷ−ＴＦＥＴ構造の正面図である。
示した具体例では、ヘテロ部分９が、ゲート構造７、８により部分的に覆われ、ヘテロ部分の長さに応じてゲート構造７、８の外部も部分的に覆われても良い。
本発明の第２の形態では、ナノワイヤトンネル電界効果トランジスタの製造方法が提供される。これ以降、本発明の具体例にかかる方法は、具体例にかかる装置、即ち、図２（断面図）および図３（正面図）に示すような、少なくとも１つの垂直ナノワイヤを含むｎ型のＮＷ−ＴＦＥＴとして示される。これは本発明を限定するものではなく、この方法は少なくとも１つの垂直ナノワイヤを含むｐ型のＮＷ−ＴＦＥＴの作製にも適用できることを理解すべきである。
処理方法の具体例は、図４のフローチャート１００に模式的に示され、以下で述べられる。しかしながら、これは、本発明にかかる好適な装置の製造方法の単なる例示であり、これ以降で示す処理工程の順序は、本発明をこれに限定するものではないことを理解すべきである。
第１工程１１０では、基板１が提供される。基板１はシリコン基板やシリコンオンインシュレータ（ＳＯＩ）基板のような半導体基板であることが好ましいが、例えばガラス、セラミック等の多の好適な基板を使用しても構わない。必要であれば、触媒を基板（１１１）の上に堆積させてもよく、触媒粒子の必要性は、ナノワイヤを作製するのに使用する技術に依存する。
次の工程１１２では、例えばＶＬＳ（気相液相成長）の手段によりナノワイヤを成長させるが、当業者に知られた他の適当な技術を、本発明にかかるナノワイヤの形成に使用しても構わない。例えば、ナノワイヤは、ＣＶＤ（化学気相成長）、ＭＯＣＶＤ（金属有機化学気相成長）、又はＰＥＣＶＤ（プラズマ有機化学気相成長）等の技術を用いて成長させてもよい。代わりに、ＰＬＤ（パルスレーザデポジション）、ＥＣＤ（電気化学デポジション）、電子ビーム、またはＭＢＥ（分子線エピタキシ）等がナノワイヤの成長に使用されても良い。
ナノワイヤの成長中に、異なった領域に、ナノワイヤのドレイン領域、チャネル領域、およびソース領域を作製する必要がある。ナノワイヤの異なった領域は、成長工程中にドープされ、ｎ型領域またはｐ型領域が得られる。代わりに、ナノワイヤのドーピングは、追加のドーピング工程の手段により、ナノワイヤの成長後に行われても良い。例えばソース領域／ドレイン領域のような１つの特定の領域のドーピングは、特別な具体例では均一であるが、ドーピングプロファイルは不均一であっても良い。
ナノワイヤの成長中に、最初にドレイン領域３（又は、代わりにソース領域）が形成される必要がある。ドレイン領域３は第１半導体材料からなり、これは第１導電型のドーパントで高ドープされている。例えば、ｎ型のＮＷ−ＴＦＥＴの場合はｎドープであり、代わりにｐ型のＮＷ−ＴＦＥＴの場合は、ドレイン領域は高ｐドープである。ソース領域のドーピングレベルは、１０１８／ｃｃから１０２１／ｃｃの範囲であっても良い。ソース領域のドーピングレベルは、例えば、１０１９／ｃｃから５×１０２０／ｃｃの範囲である。
続いて、ＮＷ−ＴＦＥＴのチャネル領域が、ナノワイヤ中に形成される。チャネル領域は、好適には第１半導体材料から形成されるが、他の好適な／交換可能な材料を用いても構わない。チャネル領域のドーピングレベルは、１０１６／ｃｃまでのノンドープの範囲であっても良い。チャネル領域のドーピングレベルは、例えば、１０１４／ｃｃまでのノンドープの範囲である。
次に、ヘテロ部分９がチャネル領域４の上に形成され、ヘテロ部分はＮＷ−ＴＦＥＴのソース領域（又は、代わりにドレイン領域として）として機能する。ヘテロ部分９は第２半導体材料から形成され、ナノワイヤの主体部分を形成するのに使用される第１半導体材料と異なった格子定数を有する。第２半導体材料は第２導電型により高ドープされている。第２導電型材料は、Ｓｉ、Ｇｅ、Ｃおよびその２元系化合物のようなＩＶ族材料、Ｉｎ、Ｇａ、Ａｓ、Ｓｂ、Ａｌ、Ｐ、Ｂ、Ｎ、およびその２元系、３元系、および４元系化合物のようなＩＩＩ／Ｖ族材料、またはＣｄ、Ｚｎ、Ｓ、Ｓｅ、Ｔｅ、Ｏおよびその２元系、３元系、および４元系化合物のようなＩＩ／ＶＩ族材料、の少なくとも１つから選択される。特別な具体例では、第２半導体材料はＳｉ１−ｘＧｅｘ、ただしｘ＞０．５である。ヘテロ部分のドーピングレベルは、ヘテロ部分がソース領域（又は代わりにドレイン領域）として機能するように形成され、好適には１０１８／ｃｃから１０２１／ｃｃの範囲である。ソース領域のドーピングレベルは、より好適には、例えば、１０１９／ｃｃから５×１０２０／ｃｃの範囲である。
代わりに、ヘテロ部分は、金属（Ａｌ、Ｗ、Ｔａ、Ｔｉ、Ｒｕ、Ｐｄ、Ｒｈ、Ｒｅ、Ｐｔ、およびそれらの合金）、シリサイド、ゲルマナイド、ＴａＮやＴｉＮのような金属ナイトライド、ＲｕＯ２やＲｅＯ２のような導電性酸化物、ＣｏＳｉ２、ＮｉＳｉ２のようなシリサイド金属、金属ゲルマナイド、およびそれらの合金また混合物でも良い。
次の工程１１３では、ゲート酸化物がナノワイヤのサイドウォールの上に形成される必要がある。更には、ナノワイヤのチャネル領域のサイドウォール上に形成される必要がある。ゲート構造は、ゲート酸化物８（ゲート誘電体とも呼ばれる）を含む。第１にゲート酸化物８が形成され、ナノワイヤ１１３のチャネル領域４の上に直接堆積される。ゲート酸化膜８はチャネル領域４の外部サイドウォールを完全に覆う。チャネル領域を完全に覆うために、高ドープのドレインおよびソース領域にゲート酸化物を少し重ねることが望まれる。ゲート酸化物は、犠牲層の手段でナノワイヤの一部（例えばチャネル領域）に限定しても良い。犠牲層は、酸化物の堆積前にエッチング除去される（これは、例えば、ナノワイヤ成長後にウエハ上に他の材料が堆積され、ナノワイヤが他の材料中に埋め込まれることを含む）。これは、犠牲層がナノワイヤのチャネル領域に合うように行われるべきである。犠牲層の除去後に、酸化膜のような誘電体が、ナノワイヤのチャネル領域上に堆積されても良い。
次の工程で、集積されたドレインコンタクトがナノワイヤの底面に形成され、ドレイン領域３とコンタクトされる。
ゲートコンタクト（電極）がゲート誘電体１１４の上に形成され、ゲートコンタクトがゲート誘電体、例えばゲート酸化膜の上に堆積され、ゲート酸化膜の全体を覆う。
ゲート誘電体は、シリコンベース酸化物（例えば二酸化シリコン、シリコン酸窒化物）、アルミニウム酸化物、ｈｉｇｈ−ｋ酸化物（酸化物、窒化酸化物）、Ｈｆ、Ｔａ、Ｔｉ、Ｎｂ、Ｖ、Ｙ、Ｚｒのような遷移金属のシリケイドおよびナイトライドシリケイド、の少なくとも１つから選択しても良い。特別な具体例では、ゲート酸化物は、ハフニウム酸化物のようなｈｉｇｈ−ｋ酸化物である。ゲート酸化物の膜厚は、０．５ｎｍから２０ｎｍの範囲である。
ゲートコンタクトは導電性材料からなり、多結晶シリコン、多結晶ゲルマニウム、Ａｌ、Ｗ、Ｔａ、Ｔｉ、Ｒｕ、Ｐｄ、Ｒｈ、Ｒｅ、Ｐｔ、およびその合金のような金属、ＴｎＮやＴｉＮのような金属ナイトライド、ＴａＳｉＮのような金属シリコンナイトライド、ＲｕＯ２やＲｅＯ３のような導電性酸化物、ＣｏＳｉ２、ＮｉＳｉ２のおよびＴｉＳｉ２のようなフリーシリサイド材料（ＦＵＳＩ）、フリーゲルマナイド材料（ＦＵＧＥ）、仕事関数調整金属、特定のゲート仕事関数を得るための設計材料の少なくとも１つから選択されることが好ましい。特別な具体例では、ゲートコンタクトは、選択されたナノワイヤ材料、ゲート酸化物材料、およびゲート酸化物膜厚のために仕事関数が設計された材料から形成される。
最後１１５に、電気コンタクトが、ナノワイヤの上に配置された（ソース領域として機能する）ヘテロ部分の上に形成される。電気コンタクトは、シリサイド含有構造（ＮｉＳｉ、ＣｏＳｉ２、ＴｉＳｉ２等）、ゲルマナイド含有構造、金属含有構造、多結晶シリコン、又はそれらの組み合わせの少なくとも１つから選択される導電性材料である。特別な具体例では、ソース領域とドレイン領域のそれぞれの上の電気コンタクトは、金属とシリサイドとの組み合わせである。
成長中にナノワイヤのドープしない場合、追加のドーピング工程が特徴となる。例えば、ドーパント要素の注入に続いて、例えばアニールによりドーパント要素が活性化され、ナノワイヤのｎ型およびｐ型領域が得られる。代わりに、ナノワイヤ領域（図示せず）の上にドーパント層とも呼ばれるドーパント要素を含む層が堆積され、またはドーパント金属が例えば電気化学デポジションで選択的に堆積されても良い。アニール工程は、ドーパントをナノワイヤ領域に取り込むために適用され、これによりｎ型またはｐ型領域となる。
ＮＷ−ＴＦＥＴを得るための全ての処理手順は、例えばｎ型ＮＷ−ＴＦＥＴのために図２に例示され、既に先の工程で述べたように、存在するＮＷ−ＴＦＥＴ構造の上に第２のＮＷ−ＴＦＥＴ構造を作製するために、ドレインコンタクトの上から繰り返しても良い。第１のＮＷ−ＴＦＥＴ構造がｎ型のＮＷ−ＴＦＥＴ構造の場合、例えば第２の構造は、ｐ型のＮＷ−ＴＦＥＴ構造であっても良い。
例１：高ｐドープＧｅヘテロ部分を有する（シリコン）ｎ型ＮＷ−ＴＦＥＴに対する電子親和力の影響を示す、デバイスシミュレータＭＥＤＩＣＩによりシミュレーション
デバイスシミュレータ「ＭＥＤＩＣＩ」を用いてシミュレーションが行われ、高ｐドープＧｅヘテロ部分を有する（シリコン）ｎ型ＮＷ−ＴＦＥＴに対する電子親和力の影響が示される。シミュレーションに使用されたＮＷ−ＴＦＥＴが図７Ａに示される。ＮＷ−ＴＦＥＴ構造は２次元であり、ダブルゲート２４を有する、中央部分の高さ（酸化物の間）は１００ｎｍであり、酸化ハフニウム２３の高さは４ｎｍである。ソース領域を形成する高ｐドープヘテロ部分２５の幅は３０ｎｍであり、チャネル領域２１の幅は６０ｎｍであり、高ｎドープドレイン２２部分の幅は３０ｎｍである。ヘテロ部分２５は、Ｓｉ０Ｇｅ１又はＧｅからなる。ＭＥＤＩＣＩにおけるＳｉ０Ｇｅ１の定義は、Ｇｅのバンドギャップを有するが、Ｓｉの電子親和力を有する人工材料である。シミュレーションに使用されるＮＷ−ＴＦＥＴ中のドーピング濃度とドーパントタイプを、表１に示す
Figure 2008103702
 シミュレーションに使用されるＮＷ−ＴＦＥＴ中のドーピング濃度とドーパントタイプ
図６Ａに示すＮＷ−ＴＦＥＴ構造の電気的特性は、図６Ｂに示される。Ｇｅカーブは右にシフトし、Ｓｉ０Ｇｅ１カーブと同じゲート電圧（Ｖｇｓ＝０Ｖ）でトンネリングの兆候が始まる。双方のカーブの良好な比較が可能である。Ｇｅヘテロ部分を有するＮＷ−ＴＦＥＴでは、Ｓｉ０Ｇｅ１を有するＮＷ−ＴＦＥＴより高いオン電流と急峻なサブシュレッシュホールドの傾きが得られる。これは、ヘテロ部分のソース領域のＧｅの電子親和力が、チャネル領域中のＳｉの電子親和力より小さいために、トンネルバリアの幅が減少するが、一方でＳｉ０Ｇｅ１に対しては、電子親和力はＳｉと同じであるという事実による。図６Ｂのシミュレーションは、それゆえに、材料のバンドギャップのみが重要ではなく、電子親和力も重要であることを示す。シミュレーションは、更に、ｎ型のＮＷ−ＴＦＥＴのソース領域の一部を形成するｐドープヘテロ部分の場合、例えば、ヘテロ部分の電子親和力は、ナノワイヤの主要部分の電子親和力より小さいことを示す。
例２：高ｎドープヘテロ部分を有する（シリコン）ｐ型ＮＷ−ＴＦＥＴに対する電子親和力の影響を示す、デバイスシミュレータＭＥＤＩＣＩによりシミュレーション
デバイスシミュレータ「ＭＥＤＩＣＩ」を用いてシミュレーションが行われ、高ｎドープヘテロ部分を有する（シリコン）ｐ型ＮＷ−ＴＦＥＴに対する電子親和力の影響が示される。シミュレーションに使用されたＮＷ−ＴＦＥＴが図７Ａに示される。ＮＷ−ＴＦＥＴ構造は、２次元であり、ダブルゲート２４を有する、中央部分の高さ（酸化物の間）は１００ｎｍであり、ハフニウムゲート２３の酸化物の高さは４ｎｍである。高ｐドープソース領域２０の幅は３０ｎｍであり、チャネル領域２１の幅は１００ｎｍであり、ドレイン領域を形成する高ｎドープヘテロ部分２５の幅は３０ｎｍである。ヘテロ部分２５は、Ｓｉ又は人工材料Ｘのいずれかからなる。人工材料Ｘは、大きな電子親和力（Ｅａｆｆ，Ｘ＝４．６９ｅＶ、正しい値Ｅａｆｆ，Ｓｉ＝４．１７ｅＶに代えて）を除いてＳｉの全ての特性を有する。シミュレーションに使用されるＮＷ−ＴＦＥＴのドーピング濃度とドーピングタイプを、表２に示す。
Figure 2008103702
 シミュレーションに使用されるＮＷ−ＴＦＥＴ中のドーピング濃度とドーパントタイプ
図７Ａに示すＮＷ−ＴＦＥＴ構造の電気的特性は、図７Ｂに示される。人工Ｘヘテロ部分を有するＮＷ−ＴＦＥＴでは、全てＳｉのＮＷ−ＴＦＥＴに比べて、より高いオン電流と急峻なサブシュレッシュホールドの傾きが得られる。これは、ヘテロ部分のドレイン領域の人工材料Ｘの電子親和力が、チャネル領域中のＳｉの電子親和力より大きいために、トンネルバリアの幅が減少するという事実による。図７Ｂのシミュレーションは、それゆえに、ヘテロ部分の材料のバンドギャップがナノワイヤの主要部分のバンドギャップと同じである場合でも、ＮＷ−ＴＦＥＴのオン電流は、適当な電子親和力を有するヘテロ部分を有することにより改良されることを示す。シミュレーションは、更に、ｐ型のＮＷ−ＴＦＥＴのドレイン領域の一部を形成するｎドープヘテロ部分の場合、例えばヘテロ部分の電子親和力は、ナノワイヤの主要部分の電子親和力より大きいことを示す。
上述のように、トンネル電界効果トランジスタ（ＴＦＥＴ）は、金属酸化物電界効果トランジスタ（ＭＯＳＦＥＴ）の後継者と考えられるが、シリコンベースのＴＦＥＴは一般に低いオン電圧、トンネルバリアの大きな抵抗による欠点が問題となる。より高いオン電流を得るために、ソース（ドレイン）領域として機能するゲルマニウム（Ｇｅ）ヘテロ部分を有するＴＦＥＴが使用される。ヘテロ部分（９）を有するナノワイヤベース構造が導入され、シリコンとゲルマニウムの間の格子不整合が、高い不完全な界面とならないようになった。静的な電力の低減と同様に動的な電力の低減が、従来のＭＯＳＦＥＴ形状に匹敵する結果となる。ナノワイヤＳｉ／ＧｅＴＦＥＴによる超高密度オンチップトランジスタを用いた、多層の論理が期待される。
例示的な具体例が、図面を参照図に記載されている。ここで示される具体例と図面は、限定ではなく、例示であることを意図する。
ＴＦＥＴの概略図（従来技術）を示す。 本発明の具体例にかかるＮＷ−ＴＦＥＴの断面図を示す。 本発明の具体例にかかるＮＷ−ＴＦＥＴの正面図を示す。 本発明にかかるＮＷ−ＴＦＥＴの製造方法のフローのダイアグラムを示す。 ソースドレインバイアスを加えない場合および加えた場合（ゲートバイアス無し）の、図１（従来技術）に示すＴＦＥＴの典型的なバンドダイアグラムを示す。矢印は、横切る必要のあるトンネルバリアを示す。 ゲートバイアスを加えない場合および加えた場合（ソースドレインバイアス無し）の、図１（従来技術）に示すＴＦＥＴの典型的なバンドダイアグラムを示す。矢印は、横切る必要のあるトンネルバリアを示す。 図６Ｂのシミュレーションに使用するＴＦＥＴ構造を示す。この構造は、２次元であり、ダブルゲートを有する。中央部分のゲート高さ（酸化物の間）は１００ｎｍであり、酸化ハフニウムの高さは４ｎｍである。高いｐドープヘテロ部分の幅は３０ｎｍであり、チャネル部分の幅は１００ｎｍであり、高いｎドープ部分の幅は３０ｎｍである。ヘテロ部分、Ｓｉ０Ｇｅ１又はＧｅのいずれかから形成される。 Ｓｉ０Ｇｅ１ヘテロ部分およびはＧｅヘテロ部分を有する図６Ａに示すＴＦＥＴ構造のための、ゲート電圧Ｖｇａｔｅの関数としてのソースドレイン電流Ｉｄｓを示す。全てのカーブに対して電圧Ｖｄｓ＝１である。 図７Ｂのシミュレーションに使用するＴＦＥＴ構造を示す。この構造は、２次元であり、ダブルゲートを有する。中央部分のゲート高さ（酸化物の間）は６０ｎｍであり、酸化ハフニウムの高さは４ｎｍである。高いｐドープヘテロ部分の幅は３０ｎｍであり、チャネル部分の幅は１００ｎｍであり、高いｎドープ部分の幅は３０ｎｍである。ヘテロ部分、Ｓｉ、又はＳｉの全ての特徴とナノワイヤ材料の残余に非アックして高い電子親和力を有する人工材料Ｘから形成される。 Ｓｉヘテロ部分と、ナノワイヤ材料の残りより大きな電子親和力を有する人工材料Ｘからなるヘテロ部分を有する図７Ａに示すＴＦＥＴ構造のための、ゲート電圧Ｖｇａｔｅの関数としてのソースドレイン電流Ｉｄｓを示す。全てのカーブに対して電圧Ｖｄｓ＝１である。

Claims (29)

  1. 少なくとも１つの細長い単結晶ナノ構造（ＮＷ−ＴＦＥＴ）を含み、細長い単結晶ナノ構造は、第１半導体材料からなる第１部分と、第１半導体材料とは異なった格子定数を有する第２半導体材料からなる第２部分とを有するトンネル電界効果トランジスタ（ＴＦＥＴ）半導体装置であって、
    ＮＷ−ＴＦＥＴのソース及びドレイン領域（３）の少なくとも１つが第１部分に配置され、第１導電型に高ドープされ、
    ＮＷ−ＴＦＥＴのソース及びドレイン領域の少なくとも１つが第２部分（ヘテロ部分（９）とよばれる）に配置され、第２導電型に高ドープされ、
    第１半導体材料のチャネル領域（４）が、第１導電型または第２導電型に低ドープされて、ソースとドレイン領域の間に配置され、
    細長い単結晶ナノ構造のチャネル領域上にゲート構造が配置され、ゲート構造は、ゲート誘電体（８）と、そのゲート誘電体の上に配置されたゲートコンタクト（７）を含む、トンネル電界効果トランジスタ（ＴＦＥＴ）半導体装置。
  2. ゲート構造が、細長い単結晶ナノ構造のチャネル領域を完全に覆う請求項１に記載のトンネル電界効果トランジスタ（ＴＦＥＴ）半導体装置。
  3. 更に、ソース領域とドレイン領域のそれぞれの上に電気的コンタクト（２、６）を含む請求項１または２に記載のトンネル電界効果トランジスタ（ＴＦＥＴ）半導体装置。
  4. 第１半導体材料は、ＩＶ族材料およびその２元系化合物、ＩＩＩ／Ｖ族材料およびその２元系、３元系、および４元系化合物、またはＩＩ／ＶＩ族材料およびその２元系、３元系、および４元系化合物、の少なくとも１つから選択される請求項１〜３のいずれかに記載のトンネル電界効果トランジスタ（ＴＦＥＴ）半導体装置。
  5. 第１半導体材料が、シリコンを含む請求項１〜４のいずれかに記載のトンネル電界効果トランジスタ（ＴＦＥＴ）半導体装置。
  6. ヘテロ部分が、細長い単結晶ナノ構造の第１半導体材料とは格子定数が異なる第２半導体材料からなる請求項１〜５のいずれかに記載のトンネル電界効果トランジスタ（ＴＦＥＴ）半導体装置。
  7. 第２半導体材料は、ＩＶ族材料およびその２元系化合物、ＩＩＩ／Ｖ族材料およびその２元系、３元系、および４元系化合物、またはＩＩ／ＶＩ族材料およびその２元系、３元系、および４元系化合物、の少なくとも１つから選択される請求項１〜６いずれかに記載のトンネル電界効果トランジスタ（ＴＦＥＴ）半導体装置。
  8. 第２半導体材料は、ゲルマニウムまたはＳｉ１−ｘＧｅｘ（ｘ＞０．５）を含む請求項１〜７のいずれかに記載のトンネル電界効果トランジスタ（ＴＦＥＴ）半導体装置。
  9. 第２半導体材料は、第１半導体材料より小さなバンドギャップを有する請求項１〜８のいずれかに記載のトンネル電界効果トランジスタ（ＴＦＥＴ）半導体装置。
  10. 第２半導体材料は、第１半導体材料とは異なった電子親和力を有する請求項１〜９のいずれかに記載のトンネル電界効果トランジスタ（ＴＦＥＴ）半導体装置。
  11. 第２半導体材料は、その導電型がｐ型の場合に、第１半導体材料より小さな電子親和力を有し、第２半導体材料は、その導電型がｎ型の場合に、第１半導体材料より大きな電子親和力を有する請求項１〜１０のいずれかに記載のトンネル電界効果トランジスタ（ＴＦＥＴ）半導体装置。
  12. ヘテロ部分は、金属（Ａｌ、Ｗ、Ｔａ、Ｔｉ、Ｒｕ、Ｐｄ、Ｒｈ、Ｒｅ、Ｐｔ、およびそれらの合金）、シリサイド、ゲルマナイド、金属ナイトライド、導電性酸化物、シリサイド金属、金属ゲルマナイド、およびそれらの合金また混合物の少なくとも１つから選択される請求項１〜５のいずれかに記載のトンネル電界効果トランジスタ（ＴＦＥＴ）半導体装置。
  13. 少なくとも１つの細長いナノ構造の直径は、１０ｎｍと５００ｎｍの間である請求項１〜１２のいずれかに記載のトンネル電界効果トランジスタ（ＴＦＥＴ）半導体装置。
  14. 少なくとも１つの細長いナノ構造の長さは、５ｎｍと２μｍの間、好適には１０ｎｍと１μｍの間である請求項１〜１３のいずれかに記載のトンネル電界効果トランジスタ（ＴＦＥＴ）半導体装置。
  15. ゲート誘電体は、シリコンベース酸化物、アルミニウム酸化物、ｈｉｇｈ−ｋ酸化物、遷移金属のシリケイトおよびナイトライドシリケイトの少なくとも１つから選択される請求項１〜１４のいずれかに記載のトンネル電界効果トランジスタ（ＴＦＥＴ）半導体装置。
  16. ゲート誘電体は、ハフニウム酸化物である請求項１５に記載のトンネル電界効果トランジスタ（ＴＦＥＴ）半導体装置。
  17. ゲートコンタクトは導電性材料からなり、多結晶シリコン、多結晶ゲルマニウム、金属または金属合金、金属ナイトライド、金属シリコンナイトライド、導電性酸化物、フリーシリサイド材料、フリーゲルマナイド、仕事関数調整金属、特定のゲート仕事関数を得るための設計材料の少なくとも１つから選択される請求項１〜１６のいずれかに記載のトンネル電界効果トランジスタ（ＴＦＥＴ）半導体装置。
  18. ゲートコンタクトは、特に第１および第２半導体材料、ゲート誘電体、およびゲート誘電体膜厚のために仕事関数が設計された金属からなる請求項１〜１７のいずれかに記載のトンネル電界効果トランジスタ（ＴＦＥＴ）半導体装置。
  19. ヘテロ部分およびソース領域（ドレイン領域）のそれぞれの上の電気的コンタクトは、シリケイト含有構造、ゲルマナイド含有構造、金属含有構造、多結晶シリコン、またはそれらの組み合わせの少なくとも１つから選択される導電性材料である請求項１〜１８のいずれかに記載のトンネル電界効果トランジスタ（ＴＦＥＴ）半導体装置。
  20. ヘテロ部分およびソース領域（ドレイン領域）のそれぞれの上の電気的コンタクトは、金属とシリサイドの組み合わせである請求項１〜１９のいずれかに記載のトンネル電界効果トランジスタ（ＴＦＥＴ）半導体装置。
  21. チャネル領域の長さは、１ｎｍから１０００ｎｍの範囲、好適には１ｎｍから１００ｎｍの範囲である請求項１〜２０のいずれかに記載のトンネル電界効果トランジスタ（ＴＦＥＴ）半導体装置。
  22. ゲート誘電体の膜厚は、０．５ｎｍから２０ｎｍの範囲である請求項１〜２１のいずれかに記載のトンネル電界効果トランジスタ（ＴＦＥＴ）半導体装置。
  23. ヘテロ部分およびソース領域（ドレイン領域）のドーピングレベルは、１０１８／ｃｃから１０２１／ｃｃの範囲、好適には１０１９／ｃｃから５×１０２０／ｃｃの範囲である請求項１〜２２のいずれかに記載のトンネル電界効果トランジスタ（ＴＦＥＴ）半導体装置。
  24. ヘテロ部分およびソース領域（ドレイン領域）のドーピングレベルは、１０１８／ｃｃから１０２１／ｃｃの範囲、好適には１０１９／ｃｃから５×１０２０／ｃｃの範囲である請求項１〜２３のいずれかに記載のトンネル電界効果トランジスタ（ＴＦＥＴ）半導体装置。
  25. チャネル領域のドーピングレベルは、１０１６／ｃｃドーピングまでのノンドープの範囲、好適には１０１４／ｃｃドーピングまでのノンドープの範囲である請求項１〜２４のいずれかに記載のトンネル電界効果トランジスタ（ＴＦＥＴ）半導体装置。
  26. 細長い単結晶ナノ構造トンネル電界効果トランジスタ（ＮＷ−ＴＦＥＴ）の製造方法であって、
    平面に横たわる基板を準備する工程と、
    基板の上に触媒を選択的に提供する工程と、
    例えばナノワイヤ構造のような、細長い単結晶ナノ構造を成長させる工程であって、細長い単結晶ナノ構造は、第１半導体材料からなる集積されたドレイン（代わりにソース）領域およびチャネル領域と、第１半導体材料とは異なった格子定数を有する第２半導体材料からなるヘテロ部分とを有し、ヘテロ部分はソース（代わりにドレイン）領域として機能する細長い単結晶ナノ構造を成長させる工程と、
    ドレイン（代わりにソース）領域、チャネル領域、およびヘテロ部分を、所望のドーピングレベルとドーパントタイプに、選択的にドーピングする工程と、
    細長い単結晶ナノ構造のドレイン領域に、（集積された）ドレインコンタクトを形成する工程と、
    細長い単結晶ナノ構造のサイドウォール上に、例えばゲート酸化物のようなゲート誘電体を堆積する工程と、
    ゲート誘電体の上に、ゲートコンタクトを堆積する工程と、
    細長い単結晶ナノ構造のヘテロ部分の上に、ソース（代わりにドレイン）コンタクトを形成する工程と、を含む製造方法。
  27. 基板は、Ｓｉウエハである請求項２６に記載の製造方法。
  28. 基板（１）の上にソースコンタクト（２）を形成した後に、触媒を堆積する請求項２６または２７に記載の製造方法。
  29. 請求項１〜２３のいずれかに記載の細長い単結晶ナノ構造のトンネル電界効果トランジスタ（ＮＷ−ＴＦＥＴ）半導体装置を作製するための、請求項２６〜２８に記載の製造方法の使用。
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