KR20120081100A - 터널 전계 효과 트랜지스터 및 그 제조 방법 - Google Patents

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타카시 후쿠이
토모타카 타나카
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국립대학법인 홋가이도 다이가쿠
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Abstract

본 발명은, 작은 서브 임계값으로 동작 가능하면서도 용이하게 제조할 수 있는 터널 전계 효과 트랜지스터에 관한 것이다. 본 발명의 터널 전계 효과 트랜지스터는, 제1 도전형으로 도프된 IV족 반도체 기판과; 상기 IV족 반도체 기판의 (111)면상에 배치된 III-V족 화합물 반도체 나노와이어로서, 상기 IV족 반도체 기판의 (111)면에 접속된 제1 영역과, 상기 제1 도전형과 다른 제2 도전형으로 도프된 제2 영역을 포함한 III-V족 화합물 반도체 나노와이어와; 상기 IV족 반도체 기판에 접속된 소스 전극과; 상기 III-V족 화합물 반도체 나노와이어의 제2 영역에 접속된 드레인 전극과; 상기 IV족 반도체 기판의 (111)면과 상기 III-V족 화합물 반도체 나노와이어의 계면, 또는 상기 III-V족 화합물 반도체 나노와이어의 제1 영역과 제2 영역의 계면에 효과를 미칠 수 있는 위치에 배치된 게이트 전극을 가진다.

Description

터널 전계 효과 트랜지스터 및 그 제조 방법{Tunnel Field Effect Transistor and Method for Manufacturing Same}
본 발명은 III-V족 화합물 반도체 나노와이어(nanowire)를 가지는 터널 전계 효과 트랜지스터 및 그 제조 방법에 관한 것이다.
반도체 마이크로 프로세서 및 고집적 회로는, 금속-산화막-반도체(이하 'MOS'라고 함) 전계 효과 트랜지스터(이하 'FET'라고 함) 등의 소자를 반도체 기판상에 집적해서 제조된다. 일반적으로는, 상보형 MOSFET(이하 'CMOS'라고 함)가 집적회로의 기본 소자(스위치 소자)가 된다. 반도체 기판의 재료로는, IV족 반도체인 실리콘이 주로 사용된다. CMOS를 구성하는 트랜지스터를 소형화함으로써, 반도체 마이크로 프로세서 및 고집적 회로의 집적도 및 성능을 향상시킬 수 있다. CMOS를 소형화할 때의 과제의 하나는 전력 소비량의 증대이다. 전력 소비량 증대의 주된 원인으로서는, 1개의 마이크로칩에 탑재가능한 CMOS의 수가 증가하는 것, 및 단(短)채널 효과에 의한 리크 전류가 증대하는 것의 두가지를 들 수 있다. 이 중, 리크 전류의 증대는 공급 전압의 증대를 초래하게 된다. 따라서, 각 CMOS에 대해서 리크 전류를 억제하여 동작 전압을 저감시킬 필요가 있다.
CMOS의 스위치 특성을 나타내는 지표로서 서브 임계값(mV/digit)이 이용된다. 서브 임계값은 MOSFET를 ON 상태로 하기 위한 최저 구동 전압에 상당한다. 종래의 MOSFET의 스위치 특성은 전자 및 정공(캐리어)의 확산 현상에 기초하는 것이다. 따라서, 종래의 MOSFET에서 서브 임계값 슬로프의 이론적 최소값은 60mV/digit이고, 이것보다 작은 서브 임계값을 나타내는 스위치 특성을 실현할 수는 없었다.
이 물리적인 이론 한계를 초월하여 보다 작은 서브 임계값으로 동작하는 스위치 소자로서 터널 FET(이하 'TFET'라고 함)가 보고되어 있다(예를 들면, 비특허문헌 1, 2 참조). TFET는, 단채널 효과가 없고 또한, 높은 ON/OFF비를 낮은 전압으로 실현할 수 있기 때문에, 차세대 스위치 소자의 유력한 후보로 생각되고 있다. 최근, 나노와이어를 이용한 TFET가 보고되어 있다(예를 들면, 특허문헌 1~4 참조).
특허문헌 1에는, n형 도프 영역(소스/드레인 영역), 비도프 영역(채널 영역) 및 p형 도프 영역(드레인/소스 영역)을 포함한 나노와이어를 가지는 TFET가 기재되어 있다. 비도프 영역(채널 영역)의 위에 게이트 유전체층이 형성되어 있고, 게이트 전극은 게이트 유전체층 위에 배치되어 있다. 이 TFET는, 나노와이어의 제1 영역에 n형 도펀트를 도프하여 소스/드레인 영역을 형성하고, 제2 영역에 p형 도펀트를 도프하여 드레인/소스 영역을 형성하여 제작된다.
특허문헌 2~4에는, n형 도프 영역(소스/드레인 영역), 비도프/저(低)도프 영역(채널 영역) 및 p형 도프 영역(드레인/소스 영역)을 포함한 나노와이어를 가지는 TFET가 기재되어 있다. 비도프/저도프 영역(채널 영역) 위에 게이트 유전체층이 형성되어 있고, 게이트 전극은 게이트 유전체층 위에 배치되어 있다. 이 TFET에서는, 소스 영역과 채널 영역의 접합계면에 있어서 터널 현상이 생긴다. 이 TFET는, 기판 표면에 배치한 금속 촉매를 이용해 나노와이어를 성장시킨 후, n형 또는 p형의 도펀트를 도프하여 소스 영역, 채널 영역 및 드레인 영역을 형성함으로써 제작된다.
특허문헌 1: 미국 특허출원공개 제2005/0274992호 특허문헌 2: 일본 특허공개 2008-72104호 공보 특허문헌 3: 일본 특허공개 2008-103702호 공보 특허문헌 4: 일본 특허공개 2008-252086호 공보
비특허문헌 1: Bhuwalka, K.K., Schulze, J. and Eisele, I., "Scaling the vertical tunnel FET with tunnel bandgap modulation and gate workfunction engineering", IEEE transactions on electron devices, Vol.52, No.5, May (2005), pp.909-917. 비특허문헌 2: Bhuwalka, K.K., Schulze, J. and Eisele, I., "A simulation approach to optimize the electrical parameters of a vertical tunnel FET", IEEE transactions on electron devices, Vol.52, No.7, July (2005), pp.1541-1547.
그렇지만, 특허문헌 1의 기술에는 새로운 재료를 도입할 수 없다는 결점을 가지고 있다.
또, 특허문헌 2~4의 기술에는 나노와이어의 제작 공정에 문제가 있다. 이러한 기술에서는, 금속 촉매를 이용한 기상-액상-고상 메카니즘에 의해 나노와이어를 제작하고 있기 때문에, 금속 촉매로부터의 영향을 막을 수가 없다. 이러한 기술에서는, TFET의 각 영역의 도전형과 불순물 농도를 특정하고 있지만, 금속 촉매가 불순물로서 혼입하기 때문에 특정된 구조의 나노와이어를 제작하는 것은 현실적으로 불가능하다. 또, 이러한 기술은, 터널 현상이 생기는 헤테로 영역(헤테로 섹션)에 있어서, 제1 반도체 및 제2 반도체에 각각 다른 재료를 이용하는 기술을 이용하고 있다. 예를 들어, IV족 반도체로 이루어지는 나노와이어 위에 III-V족 화합물 반도체로 이루어지는 나노와이어를 제작할 경우, IV족 반도체는 무극성 결정구조이고, III-V족 화합물 반도체는 극성 결정 구조이기 때문에, 성장 방향이 다(多)방향으로 발산해 버린다. 이와 같이 제1 반도체 및 제2 반도체에 각각 다른 재료를 이용하는 기술을 이용하면, 나노와이어의 성장 방향이 다방향으로 발산해 버리는데, 특허문헌 2~4에는 이 문제를 해결하는 기술이 개시되어 있지 않다.
본 발명은, 이러한 점을 고려하여 이루어진 것으로서, 작은 서브 임계값(60mV/digit 이하)으로 동작 가능하면서도 용이하게 제조할 수 있는 TFET 및 그 제조 방법을 제공하는 것을 목적으로 한다.
본 발명자는, IV족 반도체 기판의 (111)면에 III-V족 화합물 반도체로 이루어지는 나노와이어를 제작하고, 얻어진 반도체 구조물을 이용해 TFET를 제작함으로써 상기 과제를 해결할 수 있다는 것을 발견하여, 한층 더 검토를 더해 본 발명을 완성시켰다.
즉, 본 발명의 제1은, 이하의 터널 전계 효과 트랜지스터(TFET) 및 스위치 소자에 관한 것이다.
[1] (111)면을 가지고, 제1 도전형으로 도프된 IV족 반도체 기판과; 상기 IV족 반도체 기판의 (111)면상에 배치된 III-V족 화합물 반도체 나노와이어로서, 상기 IV족 반도체 기판의 (111)면에 접속된 제1 영역과, 상기 제1 도전형과 다른 제2 도전형으로 도프된 제2 영역을 포함한 III-V족 화합물 반도체 나노와이어와; 상기 III-V족 화합물 반도체 나노와이어와 접촉하지 않으면서 또 상기 IV족 반도체 기판에 접속된 소스 전극 또는 드레인 전극과; 상기 III-V족 화합물 반도체 나노와이어의 제2 영역에 접속된 드레인 전극 또는 소스 전극과; 상기 IV족 반도체 기판의 (111)면과 상기 III-V족 화합물 반도체 나노와이어와의 계면에 전계를 작용시키는 게이트 전극을 가지는 터널 전계 효과 트랜지스터.
[2] (111)면을 가지는 제1 영역과 제1 도전형으로 도프된 제2 영역을 포함한 IV족 반도체 기판과; 상기 IV족 반도체 기판의 제1 영역의 (111)면상에 배치된 III-V족 화합물 반도체 나노와이어로서, 도프되지 않거나 또는 상기 제1 도전형과 다른 제2 도전형으로 도프된 III-V족 화합물 반도체 나노와이어와; 상기 III-V족 화합물 반도체 나노와이어에 접속된 소스 전극 또는 드레인 전극과; 상기 III-V족 화합물 반도체 나노와이어와 접촉하지 않으면서 또 상기 IV족 반도체 기판의 제2 영역에 접속된 드레인 전극 또는 소스 전극과; 상기 III-V족 화합물 반도체 나노와이어와 상기 IV족 반도체 기판의 (111)면과의 계면에 전계를 작용시키는 게이트 전극을 가지는 터널 전계 효과 트랜지스터.
[3] [1] 또는 [2]에 있어서,
상기 IV족 반도체는, 실리콘 또는 게르마늄이며; 상기 III-V족 화합물 반도체는, InAs, InP, GaAs, GaN, InSb, GaSb, AlSb, AlGaAs, InGaAs, InGaN, AlGaN, GaNAs, InAsSb, GaAsSb, InGaSb, AlInSb, InGaAlN, AlInGaP, InGaAsP, GaInAsN, InGaAlSb, InGaAsSb 또는 AlInGaPSb이며; 상기 III-V족 화합물 반도체 나노와이어의 장축은, 상기 IV족 반도체 기판의 (111)면에 대해서 수직인, 터널 전계 효과 트랜지스터.
[4] [1]~[3]의 어느 하나에 있어서,
상기 III-V족 화합물 반도체 나노와이어의 측면에 배치된 게이트 유전체막을 더 가지고, 상기 게이트 전극은 상기 게이트 유전체막상에 배치되어 있는, 터널 전계 효과 트랜지스터.
[5] [1]~[4]의 어느 하나에 있어서,
상기 IV족 반도체 기판의 (111)면과 상기 III-V족 화합물 반도체 나노와이어와의 계면은, 무전위(無轉位) 이면서도 무결함인, 터널 전계 효과 트랜지스터.
[6] [1]~[5]의 어느 하나에 기재한 터널 전계 효과 트랜지스터를 포함한 스위치 소자.
또, 본 발명의 제2는, 이하의 터널 전계 효과 트랜지스터(TFET)의 제조 방법에 관한 것이다.
[7] IV족 반도체 기판 및 III-V족 화합물 반도체 나노와이어를 가지는 터널 전계 효과 트랜지스터의 제조 방법으로서: (111)면을 가지는 IV족 반도체 기판과, 상기 (111)면을 피복하고, 개구부를 가지는 절연막을 포함한 기판을 준비하는 스텝과; 상기 기판을 저온 열처리해서, 상기 개구부내에 노출되어 있는 상기 (111)면을 (111)1×1면으로 하는 스텝과; 상기 기판에 저온 조건하에서 III족 원료 또는 V족 원료를 공급하여, 상기 개구부내에 노출되어 있는 상기 (111)면을 (111)A면 또는 (111)B면으로 변환하는 스텝과; 상기 개구부내에 노출되어 있는 상기 (111)면으로부터 III-V족 화합물 반도체 나노와이어를 성장시키는 스텝과; 게이트 전극을 형성하는 스텝과; 상기 III-V족 화합물 반도체 나노와이어와 접촉하지 않도록 상기 IV족 반도체 기판상에 소스 전극 또는 드레인 전극을 형성하고, 또 상기 III-V족 화합물 반도체 나노와이어 상에 드레인 전극 또는 소스 전극을 형성하는 스텝을 포함하는, 터널 전계 효과 트랜지스터의 제조 방법.
[8] [7]에 있어서,
상기 기판을 저온 열처리하는 스텝의 이전에, 상기 기판을 고온 열처리함으로써, 상기 IV족 반도체 기판의 표면에 형성된 자연 산화막을 제거하는 스텝을 더 포함하는, 제조 방법.
[9] [7] 또는 [8]에 있어서,
상기 (111)A면 또는 상기 (111)B면으로 변환된 (111)1×1면에, V족 원료와 III족 원료를 교대로 공급함으로써, III-V족 화합물 반도체의 박막을 형성하는 스텝을 더 포함하는, 제조 방법.
[10] [7]~[9]의 어느 하나에 있어서,
상기 (111)면을 (111)1×1면으로 하는 스텝과, 상기 (111)면을 상기 (111)A면 또는 (111)B면으로 변환하는 스텝을, 순차적으로 행하거나 또는 동시에 행하는, 제조 방법.
[11] [7]~[10]의 어느 하나에 있어서,
상기 IV족 반도체는, 실리콘 또는 게르마늄이며; 상기 III족 원료는, 붕소, 알루미늄, 갈륨, 인듐 또는 티탄을 함유하는 가스이며; 상기 V족 원료는, 질소, 인, 비소, 안티몬 또는 비스머스를 함유하는 가스이며;
상기 III-V화합물 반도체는, InAs, InP, GaAs, GaN, InSb, GaSb, AlSb, AlGaAs, InGaAs, InGaN, AlGaN, GaNAs, InAsSb, GaAsSb, InGaSb, AlInSb, InGaAlN, AlInGaP, InGaAsP, GaInAsN, InGaAlSb, InGaAsSb 또는 AlInGaPSb인, 제조 방법.
[12] [7]~[11]의 어느 하나에 있어서,
상기 (111)면을 피복하는 절연막은, 상기 IV족 반도체 기판의 표면의 열산화막인, 제조 방법.
본 발명에 의하면, 작은 서브 임계값(60mV/digit 이하)으로 동작할 수 있는 TFET(스위치 소자)를 용이하게 제조할 수 있다. 본 발명의 TFET를 이용함으로써, 반도체 마이크로 프로세서 및 고집적 회로의 전력 소비량의 증대를 억제하면서, 반도체 마이크로 프로세서 및 고집적 회로의 집적도 및 성능을 향상시킬 수 있다.
도 1은 기판 온도를 상승시켰을 때, 및 기판 온도를 고온으로부터 저하시켰을 때에 생기는 실리콘 표면의 재구성 구조(표면 원자의 배열 주기가 변화하는 현상)의 분류도이다.
도 2의 (A)는 (111)면을 나타내는 모식도이고, (B)는 (111)1×1면을 나타내는 모식도이다.
도 3의 (A)는 실리콘 기판 및 GaAs 나노와이어의 단면 사진이고, (B)는 (A)에 있어서 점선으로 둘러싸인 영역의 확대 사진이며, (C)는 (B)에 있어서 점선으로 둘러싸인 영역의 푸리에 변환도이다.
도 4는 실시형태 1의 TFET의 구성을 나타내는 단면도이다.
도 5는 실시형태 1의 TFET의 제조 공정을 나타내는 모식도이다.
도 6은 실시형태 1의 TFET의 밴드 구조 모식도이다.
도 7은 실시형태 2의 TFET의 구성을 나타내는 단면도이다.
도 8은 실시형태 2의 TFET의 밴드 구조 모식도이다.
도 9는 실시형태 3의 TFET의 구성을 나타내는 단면도이다.
도 10은 실시형태 3의 TFET의 제조 공정을 나타내는 모식도이다.
도 11은 실시형태 3의 TFET의 밴드 구조 모식도이다.
도 12는 실시형태 4의 TFET의 구성을 나타내는 단면도이다.
도 13은 실시형태 4의 TFET의 밴드 구조 모식도이다.
도 14는 실시형태 5의 TFET의 구성을 나타내는 단면도이다.
도 15는 실시형태 5의 TFET의 제조 공정을 나타내는 모식도이다.
도 16은 GaAs 나노와이어가 주기적으로 배열된 실리콘 기판의 주사 전자현미경 사진이다.
도 17은 전류 전압 특성의 측정에 이용된 디바이스의 구성을 나타내는 단면도이다.
도 18의 (A), n형 실리콘 기판상에 형성된 InAs 나노와이어의 전류 전압 곡선을 나타내는 그래프이고, (B)는 n형 실리콘 및 InAs 나노와이어의 밴드 구조 모식도이다.
도 19의 (A)는 n형 실리콘 기판상에 형성된 GaAs 나노와이어의 전류 전압 곡선을 나타내는 그래프이고, (B)는 n형 실리콘 및 GaAs 나노와이어의 밴드 구조 모식도이다.
도 20의 (A)는 시뮬레이션에 이용한 본 발명의 TFET의 구성을 나타내는 단면도이고, (B)는 시뮬레이션에 의해 얻어진 TFET의 전기 특성을 나타내는 그래프이다.
도 21은 실시예 2로 제작한 TFET의 구성을 나타내는 단면도이다.
도 22는 실시예 2로 제작한 TFET의 전기 특성을 나타내는 그래프이다.
1. 본 발명의 터널 전계 효과 트랜지스터
본 발명의 터널 전계 효과 트랜지스터(TFET)는, IV족 반도체 기판, III-V족 화합물 반도체 나노와이어, 소스 전극, 드레인 전극 및 게이트 전극을 가진다. 1개의 IV족 반도체 기판 위에 복수의 TFET가 형성되어 있어도 좋다. 본 발명의 TFET는, IV족 반도체 기판의 (111)면 및 III-V족 화합물 반도체 나노와이어가 접합계면을 형성하는 것을 특징으로 한다. 본 발명의 TFET에서는, 이 접합계면에서 터널 현상이 생긴다.
IV족 반도체 기판은, 실리콘 기판이나 게르마늄 기판등의, IV족 반도체로 이루어지는 (111)면을 가지는 기판이다. IV족 반도체 기판은, 예를 들면 실리콘 (111) 기판 또는 실리콘 (100) 기판이다. IV족 반도체 기판이 실리콘 (100) 기판일 경우는, (100)면과는 별도로 (111)면이 형성되어 있다(실시형태 3, 4 참조). 또, IV족 반도체 기판은, 그 단면이 (111)면인 IV족 반도체층을 가지는 IV족 반도체 기판이어도 좋다(실시형태 5 참조).
IV족 반도체 기판은 n형 또는 p형으로 도프되어 있어도 좋다. 이 때, 기판 전체가 도프되어 있어도 좋고, 기판의 일부만이 도프되어 있어도 좋다. 또, IV족 반도체 기판의 표면에는 절연막이 형성되어 있어도 좋다. 절연막의 예에는, 산화 실리콘막, 질화 실리콘막이 포함된다.
III-V족 화합물 반도체 나노와이어는, III-V족 화합물 반도체로 이루어지는, 직경 2~100nm, 길이 50nm~10μm의 구조체이다. III-V족 화합물 반도체 나노와이어는, IV족 반도체 기판의 (111)면상에, 그 장축이 (111)면에 수직이 되도록 배치되어 있다. III-V족 화합물 반도체는 2개의 원소로 이루어지는 반도체, 3개의 원소로 이루어지는 반도체, 4개의 원소로 이루어지는 반도체, 그 이상의 원소로 이루어지는 반도체의 어느 것이라도 좋다. 2개의 원소로 이루어지는 III-V족 화합물 반도체의 예에는, InAs, InP, GaAs, GaN, InSb, GaSb 및 AlSb가 포함된다. 3개의 원소로 이루어지는 III-V족 화합물 반도체의 예에는, AlGaAs, InGaAs, InGaN, AlGaN, GaNAs, InAsSb, GaAsSb, InGaSb 및 AlInSb가 포함된다.
4개 이상의 원소로 이루어지는 III-V족 화합물 반도체의 예에는, InGaAlN, AlInGaP, InGaAsP, GaInAsN, InGaAlSb, InGaAsSb 및 AlInGaPSb가 포함된다. III-V족 화합물 반도체 나노와이어는 n형 또는 p형으로 도프되어 있어도 좋다. 이 때, 나노와이어 전체가 도프되어 있어도 좋고, 나노와이어의 일부만이 도프되어 있어도 좋다.
소스 전극은 본 발명의 TFET의 소스 영역에 접속되고, 드레인 전극은 본 발명의 TFET의 드레인 영역에 접속된다. 소스 전극 및 드레인 전극은, 예를 들면 Ti/Au합금막이나 Ge/Au/Ni/Au합금막 등이다.
소스 전극 및 드레인 전극의 위치는, 본 발명의 TFET의 구조에 따라 바뀐다. 예를 들면, IV족 반도체 기판이 소스 영역으로서 기능하고, III-V족 화합물 반도체 나노와이어의 제1 영역(IV족 반도체 기판의 (111)면과 접합되어 있음)이 채널 영역으로서 기능하고, III-V족 화합물 반도체 나노와이어의 제2 영역(제1 영역 이외의 영역)이 드레인 영역으로서 기능할 경우는, 소스 전극은 IV족 반도체 기판의 위에 배치되고, 드레인 전극은 III-V족 화합물 반도체 나노와이어의 제2 영역상에 배치된다(실시형태 1, 2 참조). 한편, III-V족 화합물 반도체 나노와이어가 소스 영역으로서 기능하고, IV족 반도체 기판의 제1 영역(III-V족 화합물 반도체 나노와이어와 접합되어 있음)이 채널 영역으로서 기능하고, IV족 반도체 기판의 제2 영역(제1 영역 이외의 영역)이 드레인 영역으로서 기능할 경우는, 소스 전극은 III-V족 화합물 반도체 나노와이어의 위에 배치되고, 드레인 전극은 IV족 반도체 기판의 제2 영역의 제2 영역상에 배치된다(실시형태 3, 4 참조).
게이트 전극은, IV족 반도체 기판과 III-V족 화합물 반도체 나노와이어의 접합계면에 전계를 작용시킬 수 있다. 통상, 채널 영역(IV족 반도체 기판 또는 III-V족 화합물 반도체 나노와이어) 상에 게이트 유전체막이 배치되고, 게이트 전극은 상기 게이트 유전체막상에 배치된다.
본 발명의 TFET에서, IV족 반도체 기판의 (111)면과 III-V족 화합물 반도체 나노와이어의 접합계면은, 무전위(無轉位)이면서도 무결함인 것이 바람직하지만, 소수의 전위 또는 결함을 포함하고 있어도 좋다. 구체적으로는, 상기 접합계면에 있어서의 미스피트(misfit) 전위의 주기는, 상기 IV족 반도체와 상기 III-V족 화합물 반도체의 격자 부정합으로 계산되는 미스피트 전위의 주기보다 크면 된다. 또, 상기 접합계면에서의 관통전위의 밀도는, 0~1010개/cm2의 범위내이면 된다. 후술하는 본 발명의 TFET의 제조 방법으로 본 발명의 TFET를 제조함으로써, 기본적으로 무전위이면서도 무결함의 접합계면을 가지는 본 발명의 TFET를 제조할 수 있다.
본 발명의 TFET에서는, IV족 반도체 기판의 (111)면과 III-V족 화합물 반도체 나노와이어와의 접합계면이 터널층으로서 기능한다. 실시형태에 나타내는 것처럼, 본 발명의 TFET에서는 게이트 전극에 양(+) 또는 음(-)의 바이어스(bias)를 인가함으로써, 소스 영역(IV족 반도체 기판 또는 III-V족 화합물 반도체 나노와이어) 내의 캐리어가 터널 현상에 의해 채널 영역(III-V족 화합물 반도체 나노와이어 또는 IV족 반도체 기판) 내로 이동한다(ON 상태가 된다). 이 동작은 CMOS 스위치의 n형 또는 p형 MOSFET의 스위칭 동작에 상당한다. III-V족 화합물 반도체 나노와이어를 구성하는 III-V족 화합물 반도체의 종류에 따라 접합계면의 에너지 장벽의 높이가 바뀌기 때문에, III-V족 화합물 반도체의 종류를 바꿈으로써, ON 상태에 필요한 공급 전압을 임의로 제어할 수 있다.
본 발명의 TFET는, IV족 반도체 기판과 III-V족 화합물 반도체 나노와이어의 접합계면에 생기는 포텐셜을 이용함으로써, 서브 임계값 60mV/digit 이하에서 동작할 수 있다(실시예 참조). 본 발명의 TFET를 스위치 소자로서 이용함으로써, 반도체 디바이스의 소비 전력을 삭감할 수 있다. 그 결과, 에너지 절약 및 환경 부하 저감도 실현할 수 있다.
2. 본 발명의 TFET의 제조 방법
본 발명의 TFET의 제조 방법은, 1)기판을 준비하는 제1 스텝과, 2)III-V족 화합물 반도체 나노와이어를 성장시키는 제2 스텝과, 3)게이트 전극을 형성하는 제3 스텝과, 4)소스 전극 및 드레인 전극을 형성하는 제4 스텝을 포함한다.
본 발명의 TFET의 제조 방법은, 촉매를 이용하지 않고, IV족 반도체 기판의 (111)면상에 III-V족 화합물 반도체 나노와이어를 형성하는 것(제1 스텝, 제2 스텝)을 주된 특징으로 한다. 게이트 전극의 형성(제3 스텝) 및 소스 전극 및 드레인 전극의 형성(제4 스텝)은, 종래의 기술을 적절하게 응용해서 행할 수 있다.
1) 기판의 준비
제1 스텝에서는 (111)면을 가지는 IV족 반도체 기판과 상기 (111)면의 일부를 피복하는 절연막을 포함하는 기판을 준비한다. IV족 반도체 기판의 종류는, (111)면을 가지는 것이면 특히 한정되지 않으며, 예를 들면 n형 실리콘 (111)기판이나 p형 실리콘 (111)기판이다. IV족 반도체 기판이 (111)면을 갖지 않는 기판(실리콘 (100) 기판 등)일 경우는, 이방성 에칭에 의해 (111)면을 노출시키는 것이 바람직하다(실시형태 3, 4 참조). 또, IV족 반도체 기판은, 그 단면이 (111)면인 IV족 반도체층을 가지는 IV족 반도체 기판이어도 좋다(실시형태 5 참조).
IV족 반도체 기판의 (111)면은 개구부를 가지는 절연막으로 피복되어 있다. (111)면을 피복하는 절연막의 재료는 무기 절연 재료이면 특히 한정되지 않는다. 무기 절연 재료의 예에는, 산화 실리콘, 질화 실리콘 등이 포함된다. (111)면을 피복하는 절연막의 두께는 특히 한정되지 않지만, 예를 들면 20nm 정도이면 된다. 산화 실리콘막은, 예를 들면 실리콘 기판을 열산화함으로써 형성될 수 있다. 물론, 절연막은 스퍼터법 등의 일반적인 박막 형성법에 의해 형성되어도 좋다.
IV족 반도체 기판의 (111)면을 피복하는 절연막에는, III-V족 화합물 반도체 나노와이어를 성장시키기 위한 1 또는 2 이상의 개구부가 형성된다. 개구부는, 전자빔 리소그래피나, 포토리소그래피, 나노임프린트 리소그래피 등의 미세 패턴 가공 기술을 이용함으로써 형성될 수 있다. IV족 반도체 기판의 (111)면은 개구부를 통해 외부에 노출된다. 개구부의 형상은, 특히 한정되지 않고, 임의로 결정할 수 있다. 개구부의 형상의 예에는, 삼각형, 사각형, 육각형 및 원형이 포함된다. 개구부의 직경은 예를 들면 2~100nm 정도이면 좋다. 개구부의 직경이 너무 크면, IV족 반도체 기판의 (111)면과 III-V족 화합물 반도체 나노와이어의 접합계면에 다수의 전위 또는 결함이 형성될 우려가 있다. 1개의 IV족 반도체 기판에 복수의 개구부를 주기적으로 배열하는 경우, 개구부의 간격은 10nm~수μm 정도이면 좋다.
통상, IV족 반도체 기판의 표면에는 자연 산화막이 형성되어 있다. 이 자연 산화막은 III-V족 화합물 반도체 나노와이어의 성장을 저해하므로, 제거되는 것이 바람직하다. 그래서, IV족 반도체 기판의 (111)면을 덮는 절연막에 개구부를 마련한 후, 고온 열처리함으로써, IV족 반도체 기판의 표면(개구부 내에 노출되어 있는 (111)면)에 형성된 자연 산화막을 제거하는 것이 바람직하다. 고온 열처리는, 예를 들면 수소 가스나 질소 가스, 아르곤 가스 등의 불활성 가스 분위기 속에서 약 900℃의 조건에서 열처리하면 좋다. 이와 같이 고온 열처리를 행함으로써, 개구부를 통해 노출된 (111)면을 피복하는 자연 산화막이 제거됨과 동시에, IV족 반도체와 자연 산화막과의 계면에 있어서의 결정구조로부터 산소 원자가 제거된다. 이 산소 원자가 제거된 개소에는 산소 원자 대신에 III족 원자 또는 V족 원자가 흡착한다(후술).
고온 열처리 후의 (111)면은 1×1 구조로 구성된다. 그런데, 그대로 기판의 온도를 내리면, 도 1에 나타내는 분류(화합물 반도체 성장 온도 범위)와 같이 불규칙적인 원자 배열이 기판 표면에 형성된다. 그렇지만, 온도를 400℃정도로까지 더 내리면 다시 기판 표면이 1×1 구조로 회복한다. 그래서, 본 발명의 제조 방법에서는, 고온 열처리 후에, 기판 온도를 일단 저온(약 400℃ 정도)으로 내린다. 여기서 '저온'이란, 화합물 반도체 나노와이어를 성장시키는데 필요한 온도보다 낮은 온도를 말한다. 이와 같이 기판 온도를 저하시킴으로써, IV족 반도체 기판의 (111)2×1면을 (111)1×1면으로 변환할 수 있다. '(111)2×1면'이란, 도 2의 (A)에 나타내는 것처럼, 원자 배열을 구성하는 최소단위가 2원자 간격×1원자 간격으로 되어 있는 면을 말한다. 한편, '(111)1×1면'이란, 도 2의 (B)에 나타내는 것처럼, 원자 배열을 구성하는 최소단위가 1원자 간격×1원자 간격으로 되어 있는 면을 말한다.
후술하는 바와 같이, IV족 반도체 기판의 (111)1×1면은, III족 원소 또는 V족 원소에 의해, (111)A면 또는 (111)B면으로 변환된다. 여기서, '(111)A면'이란, 표면에 III족 원소가 배치되어 있는 면을 말한다. 또, '(111)B면'이란, 표면에 V족 원소가 배치되어 있는 면을 말한다.
IV족 반도체 기판의 (111)1×1면을 (111)A면 또는 (111)B면으로 변환함으로써, 그 면으로부터 III-V족 화합물 반도체를 성장시키기 쉽게 할 수 있다. III-V족 화합물 반도체의 (111)A면 또는 (111)B면은, (111)2×2면, 즉 최소단위가 2원자 간격×2원자 간격의 주기로 구성된 구조이다. 따라서, IV족 반도체 기판의 표면에, 2원자 간격×2원자 간격보다 작은 최소단위로 III족 원소 또는 V족 원소가 배치되어 있으면, 그 표면에 III-V족 화합물 반도체가 성장하기 쉽다.
한편, 실리콘 기판을 열처리함으로써 생기기 쉬운 (111)면의 안정 구조는, (111)7×7면이라고 보고되어 있다(Surf. Sci. Vol.164, (1985), p.367-392). (111)7×7면을, (111)A면 또는 (111)B면으로 변환해도, 최소단위가 7원자 간격×7원자 간격의 배열 주기가 된다. 이 최소단위는, III-V족 화합물 반도체의 결정 구조에 있어서의 배열 주기의 최소단위보다 크다. 따라서, 그 표면에 III-V족 화합물 반도체가 성장하기 어렵다.
IV족 반도체 기판의 (111)2×1면을 (111)1×1면으로 변환하기 위한 저온 열처리는, 약 350~450℃(예를 들면, 약 400℃)의 온도에서 행하면 좋다. 저온 열처리는, 수소 가스, 질소 가스, 아르곤 가스, 헬륨 가스 등의 불활성 가스 분위기 하에서 행하는 것이 바람직하다.
IV족 반도체 기판의 (111)2×1면을 저온 열처리에 의해 (111)1×1면으로 변환하는 것과 동시에, III족 원료 또는 V족 원료를 IV족 반도체 기판의 표면에 공급해서 (111)A면 또는 (111)B면으로 변환한다. III족 원료는, 붕소, 알루미늄, 갈륨, 인듐 또는 티탄(유기 금속 화합물이어도 좋다)을 함유한 가스인 것이 바람직하다. III족 원료는, 예를 들면 트리메틸-인듐 등의 유기 알킬 금속 화합물이다. V족 원료는, 질소, 인, 비소, 안티몬 또는 비스머스(유기 금속 화합물이어도 좋다)를 함유한 가스인 것이 바람직하다. V족 원료는, 예를 들면 수소화비소(아신;AsH3)이다. III족 원료 또는 V족 원료의 공급은, 400~500℃에서 행해지는 것이 바람직하다.
IV족 반도체 기판의 표면을 (111)A면 또는 (111)B면으로 변환하는 공정은, IV족 반도체 기판의 표면을 (111)1×1면으로 변환하는 공정의 뒤에 행해도 좋지만, (111)1×1면으로 변환하는 공정과 동시에 행해도 좋다. 즉, IV족 반도체 기판의 (111)면을 약 400℃에서의 저온 열처리에 의해 (111)1×1면으로 변환하면서, III족 원료 또는 V족 원료도 공급해서 (111)A면 또는 (111)B면으로 변환해도 좋다.
상술한 것처럼, IV족 반도체 기판을 고온(예를 들면 900℃)에서 열처리하여 자연 산화막을 제거할 경우에, (111)면으로부터 산소 원자가 제거된다. 산소 원자가 제거된 상태에서 (111)1×1면으로 하면, IV족 원소끼리의 결합이 끊겨 있는 부분이 형성된다. 도 1에 나타내는 것처럼, 고온 열처리한 후의 (111)면은 1×1 구조로 구성되고, 그대로 온도를 내리면, 여러 가지 불규칙적 주기의 원자 배열이 표면에 형성된다. 다시 온도를 400℃ 정도까지 더 내림으로써, (111)면은 1×1 구조로 회복한다. 회복한 1×1 구조는 열역학적으로 불안정하고, 이 상태에서 III족 원소 또는 V족 원소를 공급하면, III족 원소 또는 V족 원소는 최표면의 IV족 원자(예를 들면 실리콘 원자)와 치환되도록 III족 원자 또는 V족 원자가 표면 흡착하여 (111)A면 또는 (111)B면을 형성한다. 이 때문에 비교적 용이하게 (111)A면 또는 (111)B면이 얻어진다.
2) III-V족 화합물 반도체 나노와이어의 제작
제2 스텝에서는, 개구부를 통해 노출된 IV족 반도체 기판의 (111)면으로부터 III-V족 화합물 반도체 나노와이어를 성장시킨다. 이 때, III-V족 화합물 반도체 나노와이어를 성장시키기 전에, 교호(交互) 원료 공급 변조법을 이용하여 IV족 반도체 기판의 (111)면에 III-V족 화합물 반도체의 박막을 형성하는 것이 바람직하다.
[교호 원료 공급 변조법]
IV족 반도체 기판에 III족 원소를 함유한 원료 가스와 V족 원소를 함유한 원료 가스를 교대로 제공하여(이하 '교호 원료 공급 변조법'이라고 함), 절연막의 개구부를 통해 노출된 (111)A면 또는 (111)B면에 III-V족 화합물 반도체의 박막을 형성한다. 이 교호 원료 공급 변조법에 의한 박막 형성은, III-V족 화합물 반도체 나노와이어를 성장시키기 위해 필요한 온도보다 낮은 온도에서 행해지는 것이 바람직하다. 예를 들면, 교호 원료 공급 변조법에 의한 박막 형성은, 약 400℃에서 행하거나 또는 400℃에서 온도상승하면서 행하면 좋다.
구체적으로는, IV족 반도체 기판에 (111)A면이 형성되어 있는 경우는, 우선 III족 원소를 함유한 원료 가스를 공급하고, 그 후 V족 원소를 함유한 원료 가스를 공급한다. 나아가, III족 원소를 함유한 원료 가스와 V족 원소를 함유한 원료 가스를 교대로 반복해서 공급한다. 한편, IV족 반도체 기판에 (111)B면이 형성되어 있는 경우는, 우선 V족 원소를 함유한 원료 가스를 공급하고, 그 후 III족 원소를 함유한 원료 가스를 공급한다. 나아가, V족 원소를 포함한 원료 가스와 III족 원소를 포함한 원료 가스를 교대로 반복해서 공급한다.
V족 원소를 함유한 원료 가스의 공급 시간 및 III족 원소를 함유한 원료 가스의 공급 시간은, 각각 수초 정도이면 된다. 또, V족 원소를 함유한 원료 가스의 공급과 III족 원소를 함유한 원료 가스의 공급 사이에, 수초의 인터벌을 두는 것이 바람직하다. III-V족 화합물 반도체의 박막이 소망하는 두께가 될 때까지, V족 원소를 함유한 원료 가스와 III족 원소를 함유한 원료 가스를 교대로 공급하면 좋다. 수회 반복해서 가스를 공급함으로써 III-V화합물 반도체의 박막이 형성된다.
이 교호 원료 공급 변조법은, IV족 반도체 기판의 (111)1×1면을 (111)A면 또는 (111)B면으로 변환했을 때에 변환할 수 없었던 부위가 있었다 하더라도, (111)A면 또는 (111)B면을 재형성할 수 있다는 보상 효과도 있다. 교호 원료 공급 변조법에 의해 IV족 원소와 III족 원소 또는 V족 원소가 결합하기 때문이다.
이후, 반도체 나노와이어를 성장시키기 위해 기판 온도를 올리는데, 교호 원료 공급 변조법에 의해 형성된 III-V화합물 반도체의 박막은, 기판에 흡착한 III족 원소나 IV족 원소가 열로 괴리되는 것을 방지한다.
[III-V족 화합물 반도체 나노와이어의 형성]
III-V화합물 반도체의 박막을 형성한 후에, IIV족 반도체 기판의 (111)면으로부터 절연막의 개구부를 통해 III-V족 화합물 반도체 나노와이어를 성장시킨다. III-V족 화합물 반도체 나노와이어의 성장은, 예를 들면 유기금속 화학기상 에피택시법(이하 'MOVPE법'이라고도 함)이나, 분자선 에피택시법(이하 'MBE법'이라고도 함) 등에 의해 행해진다. 바람직한 것은, III-V족 화합물 반도체 나노와이어의 성장은 MOVPE법에 의해 행해진다.
MOVPE법에 의한 반도체 나노와이어의 형성은, 통상의 MOVPE 장치를 이용해서 행할 수 있다. 즉, 소정의 온도 그리고 감압 조건하에서, III족 원소를 함유한 원료 가스 및 V족 원소를 함유한 원료 가스를 제공하면 된다. 예를 들어, InAs 나노와이어를 형성할 때는, 약 540℃에서 수소화비소(AsH3) 및 트리메틸-인듐을 함유한 가스를 제공하면 좋다. 또, GaAs 나노와이어를 형성할 때는, 약 750℃에서 수소화비소 및 트리메틸-갈륨을 함유한 가스를 제공하면 된다.
이상의 수순에 의해 III-V족 화합물 반도체 나노와이어를, 그 장축이 (111)면에 대해서 수직이 되도록 IV족 반도체 기판의 (111)면상에 형성할 수 있다. 이와 같이 해서 형성된 III-V족 화합물 반도체 나노와이어와 IV족 반도체 기판의 (111)면과의 접합계면은, 기본적으로 무전위이면서도 무결함이다.
도 3은, 미스피트 전위 및 관통전위가 없는 접합계면을 나타내는 사진이다. 여기서는 절연막의 개구수를 20nm로 하여 실리콘 기판 위에 GaAs 나노와이어를 형성한 예를 나타낸다. 도 3의 (A)는 실리콘 기판 및 GaAs 나노와이어의 단면 사진(TEM 관찰상)이다. 도 3의 (B)는 (A)에 있어서 점선으로 둘러싸인 영역의 확대상(고분해능 TEM 관찰상)이다. 도 3의 (C)는 (B)에 있어서 점선으로 둘러싸인 영역의 푸리에 변환도이다. 도 3의 (C)에 나타내는 것처럼, 실리콘의 (111)면과 GaAs의 (-1-11)면과는 접합면의 수가 53개로 일치하고 있고, 접합계면에는 미스피트 전위가 존재하지 않는다. 또, 관통전위도 존재하지 않는다. 실리콘과 GaAs의 격자 부정합은 3.9%인 것으로부터, 통상은 8nm 주기로 미스피트 전위가 도입된다. 이에 비해, 상기 수순으로 GaAs 나노와이어를 제작함으로써, 미스피트 전위의 주기를 격자 부정합으로 계산되는 미스피트 전위의 주기(8nm)보다 크게 할 수 있다(이 경우는 무한대). 또, 접합계면에서의 관통전위의 밀도를 0~1010개/cm2의 범위내로 할 수 있다(이 경우는 0개/cm2).
형성된 III-V족 화합물 반도체 나노와이어는, 다시 n형 또는 p형으로 더 도프되어도 좋다. 예를 들어, MOVPE법으로 III-V족 화합물 반도체 나노와이어를 형성하고 있는 동안에 도핑 가스 또는 도핑 유기 금속을 공급함으로써, III-V족 화합물 반도체 나노와이어에 n형 도펀트 또는 p형 도펀트을 도프할 수 있다. 예를 들어, MOVPE법으로 III-V족 화합물 반도체 나노와이어의 제1 영역을 형성한 후에, IV족 원자를 함유한 가스 또는 유기 금속재료와 III-V족 화합물 반도체 나노와이어의 재료를 동시에 공급함으로써, 제2 영역이 되는 n형의 III-V족 화합물 반도체 나노와이어를 형성할 수 있다. 마찬가지로, III-V족 화합물 반도체 나노와이어의 제1 영역을 형성한 후에, VI족 원자를 함유한 가스 또는 유기 금속재료와 III-V족 화합물 반도체 나노와이어의 재료를 동시에 공급함으로써, 제2 영역이 되는 p형의 III-V족 화합물 반도체 나노와이어를 형성할 수 있다. 이밖에도, 제1 영역에 상당하는 III-V족 화합물 반도체 나노와이어에 대해서 IV족 원자로 이루어지는 이온을 이온 주입법으로 집어넣음으로써, n형의 III-V족 화합물 반도체 나노와이어를 형성할 수 있다. 마찬가지로, 제1 영역에 상당하는 III-V족 화합물 반도체 나노와이어에 대해서 VI족 원자로 이루어지는 이온을 집어넣음으로써, p형의 III-V족 화합물 반도체 나노와이어를 형성할 수 있다.
3) 게이트 전극의 형성
제3 스텝에서는 게이트 전극을 형성한다. 통상은, 본 발명의 TFET의 채널 영역(III-V족 화합물 반도체 나노와이어 또는 IV족 반도체 기판)에 게이트 유전체막을 형성하고, 그 위에 게이트 전극을 형성한다. 게이트 유전체막을 형성하는 방법은 특히 한정되지 않는다. 예를 들면, ALD법 등을 이용하여 산화 실리콘(SiO2), 산화 알루미늄(Al2O3) 산화 하프늄(HfO2) 또는 산화 지르코늄(ZrO2)으로 이루어지는 막을 형성하면 된다. 또, 게이트 전극을 형성하는 방법은 특히 한정되지 않는다. 예를 들면, 포토리소그래피법을 이용하여, 전극 형성 예정 부위 이외의 영역을 레지스트막으로 마스크하고, 금이나 백금, 티탄, 크롬, 알루미늄, 팔라듐, 몰리브덴 등의 금속 또는 폴리실리콘 등의 반도체를 증착시키고, 레지스트막을 제거(리프트 오프)하면 된다. 또, 티탄을 증착시킨 후 다시 금을 증착시켜 중층하여, 2층 구조의 전극으로 해도 좋다.
4) 소스 전극 및 드레인 전극의 형성
제4 스텝에서는 소스 전극 및 드레인 전극을 형성한다. 소스 전극 및 드레인 전극을 형성하는 방법은 특히 한정되지 않는다. 예를 들면, 게이트 전극과 마찬가지로 포토리소그래피법을 이용해서 형성하면 좋다. 또, 소스 전극 및 드레인 전극을 형성하기 전에, III-V족 화합물 반도체 나노와이어, 게이트 유전체막 및 게이트 전극을 보호하는 절연 보호막을 형성해도 좋다. 절연 보호막은, 예를 들면 절연 수지로 이루어지는 막이다.
이상의 수순에 의해 본 발명의 TFET를 제조할 수 있다.
본 발명의 TFET의 제조 방법은, 금속 촉매를 이용하지 않고 III-V족 화합물 반도체 나노와이어를 형성하기 때문에, 금속 오염의 영향을 받는 일 없이 고품위의 결정구조로 디바이스를 형성할 수 있다. 또, 본 발명의 TFET의 제조 방법은, IV족 반도체 및 III-V족 화합물 반도체의 종류를 적절하게 선택함으로써, 정밀한 도핑 기술을 이용하지 않고도 소망하는 특성을 가진 TFET를 제조할 수 있다. 또, 본 발명의 TFET의 제조 방법은, InGaAs등의 혼정(混晶) 반도체로 이루어지는 나노와이어를 형성하는 경우, In 조성을 변화시키는 것만으로 접합계면의 밴드 불연속성이 서로 반대의 성질을 나타내게 된다. 따라서, 이 성질을 이용함으로써, III-V족 화합물 반도체 나노와이어를 1회 성장시키는 것만으로 다른 스위치 특성을 나타내는 TFET를 제조할 수 있다.
이하, 도면을 참조하여 본 발명의 터널 전계 효과 트랜지스터(TFET) 를 보다 상세하게 설명한다.
(실시형태 1)
실시형태 1에서는, p형으로 고농도 도핑된 실리콘 (111)기판을 이용해 제작된 본 발명의 TFET의 예를 나타낸다.
도 4는, 실시형태 1의 TFET의 구성을 나타내는 단면도이다. 도 4에 나타내는 것처럼, 실시형태 1의 TFET(100)은, p형으로 고농도 도핑된 실리콘 기판(110), 절연막(120), III-V족 화합물 반도체 나노와이어(130), 게이트 유전체막(140), 절연 보호막(150), 소스 전극(160), 드레인 전극(170) 및 게이트 전극(180)을 가진다. III-V족 화합물 반도체 나노와이어(130)는, 도프되어 있지 않은 제1 영역(132) 및 n형으로 고농도 도핑된 제2 영역(134)으로 이루어진다.
실리콘 기판(110)은 p형으로 고농도 도핑된 실리콘 (111) 기판이다.
절연막(120)은, p형 실리콘 기판(110)의 2개의 면 중 적어도 III-V족 화합물 반도체 나노와이어(130)가 배치되어 있는 면((111)면)을 피복하는 절연성 막이다. 절연막(120)은, 예를 들면 막두께 20nm의 산화 실리콘(SiO2) 막이다. p형 실리콘 기판(110)의 다른쪽 면(III-V족 화합물 반도체 나노와이어(130)가 배치되어 있지 않은 면)에는, 절연막(120)은 형성되어 있어도 좋고, 형성되지 않아도 좋다. p형 실리콘 기판(110)과 III-V족 화합물 반도체 나노와이어(130), 및 p형 실리콘 기판(110)과 소스 전극(160)은 직접 접촉해서 계면을 형성하고 있으므로, 그 계면에 절연막(120)은 존재하지 않는다.
III-V족 화합물 반도체 나노와이어(130)는, 예를 들면 직경 20nm, 길이 300nm의 III-V족 화합물 반도체로 이루어지는 나노와이어이다. III-V족 화합물 반도체 나노와이어(130)는, p형 실리콘 기판(110)의 (111)면상에, 그 장축이 상기 (111)면에 대해서 거의 수직이 되도록 배치되어 있다. III-V족 화합물 반도체 나노와이어의 제1 영역(132)(진성 반도체)은, 제2 영역(134)(n형 반도체)보다 p형 실리콘 기판(110)쪽(p형 반도체)에 위치한다. III-V족 화합물 반도체 나노와이어의 제1 영역(132) 및 p형 실리콘 기판(110)의 (111)면은, 기본적으로 무전위이면서 무결함의 접합계면을 형성한다.
게이트 유전체막(140)은, III-V족 화합물 반도체 나노와이어(130)의 측면(양단면을 제외한 모든 면)을 피복하는 절연막이다. 게이트 유전체막(140)은, 예를 들면 하프늄 알루미네이트(HfAlOx)막 등의 고(高)유전체막이다.
절연 보호막(150)은, III-V족 화합물 반도체 나노와이어(130), 게이트 유전체막(140) 및 게이트 전극(180)을 피복하는 절연 수지로 이루어지는 막이다.
소스 전극(160)은, p형 실리콘 기판(110)상에 배치되어 있고, p형 실리콘 기판(110)(p형 반도체)에 접속되어 있다. 소스 전극(160)은, 예를 들면 p형 실리콘 기판(110)상에 형성된 Ti/Au합금막이다. 소스 전극(160)은, p형 실리콘 기판(110)의 2개의 면 중 III-V족 화합물 반도체 나노와이어(130)가 배치되어 있는 면에 배치되어 있어도 좋고, 실리콘 기판의 다른쪽 면(III-V족 화합물 반도체 나노와이어(130)가 배치되어 있지 않은 면)에 배치되어 있어도 좋다.
드레인 전극(170)은, III-V족 화합물 반도체 나노와이어(130) 및 절연 보호막(150)상에 배치되어 있고, III-V족 화합물 반도체 나노와이어의 제2 영역(134)(n형 반도체)에 접속되어 있다. 드레인 전극(170)은, 예를 들면 III-V족 화합물 반도체 나노와이어(130) 및 절연 보호막(150)상에 배치된 Ti/Au합금막 또는 Ge/Au/Ni/Au합금막이다.
게이트 전극(180)은, III-V족 화합물 반도체 나노와이어의 제1 영역(132)의 주위를 덮도록 게이트 유전체막(140)상에 배치되어 있다. 게이트 전극(180)은, 예를 들면 게이트 유전체막(140)상에 형성된 Ti/Au합금막이다.
도 5는, 실시형태의 1의 TFET(100)의 제조 방법을 나타내는 모식도이다. 이하, 도 5를 참조해 실시형태의 1의 TFET(100)의 제조 방법에 대해서 설명한다.
우선, 도 5의 (A)에 나타내는 바와 같이, p형 실리콘 기판(110)을 준비한다. 이 p형 실리콘 기판(110)상에는 산화 실리콘(SiO2)으로 이루어지는 막두께 20nm의 절연막(120)이 열산화법에 의해 형성되어 있다. 그 다음에, 도 5의 (B)에 나타내는 바와 같이, p형 실리콘 기판(110)상의 절연막(120)에, 포토리소그래피법 등을 이용해 직경 20nm의 개구부(122)를 형성한다. 그 다음에, 도 5의 (C)에 나타내는 것처럼, MOVPE법에 의해, 개구부를 통해 노출된 p형 실리콘 기판(110)의 (111)면으로부터 III-V족 화합물 반도체 나노와이어(130)를 성장시킨다. 이 때, III-V족 화합물 반도체 나노와이어(130)를 성장시키기 전에, 교호 원료 공급 변조법에 의해 p형 실리콘 기판(110)의 (111)면에 III-V족 화합물 반도체의 박막을 형성하는 것이 바람직하다. 또, III-V족 화합물 반도체 나노와이어(130)를 형성한 직후에, III-V족 화합물 반도체 나노와이어의 제2 영역(134)을 도프하여, 도프되지 않은 제1 영역(132) 및 n형으로 고농도 도핑된 제2 영역(134)을 형성한다. 마지막으로, 도 5의 (D)에 나타내는 것처럼, 게이트 유전체막(140), 절연 보호막(150), 소스 전극(160), 드레인 전극(170) 및 게이트 전극(180)을 형성한다.
실시형태 1의 TFET1 영역(132)과 실리콘 기판(110)의 (111)면의 접합면이 터널층으로서 기능한다. 도 6에 나타내는 것처럼, 본 실시형태의 TFET(100)에서는, 게이트 전극(180)에 양(+)의 바이어스를 인가함으로써, p형 실리콘 기판(110)내의 캐리어가 터널 현상에 의해 III-V족 화합물 반도체 나노와이어(130)내로 이동한다(ON 상태가 된다). 이 동작은, CMOS 스위치의 n형 MOSFET의 스위칭 동작에 상당한다. 또, III-V족 화합물 반도체 나노와이어(130)를 구성하는 III-V족 화합물 반도체의 종류에 따라 접합계면의 에너지 장벽의 높이가 바뀌기 때문에, III-V족 화합물 반도체의 종류를 바꿈으로써 ON 상태에 필요한 공급 전압을 임의로 제어할 수 있다. 또, 절연 보호막(150)으로 III-V족 화합물 반도체 나노와이어(130)의 주위를 피복하기 때문에, 복수의 TFET(100)를 집적화할 수도 있다.
(실시형태 2)
실시형태 2에서는 n형으로 고농도 도핑된 실리콘 (111)기판을 이용해서 제작된 본 발명의 TFET의 예를 나타낸다.
도 7은 실시형태 2의 TFET의 구성을 나타내는 단면도이다. 실시형태 1의 TFET와 동일한 구성요소에 대해서는 동일한 부호를 붙이고, 중복 개소의 설명을 생략한다.
도 7에 나타내는 것처럼, 실시형태 2의 TFET(200)은, n형으로 고농도 도핑된 실리콘 기판(210), 절연막(120), III-V족 화합물 반도체 나노와이어(220), 게이트 유전체막(140), 절연 보호막(150), 소스 전극(160), 드레인 전극(170) 및 게이트 전극(180)을 가진다. III-V족 화합물 반도체 나노와이어(220)는, n형으로 저농도 도핑된 제1 영역(222) 및 p형으로 고농도 도핑된 제2 영역(224)으로 구성된다.
실리콘 기판(210)은 n형으로 고농도 도핑된 실리콘 (111) 기판이다.
III-V족 화합물 반도체 나노와이어(220)는, 예를 들면 직경 20nm, 길이 300nm의 III-V족 화합물 반도체로 이루어지는 나노와이어이다. III-V족 화합물 반도체 나노와이어(220)는, n형 실리콘 기판(210)의 (111)면상에, 그 장축이 상기 (111)면에 대해서 거의 수직이 되도록 배치되어 있다. III-V족 화합물 반도체 나노와이어의 제1 영역(222)(n형 반도체)은, 제2 영역(224)(p형 반도체)보다 실리콘 기판(210)쪽에 위치한다. III-V족 화합물 반도체 나노와이어의 제1 영역(222) 및 n형 실리콘 기판(210)의 (111)면은, 기본적으로 무전위이면서도 무결함의 접합계면을 형성한다.
실시형태 2의 TFET(200)은 실시형태 1의 TFET(100)과 동일한 수순으로 제작할 수 있다.
실시형태 2의 TFET(200)에서는, III-V족 화합물 반도체 나노와이어의 제1 영역(222)과 n형 실리콘 기판(210)의 (111)면과의 접합면이 터널층으로서 기능한다. 도 8에 나타내는 것처럼, 본 실시형태의 TFET(200)에서는, 게이트 전극(180)에 음(-)의 바이어스를 인가함으로써, n형 실리콘 기판(210)내의 캐리어가 터널 현상에 의해 III-V족 화합물 반도체 나노와이어(220)내로 이동한다(ON 상태가 된다). 이 동작은 CMOS 스위치의 p형 MOSFET의 스위칭 동작에 상당한다. 또, III-V족 화합물 반도체 나노와이어(220)를 구성하는 III-V족 화합물 반도체의 종류에 따라 접합계면의 에너지 장벽의 높이가 바뀌기 때문에, III-V족 화합물 반도체의 종류를 바꿈으로써, ON 상태에 필요한 공급 전압을 임의로 제어할 수 있다. 또, 절연 보호막(150)으로 III-V족 화합물 반도체 나노와이어(220)의 주위를 피복하기 때문에, 복수의 TFET(200)를 집적화 할 수도 있다.
(실시형태 3)
실시형태 3에서는 p형으로 저농도 도핑된 실리콘 (100) 기판을 이용해서 제작된 본 발명의 TFET의 예를 나타낸다.
도 9는 실시형태 3의 TFET의 구성을 나타내는 단면도이다. 도 9에 나타내는 것처럼, 실시형태 3의 TFET(300)는, p형으로 저농도 도핑된 실리콘 기판(310), p형으로 저농도 도핑된 III-V족 화합물 반도체 나노와이어(320), 절연막(게이트 유전체막)(330), 소스 전극(340), 드레인 전극(350) 및 게이트 전극(360)을 가진다. 절연막(330)의 일부 영역은, 게이트 유전체막으로서도 기능한다. p형 실리콘 기판(310)은 도프되지 않은 제1 영역(312) 및 n형으로 고농도 도핑된 제2 영역(314)을 가진다.
실리콘 기판(310)은 p형으로 저농도 도핑된 실리콘 (100) 기판이다. 실리콘 기판(310)의 2개의 면 중 III-V족 화합물 반도체 나노와이어(320)가 배치되어 있는 면에는, 도프되지 않은 제1 영역(312)(진성 반도체) 및 n형으로 고농도 도핑된 제2 영역(314)(n형 반도체)이 서로 인접하도록 형성되어 있다. 제1 영역(312)은 (100)면 뿐만이 아니라 (111)면(313)도 가진다.
III-V족 화합물 반도체 나노와이어(320)는, 예를 들면 직경 20nm, 길이 300nm의 III-V족 화합물 반도체로 이루어지는 나노와이어이다. III-V족 화합물 반도체 나노와이어(320)는, 실리콘 기판의 제1 영역의 (111)면(313)상에, 그 장축이 상기 (111)면에 대해서 거의 수직이 되도록 배치되어 있다. III-V족 화합물 반도체 나노와이어(320) 및 실리콘 기판의 제1 영역의 (111)면(313)은, 기본적으로 무전위이면서도 무결함의 접합계면을 형성한다.
절연막(330)은, 실리콘 기판의 제1 영역(312)의 표면((100)면)의 전부 및 제2 영역(314)의 표면((100)면)의 일부를 적어도 피복한다. 상술한 것처럼, 절연막(330)의 일부 영역은, 게이트 유전체막으로서 기능한다. 절연막(게이트 유전체막)(330)은, 예를 들면 하프늄 알루미네이트(HfAlOx)막 등의 고유전체막이다.
소스 전극(340)은, 실리콘 기판(310)(제1 영역(312) 및 제2 영역(314) 이외의 영역) 위의 절연막(330)상에 배치되어 있고, III-V족 화합물 반도체 나노와이어(320)에 접속되어 있다. 소스 전극(340)은, 예를 들면 절연막(330)상에 형성된 Ti/Au합금막이다.
드레인 전극(350)은, 실리콘 기판의 제2 영역(314)상에 배치되어 있고, 실리콘 기판의 제2 영역(314)에 접속되어 있다. 드레인 전극(350)은, 예를 들면 실리콘 기판의 제2 영역(314)상에 배치된 Ti/Au합금막 또는 Ge/Au/Ni/Au합금막이다.
게이트 전극(360)은, 실리콘 기판의 제1 영역(312)상의 절연막(게이트 유전체막)(330)상에 배치되어 있다. 게이트 전극(360)은, 예를 들면 게이트 유전체막(절연막)(330)상에 형성된 Ti/Au합금막이다.
도 10은 실시형태 3의 TFET(300)의 제조 방법을 나타내는 모식도이다. 이하, 도 10을 참조하여 실시형태 3의 TFET(300)의 제조 방법에 대해 설명한다.
우선, 도 10의 (A)에 나타내는 것처럼, 실리콘 기판(310)을 준비한다. 이 실리콘 기판(310)에는, 도프되지 않은 제1 영역(312) 및 n형으로 고농도 도핑된 제2 영역(314)이 형성되어 있다. 그 다음에, 도 10의 (B)에 나타나는 것처럼, 실리콘 기판의 제1 영역(312)에 대해서 이방성 에칭을 행하여, (111)면(313)을 노출시킨다. 또, 실리콘 기판(310)의 표면에 산화 실리콘(SiO2)으로 이루어지는 막두께 20nm의 절연막(330)을 열산화법에 의해 형성한다. 이 절연막(330)에는, 실리콘 기판의 제1 영역의 (111)면(313)이 노출되도록 개구부가 형성되어 있다. 그 다음에, 도 10의 (C)에 나타내는 것처럼, MOVPE법에 의해 제1 영역의 (111)면(313)으로부터 개구부를 통해 III-V족 화합물 반도체 나노와이어(320)를 성장시킨다. 이 때, III-V족 화합물 반도체 나노와이어(320)를 성장시키기 전에, 교호 원료 공급 변조법에 의해 제1 영역의 (111)면(313)에 III-V족 화합물 반도체의 박막을 형성하는 것이 바람직하다. 마지막으로, 도 10의 (D)에 나타내는 것처럼, 소스 전극(340), 드레인 전극(350) 및 게이트 전극(360)을 형성한다.
본 실시형태의 TFET(300)에서는, III-V족 화합물 반도체 나노와이어(320)와 실리콘 기판의 제1 영역의 (111)면(313)과의 접합면이 터널층으로서 기능한다. 도 11에 나타내는 것처럼, 본 실시형태의 TFET(300)에서는, 게이트 전극(360)에 양(+)의 바이어스를 인가함으로써, III-V족 화합물 반도체 나노와이어(320)내의 캐리어가 터널 현상에 의해 실리콘 기판의 제1의 영역(312)내로 이동한다(ON 상태가 된다). 이 동작은 CMOS 스위치의 n형 MOSFET의 스위칭 동작에 상당한다. 또, III-V족 화합물 반도체 나노와이어(320)를 구성하는 III-V족 화합물 반도체의 종류에 따라 접합계면의 에너지 장벽의 높이가 바뀌기 때문에, III-V족 화합물 반도체의 종류를 바꿈으로써, ON 상태에 필요한 공급 전압을 임의로 제어할 수 있다. 또, 본 실시형태의 TFET(300)는, 현재 일반적으로 이용되고 있는 실리콘 (100) 기판상에 집적할 수도 있다.
(실시형태 4)
실시형태 4에서는 n형으로 저농도 도핑된 실리콘 (100) 기판을 이용해서 제작된 본 발명의 TFET의 예를 나타낸다.
도 12는 실시형태 4의 TFET의 구성을 나타내는 단면도이다.
실시형태 3의 TFET와 동일한 구성요소에 대해서는 동일한 부호를 붙이고, 중복 개소의 설명을 생략한다.
도 12에 나타내는 것처럼, 실시형태 4의 TFET(400)는, n형으로 저농도 도핑된 실리콘 기판(410), 도프되어 있지 않은 III-V족 화합물 반도체 나노와이어(420), 절연막(게이트 유전체막)(330), 소스 전극(340), 드레인 전극(350) 및 게이트 전극(360)을 가진다. 실리콘 기판(410)은, 도프되지 않은 제1 영역(412) 및 p형으로 고농도 도핑된 제2 영역(414)을 가진다.
실리콘 기판(410)은 n형으로 저농도 도핑된 실리콘 (100) 기판이다. 실리콘 기판(410)의 2개의 면 중 III-V족 화합물 반도체 나노와이어(420)가 배치되어 있는 면에는, 도프되지 않은 제1 영역(412)(진성 반도체) 및 p형으로 저농도 도핑된 제2 영역(414)(p형 반도체)이 서로 인접하도록 형성되어 있다. 제1 영역(412)은, (100)면 뿐만이 아니라 (111)면(413)도 가진다.
III-V족 화합물 반도체 나노와이어(420)는, 예를 들면 직경 20nm, 길이 300nm의 III-V족 화합물 반도체로 이루어지는 나노와이어이다. III-V족 화합물 반도체 나노와이어(420)는, 실리콘 기판의 제1 영역의 (111)면(413)상에, 그 장축이 상기 (111)면에 대해서 거의 수직이 되도록 배치되어 있다. III-V족 화합물 반도체 나노와이어(420) 및 실리콘 기판의 제1 영역의 (111)면(413)은, 기본적으로 무전위이면서도 무결함의 접합계면을 형성한다.
실시형태 4의 TFET(400)는 실시형태 3의 TFET(300)와 동일한 수순으로 제작할 수 있다.
본 실시형태의 TFET(400)에서는, III-V족 화합물 반도체 나노와이어(420)와 실리콘 기판의 제1 영역의 (111)면(413)의 접합면이 터널층으로서 기능한다. 도 13에 나타내는 것처럼, 본 실시형태의 TFET(400)에서는, 게이트 전극(360)에 음(-)의 바이어스를 인가함으로써, III-V족 화합물 반도체 나노와이어(420)내의 캐리어가 터널 현상에 의해 실리콘 기판의 제1 영역(412)내로 이동한다(ON 상태가 된다). 이 동작은 CMOS 스위치의 p형 MOSFET의 스위칭 동작에 상당한다. 또, III-V족 화합물 반도체 나노와이어(420)를 구성하는 III-V족 화합물 반도체의 종류에 따라 접합계면의 에너지 장벽의 높이가 바뀌기 때문에, III-V족 화합물 반도체의 종류를 바꿈으로써, ON 상태에 필요한 공급 전압을 임의로 제어할 수 있다. 또, 본 실시형태의 TFET(400)은 현재 일반적으로 이용되고 있는 실리콘 (100)기판상에 집적할 수도 있다.
(실시형태 5)
실시형태 5에서는 절연막의 개구부내에 실리콘층을 가지는 실리콘 기판을 이용하여 제작된 본 발명의 TFET의 예를 나타낸다.
도 14는 실시형태 5의 TFET의 구성을 나타내는 단면도이다. 실시형태 1의 TFET와 동일한 구성요소에 대해서는 동일한 부호를 붙이고, 중복 개소의 설명을 생략한다.
도 14에 나타내는 것처럼, 실시형태 5의 TFET(500)는, p형으로 고농도 도핑된 실리콘 기판(510), 절연막(120), III-V족 화합물 반도체 나노와이어(130), 게이트 유전체막(140), 절연 보호막(150), 소스 전극(160), 드레인 전극(170) 및 게이트 전극(180)을 가진다. 실리콘 기판(510)은 그 표면이 (111)면의 실리콘층(512)을 가진다. III-V족 화합물 반도체 나노와이어(130)는, 도프되지 않은 제1 영역(132) 및 n형으로 고농도 도핑된 제2 영역(134)로 구성된다.
실리콘 기판(510)은 p형으로 고농도 도핑된 실리콘 (111) 기판이다. 실리콘 기판(510)은 절연막(120)의 개구부내에 실리콘층(512)을 가진다. 실리콘층(512)은, 예를 들면 직경 20nm(개구부의 직경과 동일), 두께 10nm(절연막의 두께 이하)의 실리콘으로 이루어지는 박막이다. 실리콘층(512)은, 실리콘 기판(510)과 마찬가지로 p형으로 고농도 도핑되어 있다. 또, 실리콘층(512)의 표면은 (111)면이다.
III-V족 화합물 반도체 나노와이어(130)는, 예를 들면 직경 20nm, 길이 300nm의 III-V족 화합물 반도체로 이루어지는 나노와이어이다. III-V족 화합물 반도체 나노와이어(130)는, p형 실리콘 기판(510)의 (111)면, 보다 구체적으로는 실리콘층(512)의 표면((111)면) 위에 배치되어 있다. III-V족 화합물 반도체 나노와이어의 제1 영역(132)(진성 반도체)은, 제2 영역(134)(n형 반도체)보다 실리콘 기판(510)측에 위치한다. III-V족 화합물 반도체 나노와이어의 제1 영역(132) 및 p형 실리콘 기판(510)의 (111)면(보다 구체적으로는, 실리콘층(512)의 (111)면)은, 기본적으로 무전위이면서도 무결함의 접합계면을 형성한다.
도 15는 실시형태의 5의 TFET(500)의 제조 방법을 나타내는 모식도이다. 이하, 도 15를 참조하여 실시형태의 5의 TFET(500)의 제조 방법에 대해 설명한다.
우선, 도 15의 (A)에 나타내는 것처럼, p형 실리콘 기판(510)을 준비한다. 이 p형 실리콘 기판(510)상에는, 산화 실리콘(SiO2)으로 이루어지는 막두께 20nm의 절연막(120)이 열산화법에 의해 형성되어 있다. 이 절연막(120)에는, 직경 20nm의 개구부(122)가 형성되어 있다. 그 다음에, 도 15의 (B는 것처럼, MOVPE법에 의해, 개구부를 통해 노출된 p형 실리콘 기판(510)의 (111)면 위에 p형으로 고농도 도핑된 실리콘층(512)을 형성한다. 이와 같이 하여 형성한 실리콘층(512)의 표면은 (111)면이다. 그 다음에, 도 15의 (C)에 나타내는 것처럼, MOVPE법에 의해 실리콘층(512)의 (111)면으로부터 III-V족 화합물 반도체 나노와이어(130)를 성장시킨다. 이때, III-V족 화합물 반도체 나노와이어(130)를 성장시키기 전에, 교호 원료 공급 변조법에 의해 실리콘층(512)의 (111)면에 III-V족 화합물 반도체의 박막을 형성하는 것이 바람직하다. 또, III-V족 화합물 반도체 나노와이어(130)를 형성한 직후에, III-V족 화합물 반도체 나노와이어의 제2 영역(134)을 도프하여, 도프되지 않은 제1 영역(132) 및 n형으로 고농도 도핑된 제2 영역(134)을 형성한다. 마지막으로, 도 15의 (D)에 나타내는 것처럼, 게이트 유전체막(140), 절연 보호막(150), 소스 전극(160), 드레인 전극(170) 및 게이트 전극(180)을 형성한다.
실시형태 5의 TFET(500)에서는, III-V족 화합물 반도체 나노와이어의 제1 영역(132)과 p형 실리콘 기판(510)의 (111)면(보다 구체적으로는, 실리콘층(512)의 (111)면)의 접합면이 터널층으로서 기능한다.
실시형태 5의 TFET(500)에서는, 실리콘 기판(510)과 III-V족 화합물 반도체 나노와이어(130)와의 접합계면 부분에 실리콘층(512)이 형성되어 있다. 실리콘층(512)은 실리콘 기판(510)의 표면 거칠기 및 실리콘 기판(510)내의 불순물에 의한 접합계면에의 영향을 억제한다. 따라서, 실시형태 5의 TFET(500)에서는 접합계면의 불순물 오염이 효과적으로 억제된다.
<실시예>
이하, 본 발명에 대해서 실시예를 참조해서 상세하게 설명하지만, 본 발명은 이러한 실시예에 의해 한정되지 않는다.
[실시예 1]
실시예 1에서는, 본 발명의 TFET에 대해서 동작 시뮬레이션을 행한 결과를 나타낸다.
1. III-V족 화합물 반도체 나노와이어의 제작
n형 실리콘 (111) 기판을 열산화 처리하여, 표면에 막두께 20nm의 산화 실리콘막을 형성했다. 전자선 빔 리소그래피 및 웨트 케미컬 에칭을 이용해 산화 실리콘막에 주기적으로 개구부를 형성하여, 실리콘 기판의 표면을 노출시켰다. 개구부의 형상은 육각형으로 하고, 개구부의 면적(원환산 직경)은 20nm로 했다.
개구부를 형성한 기판을 감압 가로형 MOVPE 장치(HR2339;타이요 닛산 주식회사(Taiyo Nippon Sanso Corporation))에 세트했다. MOVPE 장치의 내부 온도를 925℃로 상승시켜 5분간 유지함으로써, 실리콘 기판의 개구부 표면에 형성된 자연 산화막을 제거했다. 그 다음에, 장치의 내부온도를 925℃에서 400℃로 저하시켰다. 수소화비소를 수소 가스(캐리어 가스)와 함께 공급했다. 수소화비소의 분압은 1.3×10-4atm으로 했다.
다음에, 교호 원료 공급 변조법에 의해 실리콘 기판의 개구부에 InAs의 박막(InAs 나노와이어를 제작하는 경우) 또는 GaAs의 박막(GaAs 나노와이어를 제작하는 경우)을 형성했다. 이 공정에서는, 트리메틸 인듐 또는 트리메틸 갈륨과 수소화비소를 교대로 공급했다. 구체적으로는, InAs의 박막을 형성하는 경우는, 트리메틸 인듐의 공급을 2초간, 수소 가스에 의한 인터벌을 1초간, 수소화비소의 공급을 2초간, 수소 가스에 의한 인터벌을 1초간의 조합을 1 사이클로 하여, 2분간에 걸쳐서 20회 반복했다. 트리메틸 인듐의 분압은 9.6×10-7atm으로 하고, 수소화비소의 분압은 2.5×10-4atm으로 했다. GaAs의 박막을 형성하는 경우는, 장치의 내부온도를 400℃에서 750℃로 상승시키면서, 트리메틸 갈륨의 공급을 2초간, 수소 가스에 의한 인터벌을 1초간, 수소화비소의 공급을 2초간, 수소 가스에 의한 인터벌을 1초간의 조합을 1 사이클로 하여, 3분간에 걸쳐서 30회 반복했다. 트리메틸 인듐의 분압은 1.0×10-6atm으로 하고, 수소화비소의 분압은 2.5×10-4atm으로 했다.
다음에, 장치의 내부온도를 상승시킨 후, MOVPE법에 의해 InAs 나노와이어 또는 GaAs 나노와이어를 성장시켰다. 구체적으로는, InAs 나노와이어를 형성하는 경우는, 장치의 내부온도를 400℃에서 540℃로 상승시킨 후, 트리메틸 인듐 및 수소화비소를 수소 가스와 함께 공급하여, InAs 나노와이어를 성장시켰다. 트리메틸 인듐의 분압은 4.9×10-7atm으로 하고, 수소화비소의 분압은 1.3×10-4atm으로 했다. GaAs 나노와이어를 형성하는 경우는, 장치의 내부온도를 400℃에서 750℃로 상승시키고 있는 동안 및 750℃에 도달한 직후에 트리메틸 갈륨 및 수소화비소를 수소 가스와 함께 공급하여, GaAs 나노와이어를 성장시켰다. 트리메틸 갈륨의 분압은 2.5×10-6atm으로 하고, 수소화비소의 분압은 1.0×10-4atm으로 했다.
상기 공정에 의해, 길이 약 1.0μm의 InAs 나노와이어 또는 길이 약 200nm의 GaAs 나노와이어가 실리콘 기판 표면에 형성되었다. InAs 나노와이어 및 GaAs 나노와이어의 장축은, 실리콘 기판의 표면에 대해서 수직이었다. 도 16은 GaAs 나노와이어가 주기적으로 배열된 실리콘 기판의 주사 전자 현미경 사진(사시도)이다.
2. III-V족 화합물 반도체 나노와이어의 전류 전압 특성의 측정
III-V족 화합물 반도체 나노와이어를 형성한 실리콘 기판상에 절연성 수지(BCB 수지) 막을 형성하고, 실리콘 기판상의 나노와이어를 절연성 수지(BCB 수지) 중에 매립했다. 그 다음에, 반응성 이온 에칭(ion etching)을 이용해 절연성 수지막의 위쪽의 일부를 제거하여, 나노와이어의 선단을 노출시켰다. 나노와이어가 노출된 영역에 제1 전극으로서 오믹(ohmic) 전극이 될 수 있는 금속 합금막 또는 금속 다층막을 형성했다. 구체적으로는, III-V족 화합물 반도체 나노와이어가 InAs 나노와이어일 경우는, Ti/Au합금막을 형성했다. 한편, III-V족 화합물 반도체 나노와이어가 GaAs 나노와이어일 경우는, Ge/Au/Ni/Au다층막을 형성했다. 또, 실리콘 기판상에 제2 전극으로서 오믹 전극이 될 수 있는 금속 합금막 또는 금속 다층막을 형성했다. 구체적으로는, III-V족 화합물 반도체 나노와이어가 InAs 나노와이어일 경우는, Ti/Au합금막을 형성했다. 한편, III-V족 화합물 반도체 나노와이어가 n-GaAs 나노와이어일 경우는, Ge/Au/Ni/Au다층막을 형성하고, p-GaAs 나노와이어일 경우는, Cr/Au다층막 또는 ZnAu 합금막을 형성했다.
도 17은 전극 형성 후의 디바이스의 구성을 나타내는 단면도이다. 도 17에 나타내는 것처럼, 디바이스(600)는, n형 실리콘 기판(610), III-V족 화합물 반도체 나노와이어(620), 절연성 수지(절연 보호막)(630), 제1 전극(640) 및 제2 전극(650)을 가진다. III-V족 화합물 반도체 나노와이어(620)는 n형 실리콘 기판(610)의 (111)면상에 형성되어 있고, 제1 전극(640)과 접속되어 있다. 또, n형 실리콘 기판(610)은 제2 전극(650)과 접속되어 있다.
상기 공정에 의해 제작된 디바이스를 이용해, n형 실리콘 기판상에 형성된 III-V족 화합물 반도체 나노와이어(InAs 나노와이어 및 GaAs 나노와이어)의 전류 전압 특성을 측정했다.
도 18의 (A)는 n형 실리콘 기판상에 형성된 InAs 나노와이어의 전류 전압 곡선을 나타내는 그래프이다. 이 그래프로부터, 금속 접합 조건이 오믹 전극 조건임에도 불구하고 전류 전압 곡선이 쇼트키(Schottky)형 곡선이 되어 있는 것을 알 수 있다. 이것은, n형 실리콘 기판과 InAs 나노와이어의 접합계면에 밴드 불연속성에 의한 에너지 장벽이 형성되었기 때문이라고 생각된다(도 18의 (B) 참조).
도 18의 (B)는, n형 실리콘 기판 및 InAs 나노와이어의 밴드 구조 모식도이다. 이 도면으로부터, 접합계면에 있어서 전도대의 오프셋값이 0.81eV이고, 가전자대(valence band)의 오프셋값이 0.06eV인 것을 알 수 있다. p형 실리콘일 경우는 전도대의 오프셋값이 0.41 eV이고, 가전자대의 오프셋값이 0.31 eV인 것도 알 수 있다. 전도대의 오프셋값 또는 가전자대의 오프셋값이 0.01~1.5eV의 범위내이면, 실리콘 기판상에 형성된 InAs 나노와이어를 포함한 디바이스는 터널 FET로서 기능할 수 있다.
도 19의 (A)는 n형 실리콘 기판상에 형성된 GaAs 나노와이어의 전류 전압 곡선을 나타내는 그래프이다. 이 그래프로부터, 금속 접합 조건이 오믹 전극 조건임에도 불구하고 전류 전압 곡선이 쇼트키형 곡선이 되어 있는 것을 알 수 있다. 이것은, n형 실리콘 기판과 GaAs 나노와이어의 접합계면에 밴드 불연속성에 의한 에너지 장벽이 형성되었기 때문이라고 생각된다(도 19의 (B) 참조).
도 19의 (B)는 n형 실리콘 기판 및 GaAs 나노와이어의 밴드 구조 모식도이다. 이 도면으로부터, 접합계면에 있어서 전도대의 오프셋값이 0.06eV이고, 가전자대의 오프셋값이 0.26eV인 것을 알 수 있다. p형 실리콘일 경우는 전도대의 오프셋값이 0.58eV이고, 가전자대의 오프셋값이 0.34eV인 것도 알 수 있다. 전도대의 오프셋값 또는 가전자대의 오프셋값이 0.01~1.5eV의 범위내이면, 실리콘 기판상에 형성된 GaAs 나노와이어를 포함한 디바이스는 터널 FET로서 기능할 수 있다.
3. 본 발명의 TFET의 동작 시뮬레이션
3차원 뽀아송-쉬레딩거 방정식에 기초하는 디바이스 시뮬레이션을 이용해, 본 발명의 TFET의 동작 시뮬레이션을 행했다. 그 결과, 실리콘-III-V족 화합물 반도체 나노와이어 접합계면에 있어서 터널 현상이 생기는 것이 나타났다.
도 20의 (A)는 시뮬레이션에 이용한 본 발명의 TFET의 구조를 나타내는 단면도이다. 이 TFET(700)은, p형 실리콘 기판(710), InAs 나노와이어(720), 게이트 유전체막(730), 게이트 전극(740), 소스 전극(도시하지 않음) 및 드레인 전극(도시하지 않음)을 가진다. 직경 20nm, 길이 50nm의 InAs 나노와이어(720)는, p형 실리콘 기판(710)측의 n형으로 저농도 도핑된 제1 영역(722)(길이 25nm)과 드레인 전극측(도시하지 않음)의 n형으로 고농도 도핑된 제2 영역(724)(길이 25nm)으로 나눌 수 있다. InAs 나노와이어의 제1 영역(722)의 캐리어 농도는 1×1016cm-3으로 하고, 제2 영역(724)의 캐리어 농도는 1×1018cm-3으로 했다. p형 실리콘 기판(710)의 캐리어 농도는, 1×1018cm-3으로 했다. 게이트 유전체막은 Al2O3로 이루어지는 막두께 2.5nm의 막이다. 실리콘과 InAs 나노와이어의 밴드 불연속성에 의한 에너지 장벽은, 도 18의 (A)의 그래프를 참조했다.
도 20의 (B)는, 시뮬레이션에 의해 얻어진 TFET의 전기 특성을 나타내는 그래프이다. 이 그래프로부터, 도 18의 (A)에 나타내는 TFET는 높은 ON 전류와, 5mV/digit의 급격한 서브 임계값 특성을 나타내는 것을 알 수 있다. 또, 게이트 전압을 0.25V로 했을 경우, 5 자리수(105)의 ON/OFF비를 실현할 수 있다는 것도 알 수 있다.
[실시예 2]
실시예 2에서는 실시형태 1의 TFET를 제작한 예를 나타낸다.
1. TFET의 제작
1) 기판의 준비
p형 실리콘 (111)기판(캐리어 농도：7×1018cm-3)을 열산화 처리하여, 표면에 막두께 20nm의 산화 실리콘막을 형성했다. 전자선 빔 리소그래피 및 웨트 케미컬 에칭을 이용하여 산화 실리콘막에 주기적으로 개구부를 형성하여, 실리콘 기판의 표면을 노출시켰다. 개구부의 형상은 육각형으로 하고, 개구부의 면적(원환산 직경)은 100nm로 했다.
2) InAs 나노와이어의 제작
개구부를 형성한 기판을 감압 가로형 MOVPE 장치(HR2339;타이요 닛산 주식회사)에 세트했다. MOVPE 장치의 내부온도를 925℃로 상승시켜 5분간 유지함으로써, 실리콘 기판의 개구부 표면에 형성된 자연 산화막을 제거했다. 그 다음에, 장치의 내부온도를 925℃에서 400℃로 저하시켰다. 수소화비소를 수소 가스(캐리어 가스)와 함께 공급했다. 수소화비소의 분압은 1.3×10-4atm으로 했다.
다음에, 교호 원료 공급 변조법에 의해 실리콘 기판의 개구부에 InAs의 박막을 형성했다. 구체적으로는, 트리메틸 인듐의 공급을 2초간, 수소 가스에 의한 인터벌을 1초간, 수소화비소의 공급을 2초간, 수소 가스에 의한 인터벌을 1초간의 조합을 1 사이클로 하여 2분간에 걸쳐서 20회 반복했다. 트리메틸 인듐의 분압은 9.6×10-7atm으로 하고, 수소화비소의 분압은 2.5×10-4atm으로 했다.
다음에, 장치의 내부온도를 상승시킨 후, MOVPE법에 의해 길이 800nm의 InAs 나노와이어를 성장시켰다. 구체적으로는, 장치의 내부온도를 400℃에서 540℃로 상승시킨 후, 트리메틸 인듐 및 수소화비소를 수소 가스와 함께 공급하여, 길이 500nm의 InAs 나노와이어(제1 영역; 캐리어 농도：2×1017cm-3)를 성장시켰다. 계속해서, 트리메틸 인듐, 수소화비소 및 모노실란을 수소 가스와 함께 공급하여, 길이 300nm의 n형 InAs 나노와이어(제2 영역;캐리어 농도： 2×1019cm-3)를 성장시켰다. 트리메틸 인듐의 분압은 4.9×10-7atm으로 하고, 수소화비소의 분압은 1.3×10-4atm으로 하고, 모노실란의 분압은 7×10-8atm으로 했다.
3) TFET의 제작
실리콘 기판상 및 InAs 나노와이어의 측면에 게이트 유전체막을 형성하고, 다시 그 위에 게이트 전극을 형성했다. 구체적으로는, ALD법에 의해 막두께 20nm의 Hf0 .8Al0 .2O막(게이트 유전체막)을 형성했다. 그 후, 고주파 스퍼터링법에 의해 막두께 100nm의 W막(게이트 전극)을 형성했다.
다음에, 유전체막을 형성한 실리콘 기판상에 절연 수지(BCB 수지) 막을 형성하고, 실리콘 기판상의 InAs 나노와이어를 절연 수지 속에 매립했다. 그 다음에, 반응성 이온 에칭에 의해 절연 수지의 위쪽의 일부를 제거하여, InAs 나노와이어의 선단을 노출시켰다.
다음에, InAs 나노와이어가 노출된 면에 드레인 전극으로서 막두께 120nm의 Ti(20nm)/Au(100nm) 다층막을 형성했다. 또, 실리콘 기판상에 소스 전극으로서 막두께 50nm의 Ti(20nm)/Au(30nm) 다층막을 형성했다.
도 21은 제작된 본 발명의 TFET의 구성을 나타내는 단면도이다. 도 21에 나타내는 것처럼, 이 TFETInAs 나노와이어(830), 게이트 유전체막(Hf0 .8Al0 .2O막)(840), 게이트 전극(W막)(850), 절연성 수지(BCB 수지)(860), 소스 전극(Ti/Au다층막)(870) 및 드레인 전극(Ti/Au다층막)(880)을 가진다. InAs 나노와이어(830)는, p형 실리콘 기판(810)측의 제1 영역(832)과 드레인 전극(880)측의 제2 영역(834)으로 나눌 수 있다.
상기 공정에 의해 제작된 본 발명의 TFET의 전기 특성을 측정했다. 도 22는 2개의 TFET(디바이스 A 및 디바이스 B)의 전기 특성을 나타내는 그래프이다. 이 그래프에 표시되는 것처럼, 디바이스 A는 ON/OFF비가 2자리수이고, 서브 임계값 특성은 13mV/digit이었다. 또, 디바이스 B는 ON/OFF비가 2자리수이고, 서브 임계값 특성은 10mV/digit이었다.
이상의 결과로부터, 본 발명의 TFET는 60mV/digit 이하의 작은 서브 임계값으로 동작 가능한 것을 알 수 있다.
실시예 1의 시뮬레이션에서는 본 발명의 TFET의 ON/OFF비가 5자리수였지만, 실시예 2의 측정 결과에서 본 발명의 TFET의 ON/OFF비는 2자리수였다. 이것은, 실시예 2에서는 실리콘 기판과 InAs 나노와이어와의 접합계면의 직경을 100nm로 크게 함으로써, 이 접합계면에서 미스피트 전위가 형성되어 버렸기 때문이라고 생각된다. 따라서, 예를 들면 접합계면의 직경을 작게 하는 등에 의해 미스피트 전위가 없는 접합계면을 형성할 수 있으면, 본 발명의 TFET의 ON/OFF비를 더욱 향상시킬 수 있을거라고 생각된다.
본 출원은, 2009년 9월 30일에 출원한 일본 특허출원 2009-227564에 기초하는 우선권을 주장한다. 해당 출원 명세서 및 도면에 기재된 내용은, 모두 본원 명세서에 원용된다.
(산업상 이용 가능성)
본 발명의 TFET는, 예를 들면 반도체 마이크로 프로세서 및 고집적 회로에 형성되는 스위치 소자로서 유용하다.
100, 200,300,400,500,700,800 TFET
110,310,510,710,810 p형 실리콘 기판
120,820 절연막
130,220,320,420,620,720,830 III-V족 화합물 반도체 나노와이어
132,222,722 III-V족 화합물 반도체 나노와이어의 제1 영역
134,224,724 III-V족 화합물 반도체 나노와이어의 제2 영역
140,330,730,840 게이트 유전체막
150,630,860 절연 보호막
160,340,870 소스 전극
170,350,880 드레인 전극
180,360,740,850 게이트 전극
210,410,610 n형 실리콘 기판
312 p형 실리콘 기판의 제1 영역
313,413 (111)면
314 p형 실리콘 기판의 제2 영역
412 n형 실리콘 기판의 제1 영역
414 n형 실리콘 기판의 제2 영역
512 실리콘층
832 InAs 나노와이어의 제1 영역
834 InAs 나노와이어의 제2 영역
640 제1 전극
650 제2 전극

Claims (15)

  1. (111)면을 가지고, 제1 도전형으로 도프된 IV족 반도체 기판과,
    상기 IV족 반도체 기판의 (111)면상에 배치된 III-V족 화합물 반도체 나노와이어로서, 상기 IV족 반도체 기판의 (111)면에 접속된 제1 영역과, 상기 제1 도전형과 다른 제2 도전형으로 도프된 제2 영역을 포함한 III-V족 화합물 반도체 나노와이어와,
    상기 III-V족 화합물 반도체 나노와이어와 접촉하지 않으면서 또 상기 IV족 반도체 기판에 접속된 소스 전극 또는 드레인 전극과,
    상기 III-V족 화합물 반도체 나노와이어의 제2 영역에 접속된 드레인 전극 또는 소스 전극과,
    상기 IV족 반도체 기판의 (111)면과 상기 III-V족 화합물 반도체 나노와이어의 계면에 전계를 작용시키는 게이트 전극을 가지는, 터널 전계 효과 트랜지스터.
  2. 제1항에 있어서,
    상기 IV족 반도체는 실리콘 또는 게르마늄이며,
    상기 III-V족 화합물 반도체는, InAs, InP, GaAs, GaN, InSb, GaSb, AlSb, AlGaAs, InGaAs, InGaN, AlGaN, GaNAs, InAsSb, GaAsSb, InGaSb, AlInSb, InGaAlN, AlInGaP, InGaAsP, GaInAsN, InGaAlSb, InGaAsSb 또는 AlInGaPSb이며,
    상기 III-V족 화합물 반도체 나노와이어의 장축은 상기 IV족 반도체 기판의 (111)면에 대해서 수직인,
    터널 전계 효과 트랜지스터.
  3. 제1항에 있어서,
    상기 III-V족 화합물 반도체 나노와이어의 측면에 배치된 게이트 유전체막을 더 가지고,
    상기 게이트 전극은 상기 게이트 유전체막상에 배치되어 있는,
    터널 전계 효과 트랜지스터.
  4. 제1항에 있어서,
    상기 IV족 반도체 기판의 (111)면과 상기 III-V족 화합물 반도체 나노와이어의 계면은 무전위이면서 무결함인,
    터널 전계 효과 트랜지스터.
  5. (111)면을 가지는 제1 영역과, 제1 도전형으로 도프된 제2 영역을 포함한 IV족 반도체 기판과,
    상기 IV족 반도체 기판의 제1 영역의 (111)면상에 배치된 III-V족 화합물 반도체 나노와이어로서, 도프되지 않거나, 또는 상기 제1 도전형과 다른 제2 도전형으로 도프된 III-V족 화합물 반도체 나노와이어와,
    상기 III-V족 화합물 반도체 나노와이어에 접속된 소스 전극 또는 드레인 전극과,
    상기 III-V족 화합물 반도체 나노와이어와 접촉하지 않으면서 또 상기 IV족 반도체 기판의 제2 영역에 접속된 드레인 전극 또는 소스 전극과,
    상기 III-V족 화합물 반도체 나노와이어와 상기 IV족 반도체 기판의 (111)면의 계면에 전계를 작용시키는 게이트 전극을 가지는, 터널 전계 효과 트랜지스터.
  6. 제5항에 있어서,
    상기 IV족 반도체는 실리콘 또는 게르마늄이며,
    상기 III-V족 화합물 반도체는, InAs, InP, GaAs, GaN, InSb, GaSb, AlSb, AlGaAs, InGaAs, InGaN, AlGaN, GaNAs, InAsSb, GaAsSb, InGaSb, AlInSb, InGaAlN, AlInGaP, InGaAsP, GaInAsN, InGaAlSb, InGaAsSb 또는 AlInGaPSb이며,
    상기 III-V족 화합물 반도체 나노와이어의 장축은 상기 IV족 반도체 기판의 제1 영역의 (111)면에 대해서 수직인,
    터널 전계 효과 트랜지스터.
  7. 제5항에 있어서,
    상기 IV족 반도체 기판의 표면상에 배치된 게이트 유전체막을 더 가지고,
    상기 게이트 전극은 상기 게이트 유전체막상에 배치되어 있는,
    터널 전계 효과 트랜지스터.
  8. 제5항에 있어서,
    상기 IV족 반도체 기판의 (111)면과 상기 III-V족 화합물 반도체 나노와이어의 계면은 무전위이면서 무결함인, 터널 전계 효과 트랜지스터.
  9. 제1항 또는 제5항 기재된 터널 전계 효과 트랜지스터를 포함하는 스위치 소자.
  10. IV족 반도체 기판 및 III-V족 화합물 반도체 나노와이어를 가지는 터널 전계 효과 트랜지스터의 제조 방법으로서,
    (111)면을 가지는 IV족 반도체 기판과, 상기 (111)면을 피복하며 개구부를 가지는 절연막을 포함하는 기판을 준비하는 스텝과,
    상기 기판을 저온 열처리해서 상기 개구부내에 노출되어 있는 상기 (111)면을 (111)1×1면으로 변환하는 스텝과,
    상기 기판에 저온 조건하에서 III족 원료 또는 V족 원료를 공급하여, 상기 개구부내에 노출되어 있는 상기 (111)면을 (111)A면 또는 (111)B면으로 변환하는 스텝과,
    상기 개구부내에 노출되어 있는 상기 (111)면으로부터 III-V족 화합물 반도체 나노와이어를 성장시키는 스텝과,
    게이트 전극을 형성하는 스텝과,
    상기 III-V족 화합물 반도체 나노와이어와 접촉하지 않도록 상기 IV족 반도체 기판상에 소스 전극 또는 드레인 전극을 형성하고, 그리고 상기 III-V족 화합물 반도체 나노와이어상에 드레인 전극 또는 소스 전극을 형성하는 스텝을 포함하는,
    터널 전계 효과 트랜지스터의 제조 방법.
  11. 제10항에 있어서,
    상기 기판을 저온 열처리하는 스텝 전에, 상기 기판을 고온 열처리함으로써 상기 IV족 반도체 기판의 표면에 형성된 자연 산화막을 제거하는 스텝을 더 포함하는,
    제조 방법.
  12. 제10항에 있어서,
    상기 (111)A면 또는 상기 (111)B면으로 변환된 (111)1×1면에, V족 원료와 III족 원료를 교대로 공급함으로써, III-V족 화합물 반도체의 박막을 형성하는 스텝을 더 포함하는,
    제조 방법.
  13. 제10항에 있어서,
    상기 (111)면을 (111)1×1면으로 변환하는 스텝과, 상기 (111)면을 상기 (111)A면 또는 (111)B면으로 변환하는 스텝을, 순차적 또는 동시적으로 행하는,
    제조 방법.
  14. 제10항에 있어서,
    상기 IV족 반도체는 실리콘 또는 게르마늄이며,
    상기 III족 원료는 붕소, 알루미늄, 갈륨, 인듐 또는 티탄을 함유하는 가스이며,
    상기 V족 원료는 질소, 인, 비소, 안티몬 또는 비스머스를 함유하는 가스이며,
    상기 III-V화합물 반도체는, InAs, InP, GaAs, GaN, InSb, GaSb, AlSb, AlGaAs, InGaAs, InGaN, AlGaN, GaNAs, InAsSb, GaAsSb, InGaSb, AlInSb, InGaAlN, AlInGaP, InGaAsP, GaInAsN, InGaAlSb, InGaAsSb 또는 AlInGaPSb인,
    제조 방법.
  15. 제10항에 있어서,
    상기 (111)면을 피복하는 절연막은, 상기 IV족 반도체 기판 표면의 열산화막인,
    제조 방법.
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