JP6083704B2 - トンネルｆｅｔのデバイスシミュレーション方法及びシステム並びにトンネルｆｅｔのコンパクトモデル設計方法及びコンパクトモデル - Google Patents

トンネルｆｅｔのデバイスシミュレーション方法及びシステム並びにトンネルｆｅｔのコンパクトモデル設計方法及びコンパクトモデル Download PDF

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Description

本発明は、トンネルＦＥＴのデバイスシミュレーション方法及びシステム並びにトンネルＦＥＴのコンパクトモデル設計方法及びコンパクトモデルに関するものである。
トンネルＦＥＴ(ＴＦＥＴ)はＣＭＯＳを越える低消費電力回路を実現するためのキーデバイスとして注目されている。特開２０１２−１８２３６８号公報（特許文献１）には、トンネルＦＥＴの構成の一例が開示されている。また特開２００９−３０２４１９号公報（特許文献２）には、ＭＯＳＦＥＴのシミュレーション方法及び装置が開示されている。
特開２０１２−１８２３６８号公報 特開２００９−３０２４１９号公報
トンネルＦＥＴのデバイス設計では、構造や材料パラメータの影響を取り込んだ設計ツールが必要とされている。しかしながら回路設計では従来と全く異なる動作の同素子を用いてどのように回路を組むといった課題があり、回路設計検討のためにコンパクトモデルが必要とされている。
本発明の目的は、トンネルＦＥＴのバンド間トンネルによるキャリアの発生量をシミュレートするデバイスシミュレーション方法及びシステムを提供することにある。
本発明の他の目的は、キャリアの発生量を求めることによりトンネルＦＥＴをモデリングするトンネルＦＥＴのモデリング・システムを提供することにある。
本発明の他の目的は、トンネルＦＥＴの非局所電界バンド間トンネルのコンパクトモデルのモデリング方法を提供することにある。
本発明の更に他の目的は、トンネルＦＥＴの非局所電界バンド間トンネルのコンパクトモデルを提供することにある。
本発明は、デバイスシミュレータ上に非局所バンド間トンネルモデルに基づく物理モデルを構築し、実用的レベルの電気特性が得られることを発明者が確認したことを基礎とするものである。
本出願の第１の発明は、トンネルＦＥＴのバンド間トンネルによるキャリアの発生量をシミュレートするデバイスシミュレーション方法であり、トレースステップと、非局所電界定義ステップと、キャリア発生量演算ステップとを実施することにより、トンネルＦＥＴのバンド間トンネルによるキャリアの発生量をシミュレートする。トレースステップでは、トンネルＦＥＴのバンドエネルギをトレースしてトンネル距離とバンドギャップＥＧを求める。非局所電界定義ステップでは、トレースステップにより得たトンネル距離ＬとバンドギャップＥＧとから非局所電界Ｅnonl（＝ＥＧ／Ｌ）を定義する。そしてキャリア発生量演算ステップでは、バンド間トンネルによるキャリアの発生量Ｇを下記の式
Ｇ＝Ａ・Ｅnonlp・exp（−Ｂ／Ｅnonl）
（但し、Ａ、Ｂ及びpは半導体の材料により定まるＫａｎｅの式のパラメータ）に基づいて演算する。
本発明では、トンネル距離を正しく見積るため、デバイスシミュレータの中でバンドエネルギをトレースし、トレースから得られたトンネル距離とデバイスシミュレータから与えられるバンドギャップから非局所電界を定義する。そして非局所電界を上記式に入れ、バンド間トンネルによる発生量Ｇを計算する。実際のトレースは、シミュレーションが断面のシミュレーションであれば２次元、立体のシミュレーションであれば３次元空間で行われる。これによりトンネルＦＥＴのようにトンネルパスが急峻に曲がっている場合にも高い精度でシミュレートすることが可能である。
なおキャリア発生量演算ステップにおいて、トンネル距離ＬとバンドギャップＥＧとに基づいてバンド間トンネルによるキャリアの発生量Ｇを下記の式
Ｇ＝Ａ・Ｅnonlp・exp［−Ｌ／（ＥＧ／Ｂ）］
（但し、Ａ、Ｂ及びp は半導体の材料により定まるＫａｎｅの式のパラメータ）に基づいて演算することができる。
バンドエネルギとしては、伝導帯Ｅｃ及び価電子帯Ｅｖの一方を用いることができる。
トレースステップでは、メッシュ仮定ステップと、第１の選択ステップと、第２の選択ステップと、繰り返しステップと、トンネル距離決定ステップとによりトンネル距離を決定する。メッシュ仮定ステップでは、解析対象構造を複数のメッシュ点を有する複数のメッシュにより区切る。第１の選択ステップでは、複数のメッシュの一つのメッシュ点を始点として該始点の周囲のメッシュ点のうち最もエネルギの傾きが大きくなるメッシュ点を選択する。そして第２の選択ステップでは、選択したメッシュ点を始点として該始点の周囲のメッシュ点のうち最もエネルギの傾きが大きくなるメッシュ点を選択する。さらに繰り返しステップでは、選択したメッシュ点のエネルギが伝導帯及び価電子帯の他方のエネルギと同じになるメッシュ点を終点として得るまで第２の選択ステップを繰り返す。最後に、トンネル距離決定ステップでは、始点となるメッシュ点、選択したメッシュ点及び終点となるメッシュ点のうち隣接する二つのメッシュ点間の距離を積算した距離をトンネル距離とする。このように積算した距離を用いると、トンネルＦＥＴのようにトンネルパスが急峻に曲がっている場合にも高い精度でシミュレートすることが可能になる。
なおトンネル距離決定ステップでは、始点となるメッシュ点と終点となるメッシュ点との間の距離をトンネル距離とすることもできる。このようにすると精度は落ちるが、トンネル距離の演算が簡単になる。
なおトレースステップでは、始点における伝導帯と価電子帯との間のエネルギ差をバンドギャップＥＧとして求めることができる。
本発明のトンネルＦＥＴのモデリング方法では、上記デバイスシミュレーション方法により複数のメッシュの複数のメッシュ点の全てについて、キャリアの発生量を求めることにより、トンネルＦＥＴ全体のモデリングを可能にする。
本発明は、トンネルＦＥＴのバンド間トンネルによるキャリアの発生量をシミュレートするデバイスシミュレーション・システムとしても把握することができる。本発明のデバイスシミュレーション・システムは、トレース部と、非局所電界定義部と、キャリア発生量演算部とから構成される。トレース部は、トンネルＦＥＴのバンドエネルギをトレースしてトンネル距離を求める。非局所電界定義部は、トレース部により得たトンネル距離Ｌとデバイスシミュレータから与えられるバンドギャップＥＧとから非局所電界Ｅnonl（＝ＥＧ／Ｌ）を定義する。キャリア発生量演算部は、バンド間トンネルによるキャリアの発生量を下記の式
Ｇ＝Ａ・Ｅnonlp・exp（−Ｂ／Ｅnonl）
（但し、Ａ、Ｂ及びpは半導体の材料により定まるＫａｎｅの式のパラメータであり）に基づいて演算する。
非局所電界定義部を用いずに、キャリア発生量演算部は、トンネル距離ＬとバンドギャップＥＧとに基づいてバンド間トンネルによるキャリアの発生量を下記の式
Ｇ＝Ａ・Ｅnonlp・exp［−Ｌ／（ＥＧ／Ｂ）］
（但し、Ａ、Ｂ及びpは半導体の材料により定まるＫａｎｅの式のパラメータ）に基づいて演算することができる。
トレース部は、メッシュ仮定部と、第１の選択部と、第２の選択部と、繰り返し部と、トンネル距離決定部とを備えた構成とすることができる。メッシュ仮定部は、解析対象構造を複数のメッシュ点を有する複数のメッシュにより区切る。第１の選択部は、複数のメッシュの一つのメッシュ点を始点として該始点の周囲のメッシュ点のうち最もエネルギの傾きが大きくなるメッシュ点を選択する。第２の選択部は、さらに選択したメッシュ点を始点として該始点の周囲のメッシュ点のうち最もエネルギの傾きが大きくなるメッシュ点を選択する。繰り返し部は、選択したメッシュ点のエネルギが伝導帯及び価電子帯の他方のエネルギと同じになるメッシュ点を終点として得るまで第２の選択ステップを繰り返す。そしてトンネル距離決定部は、始点となるメッシュ点、選択したメッシュ点及び終点となるメッシュ点のうち隣接する二つのメッシュ点間の距離を積算した距離をトンネル距離とするように構成するのが好ましい。なおトレース部のトンネル距離決定部は、始点となるメッシュ点と終点となるメッシュ点との間の距離をトンネル距離とするように構成してもよい。
トンネルＦＥＴのモデリング・システムは、上記デバイスシミュレーション・システムにより複数のメッシュの複数のメッシュ点の全てについて、キャリアの発生量を求めることによりトンネルＦＥＴをモデリングする。
トンネルＦＥＴは、ソースドレイン電圧に対し、非対称な特性を示すなど、回路上の課題がある。トンネルＦＥＴを生かした回路を実現するためには、早期に回路設計ツールでトンネルＦＥＴを扱えるようにする必要がある。そこで、回路シミュレータに用いるトンネルＦＥＴのコンパクトモデルを開発する必要性が出てきた。このような必要性に答えるために、本出願の第２の発明は、トンネルＦＥＴの非局所電界バンド間トンネルのコンパクトモデル及びその設計方法を提供する。上記デバイスシミュレーション方法及びシステムで採用したのと同様に、コンパクトモデルには、急峻なバンドの変化を取り入れ、トンネルパスの非局所性を考慮する。本発明のコンパクトモデルではこの非局所電界バンド間トンネルモデルを、簡単な計算で実現するために、非局所なトンネルパスをソースゲートオーバーラップ部分での垂直方向のパスと、そこからチャネル界面に沿ってドレインに向かう水平方向のパスの２つに分離する近似を導入している。
そこでコンパクトモデルのモデリング方法では、第１乃至第５のステップより得られた電流値がソース・ゲート間電圧に対する出力電流となるようにトンネルＦＥＴの非局所電界バンド間トンネルのコンパクトモデルを設計する。第１のステップでは、トンネルＦＥＴのトンネルパスをソースゲートオーバーラップ部分において、垂直方向のパスとチャンネル界面に沿ってドレインに向かう水平方向のパスの２つのパスに分離して、垂直方向のパスのソース・ゲート間電圧に対するミッドギャップ電位の曲がりを、ソース・ゲート間電圧に対するミッドギャップ電位（静電ポテンシャルに相当）をＭＯＳの理論式に基づくミッドギャップ電位近似式により演算する。第２のステップでは、水平方向のパスのソース・ゲート間電圧に対するミッドギャップ電位の曲がりを、容量を用いたミッドギャップ電位近似式により演算する。第３のステップでは、ミッドギャップ電位の第１の曲がりと第２の曲がりを用いて、非局所電界バンド間トンネルの各位置毎にトンネル距離ＬとバンドギャップＥＧとを求める。第４のステップでは、各位置におけるトンネル距離ＬとバンドギャップＥＧとに基づいてバンド間トンネルによるキャリアの発生量Ｇを演算する。そして第５のステップでは、各位置におけるキャリアの発生量を数値積分して電流値を求める。本発明によれば、垂直及び水平成分のバンドエネルギ分布を、電極電圧から計算でき、そこからトンネルに必要な距離を求めることが可能なコンパクトモデルを設計できる。
なお第５のステップでは、トンネル距離ＬとバンドギャップＥＧと基づいてバンド間トンネルによるキャリアの発生量を下記の式
Ｇ＝Ａ・Ｅnonlp・exp［−Ｌ／（ＥＧ／Ｂ）］
（但し、Ａ、Ｂ及びpは半導体の材料により定まるＫａｎｅの式のパラメータ）に基づいて演算することができる。
本発明のトンネルＦＥＴの非局所電界バンド間トンネルのコンパクトモデルは、第１及び第２の記憶部と、第１乃至第３の演算部とから構成される。第１の記憶部は、トンネルＦＥＴのトンネルパスをソースゲートオーバーラップ部分において、垂直方向のパスとチャンネル界面に沿ってドレインに向かう水平方向のパスの２つのパスに分離して、垂直方向のパスにおけるソース・ゲート間電圧に対するミッドギャップ電位の曲がりを、ＭＯＳの理論式に基づくミッドギャップ電位近似式による関数として記憶する。第２の記憶部は、水平方向のソース・ゲート間電圧に対するミッドギャップ電位の第２の曲がりを、容量を用いたミッドギャップ電位近似式による関数として記憶する。第１の演算部は、ミッドギャップ電位の第１の曲がりと第２の曲がりを用いて、非局所電界バンド間トンネルの各位置毎にトンネル距離Ｌを求める。第２の演算部は、各位置におけるトンネル距離ＬとバンドギャップＥＧとに基づいてバンド間トンネルによるキャリアの発生量Ｇを演算する。そして第３の演算部は、各位置におけるキャリアの発生量を数値積分して電流値を求める。このコンパクトモデルでは、関数を用いるため高速な計算ができるという利点がある。
本発明の別のコンパクトモデルは、プロファイル記憶部と、第１乃至第３の演算部とを備えている。プロファイル記憶部は、トンネルＦＥＴのトンネルパスをソースゲートオーバーラップ部分において、垂直方向のパスとチャンネル界面に沿ってドレインに向かう水平方向のパスの２つのパスに分離して、垂直方向のパスにおけるソース・ゲート間電圧に対するミッドギャップ電位のエネルギ分布をＭＯＳの理論式に基づくミッドギャップ電位近似式による関数とし、且つ水平方向のソース・ゲート間電圧に対するミッドギャップ電位を水平方向のバンドエネルギの分布のフィッティング関数を数値シミュレーション結果に合わせた関数として記憶することにより、非局所電界バンド間トンネルのミッドギャップ電位のプロファイルとして記憶する。そして第１の演算部は、このプロファイルから非局所電界バンド間トンネルの各位置毎にトンネル距離Ｌを演算する。第２の演算部は、トンネル距離ＬとバンドギャップＥＧに基づいてバンド間トンネルによるキャリアの発生量Ｇを演算する。そして第３の演算部は、各位置におけるキャリアの発生量を数値積分して電流値を求める。本発明のコンパクトモデルによれば、プロファイル記憶部を用いることにより、ミッドギャップ電位のプロファイルをより正確に求めることができ、かつ関数にフィッティングさせるため高速に計算が可能になるという利点がある。
本発明の更に別のコンパクトモデルも、ミッドギャップ電位プロファイル記憶部と、第１乃至第３の演算部とを備えている。このコンパクトモデルでは、ミッドギャップ電位プロファイル記憶部が、トンネルＦＥＴのトンネルパスをソースゲートオーバーラップ部分において、垂直方向のパスとチャンネル界面に沿ってドレインに向かう水平方向のパスの２つのパスに分離して、垂直方向のパスにおけるソース・ゲート間電圧に対するミッドギャップ電位として、ＭＯＳの理論式に基づくミッドギャップ電位近似式により演算したものを用い、且つ水平方向のソース・ゲート間電圧に対するミッドギャップ電位として、数値シミュレーション結果を用いて定めたものを非局所電界バンド間トンネルのミッドギャップ電位プロファイルを記憶する。第１の演算部は、プロファイルから非局所電界バンド間トンネルの各位置毎にトンネル距離ＬとバンドギャップＥＧを演算する.第２の演算部は、トンネル距離ＬとバンドギャップＥＧに基づいてバンド間トンネルによるキャリアの発生量Ｇを演算する。そして第３の演算部は、各位置におけるキャリアの発生量を数値積分して電流値を求める。本発明のコンパクトモデルによれば、ミッドギャップ電位プロファイル記憶部を用いることにより、ミッドギャップ電位のプロファイルを最も正確に求めることができるという利点がある。
なお第２の演算部は、トンネル距離ＬとバンドギャップＥＧと基づいてバンド間トンネルによるキャリアの発生量を下記の式
Ｇ＝Ａ・Ｅnonlp・exp［−Ｌ／（ＥＧ／Ｂ）］
（但し、Ａ、Ｂ及びpは半導体の材料により定まるＫａｎｅの式のパラメータであり、Ｅnonlpは非局所電界であり）に基づいて演算することができる。
トンネルＦＥＴの構造と動作原理を説明するために用いる図である。 （Ａ）及び（Ｂ）は、ＰＮ接合（左）とＴＦＥＴ（右）のトンネルパスの違いを示す図である。 トンネル距離を用いて非局所電界を定義することを説明するために用いる図である。 本発明のデバイスシミュレーション・システムをコンピュータを用いて実現する場合の実施の形態の構成を示すブロック図である。 図４の実施の形態をコンピュータを用いて実現する場合に、コンピュータにインストールするコンピュータソフトウエアのアルゴリズムを示すフローチャートである。 図５のフローチャートのステップＳＴ２の詳細を示すフローチャートである。 トレースを説明するために用いる図である。 トレースを説明するために用いる図である。 伝導体（Ｅｃ）をトレースする場合のソフトウエアのフローチャートである。 価電子帯（Ｅｖ）をトレースする場合のソフトウエアのフローチャートである。 局所（ｌｏｃａｌ）及び非局所（ｎｏｎｌｏｃａｌ）電界モデルを用いたデバイスシミュレーションの結果と実測値（マーク）の比較を示す図である。 （Ａ）はＶｇ＝−１Ｖにおける局所モデルによる発生率を示し、（Ｂ）は非局所モデルによる発生率を示す図である。 計算オプションを説明するために用いる図である。 計算オプションの違いによるＩｄ−Ｖｇ特性の比較を示す図である。 トンネルパスの体積効果を説明するために用いる図である。 順方向と逆方向トレースによるＩｄ−Ｖｇ特性を、体積効果を考慮しない場合と考慮した場合で比較して示す図である。 非局所なトンネルパスをソースゲートオーバーラップ部分での垂直方向のパスと、そこからチャネル界面に沿ってドレインに向かう水平方向の２つに分離することを示す図である。 本発明のコンパクトモデル及びコンパクトモデルのモデリング方法をコンピュータを用いて実現した実施の形態の構成を示すブロック図である。 コンピュータにインストールするソフトウエアのアルゴリズムを示すフローチャートである。 ミッドギャップ電位を説明するための図である。 ソースとゲートとの容量比で計算したポテンシャル（線）と、デバイスシミュレータで計算したポテンシャル（マーク）の比較を示す図である。 デバイスシミュレーション・システムで非局所モデルを用いて計算した、Ｎ型ＴＦＥＴのＩｄ−Ｖｇ特性を示す図である。 コンパクトモデルで計算したＮ型ＴＦＥＴのＩｄ−Ｖｇ特性を示す図である。 コンパクトモデルの結果と実測を比較する図である。 コンパクトモデルを用いて計算したトンネルＦＥＴのインバーター特性を示す図である。 本発明の他のコンパクトモデルの実施の形態の構成を示すブロック図である。 図２６の構成をコンピュータを用いて実現する場合に用いるソフトウエアのフローチャートである。 プロファイル記憶部に記憶するバンドプロファイルを異なる方法により求める実施の形態で用いるソフトウエアのアルゴリズムを示すフローチャートである。 数値計算により水平方向のバンドエネルギの分布（ポテンシャル）を用いる場合の概念を説明するための図である。 プロファイル記憶部に記憶するバンドプロファイルを異なる方法により求める実施の形態で用いるソフトウエアのアルゴリズムを示すフローチャートである。
［デバイスシミュレーション・システム（第１の発明）］
最初に、図面を参照して本発明のデバイスシミュレーション・システム及びデバイスシミュレーション方法の実施の形態を説明する。トンネルＦＥＴはトランジスタのオン・オフ動作に、ゲートソースオーバーラップ領域で起きるバンド間トンネル現象を利用している。図１はＮ型のＴＦＥＴの模式図である。トンネルＦＥＴは、通常のＣＭＯＳと異なり、ソースに逆極性のＰ＋層を設けている。エネルギバンド図に示すように、ゲート電圧でチャネルのバンド位置を下げると、ソース端で価電子帯（Ｅｖ）と伝導帯（Ｅｃ）が近づき、バンド間トンネルが発生する。この原理により従来のＭＯＳＦＥＴより急峻なスイッチング特性が得られ、ＣＭＯＳを越える低消費電力ＬＳＩを実現できる。
従来のデバイスシミュレーション・システムではバンド間トンネルによるキャリアの発生量を局所電界の関数として表わす局所モデルを用いている。従来のデバイスシミュレーション・システムは、ＰＮ接合のリーク電流を求めるために開発されたためであり、ＰＮ接合にかかる電界はほぼ直線で、トンネル距離の逆数を局所電界と見立てても問題ないため、従来は局所モデルを用いている。しかしながらトンネルＦＥＴでは、図２（Ａ）に示すＰＮ接合の場合の電界とは異なって、図２（Ｂ）に示すように、ゲートソースオーバーラップ部分に垂直の大きな電界がかかると共に、チャネル方向にも強い電界が生じ、電界強度もトンネルパスの範囲で大きく変化する。
そこで本発明では、トンネル距離を正しく見積るため、デバイスシミュレーション・システムの中でバンドエネルギ（伝導帯Ｅｃまたは価電子帯Ｅｖ）をトレースし、得られたトンネル距離ＬとバンドギャップＥＧから非局所電界Ｅnonlを定義する（図３）。なおこのトレースについては、公知文献１（K. Fukuda, T. Mori, W. Mizubayashi, Y. Morita, A.Tanabe, M. Masahara, T. Yasuda, S. Migita, and H.Ota, “TCAD-based Modeling of Tunnel FETs,” Int. Symp. “Develop. Core Tech. Green Nanoelectronics”, Mar. 2012.）に詳細に記載されている。本願明細書においても簡単に説明する。本発明では、この非局所電界Ｅnonlを通常のＫａｎｅの表式に入れ、バンド間トンネルによるキャリアの発生量Ｇを計算する。実際のトレースは、シミュレーションが断面のシミュレーションであれば２次元、立体のシミュレーションであれば３次元空間で行われる。これによりトンネルＦＥＴのようにトンネルパスが急峻に曲がっている場合にも対処できる。
図４は、本発明のデバイスシミュレーション・システムをコンピュータを用いて実現する場合の実施の形態の構成を示すブロック図である。また図５は、図４の実施の形態をコンピュータを用いて実現する場合に、コンピュータにインストールするコンピュータソフトウエアのアルゴリズムを示すフローチャートであり、図６は図５のフローチャートのステップＳＴ２の詳細を示すフローチャートである。本発明のデバイスシミュレーション・システムは、コンピュータ内にトレース部１と、非局所電界定義部３と、キャリア発生量演算部５とをソフトウエアによって構築して、トンネルＦＥＴのバンド間トンネルによるキャリアの発生量をシミュレートする。全てのメッシュ点についてのシミュレート結果は、演算結果記憶部７に保存される。
トレース部１は、図３に示すように、トンネルＦＥＴのバンドエネルギ（伝導帯Ｅｃまたは価電子帯Ｅｖ）をトレースしてトンネル距離Ｌを求める。トレース部１は、メッシュ仮定部１１と、第１の選択部１３と、第２の選択部１５と、繰り返し部１７と、トンネル距離決定部１９とを備えている。メッシュ仮定部１１は、図７に示すように、トンネルＦＥＴの解析対象構造を、複数のメッシュ点（メッシュの交点）ＰＳを有する複数のメッシュＭにより区切る。第１の選択部１３は、第１の選択ステップとして、図８に示すように、複数のメッシュＭの一つのメッシュ点ＰＳを始点ｐ0として該始点の周囲のメッシュ点のうち最もエネルギの傾きが大きくなるメッシュ点ｐｉを選択する（図５のステップＳＴ１，ＳＴ２及び図６のステップＳＴ２１及びＳＴ２２）。なおメッシュ点は、その位置のＥｃ（伝導帯エネルギ）とＥｖ（価電子帯エネルギ）の両方の値を持っている。そして図８のＬｉは位置ｐ0とｐiとの距離である。第２の選択部１５も、図８に示すように，第２の選択ステップとして、さらに選択したメッシュ点ＰＳを始点ｐ0として該始点の周囲のメッシュ点のうち最もエネルギの傾きが大きくなるメッシュ点ｐｉを選択する。図８のＬｉはトンネル距離の一部である。繰り返し部１７は、選択したメッシュ点のエネルギが伝導帯及び価電子帯の他方のエネルギと同じになるメッシュ点を終点として得るまで第２の選択ステップを繰り返す（図６のステップＳＴ２１乃至ＳＴ２３）。そしてトンネル距離決定部１９は、始点となるメッシュ点ＰＳ、選択したメッシュ点Ｐ及び終点となるメッシュ点ＰＳ´のうち隣接する二つのメッシュ点間の距離Ｌｉを積算した距離をトンネル距離Ｌとするように構成されている。ちなみに、図９は伝導体（Ｅｃ）をトレースする場合のソフトウエアのフローチャートの一例であり、図１０は価電子帯（Ｅｖ）をトレースする場合のソフトウエアのフローチャートの一例である。
なお図７に破線で示すように、トレース部１のトンネル距離決定部１９は、始点となるメッシュ点と終点となるメッシュ点との間の距離をトンネル距離とするように構成してもよい。
非局所電界定義部３は、トレース部１により得たトンネル距離Ｌとデバイスシミュレータから与えられるバンドギャップＥＧとから非局所電界Ｅnonl（＝ＥＧ／Ｌ）を定義する（図３及び図５のステップＳＴ３）。キャリア発生量演算部５は、バンド間トンネルによるキャリアの発生量Ｇを下記のＫａｎｅの式に基づいて演算する（ステップＳＴ４）。
Ｇ＝Ａ・Ｅnonlp・exp（−Ｂ／Ｅnonl）
但し、Ａ、Ｂ及びpは半導体の材料により定まるＫａｎｅの式のパラメータである。ちなみに公知文献２（Kuo-Hsing Kao; Verhulst, A.S.; Vandenberghe, W.G.; Soree, B.; Groeseneken, G.; De Meyer, K., "Direct and Indirect Band-to-Band Tunneling in Germanium-Based TFETs," Electron Devices, IEEE Transactions on , vol.59, no.2, pp.292,301, Feb. 2012）中の式（１）が、上記Ｋａｎｅの式に該当する。なお公知文献３（IEEETED1983_Semiconductor_Device_Simulation(Fichtner).pdf Fichtner, W.; Rose, D.J.; Bank, R.E., "Semiconductor device simulation," Electron Devices, IEEE Transactions on , vol.30, no.9, pp.1018,1030, Sep1983）に開示された式(１５)，(１６)の式が電子正孔の連続式であるが、これらの式は、デバイスシミュレータにおけるキャリアの発生量Ｇを示す項を含んでいる。
本実施の形態のトンネルＦＥＴのモデリング・システムは、上記デバイスシミュレーション・システムにより複数のメッシュの複数のメッシュ点の全てについて、キャリアの発生量Ｇを求めることによりトンネルＦＥＴをモデリングする（図５のステップＳＴ５）。
キャリア発生量演算部５は、非局所電界Ｅnonlと、トンネル距離ＬとバンドギャップＥＧとに基づいてバンド間トンネルによるキャリアの発生量を下記の式
Ｇ＝Ａ・Ｅnonlp・exp［−Ｌ／（ＥＧ／Ｂ）］により求めることができる。但し、Ａ、Ｂ及びpは半導体の材料により定まるＫａｎｅの式のパラメータである。
上記実施の形態のモデリング・システムを用いて非局所電界を用いたＰ型ＴＦＥＴのＩｄ−Ｖｇ特性をモデリングした結果を図１１の曲線Ａとして示し、局所電界を用いたＰ型ＴＦＥＴのＩｄ−Ｖｇ特性をモデリングした結果を図１１の曲線Ｂとして示し、Ｐ型ＴＦＥＴのＩｄ−Ｖｇ特性の実測値（公知文献３：T. Mori, K. Fukuda, A. Tanabe, T. Maeda, W.Mizubayashi, S. O’uchi, Y. Liu, M. Masahara, T.Yasuda, and H. Ota, “Impacts of EOT scaling on SOI Tunnel FETs and Demonstration of 33mV/decade Subthreshold Slope,” Int. Symp. “Develop. Core Tech. Green Nanoelectronics”, Mar. 2012.よび公知文献４：S. Migita, and H. Ota, “Fabrication of Silicon Tunnel-FETs Using Epitaxial NiSi2 Schottky Source Junctions and Dopant Segregation Technique,” Int. Symp. “Develop. Core Tech. Green Nanoelectronics”, Mar. 2012.）と比較した。図１１から判るように、局所モデル（曲線Ｂ）では実測値と大きく乖離しているのに対し、非局所モデル（曲線Ａ）は充分な精度で予測ができている。なおＰ型のため本特性はゲート電圧が負の領域であり、ゲート電圧が正の領域で見られる電流は、ドレイン端のＧａｔｅ Ｉｎｄｕｃｅｄ Ｄｒａｉｎ Ｌｅａｋａｇｅ（ＧＩＤＬ）である。本実施の形態のモデリング・システムルではＧＩＤＬも予測可能である。
次に非局所モデルを用いたモデリング・システムと局所モデルを用いたモデリング・システムの違いを理解するために、Ｖｇｓ＝−１Ｖでのキャリアの発生レートを比較した。図１２（Ａ）は局所モデルを用いたモデリング・システムでは、ソース上端に強い発生が起きるが、ここは電界こそ強いものの、バンドギャップ分の距離が無いため、実際にはトンネルが起きない箇所である。このように局所型バンド間トンネルモデルではＭＯＳ界面で大きなエラーを生じる可能性がある。それに対し、図１２（Ｂ）の非局所モデルを用いた本実施の形態のモデリング・システムでは充分にバンドギャップ分の変化がある箇所だけに発生が起きている。このように本実施の形態の非局所モデルを用いたモデリング・システムでモデリングしたトンネルＦＥＴは、バンド間トンネルにとって重要な側面を捉えている。なお本実施の形態の非局所モデルを採用したモデリング・システムの一部は、３次元ＴＣＡＤシステムHyENEXSS（登録商標）（ver5.5, Selete, 2011.）に組み込むことが可能であり、多次元の汎用構造に対して利用可能である。
次に本実施の形態のモデリング／システムをデバイスシミュレータに組み込む際には、下記の計算オプションを選択することができる。
（ａ）トレースによってトンネルパスが得られた後、トンネル距離としてトレースに沿った距離を用いるか、トレースの始点と終点を結んだ直線距離を用いる。
（ｂ）トンネル後のキャリア発生量をトレース始点に発生するか、正孔と電子を始点と終点に別々に発生させる。
（ｃ）トレース方向を逆にとるとどうなるか。
以上の計算オプションの概念を図１３に示す。
実際にデバイスシミュレータにこれらのオプションを組み込みＩｄ−Ｖｇ特性を比較した結果を図１４に示す。オプション（ａ）で最短距離をとった場合はゲート電圧正負の両方において電流の増加が見られる（■）。オプション（ｂ）の発生位置を正孔と電子で分けた場合（▲）には、破線で示したreferenceの計算と同じ結果となった。またオプション（ｃ）で逆方向のトレースを行った場合（■）はゲート電圧が負の領域では電流が減り、正の場合は微増となった。
オプション（ｃ）で見られた差異はトンネルパスが非等方的であることから起きる体積効果であると考えられる。図１５に示すようにトンネルは場所によって、体積が広がる方向や、体積が狭まる方向に起きる場合がある。この場合、実効的な終状態の状態密度が変わるため、トンネル量もそれに比例して変化すると考えられる。これはＰＮ接合の２次元・３次元のエッジ部分でも影響があるはずであるが、一般のデバイスシミュレータでは考慮していないのが通常である。さらにトンネルＦＥＴのようなＭＯＳ界面と強い関連のあるデバイスでは特に重要と考えられる。
体積効果を考慮した計算結果を、考慮前の結果と比較した（図１６）。破線は体積効果を考慮する前の方法で順方向と逆方向のトレースを行った場合、マークで示したのは体積効果を考慮する方法での同様の結果である。体積効果を考慮するとトレース方向によらずほぼ同じ結果が得られた。
［コンパクトモデル（第２の発明）］
以下回路シミュレータに用いることができる本出願の第２の発明のトンネルＦＥＴの非局所電界バンド間トンネルのコンパクトモデルについて説明する。第１の発明の実施の形態の上記デバイスシミュレーション・システムで採用したのと同様に、コンパクトモデルには、急峻なバンドの変化を取り入れ、トンネルパスの非局所性を考慮する。本発明のコンパクトモデルではこの非局所電界バンド間トンネルモデルを、簡単な計算で実現するために、図１７に示すように、非局所なトンネルパスをソースゲートオーバーラップ部分での垂直方向のパスＰ１と、そこからチャネル界面に沿ってドレインに向かう水平方向のパスＰ２の２つに分離する近似を導入している。
図１８は、本発明のコンパクトモデル及びコンパクトモデルのモデリング方法を、コンピュータを用いて実現した実施の形態の構成を示すブロック図であり、図１９はコンピュータにインストールするソフトウエアのアルゴリズムを示すフローチャートである。
本実施の形態のトンネルＦＥＴの非局所電界バンド間トンネルのコンパクトモデルは、第１の曲がり記憶部（第１の記憶部）２１と、第２の曲がり記憶部（第２の記憶部）２２と、トンネル距離演算部２３（第３の演算部）と、キャリア発生量演算部２４（第４の演算部）と電流値演算部２５（第５の演算部）とから構成される。第１の曲がり記憶部２１は、トンネルＦＥＴのトンネルパスをソースゲートオーバーラップ部分において、垂直方向のパスとチャンネル界面に沿ってドレインに向かう水平方向のパスの２つのパスに分離して、垂直方向のパスにおけるソース・ゲート間電圧に対するミッドギャップ電位の曲がりを、ＭＯＳの理論式に基づくミッドギャップ電位近似式の関数として記憶する（図１９のステップＳＴ１０１及びＳＴ１０２）。図２０のΨ１が、垂直方向のパスＰ１におけるソース・ゲート間電圧に対するミッドギャップ電位の曲がり（第１の曲がり）の関数を図示したものである。垂直方向のミッドギャップ電位Ψ１の曲がりを示す関数であるミッドギャップ電位近似式の一例としては、公知文献５（Jin He; Chan, M.; Xing Zhang; Yangyuan Wang, "A Physics-Based Analytic Solution to the MOSFET Surface Potential From Accumulation to Strong-Inversion Region," Electron Devices, IEEE Transactions on , vol.53, no.9, pp.2008,2016, Sept. 2006）に示された式（１）がある。なおミッドギャップ電位近似式は、この文献に記載のものに限定されるものではない。
第２の曲がり記憶部２２は、水平方向のソース・ゲート間電圧に対するミッドギャップ電位Ψ２（図２０）の第２の曲がりを、容量を用いたミッドギャップ電位近似式による関数として記憶する（図１９のステップＳＴ１０３）。
容量を用いた近似式としては、例えば以下のものを用いることができる。
Ψ（ｘ）＝［Ｖｓ・Ｃｓ（ｘ）＋Ｖｇ・Ｃｇ］／［Ｃｓ（ｘ）＋Ｖｇ・Ｃｇ］
但し、Ｖｓはソース電圧、Ｖｇはゲート電圧である。
またＣｓ（ｘ）＝εsemi／ｘであり、εsemiは半導体の誘電率、ｘはソースからの距離である。さらにＣｇ＝εsemi／Ｔinsであり、εsemiはゲート誘電膜の誘電率であり、Ｔinsはゲート誘電膜の厚みである。
トンネル距離演算部２３は、ミッドギャップ電位Ψの第１の曲がりΨ１と第２の曲がりΨ２を用いて、非局所電界バンド間トンネルの各位置毎にトンネル距離Ｌを演算する（図１９のステップＳＴ１０４）。なおミッドギャップ電位Ψ（Ψ１＋Ψ２）の式から±１／２ＥＧしたものが、伝導帯Ｅｃ及び価電子帯Ｅｖの位置である。したがって図２０に示す始点ＳＰを始点とする場合の価電子帯Ｅｖと同じエネルギになる伝導帯Ｅｃの位置ＥＰを特定して、トンネル距離Ｌを求めることができる。したがってトンネル距離演算部２３は、ミッドギャップ電位Ψの第１の曲がりΨ１の関数と第２の曲がりΨ２の関数とからミッドギャップ電位Ψを求めて、始点ＳＰに対する終点（ＥＰ）の位置を求めて、トンネル距離Ｌを演算する。
キャリア発生量演算部２４は、各位置におけるトンネル距離ＬとバンドギャップＥＧとに基づいてバンド間トンネルによるキャリアの発生量Ｇを演算する（図１９のステップＳＴ１０５）。バンドギャップＥＧは、デバイスシミュレータ・システムから取得する。なおキャリア発生量演算部２４は、トンネル距離ＬとバンドギャップＥＧと基づいてバンド間トンネルによるキャリアの発生量を下記の式に基づいて演算することができる。
Ｇ＝Ａ・Ｅnonlp・exp［−Ｌ／（ＥＧ／Ｂ）］
但し、Ａ、Ｂ及びpは半導体の材料により定まるＫａｎｅの式のパラメータであり、Ｅnonlはデバイスシミュレーション・システムから取得した非局所電界である。
そして電流値演算部（第３の演算部）２５は、キャリアが発生する範囲における各位置におけるキャリアの発生量Ｇを数値積分して電流値を求める（図１９のステップＳＴ１０６及びステップＳＴ１０７）。具体的には、各位置におけるキャリアの発生量Ｇを数値積分してトンネルパスに沿った総発生量を求める。そして総発生量に素電荷ｑ0と、トンネルパスの面積を掛けることで、トンネルＦＥＴの電流を求めることができる。本発明によれば、垂直及び水平成分のバンドエネルギ分布を、電極電圧から計算でき、そこからトンネルに必要な距離を求めることが可能なコンパクトモデルを提供できる。
なお垂直方向のバンドは、ゲート・酸化膜・ソースからなる単純なＭＯＳ構造であるため、ＭＯＳの理論から電圧に対するバンドの曲がりを得ることができる。また水平方向のバンドは、界面上の各点のポテンシャルを、ソースからの容量と、ゲートからの容量の比で分かれると仮定して求めることができる。図２１は、このような仮定で計算した横方向のポテンシャルを、デバイスシミュレーション・システムで計算したポテンシャルとの比較を示して、充分な一致を確認した結果を示している。
本実施の形態のコンパクトモデルにより垂直及び水平成分のバンドエネルギ分布を、電極電圧から計算できるようになり、そこからトンネルに必要な距離を求めることが可能になった。つまりこれらの仮定によって、デバイスシミュレーション・システムの非局所モデルのエッセンスをコンパクトモデルに取り込むことが可能になった。
本実施の形態のコンパクトモデルを用いて、Ｎ型ＴＦＥＴのＩｄ−Ｖｇ特性を計算し、ＴＣＡＤと比較した。図２２はデバイスシミュレーション・システム（デバイスシミュレータ）で非局所モデルを用いて計算した、Ｎ型ＴＦＥＴのＩｄ−Ｖｇ特性、図２３はそれをコンパクトモデルで計算したものである。これらの図を見ると、ドレイン電圧を含め、デバイスシミュレーション・システムの結果をよく再現しており、本コンパクトモデルで導入した仮定が適切であることがわかる。
本実施の形態のコンパクトモデルは、あくまで物理を反映して構築した物理モデルであるため、モデルパラメータも物理的な意味のあるパラメータで構成している。表１は、モデルパラメータの例を示している。これらのモデルパラメータは、物理的な観点で、様々な構造や材料のＴＦＥＴの回路性能を予測できるということを意味している。
実際に使うコンパクトモデルにするためには、今回のモデリング以外に図２５のような効果を取り込む必要がある。
上記実施の形態では、トランジェント解析を行うには容量モデルが必須となるため、トンネルＦＥＴの構造を考慮し、ゲート容量モデルを開発した。
実測及びデバイスシミュレーション・システム（デバイスシミュレータ）とＣｇ−Ｖｇ特性を比較したところ、ドレイン電圧依存を含めてデバイスシミュレーション・システムの物理計算ともよく一致していることが確認できた（図２４）。チャネルがドレインと同極性であり、ソースのみが異極性の不純物を用いているため、容量の内訳としてはゲート・ドレイン間容量が支配的である。
以上の物理モデルをＶｅｒｉｌｏｇ−Ａ言語で記述し、市販のＳＰＩＣＥ系回路シミュレータで、簡単な回路解析の例として、Ｎ型及びＰ型ＴＦＥＴを用いたインバーターの動作解析を行った結果を図２５に示す。シリコンの物理パラメータではトンネル電流が小さいため、容量に対して駆動電流が不足、ナノ秒レベルでは波形にオーバーシュートが見られた。マイクロ秒レベルでは正常な波形が得られた。このような回路性能が予測できれば、同素子のアプリケーションの検討や、新しい材料例えばゲルマニウムチャネルを用いたときの影響を、素子開発の前に検討できる利点が得られる。
図２６は、本発明の他のコンパクトモデルの実施の形態の構成を示すブロック図であり、図２７は、この実施の形態をコンピュータを用いて実現する場合に用いるソフトウエアのフローチャートである。このコンパクトモデルは、プロファイル記憶部３１と、第１乃至第３の演算部３３乃至３５とを備えている。プロファイル記憶部３１を用意するために、トンネルＦＥＴのトンネルパスをソースゲートオーバーラップ部分において、垂直方向のパスとチャンネル界面に沿ってドレインに向かう水平方向のパスの２つのパスに分離して、垂直方向のパスにおけるソース・ゲート間電圧に対するミッドギャップ電位を、垂直方向のバンドエネルギ分布として、ＭＯＳの理論式の関数として求める（ＳＴ２０２）。また水平方向のソース・ゲート間電圧に対するミッドギャップ電位を水平方向のバンドエネルギの分布として、この分布のフィッティング関数を数値シミュレーション結果に合わせたものを用いる。そのためこの場合には、バンドエネルギの分布は数値シミュレーションにより予め計算しておく。そしてプロファイル記憶部３１には、垂直方向のバンドエネルギ分布をＭＯＳの理論式の関数（バンドプロファイル）として記憶し、水平方向のバンドエネルギの分布を、この分布のフィッティング関数を数値シミュレーション結果に合わせた関数（バンドプロファイル）として記憶する。
トンネル距離演算部３３は、プロファイル記憶部３１に記憶したバンドプロファイルから非局所電界バンド間トンネルの各位置毎にトンネル距離Ｌを演算する（ステップＳＴ２０６）。そしてキャリア発生量演算部３４は、演算したトンネル距離Ｌとデバイスシミュレーション・システムから得たバンドギャップＥＧに基づいてバンド間トンネルによるキャリアの発生量Ｇを演算する（ステップＳＴ２０５）。キャリアの発生量Ｇの演算式は、最初の実施の形態で用いた式と同じである。そして電流値演算部３５は、キャリアが発生する範囲における各位置におけるキャリアの発生量をバンドプロファイルに沿って数値積分（積算）して電流値を求める（図２７のステップＳＴ２０６及びステップＳＴ２０７）。本実施の形態のコンパクトモデルによれば、プロファイル記憶部３１を用いることにより、より精度の高いコンパクトモデルを提供することができる。
図２８は、プロファイル記憶部３１に記憶するバンドプロファイルを異なる方法により求める実施の形態で用いるソフトウエアのアルゴリズムを示すフローチャートである。このアルゴリズムは、図２７に示したアルゴリズムのステップＳＴ２０３に相当するステップ３０３が異なる点を除いて、図２７のアルゴリズムと同じである。そこで図２８のフローチャートには、図２７のフローチャートに示した符号の数に１００の数を加えた符号を付して、説明を省略する。本実施の形態では、ステップＳＴ３０３において、水平方向のソース・ゲート間電圧に対するミッドギャップ電位を示す水平方向のバンドエネルギの分布（ポテンシャル）として、数値計算の結果を用いる。図２９は、数値計算により水平方向のバンドエネルギの分布（ポテンシャル）を用いる場合の概念を説明するための図である。すなわちソースとゲートの電位を境界条件として、酸化膜及びチャンネルにメッシュを張って、数値計算でラプラス方程式［▽（ε▽Ψ）＝０］を解くことで、ソースからのギャップ電位を求めることができる。その他のステップＳＴ３０１，ＳＴ３０２，ＳＴ３０４，ＳＴ３０５乃至ＳＴ３０７は、図２７のステップＳＴ２０１，ＳＴ２０２，ＳＴ２０４，ＳＴ２０５乃至ＳＴ２０７と同じである。
なお図３０に示すアルゴリズのように、バンドエネルギ分布を数値計算により求めてバンドプロファイルとしてプロファイル記憶部３１に記憶するようにしてもよいのは勿論である（ステップＳＴ４０１）。なお図３０のアルゴリズムにおいてステップＳＴ４０４乃至ＳＴ４０７は、図２７のアルゴリズムのステップＳＴ２０４乃至ＳＴ２０７と同じである。
本発明によれば、トンネルＦＥＴのようにトンネルパスが急峻に曲がっている場合にも高い精度でシミュレートすることが可能である。また本発明のコンパクトモデルによれば、非局所モデルをコンパクトモデルに取り入れることにより、トンネルＦＥＴの素子から回路の一貫した研究開発が可能になった。
１ トレース部
３ 非局所電界定義部
５ キャリア発生量演算部
７ 演算結果記憶部
１１ メッシュ仮定部
１３ 第１の選択部
１５ 第２の選択部
１７ 繰り返し部
１９ トンネル距離決定部
２１ 第１の曲がり記憶部
２２ 第２の曲がり記憶部
２３ トンネル距離演算部
２４ キャリア発生量演算部
２５ 電流値演算部
３１ プロファイル記憶部
３３ トンネル距離演算部
３４ キャリア発生量演算部
３５ 電流値演算部

Claims (20)

  1. トンネルＦＥＴのバンド間トンネルによるキャリアの発生量をシミュレートするデバイスシミュレーション方法であって、
    前記トンネルＦＥＴのバンドエネルギをトレースしてトンネル距離Ｌを求めるトレースステップと、
    前記トレースステップにより得たトンネル距離ＬとバンドギャップＥGとから非局所電界Ｅnonl（＝ＥG／Ｌ）を定義する非局所電界定義ステップと、
    バンド間トンネルによるキャリアの発生量Ｇを下記の式
    Ｇ＝Ａ・Ｅnonlp・exp（−Ｂ／Ｅnonl）
    （但し、Ａ、Ｂ及びpは半導体の材料により定まるＫａｎｅの式のパラメータである）に基づいて演算するキャリア発生量演算ステップとからなるデバイスシミュレーション方法。
  2. トンネルＦＥＴのバンド間トンネルによるキャリアの発生量をデバイスシミュレータを用いてシミュレートするデバイスシミュレーション方法であって、
    前記トンネルＦＥＴのバンドエネルギをトレースしてトンネル距離Ｌを求めるトレースステップと、
    前記トレースステップにより得たトンネル距離ＬとバンドギャップＥGとから非局所電界Ｅnonl（＝ＥG／Ｌ）を定義する非局所電界定義ステップと、
    非局所電界Ｅnonlと、前記トンネル距離Ｌと前記バンドギャップＥGとに基づいてバンド間トンネルによるキャリアの発生量Ｇを下記の式
    Ｇ＝Ａ・Ｅnonlp・exp［−Ｌ／（ＥG／Ｂ）］
    （但し、Ａ、Ｂ及びpは半導体の材料により定まるＫａｎｅの式のパラメータである）に基づいて演算するキャリア発生量演算ステップとからなるデバイスシミュレーション方法。
  3. 前記バンドエネルギは、伝導帯Ｅｃ及び価電子帯Ｅｖの一方である請求項１または２に記載のデバイスシミュレーション方法。
  4. 前記トレースステップでは、
    解析対象構造を複数のメッシュ点を有する複数のメッシュにより区切るメッシュ仮定ステップと、
    前記複数のメッシュの１つのメッシュ点を始点として該始点の周囲のメッシュ点のうち最もエネルギの傾きが大きくなるメッシュ点を選択する第１の選択ステップと、
    さらに選択したメッシュ点を始点として該始点の周囲のメッシュ点のうち最もエネルギの傾きが大きくなるメッシュ点を選択する第２の選択ステップと、
    前記選択したメッシュ点のエネルギが前記伝導帯及び価電子帯の他方のエネルギと同じになるメッシュ点を終点として得るまで前記第２の選択ステップを繰り返す繰り返しステップと、
    前記始点となるメッシュ点、前記選択したメッシュ点及び前記終点となるメッシュ点のうち隣接する二つのメッシュ点間の距離を積算した距離を前記トンネル距離とするトンネル距離決定ステップとを実行する請求項３に記載のデバイスシミュレーション方法。
  5. 前記トレースステップでは、
    前記伝導帯及び価電子帯の一方に対して複数のメッシュ点を有するメッシュを仮定するメッシュ仮定ステップと、
    前記複数のメッシュの一つのメッシュ点を始点として該始点の周囲のメッシュ点のうち最もエネルギの傾きが大きくなるメッシュ点を選択する第１の選択ステップと、
    さらに選択したメッシュ点を始点として該始点の周囲のメッシュ点のうち最もエネルギの傾きが大きくなるメッシュ点を選択する第２の選択ステップと、
    前記選択したメッシュ点のエネルギが前記伝導帯及び価電子帯の他方のエネルギと同じになるメッシュ点を終点として得るまで前記第２の選択ステップを繰り返す繰り返しステップと、
    前記始点となるメッシュ点と前記終点となるメッシュ点との間の距離を前記トンネル距離とするトンネル距離決定ステップとを実行する請求項３に記載のデバイスシミュレーション方法。
  6. 前記トレースステップでは、前記始点における前記伝導帯と前記価電子帯との間のエネルギ差を前記バンドギャップＥGとして求める請求項４または５に記載のデバイスシミュレーション方法。
  7. 前記請求項４乃至６のいずれか１項に記載のデバイスシミュレーション方法により前記複数のメッシュの前記複数のメッシュ点の全てについて、前記キャリアの発生量を求めることにより前記トンネルＦＥＴをモデリングすることを特徴するトンネルＦＥＴのモデリング方法。
  8. トンネルＦＥＴのバンド間トンネルによるキャリアの発生量をシミュレートするデバイスシミュレーション・システムであって、
    前記トンネルＦＥＴのバンドエネルギをトレースしてトンネル距離ＬとバンドギャップＥGを求めるトレース部と、
    前記トレース部により得たトンネル距離ＬとバンドギャップＥGとから非局所電界Ｅnonl（＝ＥG／Ｌ）を定義する非局所電界定義部と、
    バンド間トンネルによるキャリアの発生量を下記の式
    Ｇ＝Ａ・Ｅnonlp・exp（−Ｂ／Ｅnonl）
    （但し、Ａ、Ｂ及びpは半導体の材料により定まるＫａｎｅの式のパラメータである）に基づいて演算するキャリア発生量演算部とからなるデバイスシミュレーション・システム。
  9. トンネルＦＥＴのバンド間トンネルによるキャリアの発生量をデバイスシミュレータを用いてシミュレートするデバイスシミュレーション・システムであって、
    前記トンネルＦＥＴのバンドエネルギをトレースしてトンネル距離ＬとバンドギャップＥGを求めるトレース部と、
    前記トレース部により得たトンネル距離ＬとバンドギャップＥGとから非局所電界Ｅnonl（＝ＥG／Ｌ）を定義する非局所電界定義部と、
    非局所電界Ｅnonlと、前記トンネル距離Ｌと前記バンドギャップＥGとに基づいてバンド間トンネルによるキャリアの発生量を下記の式
    Ｇ＝Ａ・Ｅnonlp・exp［−Ｌ／（ＥG／Ｂ）］
    （但し、Ａ、Ｂ及びpは半導体の材料により定まるＫａｎｅの式のパラメータである）に基づいて演算するキャリア発生量演算部とからなるデバイスシミュレーション・システム。
  10. 前記バンドエネルギは、伝導帯Ｅｃ及び価電子帯Ｅｖの一方である請求項８または９に記載のデバイスシミュレーション・システム。
  11. 前記トレース部は、
    解析対象構造を複数のメッシュ点を有する複数のメッシュにより区切るメッシュ仮定部と、
    前記複数のメッシュの一つのメッシュ点を始点として該始点の周囲のメッシュ点のうち最もエネルギの傾きが大きくなるメッシュ点を選択する第１の選択部と、
    さらに選択したメッシュ点を始点として該始点の周囲のメッシュ点のうち最もエネルギの傾きが大きくなるメッシュ点を選択する第２の選択部と、
    前記選択したメッシュ点のエネルギが前記伝導帯及び価電子帯の他方のエネルギと同じになるメッシュ点を終点として得るまで前記第２の選択ステップを繰り返す繰り返し部と、
    前記始点となるメッシュ点、前記選択したメッシュ点及び前記終点となるメッシュ点のうち隣接する二つのメッシュ点間の距離を積算した距離を前記トンネル距離とするトンネル距離決定部とを備えている請求項１０に記載のデバイスシミュレーション・システム。
  12. 前記トレース部は、
    前記伝導帯及び価電子帯の一方に対して複数のメッシュ点を有するメッシュを仮定するメッシュ仮定部と、
    前記メッシュの一つのメッシュ点を始点として該始点の周囲のメッシュ点のうち最もエネルギの傾きが大きくなるメッシュ点を選択する第１の選択部と、
    さらに選択したメッシュ点を始点として該始点の周囲のメッシュ点のうち最もエネルギの傾きが大きくなるメッシュ点を選択する第２の選択部と、
    前記選択したメッシュ点のエネルギが前記伝導帯及び価電子帯の他方のエネルギと同じになるメッシュ点を終点として得るまで前記第２の選択ステップを繰り返す繰り返し部と、
    前記始点となるメッシュ点と前記終点となるメッシュ点との間の距離を前記トンネル距離とするトンネル距離決定部とを備えている請求項１０に記載のデバイスシミュレーション・システム。
  13. 前記トレース部では、前記始点における前記伝導帯と前記価電子帯との間のエネルギ差を前記バンドギャップＥGとして求める請求項１１または１２に記載のデバイスシミュレーション・システム。
  14. 前記請求項１１乃至１３のいずれか１項に記載のデバイスシミュレーション・システムにより前記複数のメッシュの前記複数のメッシュ点の全てについて、前記キャリアの発生量を求めることにより前記トンネルＦＥＴをモデリングすることを特徴するトンネルＦＥＴのモデリング・システム。
  15. トンネルＦＥＴの非局所電界バンド間トンネルのコンパクトモデルのモデリング方法であって、
    前記トンネルＦＥＴのトンネルパスをソースゲートオーバーラップ部分において、垂直方向のパスとチャンネル界面に沿ってドレインに向かう水平方向のパスの２つのパスに分離して、前記垂直方向のパスのソース・ゲート間電圧に対するミッドギャップ電位の曲がりを、ソース・ゲート間電圧に対するミッドギャップ電位（静電ポテンシャルに相当）をＭＯＳの理論式に基づくミッドギャップ電位近似式の関数として記憶する第１のステップと、
    前記水平方向のパスのソース・ゲート間電圧に対するミッドギャップ電位の曲がりを、容量を用いたミッドギャップ電位近似式の関数として記憶する第２のステップと、
    前記ミッドギャップ電位の前記第１の曲がりと前記第２の曲がりを用いて、前記非局所電界バンド間トンネルの各位置毎にトンネル距離Ｌを求める第３のステップと、
    前記各位置における前記トンネル距離ＬとバンドギャップＥGとに基づいてバンド間トンネルによるキャリアの発生量Ｇを演算する第４のステップと、
    前記各位置における前記キャリアの発生量を数値積分して電流値を求める第５のステップとを実施し、
    前記第５のステップにより得られた電流値がソース・ゲート間電圧に対する出力電流となるようにトンネルＦＥＴの非局所電界バンド間トンネルのコンパクトモデルを設計することを特徴とするトンネルＦＥＴのコンパクトモデルのモデリング方法。
  16. 前記第５のステップでは、前記トンネル距離Ｌと前記バンドギャップＥGと基づいてバンド間トンネルによるキャリアの発生量を下記の式
    Ｇ＝Ａ・Ｅnonlp・exp［−Ｌ／（ＥG／Ｂ）］
    （但し、Ａ、Ｂ及びpは半導体の材料により定まるＫａｎｅの式のパラメータであり、Ｅnonlpは非局所電界である）に基づいて演算する請求項１５に記載のトンネルＦＥＴのコンパクトモデルのモデリング方法。
  17. トンネルＦＥＴの非局所電界バンド間トンネルのコンパクトモデルであって、
    前記トンネルＦＥＴのトンネルパスをソースゲートオーバーラップ部分において、垂直方向のパスとチャンネル界面に沿ってドレインに向かう水平方向のパスの２つのパスに分離して、前記垂直方向のパスにおけるソース・ゲート間電圧に対するミッドギャップ電位の曲がりを、ＭＯＳの理論式に基づくミッドギャップ電位近似式による関数として記憶する第１の記憶部と、
    前記水平方向のソース・ゲート間電圧に対するミッドギャップ電位の第２の曲がりを、容量を用いたミッドギャップ電位近似式による関数として記憶する第２の記憶部と、
    前記ミッドギャップ電位の前記第１の曲がりと前記第２の曲がりを用いて、前記非局所電界バンド間トンネルの各位置毎にトンネル距離Ｌを求める第１の演算部と、
    前記各位置における前記トンネル距離ＬとバンドギャップＥGとに基づいてバンド間トンネルによるキャリアの発生量Ｇを演算する第２の演算部と、
    前記各位置における前記キャリアの発生量を数値積分して電流値を求める第３の演算部とを備えていることを特徴とするトンネルＦＥＴの非局所電界バンド間トンネルのコンパクトモデル。
  18. トンネルＦＥＴの非局所電界バンド間トンネルのコンパクトモデルであって、
    前記トンネルＦＥＴのトンネルパスをソースゲートオーバーラップ部分において、垂直方向のパスとチャンネル界面に沿ってドレインに向かう水平方向のパスの２つのパスに分離して、前記垂直方向のパスにおけるソース・ゲート間電圧に対するミッドギャップ電位のエネルギ分布をＭＯＳの理論式に基づくミッドギャップ電位近似式による関数とし、且つ前記水平方向のソース・ゲート間電圧に対するミッドギャップ電位を水平方向のバンドエネルギの分布のフィッティング関数を数値シミュレーション結果に合わせた関数として記憶することにより、前記非局所電界バンド間トンネルのミッドギャップ電位のプロファイルとして記憶するプロファイル記憶部と、
    前記プロファイルから前記非局所電界バンド間トンネルの各位置毎にトンネル距離Ｌを演算する第１の演算部と、
    前記トンネル距離ＬとバンドギャップＥGに基づいてバンド間トンネルによるキャリアの発生量Ｇを演算する第２の演算部と、
    前記各位置における前記キャリアの発生量を数値積分して電流値を求める第３の演算部とを備えていることを特徴とするトンネルＦＥＴの非局所電界バンド間トンネルのコンパクトモデル。
  19. トンネルＦＥＴの非局所電界バンド間トンネルのコンパクトモデルであって、
    前記トンネルＦＥＴのトンネルパスをソースゲートオーバーラップ部分において、垂直方向のパスとチャンネル界面に沿ってドレインに向かう水平方向のパスの２つのパスに分離して、前記垂直方向のパスにおけるソース・ゲート間電圧に対するミッドギャップ電位として、ＭＯＳの理論式に基づくミッドギャップ電位近似式により演算したものを用い、且つ前記水平方向のソース・ゲート間電圧に対するミッドギャップ電位として、数値シミュレーション結果を用いて定めたものを前記非局所電界バンド間トンネルのミッドギャップ電位のプロファイルとして記憶するプロファイル記憶部と、
    前記プロファイルから前記非局所電界バンド間トンネルの各位置毎にトンネル距離Ｌを演算する第１の演算部と、
    前記トンネル距離ＬとバンドギャップＥGに基づいてバンド間トンネルによるキャリアの発生量Ｇを演算する第２の演算部と、
    前記各位置における前記キャリアの発生量を数値積分して電流値を求める第３の演算部とを備えていることを特徴とするトンネルＦＥＴの非局所電界バンド間トンネルのコンパクトモデル。
  20. 前記第２の演算部は、前記トンネル距離Ｌと前記バンドギャップＥGとに基づいてバンド間トンネルによるキャリアの発生量を下記の式
    Ｇ＝Ａ・Ｅnonlp・exp［−Ｌ／（ＥG／Ｂ）］
    （但し、Ａ、Ｂ及びpは半導体の材料により定まるＫａｎｅの式のパラメータであり、Ｅnonlpは非局所電界である）に基づいて演算する請求項１７，１８または１９に記載のトンネルＦＥＴのコンパクトモデル。
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