JPWO2011040012A1 - トンネル電界効果トランジスタおよびその製造方法 - Google Patents
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Abstract
Description
[1](111)面を有し、第1導電型にドープされたIV族半導体基板と;前記IV族半導体基板の(111)面上に配置されたIII−V族化合物半導体ナノワイヤであって、前記IV族半導体基板の(111)面に接続された第1の領域と、前記第1導電型と異なる第2導電型にドープされた第2の領域とを含むIII−V族化合物半導体ナノワイヤと;前記III−V族化合物半導体ナノワイヤと接触せず、かつ前記IV族半導体基板に接続されたソース電極またはドレイン電極と;前記III−V族化合物半導体ナノワイヤの第2の領域に接続されたドレイン電極またはソース電極と;前記IV族半導体基板の(111)面と前記III−V族化合物半導体ナノワイヤとの界面に電界を作用させるゲート電極とを有するトンネル電界効果トランジスタ。
[2](111)面を有する第1の領域と、第1導電型にドープされた第2の領域とを含むIV族半導体基板と;前記IV族半導体基板の第1の領域の(111)面上に配置されたIII−V族化合物半導体ナノワイヤであって、ドープされていないか、または前記第1導電型と異なる第2導電型にドープされたIII−V族化合物半導体ナノワイヤと;前記III−V族化合物半導体ナノワイヤに接続されたソース電極またはドレイン電極と;前記III−V族化合物半導体ナノワイヤと接触せず、かつ前記IV族半導体基板の第2の領域に接続されたドレイン電極またはソース電極と;前記III−V族化合物半導体ナノワイヤと前記IV族半導体基板の(111)面との界面に電界を作用させるゲート電極とを有するトンネル電界効果トランジスタ。
[3]前記IV族半導体は、シリコンまたはゲルマニウムであり;前記III−V族化合物半導体は、InAs、InP、GaAs、GaN、InSb、GaSb、AlSb、AlGaAs、InGaAs、InGaN、AlGaN、GaNAs、InAsSb、GaAsSb、InGaSb、AlInSb、InGaAlN、AlInGaP、InGaAsP、GaInAsN、InGaAlSb、InGaAsSbまたはAlInGaPSbであり;前記III−V族化合物半導体ナノワイヤの長軸は、前記IV族半導体基板の(111)面に対して垂直である、[1]または[2]に記載のトンネル電界効果トランジスタ。
[4]前記III−V族化合物半導体ナノワイヤの側面に配置されたゲート誘電体膜をさらに有し、前記ゲート電極は前記ゲート誘電体膜上に配置されている、[1]〜[3]のいずれかに記載のトンネル電界効果トランジスタ。
[5]前記IV族半導体基板の(111)面と前記III−V族化合物半導体ナノワイヤとの界面は、無転位かつ無欠陥である、[1]〜[4]のいずれかに記載のトンネル電界効果トランジスタ。
[6][1]〜[5]のいずれかに記載のトンネル電界効果トランジスタを含むスイッチ素子。
[7]IV族半導体基板およびIII−V族化合物半導体ナノワイヤを有するトンネル電界効果トランジスタの製造方法であって:(111)面を有するIV族半導体基板と、前記(111)面を被覆し、開口部を有する絶縁膜とを含む基板を準備するステップと;前記基板を低温熱処理して、前記開口部内で露出している前記(111)面を(111)1×1面とするステップと;前記基板に低温条件下でIII族原料またはV族原料を供給して、前記開口部内で露出している前記(111)面を(111)A面または(111)B面に変換するステップと;前記開口部内で露出している前記(111)面からIII−V族化合物半導体ナノワイヤを成長させるステップと;ゲート電極を形成するステップと;前記III−V族化合物半導体ナノワイヤと接触しないように前記IV族半導体基板上にソース電極またはドレイン電極を形成し、かつ前記III−V族化合物半導体ナノワイヤ上にドレイン電極またはソース電極を形成するステップと、を含む、トンネル電界効果トランジスタの製造方法。
[8]前記基板を低温熱処理するステップの前に、前記基板を高温熱処理することにより、前記IV族半導体基板の表面に形成された自然酸化膜を除去するステップをさらに含む、[7]に記載の製造方法。
[9]前記(111)A面または前記(111)B面に変換された(111)1×1面に、V族原料とIII族原料とを交互に供給することで、III−V族化合物半導体の薄膜を形成するステップをさらに含む、[7]または[8]に記載の製造方法。
[10]前記(111)面を(111)1×1面とするステップと、前記(111)面を前記(111)A面または(111)B面に変換するステップとを、順に行なうか、または同時に行う、[7]〜[9]のいずれかに記載の製造方法。
[11]前記IV族半導体は、シリコンまたはゲルマニウムであり;前記III族原料は、ホウ素、アルミニウム、ガリウム、インジウムまたはチタンを含むガスであり;前記V族原料は、窒素、リン、ヒ素、アンチモンまたはビスマスを含むガスであり;前記III−V化合物半導体は、InAs、InP、GaAs、GaN、InSb、GaSb、AlSb、AlGaAs、InGaAs、InGaN、AlGaN、GaNAs、InAsSb、GaAsSb、InGaSb、AlInSb、InGaAlN、AlInGaP、InGaAsP、GaInAsN、InGaAlSb、InGaAsSbまたはAlInGaPSbである、[7]〜[10]のいずれかに記載の製造方法。
[12]前記(111)面を被覆する絶縁膜は、前記IV族半導体基板の表面の熱酸化膜である、[7]〜[11]のいずれかに記載の製造方法。
本発明のトンネル電界効果トランジスタ(TFET)は、IV族半導体基板、III−V族化合物半導体ナノワイヤ、ソース電極、ドレイン電極およびゲート電極を有する。1つのIV族半導体基板の上に複数のTFETが形成されていてもよい。本発明のTFETは、IV族半導体基板の(111)面およびIII−V族化合物半導体ナノワイヤが接合界面を形成することを特徴とする。本発明のTFETでは、この接合界面においてトンネル現象が生じる。
本発明のTFETの製造方法は、1)基板を準備する第1のステップと、2)III−V族化合物半導体ナノワイヤを成長させる第2のステップと、3)ゲート電極を形成する第3のステップと、4)ソース電極およびドレイン電極を形成する第4のステップを含む。
第1のステップでは、(111)面を有するIV族半導体基板と前記(111)面の一部を被覆する絶縁膜とを含む基板を準備する。IV族半導体基板の種類は、(111)面を有するものであれば特に限定されず、例えばn型シリコン(111)基板やp型シリコン(111)基板である。IV族半導体基板が(111)面を有さない基板(シリコン(100)基板など)の場合は、異方性エッチングにより(111)面を露出させることが好ましい(実施の形態3,4参照)。また、IV族半導体基板は、その端面が(111)面であるIV族半導体層を有するIV族半導体基板であってもよい(実施の形態5参照)。
第2のステップでは、開口部を通して露出したIV族半導体基板の(111)面からIII−V族化合物半導体ナノワイヤを成長させる。このとき、III−V族化合物半導体ナノワイヤを成長させる前に、交互原料供給変調法によりIV族半導体基板の(111)面にIII−V族化合物半導体の薄膜を形成することが好ましい。
IV族半導体基板にIII族元素を含む原料ガスとV族元素を含む原料ガスとを交互に提供して(以下「交互原料供給変調法」という)、絶縁膜の開口部を通して露出した(111)A面または(111)B面にIII−V族化合物半導体の薄膜を形成する。この交互原料供給変調法による薄膜形成は、III−V族化合物半導体ナノワイヤを成長させるために必要な温度よりも低い温度にて行われることが好ましい。たとえば、交互原料供給変調法による薄膜形成は、約400℃で行うか、または400℃から昇温しながら行えばよい。
III−V化合物半導体の薄膜を形成した後に、IIV族半導体基板の(111)面から絶縁膜の開口部を通してIII−V族化合物半導体ナノワイヤを成長させる。III−V族化合物半導体ナノワイヤの成長は、例えば有機金属化学気相エピタキシ法(以下「MOVPE法」ともいう)や、分子線エピタキシ法(以下「MBE法」ともいう)などにより行われる。好ましくは、III−V族化合物半導体ナノワイヤの成長は、MOVPE法により行われる。
第3のステップでは、ゲート電極を形成する。通常は、本発明のTFETのチャネル領域(III−V族化合物半導体ナノワイヤまたはIV族半導体基板)にゲート誘電体膜を形成し、その上にゲート電極を形成する。ゲート誘電体膜を形成する方法は特に限定されない。たとえば、ALD法などを用いて酸化シリコン(SiO2)、酸化アルミニウム(Al2O3)酸化ハフニウム(HfO2)または酸化ジルコニウム(ZrO2)からなる膜を形成すればよい。また、ゲート電極を形成する方法は特に限定されない。たとえば、フォトリソグラフィー法を用いて、電極形成予定部位以外の領域をレジスト膜でマスクし、金や白金、チタン、クロム、アルミニウム、パラジウム、モリブデンなどの金属またはポリシリコンなどの半導体を蒸着させ、レジスト膜を除去(リフトオフ)すればよい。また、チタンを蒸着させた後、さらに金を蒸着させて重層して、二層構造の電極としてもよい。
第4のステップでは、ソース電極およびドレイン電極を形成する。ソース電極およびドレイン電極を形成する方法は特に限定されない。たとえば、ゲート電極と同様にフォトリソグラフィー法を用いて形成すればよい。また、ソース電極およびドレイン電極を形成する前に、III−V族化合物半導体ナノワイヤ、ゲート誘電体膜およびゲート電極を保護する絶縁保護膜を形成してもよい。絶縁保護膜は、例えば絶縁樹脂からなる膜である。
実施の形態1では、p型に高ドープされたシリコン(111)基板を用いて作製された本発明のTFETの例を示す。
実施の形態2では、n型に高ドープされたシリコン(111)基板を用いて作製された本発明のTFETの例を示す。
実施の形態3では、p型に低ドープされたシリコン(100)基板を用いて作製された本発明のTFETの例を示す。
実施の形態4では、n型に低ドープされたシリコン(100)基板を用いて作製された本発明のTFETの例を示す。
実施の形態5では、絶縁膜の開口部内にシリコン層を有するシリコン基板を用いて作製された本発明のTFETの例を示す。
実施例1では、本発明のTFETについて動作シミュレーションを行った結果を示す。
n型シリコン(111)基板を、熱酸化処理して、表面に膜厚20nmの酸化シリコン膜を形成した。電子線ビームリソグラフィーおよびウェットケミカルエッチングにより酸化シリコン膜に周期的に開口部を形成して、シリコン基板の表面を露出させた。開口部の形状は六角形とし、開口部の面積円相当径は20nmとした。
III−V族化合物半導体ナノワイヤを形成したシリコン基板上に絶縁性樹脂(BCB樹脂)膜を形成して、シリコン基板上のナノワイヤを絶縁性樹脂(BCB樹脂)中に包埋した。次いで、反応性イオンエッチングにより絶縁性樹脂膜の上側の一部を除去して、ナノワイヤの先端を露出させた。ナノワイヤが露出した領域に第1の電極としてオーミック電極となりうる金属合金膜または金属多層膜を形成した。具体的には、III−V族化合物半導体ナノワイヤがInAsナノワイヤの場合は、Ti/Au合金膜を形成した。一方、III−V族化合物半導体ナノワイヤがGaAsナノワイヤの場合は、Ge/Au/Ni/Au多層膜を形成した。また、シリコン基板上に第2の電極としてオーミック電極となりうる金属合金膜または金属多層膜を形成した。具体的には、III−V族化合物半導体ナノワイヤがInAsナノワイヤの場合は、Ti/Au合金膜を形成した。一方、III−V族化合物半導体ナノワイヤがn−GaAsナノワイヤの場合は、Ge/Au/Ni/Au多層膜を形成し、p−GaAsナノワイヤの場合は、Cr/Au多層膜またはZnAu合金膜を形成した。
3次元ポアソン−シュレーディンガー方程式に基づくデバイスシミュレーションを用いて、本発明のTFETの動作シミュレーションを行った。その結果、シリコン−III−V族化合物半導体ナノワイヤ接合界面においてトンネル現象が生じることが示された。
実施例2では、実施の形態1のTFETを作製した例を示す。
1)基板の準備
p型シリコン(111)基板(キャリア濃度:7×1018cm−3)を、熱酸化処理して、表面に膜厚20nmの酸化シリコン膜を形成した。電子線ビームリソグラフィーおよびウェットケミカルエッチングにより酸化シリコン膜に周期的に開口部を形成して、シリコン基板の表面を露出させた。開口部の形状は六角形とし、開口部の面積円相当径は100nmとした。
開口部を形成した基板を減圧横型MOVPE装置(HR2339;大陽日酸株式会社)にセットした。MOVPE装置の内温を925℃に上昇させて5分間維持することで、シリコン基板の開口部表面に形成された自然酸化膜を除去した。次いで、装置の内温を925℃から400℃に低下させた。水素化ヒ素を水素ガス(キャリアガス)とともに供給した。水素化ヒ素の分圧は1.3×10−4atmとした。
シリコン基板上およびInAsナノワイヤの側面にゲート誘電体膜を形成し、さらにその上にゲート電極を形成した。具体的には、ALD法により、膜厚20nmのHf0.8Al0.2O膜(ゲート誘電体膜)を形成した。その後、高周波スパッタリング法により、膜厚100nmのW膜(ゲート電極)を形成した。
110,310,510,710,810 p型シリコン基板
120,820 絶縁膜
130,220,320,420,620,720,830 III−V族化合物半導体ナノワイヤ
132,222,722 III−V族化合物半導体ナノワイヤの第1の領域
134,224,724 III−V族化合物半導体ナノワイヤの第2の領域
140,330,730,840 ゲート誘電体膜
150,630,860 絶縁保護膜
160,340,870 ソース電極
170,350,880 ドレイン電極
180,360,740,850 ゲート電極
210,410,610 n型シリコン基板
312 p型シリコン基板の第1の領域
313,413 (111)面
314 p型シリコン基板の第2の領域
412 n型シリコン基板の第1の領域
414 n型シリコン基板の第2の領域
512 シリコン層
832 InAsナノワイヤの第1の領域
834 InAsナノワイヤの第2の領域
640 第1の電極
650 第2の電極
Claims (15)
- (111)面を有し、第1導電型にドープされたIV族半導体基板と、
前記IV族半導体基板の(111)面上に配置されたIII−V族化合物半導体ナノワイヤであって、前記IV族半導体基板の(111)面に接続された第1の領域と、前記第1導電型と異なる第2導電型にドープされた第2の領域とを含むIII−V族化合物半導体ナノワイヤと、
前記III−V族化合物半導体ナノワイヤと接触せず、かつ前記IV族半導体基板に接続されたソース電極またはドレイン電極と、
前記III−V族化合物半導体ナノワイヤの第2の領域に接続されたドレイン電極またはソース電極と、
前記IV族半導体基板の(111)面と前記III−V族化合物半導体ナノワイヤとの界面に電界を作用させるゲート電極と、
を有する、トンネル電界効果トランジスタ。 - 前記IV族半導体は、シリコンまたはゲルマニウムであり、
前記III−V族化合物半導体は、InAs、InP、GaAs、GaN、InSb、GaSb、AlSb、AlGaAs、InGaAs、InGaN、AlGaN、GaNAs、InAsSb、GaAsSb、InGaSb、AlInSb、InGaAlN、AlInGaP、InGaAsP、GaInAsN、InGaAlSb、InGaAsSbまたはAlInGaPSbであり、
前記III−V族化合物半導体ナノワイヤの長軸は、前記IV族半導体基板の(111)面に対して垂直である、
請求項1に記載のトンネル電界効果トランジスタ。 - 前記III−V族化合物半導体ナノワイヤの側面に配置されたゲート誘電体膜をさらに有し、
前記ゲート電極は、前記ゲート誘電体膜上に配置されている、
請求項1に記載のトンネル電界効果トランジスタ。 - 前記IV族半導体基板の(111)面と前記III−V族化合物半導体ナノワイヤとの界面は、無転位かつ無欠陥である、請求項1に記載のトンネル電界効果トランジスタ。
- (111)面を有する第1の領域と、第1導電型にドープされた第2の領域とを含むIV族半導体基板と、
前記IV族半導体基板の第1の領域の(111)面上に配置されたIII−V族化合物半導体ナノワイヤであって、ドープされていないか、または前記第1導電型と異なる第2導電型にドープされたIII−V族化合物半導体ナノワイヤと、
前記III−V族化合物半導体ナノワイヤに接続されたソース電極またはドレイン電極と、
前記III−V族化合物半導体ナノワイヤと接触せず、かつ前記IV族半導体基板の第2の領域に接続されたドレイン電極またはソース電極と、
前記III−V族化合物半導体ナノワイヤと前記IV族半導体基板の(111)面との界面に電界を作用させるゲート電極と、
を有する、トンネル電界効果トランジスタ。 - 前記IV族半導体は、シリコンまたはゲルマニウムであり、
前記III−V族化合物半導体は、InAs、InP、GaAs、GaN、InSb、GaSb、AlSb、AlGaAs、InGaAs、InGaN、AlGaN、GaNAs、InAsSb、GaAsSb、InGaSb、AlInSb、InGaAlN、AlInGaP、InGaAsP、GaInAsN、InGaAlSb、InGaAsSbまたはAlInGaPSbであり、
前記III−V族化合物半導体ナノワイヤの長軸は、前記IV族半導体基板の第1の領域の(111)面に対して垂直である、
請求項5に記載のトンネル電界効果トランジスタ。 - 前記IV族半導体基板の表面上に配置されたゲート誘電体膜をさらに有し、
前記ゲート電極は、前記ゲート誘電体膜上に配置されている、
請求項5に記載のトンネル電界効果トランジスタ。 - 前記IV族半導体基板の(111)面と前記III−V族化合物半導体ナノワイヤとの界面は、無転位かつ無欠陥である、請求項5に記載のトンネル電界効果トランジスタ。
- 請求項1または請求項5に記載のトンネル電界効果トランジスタを含むスイッチ素子。
- IV族半導体基板およびIII−V族化合物半導体ナノワイヤを有するトンネル電界効果トランジスタの製造方法であって、
(111)面を有するIV族半導体基板と、前記(111)面を被覆し、開口部を有する絶縁膜とを含む基板を準備するステップと、
前記基板を低温熱処理して、前記開口部内で露出している前記(111)面を(111)1×1面とするステップと、
前記基板に低温条件下でIII族原料またはV族原料を供給して、前記開口部内で露出している前記(111)面を(111)A面または(111)B面に変換するステップと、
前記開口部内で露出している前記(111)面からIII−V族化合物半導体ナノワイヤを成長させるステップと、
ゲート電極を形成するステップと、
前記III−V族化合物半導体ナノワイヤと接触しないように前記IV族半導体基板上にソース電極またはドレイン電極を形成し、かつ前記III−V族化合物半導体ナノワイヤ上にドレイン電極またはソース電極を形成するステップと、
を含む、トンネル電界効果トランジスタの製造方法。 - 前記基板を低温熱処理するステップの前に、前記基板を高温熱処理することにより、前記IV族半導体基板の表面に形成された自然酸化膜を除去するステップをさらに含む、請求項10に記載の製造方法。
- 前記(111)A面または前記(111)B面に変換された(111)1×1面に、V族原料とIII族原料とを交互に供給することで、III−V族化合物半導体の薄膜を形成するステップをさらに含む、請求項10に記載の製造方法。
- 前記(111)面を(111)1×1面とするステップと、前記(111)面を前記(111)A面または(111)B面に変換するステップとを、順に行なうか、または同時に行う、請求項10に記載の製造方法。
- 前記IV族半導体は、シリコンまたはゲルマニウムであり、
前記III族原料は、ホウ素、アルミニウム、ガリウム、インジウムまたはチタンを含むガスであり、
前記V族原料は、窒素、リン、ヒ素、アンチモンまたはビスマスを含むガスであり、
前記III−V化合物半導体は、InAs、InP、GaAs、GaN、InSb、GaSb、AlSb、AlGaAs、InGaAs、InGaN、AlGaN、GaNAs、InAsSb、GaAsSb、InGaSb、AlInSb、InGaAlN、AlInGaP、InGaAsP、GaInAsN、InGaAlSb、InGaAsSbまたはAlInGaPSbである、
請求項10に記載の製造方法。 - 前記(111)面を被覆する絶縁膜は、前記IV族半導体基板の表面の熱酸化膜である、請求項10に記載の製造方法。
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