KR101375435B1 - Ｓｉ 상의 에피택셜 반도체 나노와이어를 금속 없이 합성하기 위한 방법 - Google Patents

Ｓｉ 상의 에피택셜 반도체 나노와이어를 금속 없이 합성하기 위한 방법 Download PDF

Info

Publication number
KR101375435B1
KR101375435B1 KR1020087024591A KR20087024591A KR101375435B1 KR 101375435 B1 KR101375435 B1 KR 101375435B1 KR 1020087024591 A KR1020087024591 A KR 1020087024591A KR 20087024591 A KR20087024591 A KR 20087024591A KR 101375435 B1 KR101375435 B1 KR 101375435B1
Authority
KR
South Korea
Prior art keywords
substrate
nanowires
oxide template
organic film
nucleation
Prior art date
Application number
KR1020087024591A
Other languages
English (en)
Other versions
KR20080112277A (ko
Inventor
라르스 샤무엘슨
토마스 마르텐슨
베르네르 사이페르트
앤더스 미켈슨
베른하드 만들
Original Assignee
큐나노 에이비
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from SE0601142A external-priority patent/SE533341C2/sv
Application filed by 큐나노 에이비 filed Critical 큐나노 에이비
Publication of KR20080112277A publication Critical patent/KR20080112277A/ko
Application granted granted Critical
Publication of KR101375435B1 publication Critical patent/KR101375435B1/ko

Links

Images

Classifications

    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82B—NANOSTRUCTURES FORMED BY MANIPULATION OF INDIVIDUAL ATOMS, MOLECULES, OR LIMITED COLLECTIONS OF ATOMS OR MOLECULES AS DISCRETE UNITS; MANUFACTURE OR TREATMENT THEREOF
    • B82B3/00—Manufacture or treatment of nanostructures by manipulation of individual atoms or molecules, or limited collections of atoms or molecules as discrete units
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00—Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C30B25/02—Epitaxial-layer growth
    • C30B25/04—Pattern deposit, e.g. by using masks
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y30/00—Nanotechnology for materials or surface science, e.g. nanocomposites
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00—Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C30B25/02—Epitaxial-layer growth
    • C30B25/10—Heating of the reaction chamber or the substrate
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/60—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape characterised by shape
    • C30B29/62—Whiskers or needles
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02387—Group 13/15 materials
    • H01L21/02392—Phosphides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/02433—Crystal orientation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/02546—Arsenides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H01L21/0259—Microstructure
    • H01L21/02603—Nanowires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02609—Crystal orientation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H01L21/02639—Preparation of substrate for selective deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H01L21/02639—Preparation of substrate for selective deposition
    • H01L21/02645—Seed materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H01L21/02653—Vapour-liquid-solid growth
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0676—Nanowires or nanotubes oriented perpendicular or at an angle to a substrate
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B01—PHYSICAL OR CHEMICAL PROCESSES OR APPARATUS IN GENERAL
    • B01J—CHEMICAL OR PHYSICAL PROCESSES, e.g. CATALYSIS OR COLLOID CHEMISTRY; THEIR RELEVANT APPARATUS
    • B01J21/00—Catalysts comprising the elements, oxides, or hydroxides of magnesium, boron, aluminium, carbon, silicon, titanium, zirconium, or hafnium
    • B01J21/06—Silicon, titanium, zirconium or hafnium; Oxides or hydroxides thereof
    • B01J21/08—Silica
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y40/00—Manufacture or treatment of nanostructures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/02543—Phosphides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/201—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Nanotechnology (AREA)
  • Materials Engineering (AREA)
  • Organic Chemistry (AREA)
  • Metallurgy (AREA)
  • Ceramic Engineering (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Composite Materials (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)

Abstract

본 발명은 기판 상의 나노와이어의 에피택셜 성장에 관한 것이다. 특히, 본 발명은 촉매로서, Au 또는 임의의 다른 금속을 사용함이 없이 Si-기판 상의 나노와이어의 성장에 관한 것이다. 본 발명에 따른 방법에서, 산화물 템플릿이 기판의 패시베이팅된 표면 상에 제공된다. 산화물 템플릿은 후속 나노와이어 성장을 위한 다수의 핵형성 온셋 위치를 규정한다. 일 실시예에 따르면, 얇은 유기 막이 산화물 템플릿을 형성하는데 사용된다.
나노와이어, 에피택셜 성장, 기판, 산화물 템플릿,

Description

ＳＩ 상의 에피택셜 반도체 나노와이어를 금속 없이 합성하기 위한 방법{METHOD FOR METAL-FREE SYNTHESIS OF EPITAXIAL SEMICONDUCTOR NANOWIRES ON SI}
본 발명은 실리콘 기판 상에 III-V 반도체 나노와이어를 성장시키는 방법에 관한 것이다. 특히, 본 발명은 촉매로서, Au 또는 임의의 다른 금속을 사용함이 없이 나노와이어를 성장시키는 방법에 관한 것이다.
최근 몇 년간에 걸쳐, 반도체 나노와이어(NW)에 대한 관심이 증대되었다. 나노와이어는 또한 나노휘스커(nanowhisker), 나노로드(nanorod), 및 나노컬럼(nanocolumn), 등으로 칭해진다. 본 출원의 목적을 위하여, 본질적으로 1차원 형태인 1차원 나노요소를 포함하고 폭과 직경이 나노미터 치수로 이루어진 나노구조에 대해 용어 나노와이어가 사용된다. 나노 규모의 1-차원 성장을 제어하는 것은 재료, 조정 특성, 및 기계적 및 전자기적 특성 둘 모두를 결합하고 신규한 디바이스를 설계할 특정한 기회를 제공한다.
NW 기술의 대규모 임팩트(large-scale impact)에 대하여, 기존 실리콘 프로세싱과의 고 레벨의 호환성이 필수적일 것이다. 개선된 III-V 헤테로구조 및 고 이동도 NW 컴포넌트가 고속 전자장치 및 광장치용 "애드-온(add-on)" 기술로서 이용 가능할 것이다. 그러나, 현재, NW 성장에 대한 막대한 보고서들은 기체 액체 고체(vapor-liquid solid) 메커니즘을 사용하며(예를 들어, R. S. Wagner의 In Whisker Technology, Levitt, A. P., Ed. Wiley: New York, 1970 참조하라), 촉매 재료로서 가장 통상적으로 Au를 사용한다. Si 내의 Au 불순물이 Si 재료의 전자 특성을 저하시키는 재결합 센터의 역할을 하는 딥 레벨(deep level)을 생성한다. 따라서, 실리콘 기술 및 프로세싱과 호환 가능한 복합 나노와이어 기술에 대해, Au에 대한 대안이 발견될 필요가 있다.
Si 상의 III-V 반도체의 에피택셜 성장은 격자 오정합, 결정 구조의 차이(III-V는 극성 섬아연광 또는 섬유아연석 구조를 갖는 반면, Si는 공유 다아이몬드 구조를 가짐), 열팽창 계수의 차이 및 소위 역상(anti-phase) 도메인의 형성과 같은 여러 단점을 제공한다. 디바이스 품질 구조를 성장시키기 위하여 여러 방법을 사용하여 Si 상에 III-V 재료의 평면 성장에 대해 많은 작업이 행해졌다(예를 들어, 검토를 위해 S.F.Fang 등의 Gallium-Arsenide and Other Compound Semiconductor on Silicon. Journal of Applied Physics 68, R31-R58.(1990)을 참조하라).
Si 기판으로부터 성장된 III-V 반도체 NW가 NW 및 Si 기판 사이의 접합의 작은 단면으로 인해, 아마도 상술된 문제 중 여러 개를 극복할 것이라는 점이 인식된다. 그러나, NW를 제조하기 위한 공지된 절차는 상술된 바와 같이, 성장 프로세스를 촉진하기 위한 Au-입자를 포함한다.
명백하게, III-V 반도체의 나노와이어 또는 나노구조를 제조하기 위한 종래 기술 방법은 반도체 산업에서 사용되는 설정된 실리콘 기반 제조 방법과 호환 가능하도록 하기 위하여 상당한 개선을 필요로 한다. 특히, 성장 촉진 촉매로서의 금에 대한 필요성은 바람직하게는 제거되어야 한다.
본 발명의 목적은 종래 기술 방법의 결점을 극복하는 방법을 제공하는 것이다. 이것은 청구항 1에서 규정된 바와 같은 방법에 의해 성취된다.
본 발명에 따른 방법은 기판의 표면으로부터 에피택셜로 성장된 나노와이어를 포함하는 나노구조 디바이스를 제공한다. 상기 방법은:
- 일시적으로 패시베이팅된 표면(temporarily passivated surface)을 갖는 기판을 제공하기 위하여 기판의 표면을 수소 종결시키는 단계;
- 기판의 패시베이팅된 표면 상에 산화물 템플릿(oxide template)을 제공하는 단계로서, 상기 산화물 템플릿은 후속 나노와이어 성장을 위한 다수의 핵형성 온셋 위치(necleation onset position)를 규정하는, 제공 단계;
- 기판 표면 상의 산화물 템플릿에 의해 규정된 핵형성 온셋 위치에서 나노와이어를 성장시키는 단계를 포함한다.
산화물 템플릿은 일 실시예에 따르면 또 다른 재료의 셀프-어셈블링(self-assembling)된 얇은 층이 산화물 템플릿의 형성에서 사용되는 프로세스에서 셀프-어셈블링되거나 제조된다.
본 발명의 일 실시예에 따르면, 상기 산화물 템플릿 제공 단계는:
- 상기 기판 표면 상에 얇은 유기 막을 도포하는 단계; 및
- 핵형성 온셋 기간을 제공하는 단계로서, 시간 및 환경에 관한 조건이 제어되어, 기판 표면 상에 부분적인 산화가 발생하는, 핵형성 온셋 기간 제공 단계를 포함하는 성장 단계 이전에 전-처리를 포함한다. 산화 프로세스는 적어도 부분적으로 상기 산화물 템플릿의 구조 및 얇은 유기 막 또는 상기 막의 잔여물 사이의 상관성을 제공하는 상기 도포된 얇은 유기 막 또는 상기 막의 잔여물에 의해 가이드된다.
또 다른 실시예에 따르면, 상기 산화물 템플릿 제공 단계는:
- 상기 기판에 휘발성 종의 얇은 층을 도포하는 단계;
- 나노와이어의 핵형성이 상기 산화물 템플릿에 의해 가이드되는 것을 보장하는 시간, 압력 및 온도에 관한 조건을 성장 단계 동안 제공하는 단계를 포함한다.
본 발명에 따른 방법들로 인하여, 실리콘 산업에서 해로운 것으로 인식되는 Au 및 다른 재료가 나노와이어 또는 나노구조의 성장에서 촉매 재료로서 피해질 수 있다. Si 표면은 에피택시 성장 시스템을 사용하여 에피택셜로 지향된 복합 나노와이어를 제조하도록 처리될 수 잇다. 이와 같은 에피택션 NW는 예를 들어, 고속 전자장치 및 광장치에 사용될 수 있다.
본 발명으로 인하여, 금속 촉매 입자의 사용 없이 III/V 반도체 재료의 나노와이어를 성장시키는 것이 가능하다. 이는 반도체 산업에서 사용되는 설정된 실리콘 기반 제조 방법과 나노구조 기술을 결합하는 목적에서 매우 중요하다.
본 발명의 하나의 장점은 상기 방법의 단계가 산업적인 배치 프로세싱(industrial batch processing)에서 용이하게 적응될 수 있다는 것이다.
부가적인 장점은 본 발명에 따른 나노와이어 성장 방법이 현대의 나노리소그래피 기술과 결합될 수 있다는 것이다.
본 발명의 실시예는 종속 청구항에서 규정된다. 본 발명의 다른 목적, 장점 및 신규한 특징은 첨부 도면 및 청구항과 함께 고려될 때 본 발명의 다음의 상세한 설명으로부터 명백해질 것이다.
본 발명의 바람직한 실시예가 이제 첨부 도면을 참조하여 설명될 것이다.
도1은 본 발명의 방법에 따른 단계의 개략도.
도2는 본 발명에 따른 방법을 사용하여 Si(100) 기판 상에 성장된 결과적인 나노구조를 도시한 도면.
도3은 본 발명에 따른 방법의 일 실시예를 사용하여 성장된 결과적인 나노구조를 도시한 도면.
도4는 산화물 템플릿을 형성할 시에 얇은 유기 막을 사용하는 본 발명의 방법의 일 실시예에 대한 흐름도.
도5는 산화물 템플릿을 형성할 시에 얇은 유기 막을 사용하는 본 발명의 방법에 따른 단계의 개략도.
도6a-c는 핵형성 온셋 기간의 영향을 도시한 도면으로서, (a)에서 n-데칸(decane)이 스피닝(spinning)되고 샘플이 성장 장치에 직접 전달되며, (b)에서 샘플은 n-데칸과 함께 스피닝되고 대략 10분 동안 습한 공기에서 저장되며, (c)의 그래프는 습한 공기로의 노출 시간의 함수로서 나노와이어의 밀도를 도시한 도면.
도7a-d는 유기 화합물: (a) 알릴 알코올, (b) n-데칸, (c) 아세톤, (d) 에탄올을 사용한 본 발명의 방법에 따라 성장된 InAs 나노와이어를 도시한 도면.
도8a-b는 (a) 사전-가열이 없고 (b) 사전-가열이 있는 본 발명의 일 실시예에 따른 사전-가열의 효과를 도시한 도면.
본 발명에 따르면, 촉매로서 Au-입자를 사용함이 없이 III-V 재료의 에피택셜 나노와이어를 제조하는 일반적인 방법이 제공된다. 상기 방법은 나노와이어에서 제1 재료로서 InAs와 함께 설명된다. 그러나, 다른 반도체 화합물, 특히 III-V 화합물이 또한 동일한 방식으로 사용될 수 있다. InAs는 III-V 화합물의 군 내에서 가장 높은 전자 이동도 중 하나를 가지므로, 나노와이어의 전자 애플리케이션에 매우 유용하다. InAs 나노와이어가 용이하게 접촉되고 게이팅된다는 것이 제시되었다. 내장 배리어(예를 들어, InP)가 있다면, C. Thelander 등에 의한 Appl. Phys. Lett. 2003, 83, (10), 2052에 설명된 바와 같은 단일 전자 트랜지스터 및 공진 터널링 디바이스와 같은 기능성 장치 내에서의 이와 같은 구조의 기능이 입증되었다. 더구나, InAs는 고속 전자 애플리케이션에 대해 Si와 공동으로 상보적으로 사용될 높은 가능성을 갖는다. 그러나, 이 목적 때문에, Au-보조 성장된 나노와이어는 Si 내로의 딥-레벨 결함의 도입으로 인해 엄격한 제한을 부과한다.
Si는 대부분의 애플리케이션들에 대하여, 전자적 특성으로 인해, 그리고 적어도 대규모 제조에서 Si를 사용하는 양호하게 설정된 방법으로 인하여, 기판 재료 의 바람직한 선택이다. 사용된 조건 하에서, 나노와이어는 기판과 에피택셜 관계로 <111> 방향으로 성장된다. Si(111) 표면에 대하여, 나노와이어는 표면에 수직으로 지향되며, Si(001) 표면에 대해, 나노와이어는 표면과 대략 35 도의 각을 형성하는 등등이 된다. 댑분의 애플리케이션에 대하여, 표면에 수직인 나노와이어가 바람직하기 대문에, 본 발명에 따른 방법은 Si(111)-기판의 사용하는 것으로 최적화되지만, 이에 국한되지 않는다. 그러나, 본 발명에 따른 방법은 또한 다른 기판에 적용 가능한데, 예를 들어, III-V 화합물의 기판이 일부 애플리케이션들에 대해 유용할 수 있다. 다양한 기판 재료를 수용하기 위한 상기 방법의 변경이 당업자들에게 명백하다.
본 발명의 방법에 따르면, Si 기판 상에서 성장된 나노와이어는 성장 프로세스 이전에, 전-처리에서 Si 표면 상에 제공된 산화물 템플릿에 의해 가이드된다. 산화물 템플릿은 기판의 일정 에어리어에서 핵형성의 확률을 증가시킴으로써 나노와이어 핵형성을 가이드한다. 핵형성 확률이 증가된 이러한 에어리어는 핵형성 온셋 위치라 칭해진다. 본 발명에 따른 방법은 도1에 개략적으로 도시되어 있고, 다음의 기본적인 단계를 포함한다:
a) 예를 들어, 플루오로화 수소산에서의 에칭에 의하여 기판(100)의 표면을 수소 종결시키는 단계. HF 에칭은 Si(111) 기판(100)의 표면으로부터 자연 산화물(105)을 제거하고 일시적으로 패시베이팅된 표면(110)을 갖는 기판을 제공한다.
b) 상기 기판(100)의 패시베이팅된 표면(110) 상에 산화물 템플릿(115)을 제공하는 단계. 상기 산화물 템플릿은 후속 나노와이어 성장에 대한 다수의 핵형성 온셋 위치를 규정한다. 상기 산화물 템플릿은 후술될 여러 방법으로 제공될 수 있다.
c) 나노와이어를 성장시키는 단계. 에피택셜로 성장되고 수직으로 서 있는 나노와이어(125)가 핵형성 온셋 위치의 적어도 일부 상의 기판 표면 상에 형성된다.
산화물 템플릿은 나중에 나노와이어 성장의 온셋을 위한 촉매 입자의 역할을 하는 실리콘 산화물의 국소화된 패치(patch)를 형성하는 산화물에 의해 핵형성 온셋 위치를 제공할 수 있다. 국소화된 패치 내의 조성은 바람직하게는, 그리고 전형적으로는 SiOx이며, x≒1이다. 대안적으로, 산화물 템플릿은 성장 금지 억제 마스크를 형성하며, 상기 마스크는 전형적으로 완전히 산화된다(SiO2). 핵형성 온셋 위치는 성장 억제 마스크 내의 더 적게 산화되거나 산화되지 않은 패치로서 제공된다. 이 경우에, 나노와이어의 후속 성장은 기판의표면이 덜 산화된 패치에서 발생할 것이다. 본 발명에 따르면, 산화물 템플릿은 셀프-어셈블링되는데, 즉, 산화물 템플릿의 구조는 주로 자발적으로 형성된다. 용어 셀프-어셈블링된 산화물 템플릿은 또한 또 다른 물질, 예를 들어, 유기 화합물이 산화물 템플릿에 적어도 부분적으로 전달되는 셀프-어셈블링된 구조를 갖는다는 것을 포함하는 프로세스에서 셀프-어셈블링된 특성이 제공되는 산화물 템플릿을 포함하는 것으로 이해되어야 한다. 셀프-어셈블링 프로세스는 환경, 온도, 기판의 재료, 기판 표면, 등에 영향을 받을 수 있다. 이 실시예는 기판 표면 상의 랜덤 위치에서 나노와이어의 후속 성장을 촉진 시킬 것이다. 본 발명의 또 다른 실시예를 나타내는 대안으로서, 산화물 템플릿은 패터닝에 의해, 예를 들어, 리소그래피 방법을 사용하여 구조를 제공받을 수 있다. 이 실시예에 따르면, 나노와이어의 성장은 소정의 위치에서 이루어질 것이다.
본 발명의 일 실시예에 따르면, 산화물 템플릿(115)은 패시베이팅된 기판 표면 상에 직접 제공될 것이다. 상기 실시예는 휘발성 종, 예를 들어, 그리고 바람직하게는, SiOx(x≒1)의 얇은 층을 성장 절차 이전에 기판 상에 도포하는 전-처리를 포함한다. 휘발성 종의 얇은 층은 촉매 층 또는 성장 억제 층 중 하나로서 산화물 템플릿(115)을 형성한다. 산화물 템플릿의 구조는 얇은 층의 도포에서 직접적으로, 또는 예를 들어, 온도를 더 높게 하는 것에 의한 얇은 층의 후속 처리를 통해 형성될 수 있다. 본 발명에 따른 방법의 기본적 단계는 다음:
b') 전-처리 단계에서, 기판에 산화물 템플릿(115)을 형성하는 휘발성 종의 얇은 층을 도포하는 단계,
c') 성장 단계 동안, 나노와이어의 핵형성이 산화물 템플릿(115)에 의해 가이드되는 것을 보장하는 시간, 압력 및 온도에 관한 조건을 제공하는 단계에 따라 변경된다.
산화물 템플릿은 성장 단계 동안 변화를 겪을 수 있는데, 예를 들어, 증가된 온도로 인하여 부분적으로 증발되거나 재구성될 수 있다. 상기 실시예의 방법은 나노와이어의 핵형성이 산화물 템플릿(115)의 임의의 상당한 재구성 이전에 발생한다는 것을 보장함으로써 더 개선될 수 있다. 그 후, 단계 c')는 다음 단계를 포함한 다:
c':1) 나노와이어 성장을 위한 소스가 산화물 템플릿과 관련된 소정의 온도보다 더 낮은 기판 온도에서 턴온되는 제1 조건을 제공하는 단계. 상기 소정의 온도는 상기 단계의 시간-프레임에서 산화물 템플릿의 상당한 재구성이 발생하지 않도록 선택된다. 상기 소정의 온도는 전형적으로 최적화된 나노와이어 성장 온도보다 더 낮지만, 나노와이어의 핵형성의 온셋을 용이하게 할만큼 충분히 높다.
c':2) 기판의 온도가 나노와이어의 성장을 촉진하기 위하여 최적화되는 제2 조건을 제공하는 단계. 제1 온도는 전형적으로 제1 온도보다 더 높다. 핵형성이 이전 단계에서 시작되는 것으로 인하여, 산화물 템플릿에 대한 변화는 나노와이어의 성장에 적은 영향을 미칠 것이다.
산화물 템플릿의 직접적인 증착을 사용하는 실시예에 따른 구현 예는 다음 프로세스를 포함할 수 있다:
와이어-성장에 대하여, 저압 금속 유기 기상 에피텍시(LP-MOVPE)가 10 kPa의 압력으로, 전구체 재료로서 트리메틸인듐(TMI), 아르신(AsH3), 포스핀(PH3)으로 사용되었고, 캐리어 가스로서 H2의 6000 ml/min의 흐름으로 전달되었다. 전구체에 대하여, TMI에 대한 2×10-6 및 AsH3에 대한 2×10-4의 전형적인 몰분율이 사용되었다. TMI에 대하여, 또 한 더 높은 몰분율이 테스트되었지만, 성장 레이트(growth rate)에 상당한 영향을 미치지 않았다. PH3에 대한 몰분율은 (3.5-15)×10-3의 범위에서 가변되었다. 기판으로서, 에피택시-준비 III/V 웨이퍼 및 Si 웨이퍼가 사용되었다. Si 기판의 경우에, 자연 산화물이 HF 침지에 의해 제거되었다(단계 a)에 대응함). 기판을 성장 챔버 내로 로딩하기 전에, 얇은 SiOx 층이 기판 상으로 승화되었다(단계 b')에 대응함). 그 후, 기판은 H2 분위기에서 520℃ 및 680℃ 사이의 성장 온도로 가열되었다. 성장 온도에 도달하자 마자, 전구체가 동시적으로 스위칭되었다. 성장은 TMI 소스를 스위칭 오프함으로써 중단되었고, 샘플이 AsH3 흐름 하에서, 또는 InAsP 증착 동안, 부가적인 PH3 흐름 하에서 냉각되었다. Si(100) 상에 성장된 결과적인 나노와이어가 도2에 도시되어 있다.
본 발명의 또 다른 실시예에 따르면, 산화물 템플릿의 사용은 규정된 패턴, 예를 들어, 나노와이어의 어레이 또는 매트릭스를 제조하기 위하여 패터닝 방법, 예를 들어, 리소그래피 방법과 결합된다. 패턴은 종래의 리소그래피 방법, 예를 들어, 전자 빔 리소그래피에 의해 준비될 수 있다. 제1 실시예의 구현 예에서, 패턴은 InP(111)B 기판 상으로 PMMA를 스피닝하고, 전자 빔 리소그래피를 사용하여 점들의 규칙적인 어레이를 기록함으로서 준비되었다. Si 기판은 동일한 방식으로 처리된다. 기판까지 개구를 개방하기 위하여 포지티브 레지스트(positive resist)를 현상한 이후에, SiOx 층이 증착되었고, 나머지 레지스트는 리프트-오프 프로세스(lift-off process)에서 제거되었다. 이와 같은 패터닝된 SiOx 막 상에 와이어를 성장시키기 위하여, 소스는 510-520℃에서의 가열 기간 동안 이미 활성화되어야 한 다. 더 늦게, 즉, 더 높은 성장 온도에서 소스를 활성화시키는 것은 패턴의 손실을 초래한다. 이것은 아마도 500℃ 이상의 온도에서 현저히 증발하는 SiOx의 열적 안정성을 필요로 할 것이다. 1.3 nm 두께의 SiOx 층이 우리의 몇 분의 성장 시간과 비슷한 시간 규모로 증발되었다는 것이 약 500℃의 온도에서의 스캐닝 터널링 현미경 검사를 통해 제시되었다. 우리의 경우에, 와이어가 SiOx-층에서 오프닝 밖으로 성장되는 것이 아니라, e-빔 리소그래피 및 리프트-오프 이후에, SiOx의 아일랜드(island)가 유지되는 장소에서, SiOx 아일랜드가 T.Martensson 등에 의한 "Fabrication of individually seeded nanowire arrays by vapour-liquid-solid growth" Nanotechnology 14, 1255-1258(2003)에서 설명된 바와 같은 InP(Au)/InP(111)B 시스템에서의 패터닝된 성장의 경우의 Au 입자와 유사한 "촉매"의 역할을 한다는 점이 주의되어야 한다. 그 결과가 도3에 도시되어 있다.
본 발명의 일 실시예에서, 산화물 템플릿(115)은 제어된 산화 프로세스에 의해 제공된다. 패시베이팅된 Si 기판 도포의 전-처리 동안, 얇은 유기 막, 예를 들어, 알릴 알코올(2-프로펜-1-올)이 패시베이팅된 표면에 도포된다. 대안적으로, 아세톤 및 n-데칸과 같은 다른 유기 재료가 사용될 수 있다. 얇은 유기 막은 전-처리의적어도 일부에서, Si 기판의 표면에 영향을 줄 수 있는 재료에 반-침투적이어야 한다. 적절한 얇은 막 두께는 사용된 유기 화합물, 전-처리의 시간 규모 및 예를 들어, 습기에 관한, 전-처리가 수행되는 조건에 따를 것이다. 전형적인 얇은 막 두 께는 10-200Å의 범위이다. 본 발명의 실시예에 따른 전-처리의 후속 부분은 기판 표면 또는 기판 표면 상의 국소화된 포메이션(formation) 또는 잔여물에서 국소화된 변경에 의해 핵형성 온셋 위치를 형성하도록 한다.
실시예에 따른 Si 기판 상에 에피택셜 나노와이어를 제조하는 방법이 도4에 도시되어 있고, 도5의 개략도에서, 다음 주요 단계를 포함한다:
a") 예를 들어, 플루오로화 수소산(HF)에서의 에칭에 의해 기판 표면을 수소 종결시키는 단계. HF 에칭은 Si(111) 기판(500)의 표면으로부터 산화물(505)을 제거하고 일시적으로 패시베이팅된 표면(510)을 갖는 기판을 제공한다. 바람직하게는, 적어도 약간의 거칠기를 나타내는 Si 표면을 생성하는 HF 에칭 절차가 사용된다. Si(111) 기판의 패시베이팅된 표면의 거칠기를 제어하는 절차는 HF-용액의 pH에 따르며, 종래 기술에 널리 공지되어 있다(예를 들어, Higashi, G. S. 등에 의한 "Ideal Hydrogen Termination of the Si-(111) Surface", Applied Physics Letter 56, 656-658(1990)를 참조하라). 이 문장에서 거칠기가 원자 규모이며, 언급된 프로세스로 성취된 거칠기가 0.3 nm 정도라는 점이 주의되어야 한다. 용어 거칠기가 또한 산화를 더 용이하게 하는, 기판 표면의 덜 안정되고 덜 이상적인 수소 종결과 관련된다는 점이 또한 주의되어야 한다.
b":1) 기판 표면 상에 유기 화합물의 얇은 반-침투성 막을 도포하는 단계. 얇은 막은 예를 들어, 스핀 코팅, 기화, 및 침지(dipping)에 의해 도포될 수 있다. 얇은 막은 전형적으로 셀프-어셈블링 프로세스 또는 패터닝 프로세스 중 하나에 의하여 기판 표면 상에 다수의 잔여물(514)을 남긴다.
b":2) 핵형성 온셋 기간을 제공하는 단계. 이 기간 동안, 다수의 분리된 핵형성 온셋 위치(516)가 기판의 표면 상에 형성된다. 핵형성 온셋 위치의 밀도 뿐만 아니라, 개별적인 핵형성 위치의 크기는 얇은 유기 막 특성 및 핵형성 온셋 기간 동안의 조건의 조합에 따른다. 기판 표면(510)의 산화는 핵형성 온셋 기간 동안 발생한다. 상기 산화는 얇은 유기 막, 또는 이의 잔여물에 의해 가이드된다. 상기 절차는 산화물 템플릿(515)이 다수의 핵형성 온셋 위치(516)를 규정하도록 하며, 산화물 템플릿의 구조가 얇은 유기 막 또는 상기 막의 유기 잔여물의 구조와 상관성을 가지게 된다.
c") 나노와이어를 성장시키는 단계. 에피택셜로 성장되고 수직으로 서 있는 나노와이어(125)가 핵형성 온셋 위치의 적어도 일부 상에서 기판 표면 상에 형성된다.
본 발명의 일 실시예에 따르면, 단계 b":1에서 도포된 얇은 유기 막은 기판 표면(510) 상에 국소화된 잔여물(514)을 형성한다. 상기 잔여물은 얇은 유기 막의 도포 직후, 또는 크래킹 또는 불균일한 증발과 같은 막의 변화로 인해 핵형성 온셋 기간 동안 형성될 수 있다. 핵형성 온셋 기간 , 즉 단계 b":2 동안, 상기 환경에서 존재하는 물질은 막 내의 위크닝(weaking)을 통과할 수 있고, 국소화된 잔여물에 의해 커버되지 않는 에어리어에서 표면에 직접 액세스한다. 산화 환경, 예를 들어, 습한 공기에서는, 얇은 막이 충분히 얇거나 존재하지 않는 에어리어에서 국소화된 산화가 발생할 것이다. 실시예에 따르면, 기판 및 얇은 유기 막은 산화 환경에 노출된다. 산화 환경은 많은 방법으로 제공될 수 있다 - 간단한 방법은 공기 내에 습 기를 사용하는 것이며, 여기서 예상된 반응은 다음과 같을 것이다:
(i) Si + H2O = SiO + H2
(ii) SiO + H2O = SiO2 + H2
적절한 시간 기간 이후에 종결되는 경우(아래를 참조하라), SiO2는 유기 잔여물(514)에 의해 커버되는 에어리어에서 기판 표면을 커버할 것이며, 산화물 템플릿(515)을 형성한다. 유기 잔여물(514)로 커버되지 않는 에어리어는 산화되지 않거나 더 적은 산화 상태, 예를 들어, SiO를 가지며, 핵형성 온셋 위치를 형성할 것이다. 후속 단계에서 성장된 나노와이어의 밀도는 주로 기판 상으로 얇은 유기 막을 도포하는 단계 및 성장 단계 c"가 수행되는 리액터 셀(reactor cell) 내로 이를 로딩하는 단계 사이의 주위 공기에 대한 노출 시간에 따른다는 것이 발견되었다. 본 발명의 일 실시예에 따르면, 이 효과는 제어된 산화를 수행함으로써 나노와이어 밀도를 제어하는데 사용된다.
더 거친 기판 표면은 유기 막에서 국소화된 잔여물 또는 국소화된 위크닝의 형성을 두드러지게 한다. 그러므로, 이 실시예에서, 상대적으로 거친 Si(111) 표면을 제공하는 단계 a")의 프로세스가 유용할 수 있다.
본 발명에 따른 나노와이어 성장 이후에 취해질 부가적인 선택적 서브단계는 다음을 포함한다:
b":3) 유기 잔여물을 기화/베이킹하는 단계. 상기 절차는 선택된 유기 재료에 따를 것이다. 알릴 알코올에 대하여, 625℃의 짧은 열 처리로도 실제로 모든 유 기 잔여물을 제거하는데 충분하다.
본 발명의 부가적인 실시예에 따르면, 얇은 막은 사전-가열 동안 잔여물을 남기도록 배열된다. 상기 잔여물은 나노와이어의 후속 성장에서 촉매 입자의 역할을 한다. 상기 잔여물은 얇은 유기 막에 따라, 다양한 구성으로 이루어질 수 있다. 얇은 유기 막은 기판 표면 상에서 탄화물(SiC)의 형성을 개시할 수 있다. 대안적으로, 상기 잔여물은 표면을 변경시키고, 이는 국소화된 증가된 핵형성 확률을 제공한다. 또한, 이 실시예에서, 예를 들어, 얇은 유기 막의 크랙킹 또는 균일하지 않은 증발로 인한 증가된 확률의 에어리어의 형성은 핵형성 온셋 위치를 제공하는 본질적으로 랜덤으로 분포된 잔여물을 형성하는데 사용된다. 상기 프로세스는 바람직하게는 성장 단계가 발생하는 것과 동일한 챔버에서 수행된다.
또 다른 실시예에 따르면, 얇은 유기 막은 Si 표면의 부분을 패시베이팅하는데 사용되며, 핵형성 온셋 위치는 상기 막의 오프닝에 제공될 것이다. 상기 프로세스는 유기 화합물의 마스크를 제공하는 것과 비교될 수 있고, 예를 들어, 마스크에서 홀을 리소그래피적으로 형성할 수 있다. 그러나, 본 발명의 이 실시예에 따른 프로세스에서, 적절한 환경을 제공하는 것과 관련된 얇은 유기 막의 특성, 즉 "홀"이 얇은 유기 막의 크랙킹 또는 불균일한 증발의 결과로서 자발적으로 형성된다. 따라서, 홀을 리소그래피적으로 제공하는 프로세스가 피해질 수 있다.
또 다른 실시예에 따르면, 산화 물질 또는 표면 상에 존재하는 산화 물질을 포함하는 얇은 유기 막이 핵형성 온셋 위치의 형성에서 사용된다.
III-V 반도체 나노와이어의 에피택셜 성장, 즉 성장 단계(c, c', 및 c")에 대하여, 방법들이 종래 기술에 공지되어 있다. 성장 프로세스에 대하여, 저압 금속 유기 기상 에피택시(LP-MOVPE)가 적합하다. 다른 가능한 기술들로는 MOVPE, 분자 빔 에피택시(MBE) 및 화학적 빔 에피택시(CBE)가 있지만, 이에 국한되지 않는다. 비-국한적인 예의 형태에서의 세부사항이 아래에 제공될 것이다.
나노휘스커는 InAs로 예시되었다. 또한 다른 반도체, 특히 InP 및 GaP와 같은 III-V 반도체가 본 발명에 따른 방법으로 유용하게 성장될 수 있다. 예를 들어, LP-MOVPE 프로세스에서의 필요로 되는 변경은 당업자들에게 명백하다.
얇은 유기 막(515)용으로 사용하는데 적합한 상술된 유기 화합물 이외에, 상당히 많은 다른 유기 화합물이 사용될 수 있다. 선택은 예를 들어, 스핀 코팅에 의해 이용 가능한 막을 도포하는 방법, 및 핵형성 온셋 기간의 바람직한 시간규모와 조건에 따른다. 적절한 유기 화합물로는 알릴 알코올, n-데칸, 및 아세톤이 있지만 이에 국한되지 않는다.
본 발명의 방법에 따른 제조 예
Si(111) 기판이 사용되었다. 에이퍼가 다이싱(dicing)되었고, 샘플이 초음파 욕조 내에서 클리닝되었다. 유기 잔여물을 제거하기 위하여, 샘플은 UV+오존 클린을 겪게 되었다. 그 후, 샘플은 4% 플루로오화 수소산 수용액에서 30초 동안 에칭되었고 린싱(rinsing) 없이 제거되었다.
Sigma-Aldrich로부터의 알릴 알코올(2-프로펜-1-올)(순도 99+%)가 30초 동안 ≒ 6000 rmp으로 스핀 코딩되어, 엘립소미터(ellipsometer)에 의해 측정된 바와 같은 ≒20Å 두께 층을 발생시켰다. 그 후, 샘플들은 부가적인 지연 없이 불활성 분 위기로 전달되었다.
대안적인 프로세스에서, n-데칸이 동일한 방식으로 유기 물질로서 사용되었다. 그러나, 스피닝 이후에, 샘플은 불활성 분위기로의 전달 이전에 대략 10 분의 기간 동안 습한 분위기로 유지되었다.
저압(100 mbar) MOVPE 시스템이 전구체 가스로서의 TMI 및 아르신과 함께 사용되었다. 6 l/min의 일저한 수소 캐리어 가스 흐름이 사용되었다. 성장의 품질을 개선시키기 위하여 625℃에서의 10 분의 어닐(anneal)이 수행되었다. 그 후, 온도는 550℃의 전형적인 성장 온도로 떨어졌다. 2개의 전구체가 성장 셀 내로 동시에 도입될 대 성장이 개시되었다. 전구체에 대하여, TMI에 대한 2×10-6 및 AsH3에 대한 2×10-4의 전형적인 몰분율이 사용되었다. 전형적으로 몇 분의 성장 시간 이후에, TMI를 스위칭 오프함으로써 성장이 중단되었다. 실온으로의 냉각은 보호 아르신 흐름 하에서 행해졌다.
도6a-b는 핵형성 온셋 기간의 효과를 도시한다. (a)에서 n-데칸(decane)이 스피닝되고 샘플이 성장 장치에 직접 전달되었다. (b)에서 샘플은 n-데칸과 함께 스피닝되고 대략 10 분 동안 습한 공기에서 저장되었다. 뷰잉 각도(viewing angle)는 기판 법선에 대해 45도이다. 상술된 바와 같이, 산화 환경으로의 코팅된 기판의 노출 시간은은 나노와이어 밀도를 제어하는데 사용될 수 있고, 이는 도6c에 도시되어 있으며, 여기서 나노와이어 밀도는 노출 시간의 함수이다. 조건은 22-24℃ 및 85-90% 상대 습도 주위에서 안정되었다. 6시간 샘플은 여전히 거의 이상적인 NW 성 장을 나타내는 반면, 10시간 샘플은 증가된 량의 비-에피택셜 와이어 및 필적하는 아일랜드 성장을 나타낸다. 부가적인 산화(≥상기 조건 하에서의 14시간)는 제로 밀도를 발생시키는데, 즉 성장을 발생시키지 않는다.
도7a-b는 유기 화합물: a) 알릴 알코올, b) n-데칸, c) 아세톤, d) 에탄올을 사용한 본 발명의 방법에 따라 성장된 InAs 나노와이어를 도시한다. 뷰잉 각도는 기판 법선에 대해 45도이다. 도면에서 기판에 대한 각도를 가는 것으로 나타난 나노와이어가 이미징 프로세스(imaging process)의 효과라는 점이 인식되어야 한다. 실제로, 나노와이어는 에피택셜이며 기판 상에 수직으로 서 있다.
도8a-b에서 선택적인 사전-가열 또는 어닐링의 효과가 도시되어 있다. (a)에서, 성장 단계 이전에 사전-가열이 수행되지 않았다. (b)에 도시된 기판은 10 분 동안 625℃에서 어닐링되었다. 어닐링된 기판은 증가된 성장 품질을 나타낸다.
상기에 나타난 결과는 비균질로 산화된 Si 표면의 뷰(view)를 지원하며, 여기서 H-종결된 표면의 산화가 SiO2의 성장-억제 마스크에 의해 둘러사인 더 적게 산화된 패치를 형성하기 위하여 유기 커버리지(organic coverage)에의해 국소적으로 억제되었다. 유기 잔여물은 성장 이전의 어닐링 단계에서 사용된 높은 온도(625℃)에서 완전히 증발되어, 산화물 템플릿만이 남는다고 예측된다. 이와 같은 템플릿은 선택적 에어리어 에피택시에서 사용되는 부분적으로 마스킹된 기판과 매우 유사하다. 긴 산화 시간 이후의 나노와이어 밀도의 감소가 이해될 수 있다: 궁극적으로 전체 표면은 SiO2의 성장-억제 마스크로 완전히 커버될 것이다. 일정 나노와이어 밀 도에 도달하는데 필요한 공기 노출이 주로 사용된 유기 화합물에 따른다는 점이 주의된다. n-데칸에 비하여 알릴-알코올에 필요로 되는 시간이 더 짧은 것은 알릴-알코올이 흡습성이어서 산화 레이트를 증가시켜야 하는 습기를 끌어당기는 반면, n-데칸은 소수성이라는 사실과 일치한다.
산화물 템플릿의 형성에서 얇은 유기 층을 포함하는 상기 절차는 유기 재료의 마스크가 스탬프(stamp)로부터 기판으로 전달되는 마이크로-접촉 프린팅과 같은 현대의 나노리소그래피 기술과 결합될 수 있다. 또한 딥-펜 리소그래피(dip-pen lithography)와 같은 스캐닝 터널링 현미경을 사용하는 기술들이 얇은 유기 막에 소정의 패턴을 제공하여, 산화물 템플릿에 대응하는 소정의 패턴을 제공하는데 사용될 수 있다.
본 발명에 따른 방법의 기본적인 단계는 산업적인 제조 시스템에서 용이하게 구현될 수 있다. 하나의 방법은 공기, 습기, 등으로의 제어되지 않은 노출을 피하기 위하여 동일한 챔버에서, 도는 적어도 동일한 시스템에서 상기 방법의 모든 단계를 수행하는 것이다. 상기 방법의 단계들은 이 경우에 다음에 따라 변경될 수 있다:
i: 진공 챔버 내에 하나 도는 다수의 기판을 도입하는 것.
ii: 원자 수소 의 사용에 의하여, 예를 들어, 기판을 가열하고 수소 플라즈마로 노출시킴으로써 수소 종결시키는 것. 전압 및 플라즈마 조성이 표면 거칠기를 결정하는데 사용될 수 있다.
iii: 기판(들) 상에서 얇은 유기 막의 증발 또는 스프레잉(spraying).
iv: 산화 물질로의 노출. 온도는 바람직하게는 더 양호하게 규정된 프로세스를 위해 제어될 수 있다.
v: 동일한 진공 챔버를 사용하거나, 또는 동일한 시스템 내의 진공 챔버로의 전달 이후에 나노와이어를 성장시키는 것.
이 변경된 프로세스는 다양한 패터닝 기술과 결합하는데 매우 적합하다.
본 발명이 가장 실용적이고 바람직한 실시예인 것으로 현재 간주되는 것과 관련하여 설명되었지만, 상기 본 발명이 개시된 실시예에 국한되는 것이 아니라, 그 반대로, 첨부된 청구항 내의 다양한 변경 및 등가 배열을 커버하게 된다는 점이 이해되어야 한다.

Claims (16)

  1. 기판의 표면으로부터 에피택셜로 성장된 나노와이어를 포함하는 나노구조 디바이스를 제조하는 방법에 있어서:
    (b) 기판(100)의 표면(110) 상에 산화물 템플릿(115)을 제공하는 단계로서, 상기 산화물 템플릿(115)은 SiOx(x=1)를 포함하는 다수의 핵형성 온셋 위치를 규정하는 구조를 갖는 상기 제공하는 단계; 및
    (c) 상기 기판(100)의 표면(110) 상에 상기 산화물 템플릿(115)에 의해 규정되는 SiOx(x=1)를 포함하는 상기 핵형성 온셋 위치에서 나노와이어(125)를 성장시키는 단계를 포함하는 나노구조 디바이스 제조 방법.
  2. 제1항에 있어서,
    (a) 실리콘 기판 표면으로부터 자연 산화물을 제거하기 위해 플루오로화 수소산을 사용하여 상기 실리콘 기판 표면을 에칭함으로써 상기 기판(100)의 표면(110)을 수소 종결시키는 단계를 더 포함하는 것을 특징으로 하는 나노구조 디바이스 제조 방법.
  3. 제1항 또는 2항에 있어서,
    상기 산화물 템플릿(115)의 구조는 자기-조립되는 것을 특징으로 하는 나노구조 디바이스 제조 방법.
  4. 제1항 또는 2항에 있어서,
    상기 산화물 템플릿(115)의 구조를 형성하도록 패터닝하는 단계를 더 포함하는 것을 특징으로 하는 나노구조 디바이스 제조 방법.
  5. 제1항 또는 2항에 있어서,
    상기 산화물 템플릿(515)은 상기 핵형성 온셋 위를 규정하는 마스크에서 위크닝을 형성하며, 상기 나노와이어 성장 단계에서, 나노와이어가 핵형성되고 위크닝에서 성장되는 것을 특징으로 하는 나노구조 디바이스 제조 방법.
  6. 제1항 또는 2항에 있어서,
    상기 산화물 템플릿(115) 제공 단계는 다음:
    상기 기판 표면 상에 얇은 유기 막을 도포하는 단계(b":1); 및
    핵형성 온셋 기간을 제공하는 단계로서, 시간 및 환경에 관한 조건이 제어되어, 기판의 표면(510) 상에 부분적인 산화가 발생하는, 핵형성 온셋 기간 제공 단계를 포함하는 나노와이어 성장 단계 이전에 전-처리를 포함하며, 상기 부분적인 산화는 적어도 부분적으로 상기 산화물 템플릿(515)의 구조 및 얇은 유기 막 또는 상기 얇은 유기 막의 잔여물 사이의 상관성을 제공하는 상기 도포된 얇은 유기 막 또는 상기 유기 막의 잔여물에 의해 가이드되는 것을 특징으로 하는 나노구조 디바이스 제조 방법.
  7. 제6항에 있어서,
    증가된 투과율 또는 크랙을 갖는 다수의 국소화된 에어리어가 상기 얇은 유기 막에서 형성되고, 상기 기판의 표면 상의 국소화된 산화는 증가된 투과율을 갖는 에어리어 또는 크랙에서 발생하는 것을 특징으로 하는 나노구조 디바이스 제조 방법.
  8. 제6항에 있어서,
    상기 핵형성 온셋 기간은 기판을 습기 또는 산화 물질에 노출시키는 것을 것을 특징으로 하는 나노구조 디바이스 제조 방법.
  9. 제6항에 있어서,
    상기 얇은 유기 막은 상기 기판 표면(510) 상에 국소화된 잔여물(514)을 형성하고, 상기 부분적인 산화는 덜 산화되거나 산화되지 않는 유기 잔여물(514)에 의해 커버되는 에어리어를 제외하고는, 기판의 표면의 본질적으로 전체 산화를 제공하도록 제어됨으로써, 나노와이어를 성장시키는 후속 단계에서, 나노와이어가 핵형성되고 상기 유기 잔여물에 의해서 이전에 커버된 기판 상의 위치에서 성장되는 것을 특징으로 하는 나노구조 디바이스 제조 방법.
  10. 제6항에 있어서,
    핵형성 온셋 위치를 규정하기 위하여 산화물 템플릿을 제공하는 단계는 상기 기판의 표면 상의 얇은 유기 막의 잔여물을 형성하는 단계를 포함하며, 상기 잔여물은 상기 기판의 표면을 국소적으로 변경시키고 상기 국소적인 변경은 나노와이어를 성장시키는 후속 단게에서 핵형성 온셋 위치의 역할을 하는 것을 특징으로 하는 나노구조 디바이스 제조 방법.
  11. 제6항에 있어서,
    상기 핵형성 온셋 기간 동안 얇은 유기 막에 홀이 자발적으로 형성되고, 상기 인가된 얇은 유기 막은 나노와이어를 성장시키는 후속 단계에서 마스크의 역할를 하며 상기 나노와이어는 상기 마스크 내의 홀에서 성장되는 것을 특징으로 하는 나노구조 디바이스 제조 방법.
  12. 제1항 또는 2항에 있어서,
    산화물 템플릿(515)를 제공하는 상기 단계는 (b') 상기 기판에 산화물 템플릿(115)을 형성하는 휘발성 종의 얇은 층을 도포하는 단계를 포함하며; 나노와이어를 성장시키는 상기 단계는 (c') 나노와이어의 핵형성이 상기 산화물 템플릿(115)에 의해 가이드되는 것을 보장하는 시간, 압력 및 온도에 관한 조건을 제공하는 단계를 포함하는 것을 특징으로 하는 나노구조 디바이스 제조 방법.
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
KR1020087024591A 2006-03-08 2007-03-07 Ｓｉ 상의 에피택셜 반도체 나노와이어를 금속 없이 합성하기 위한 방법 KR101375435B1 (ko)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
SE0600533 2006-03-08
SE0600533-4 2006-03-08
SE0601142-3 2006-05-22
SE0601142A SE533341C2 (sv) 2006-05-22 2006-05-22 Metod för metallfri syntes av epitaxiella halvledarnanotrådar på kisel
PCT/SE2007/050131 WO2007102781A1 (en) 2006-03-08 2007-03-07 Method for metal-free synthesis of epitaxial semiconductor nanowires on si

Publications (2)

Publication Number Publication Date
KR20080112277A KR20080112277A (ko) 2008-12-24
KR101375435B1 true KR101375435B1 (ko) 2014-03-17

Family

ID=38475147

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020087024591A KR101375435B1 (ko) 2006-03-08 2007-03-07 Ｓｉ 상의 에피택셜 반도체 나노와이어를 금속 없이 합성하기 위한 방법

Country Status (7)

Country Link
US (1) US8691011B2 (ko)
EP (1) EP1991499A4 (ko)
JP (1) JP5483887B2 (ko)
KR (1) KR101375435B1 (ko)
CN (1) CN101443265B (ko)
AU (1) AU2007222162B2 (ko)
WO (1) WO2007102781A1 (ko)

Families Citing this family (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2064745A1 (en) 2006-09-18 2009-06-03 QuNano AB Method of producing precision vertical and horizontal layers in a vertical semiconductor structure
EP2126986B1 (en) 2006-12-22 2019-09-18 QuNano AB Led with upstanding nanowire structure and method of producing such
US8049203B2 (en) 2006-12-22 2011-11-01 Qunano Ab Nanoelectronic structure and method of producing such
EP2091862B1 (en) 2006-12-22 2019-12-11 QuNano AB Elevated led and method of producing such
WO2008085129A1 (en) 2007-01-12 2008-07-17 Qunano Ab Nitride nanowires and method of producing such
CN101803035B (zh) 2007-06-19 2016-08-24 昆南诺股份有限公司 基于纳米线的太阳能电池结构
US8084337B2 (en) * 2007-10-26 2011-12-27 Qunano Ab Growth of III-V compound semiconductor nanowires on silicon substrates
US8932940B2 (en) * 2008-10-28 2015-01-13 The Regents Of The University Of California Vertical group III-V nanowires on si, heterostructures, flexible arrays and fabrication
KR101538742B1 (ko) 2009-02-25 2015-07-30 삼성전자주식회사 나노와이어의 합성 방법
KR101633953B1 (ko) 2009-04-15 2016-06-27 솔 발테익스 에이비 나노와이어를 가지는 다중-접합 광전지
JP5652827B2 (ja) * 2009-09-30 2015-01-14 国立大学法人北海道大学 トンネル電界効果トランジスタおよびその製造方法
CN102656700A (zh) 2009-10-22 2012-09-05 索尔伏打电流公司 纳米线隧道二极管及其制造方法
CN105347297B (zh) 2009-12-22 2018-01-09 昆南诺股份有限公司 用于制备纳米线结构的方法
WO2011142717A1 (en) 2010-05-11 2011-11-17 Qunano Ab Gas-phase synthesis of wires
AU2011268135B2 (en) 2010-06-18 2014-06-12 Glo Ab Nanowire LED structure and method for manufacturing the same
CN103098216A (zh) 2010-06-24 2013-05-08 Glo公司 具有用于定向纳米线生长的缓冲层的衬底
US9240328B2 (en) * 2010-11-19 2016-01-19 Alphabet Energy, Inc. Arrays of long nanostructures in semiconductor materials and methods thereof
US8350251B1 (en) 2011-09-26 2013-01-08 Glo Ab Nanowire sized opto-electronic structure and method for manufacturing the same
JP6196987B2 (ja) 2012-02-14 2017-09-13 ヘキサジェム アーベー 窒化ガリウムナノワイヤに基づくエレクトロニクス
US20150155167A1 (en) 2012-06-07 2015-06-04 Qunano Ab Method of manufacturing a structure adapted to be transferred to non-crystalline layer and a structure manufactured using said method
EP2912699B1 (en) 2012-10-26 2019-12-18 Glo Ab Method for modifying selected portions of nanowire sized opto-electronic structure
KR20150103661A (ko) 2012-10-26 2015-09-11 글로 에이비 나노와이어 led 구조 및 이를 제조하는 방법
FR2997420B1 (fr) 2012-10-26 2017-02-24 Commissariat Energie Atomique Procede de croissance d'au moins un nanofil a partir d'une couche d'un metal de transition nitrure obtenue en deux etapes
FR2997557B1 (fr) 2012-10-26 2016-01-01 Commissariat Energie Atomique Dispositif electronique a nanofil(s) muni d'une couche tampon en metal de transition, procede de croissance d'au moins un nanofil, et procede de fabrication d'un dispositif
JP6322197B2 (ja) 2012-10-26 2018-05-09 グロ アーベーＧｌｏ Ａｂ ナノワイヤサイズの光電構造及びその選択された部分を改質させる方法。
JP2016519421A (ja) 2013-03-15 2016-06-30 グロ アーベーＧｌｏ Ａｂ ナノワイヤｌｅｄの抽出効率を向上させる高誘電体膜
EP2973756B1 (en) 2013-03-15 2018-06-27 Glo Ab Nanowire led structure with decreased leakage and method of making same
US9196787B2 (en) 2013-06-07 2015-11-24 Glo Ab Nanowire LED structure with decreased leakage and method of making same
JP6219506B2 (ja) 2013-06-18 2017-10-25 グロ アーベーＧｌｏ Ａｂ ナノワイヤデバイスの活性領域の平坦化および規定のための絶縁層
US9142745B2 (en) 2013-08-27 2015-09-22 Glo Ab Packaged LED device with castellations
US8999737B2 (en) 2013-08-27 2015-04-07 Glo Ab Method of making molded LED package
TW201517323A (zh) 2013-08-27 2015-05-01 Glo Ab 模製發光二極體封裝及其製造方法
TW201525525A (zh) 2013-12-09 2015-07-01 Glo Ab 光學顯示系統
TWI636952B (zh) 2013-12-13 2018-10-01 瑞典商Ｇｌｏ公司 使用介電膜以減少奈米線發光二極體中之透明導電氧化物之電阻率
CN103824566B (zh) * 2014-03-18 2016-08-24 清华大学 读写接触式硬盘的磁头、硬盘设备及转移方法
US10483319B2 (en) 2014-08-08 2019-11-19 Glo Ab Pixilated display device based upon nanowire LEDs and method for making the same
WO2016049507A1 (en) 2014-09-26 2016-03-31 Glo Ab Monolithic image chip for near-to-eye display
WO2017004055A1 (en) 2015-07-02 2017-01-05 Sabic Global Technologies B.V. Process and material for growth of adsorbed compound via nanoscale-controlled resistive heating and uses thereof
EP3446330A4 (en) 2016-04-22 2019-12-18 Glo Ab SMALL STEP DIRECT DISPLAY SCREEN AND MANUFACTURING METHOD THEREOF
US10535518B1 (en) * 2017-03-26 2020-01-14 Hrl Laboratories, Llc In situ fabrication of horizontal nanowires and device using same
WO2019145284A1 (en) * 2018-01-23 2019-08-01 Universite D'aix-Marseille Process for forming an organized network of semi-conducting nanoparticles or nanowires onto a silicon substrate
TWI716304B (zh) * 2020-03-30 2021-01-11 環球晶圓股份有限公司 碳化矽晶片的表面加工方法
CN111430221B (zh) * 2020-04-02 2022-08-05 中国科学院半导体研究所 锡自催化生长的锗锡合金硅基材料及定向异质外延方法
US11295983B2 (en) 2020-05-27 2022-04-05 International Business Machines Corporation Transistor having source or drain formation assistance regions with improved bottom isolation
CN112736173B (zh) * 2021-04-06 2021-06-29 至芯半导体(杭州)有限公司 一种复合衬底、其制备方法及半导体器件
CN112802930B (zh) * 2021-04-15 2021-07-06 至芯半导体(杭州)有限公司 Iii族氮化物衬底制备方法和半导体器件

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2006025793A1 (en) * 2004-08-31 2006-03-09 Agency For Science, Technology And Research Nanostructures and method of making the same
WO2006060599A2 (en) * 2004-12-02 2006-06-08 The Regents Of The University Of California Semiconductor devices based on coalesced nano-rod arrays
US20060292312A1 (en) * 2005-06-24 2006-12-28 Lg.Philips Lcd Co., Ltd Method for forming fine patterns using soft mold

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4341605A (en) * 1981-01-16 1982-07-27 E. I. Du Pont De Nemours And Company Process for cation permeable membrane with reinforcement fabric embedded therein and product thereof
GB2210728B (en) * 1987-10-07 1991-11-13 Stc Plc Isolation trenches for semiconductors
US5976957A (en) 1996-10-28 1999-11-02 Sony Corporation Method of making silicon quantum wires on a substrate
CN100344004C (zh) 1997-10-30 2007-10-17 住友电气工业株式会社 GaN单晶衬底及其制造方法
US6596377B1 (en) 2000-03-27 2003-07-22 Science & Technology Corporation @ Unm Thin film product and method of forming
WO2002080280A1 (en) 2001-03-30 2002-10-10 The Regents Of The University Of California Methods of fabricating nanostructures and nanowires and devices fabricated therefrom
US6709929B2 (en) 2001-06-25 2004-03-23 North Carolina State University Methods of forming nano-scale electronic and optoelectronic devices using non-photolithographically defined nano-channel templates
US7335908B2 (en) 2002-07-08 2008-02-26 Qunano Ab Nanostructures and methods for manufacturing the same
US7355216B2 (en) 2002-12-09 2008-04-08 The Regents Of The University Of California Fluidic nanotubes and devices
JP4428921B2 (ja) 2002-12-13 2010-03-10 キヤノン株式会社 ナノ構造体、電子デバイス、及びその製造方法
CN1187153C (zh) * 2002-12-16 2005-02-02 同济大学 以气凝胶为模板制备银纳米线的方法
US7608147B2 (en) 2003-04-04 2009-10-27 Qunano Ab Precisely positioned nanowhiskers and nanowhisker arrays and method for preparing them
US7445742B2 (en) 2003-08-15 2008-11-04 Hewlett-Packard Development Company, L.P. Imprinting nanoscale patterns for catalysis and fuel cells
US7354850B2 (en) 2004-02-06 2008-04-08 Qunano Ab Directionally controlled growth of nanowhiskers
EP1766108A1 (en) 2004-06-25 2007-03-28 Btg International Limited Formation of nanowhiskers on a substrate of dissimilar material
US7407872B2 (en) 2004-08-20 2008-08-05 Yale University Epitaxial growth of aligned AlGalnN nanowires by metal-organic chemical vapor deposition
US7345296B2 (en) 2004-09-16 2008-03-18 Atomate Corporation Nanotube transistor and rectifying devices
US7303631B2 (en) 2004-10-29 2007-12-04 Sharp Laboratories Of America, Inc. Selective growth of ZnO nanostructure using a patterned ALD ZnO seed layer
US7309621B2 (en) 2005-04-26 2007-12-18 Sharp Laboratories Of America, Inc. Method to fabricate a nanowire CHEMFET sensor device using selective nanowire deposition
KR100623271B1 (ko) 2005-06-24 2006-09-12 한국과학기술연구원 갈륨망간나이트라이드 단결정 나노선의 제조방법
US20070257264A1 (en) 2005-11-10 2007-11-08 Hersee Stephen D CATALYST-FREE GROWTH OF GaN NANOSCALE NEEDLES AND APPLICATION IN InGaN/GaN VISIBLE LEDS
US7349613B2 (en) 2006-01-24 2008-03-25 Hewlett-Packard Development Company, L.P. Photonic crystal devices including gain material and methods for using the same
JP5137095B2 (ja) * 2006-02-20 2013-02-06 国立大学法人 筑波大学 シリコンナノ結晶材料の製造方法及び該製造方法で製造されたシリコンナノ結晶材料
WO2008048704A2 (en) 2006-03-10 2008-04-24 Stc.Unm Pulsed growth of gan nanowires and applications in group iii nitride semiconductor substrate materials and devices
DE102006013245A1 (de) 2006-03-22 2007-10-04 Infineon Technologies Ag Verfahren zur Ausbildung von Öffnungen in einer Matrizenschicht und zur Herstellung von Kondensatoren
US20080149946A1 (en) 2006-12-22 2008-06-26 Philips Lumileds Lighting Company, Llc Semiconductor Light Emitting Device Configured To Emit Multiple Wavelengths Of Light

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2006025793A1 (en) * 2004-08-31 2006-03-09 Agency For Science, Technology And Research Nanostructures and method of making the same
WO2006060599A2 (en) * 2004-12-02 2006-06-08 The Regents Of The University Of California Semiconductor devices based on coalesced nano-rod arrays
US20060292312A1 (en) * 2005-06-24 2006-12-28 Lg.Philips Lcd Co., Ltd Method for forming fine patterns using soft mold

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Nanotechnollogy, 2005, Vol 16. pages 2903-2907. *

Also Published As

Publication number Publication date
EP1991499A4 (en) 2013-06-26
KR20080112277A (ko) 2008-12-24
WO2007102781A1 (en) 2007-09-13
CN101443265A (zh) 2009-05-27
JP2009532309A (ja) 2009-09-10
AU2007222162B2 (en) 2013-03-07
US20090301389A1 (en) 2009-12-10
US8691011B2 (en) 2014-04-08
EP1991499A1 (en) 2008-11-19
AU2007222162A1 (en) 2007-09-13
JP5483887B2 (ja) 2014-05-07
AU2007222162A2 (en) 2009-02-19
CN101443265B (zh) 2014-03-26

Similar Documents

Publication Publication Date Title
KR101375435B1 (ko) Ｓｉ 상의 에피택셜 반도체 나노와이어를 금속 없이 합성하기 위한 방법
KR101199254B1 (ko) 나노구조체 및 그의 제조 방법
US6518194B2 (en) Intermediate transfer layers for nanoscale pattern transfer and nanostructure formation
US10465276B2 (en) Facile route to templated growth of two-dimensional layered materials
US20090045720A1 (en) Method for producing nanowires using porous glass template, and multi-probe, field emission tip and devices employing the nanowires
US8962453B2 (en) Single crystal growth on a mis-matched substrate
EP2175053A2 (en) Branched nanowire and method for fabrication of the same
US6033972A (en) Growing method of GaAs quantum dots using chemical beam epitaxy
KR100987331B1 (ko) 액상 증착 기술을 이용한 나노구조체의 제조방법 및 그에의해 제조된 나노구조체
KR100803053B1 (ko) 주기적인 패턴을 갖는 산화아연 나노막대 어레이의제조방법
Shimada et al. Size, position and direction control on GaAs and InAs nanowhisker growth
WO2019145284A1 (en) Process for forming an organized network of semi-conducting nanoparticles or nanowires onto a silicon substrate
Barbagini et al. Critical aspects of substrate nanopatterning for the ordered growth of GaN nanocolumns
JP3251236B2 (ja) 半導体量子ドットの作製方法
JP2010208925A (ja) 半導体ナノワイヤの製造方法及び半導体装置
EP2284868A1 (en) Heterostructure
WO2023037490A1 (ja) ナノワイヤおよびその製造方法
SE533341C2 (sv) Metod för metallfri syntes av epitaxiella halvledarnanotrådar på kisel
JP2011124583A (ja) ナノ構造体集合体及びナノ構造体の形成方法
US7288423B2 (en) In-situ mask removal in selective area epitaxy using metal organic chemical vapor deposition
KR101026507B1 (ko) 삼차원 미세 가공 방법 및 고밀도 삼차원 미세 구조
KR20120100341A (ko) Ａｕ 촉매층을 이용한 ＧａＮ 나노와이어의 성장방법
JP2004281954A (ja) 量子ドットの作製方法
JP2004281953A (ja) 微細構造の作製方法
Prongjit et al. Effect of SiO2 thickness on GaAs nanowires on Si (111) substrates grown by molecular beam epitaxy

Legal Events

Date Code Title Description
N231 Notification of change of applicant
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20170307

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee