WO2023037490A1 - ナノワイヤおよびその製造方法 - Google Patents

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nanowire
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layer
substrate
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学 満原
国強 章
功太 舘野
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日本電信電話株式会社
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    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
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    • H01L21/2003—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy characterised by the substrate
    • H01L21/2015—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy characterised by the substrate the substrate being of crystalline semiconductor material, e.g. lattice adaptation, heteroepitaxy

Definitions

  • the present invention relates to nanowires and manufacturing methods thereof.
  • Si is widely used as a material for electronic devices such as CMOS and optical devices such as light receivers and solar cells due to its stability as a material and the ease with which the diameter of the substrate can be increased.
  • Si it is difficult to cause Si itself to emit light, or it is difficult to obtain high electron mobility.
  • studies have long been carried out to integrate light-emitting devices and high-mobility electronic devices using III-V group semiconductors on Si substrates or Si-based structures.
  • phase of the atomic arrangement tends to change on the same plane. Specifically, the surface locally becomes a group III plane or a group V plane. This phase-swapping boundary is called an antiferth boundary. If there is this phase change, a crystal defect is generated due to this.
  • the thermal expansion coefficient of III-V semiconductors is nearly twice that of Si. This means that the difference in lattice spacing between III-V semiconductors and Si varies with temperature. For this reason, when a III-V group semiconductor is grown on Si, strain stress is applied to both the grown film and the Si substrate when the substrate temperature is returned from high temperature to room temperature, which may cause cracks or damage to the grown film. Exfoliation is likely to occur.
  • the lattice constant of III-V group semiconductors is about 4% larger for GaAs and about 8% larger for InP, so misfit dislocations due to lattice mismatch easily occur.
  • the first and second problems can be solved by adopting an off-substrate, the procedure for raising and lowering the substrate temperature, and devising the layer structure.
  • the third problem is essential due to material parameters and is difficult to solve.
  • wafers on which thin films are two-dimensionally epitaxially grown are often used.
  • lattice deformation in the epitaxial film is allowed only in the growth direction (vertical direction), and the lattice spacing in the growth plane (horizontal direction) is almost equal to that of the substrate when crystal defects do not occur. That is, in an epitaxial film grown two-dimensionally, it is necessary to absorb stress caused by lattice mismatch only by lattice deformation in the growth direction. When is large, it is difficult to absorb stress only by lattice deformation in this growth direction. If this stress cannot be absorbed, crystal defects such as misfit dislocations occur.
  • a nanowire structure with a nanometer-scale diameter can undergo lattice deformation to some extent not only in the growth direction but also within the growth plane, unlike the case of two-dimensional growth.
  • a nanowire structure using a III-V group semiconductor on Si is easier to fabricate while suppressing the occurrence of crystal defects due to misfit dislocations than in the case of two-dimensional growth.
  • the direction in which dislocations propagate can be set to a direction different from the growth direction, and the influence of crystal defects on the growth layer can be reduced. Because of these characteristics, research and development are being actively pursued to fabricate optical devices and electronic devices using III-V group semiconductor nanowires on Si.
  • VLS Vapor-Liquid-Solid
  • the semiconductor is grown on the semiconductor surface in contact with metal droplets (metal particles in the case of nanowires), similar to liquid phase epitaxy (LPE), although not in thermal equilibrium, and is grown bottom-up III-V.
  • Nanowires of group semiconductors are formed.
  • the fine metal particles used for this catalyst can be broadly classified into cases where they are composed only of the group III element metal of the growing III-V group semiconductor, and cases where they are composed of an alloy of Au and a group III element metal.
  • the former has the advantage over the latter that there is no Au contamination, which is a problem in the Si process, and that the step of forming Au fine particles is not required when producing metal fine particles that serve as a catalyst.
  • the growth direction of the nanowires greatly depends on the plane orientation of the underlying Si. For this reason, in order to fabricate nanowires with uniform growth directions, it is necessary to let the group III-V semiconductor take over the information on the plane orientation of Si. For this purpose, it is basically necessary to bring Si and the III-V group semiconductor into direct contact. In order to bring Si into direct contact with the III-V group semiconductor, it is necessary to remove the silicon oxide film (SiO x ) formed on Si.
  • GaAs nanowires with uniform plane orientation can be produced on Si (see, for example, Non-Patent Document 1 and Non-Patent Document 2).
  • FIGS. 6, 7A, 7B, and 7C the fabrication process of fabricating GaAs nanowires on a Si substrate will be described with reference to FIGS. 6, 7A, 7B, and 7C.
  • parenthesized steps are not essential.
  • the pretreatment of the Si substrate 301 is generally performed by wet treatment using hydrofluoric acid or the like to remove the silicon oxide film.
  • Ga metal fine particles 303 are formed on a Si substrate 301 (strictly speaking, on a silicon oxide film 302).
  • the density and size of the Ga metal fine particles 303 can be controlled by the supply amount and supply rate of the Ga raw material, the substrate temperature, and the like.
  • the Ga metal fine particles 303 are formed not on Si but on the silicon oxide film 302 as shown in FIG. 7B. It is known that when the substrate temperature is raised while Ga is in contact with the silicon oxide film 302, Ga reacts with the silicon oxide film 302 to form another compound (for example, Non-Patent Document 4, Non-Patent Document 5).
  • the Ga metal fine particles 303 can penetrate the silicon oxide film 302, as shown in FIG. 7C. Metal fine particles 303 reach the Si surface.
  • the silicon oxide film 302 naturally formed on the Si substrate 301 can also serve as a mask for selective growth when producing nanowires.
  • the substrate is heated to a desired temperature, and the Ga raw material and the As raw material are supplied, whereby GaAs nanowires 304 can be produced on the Si substrate 301 .
  • the key point is to allow the Ga metal fine particles 303 to react with the silicon oxide film 302 and penetrate it.
  • the temperature required to penetrate the silicon oxide film 302 is much lower than the temperature (generally 800° C. or higher) required to remove the silicon oxide film 302 only by heat treatment, and is about 610° C. to 760° C. temperature (see, for example, Non-Patent Document 1, Non-Patent Document 2, Non-Patent Document 3, and Non-Patent Document 5).
  • nanowires can be produced on the Si substrate 301 without high-temperature heat treatment by raising the temperature to a level where the Ga metal particles 303 formed on the Si substrate 301 can react with the silicon oxide film 302 .
  • the highest substrate temperature in this nanowire production process is the step in which the Ga metal fine particles 303 penetrate the silicon oxide film 302 .
  • the temperature of about 610° C. to 760° C. mentioned above is not much different from the substrate temperature used in the thin film growth of general GaAs-based or InP-based semiconductors, and there is no possibility that the concentration profile of dopants or constituent elements will change significantly. few.
  • GaAs nanowires on Si can be produced using the above-described method without the need for high-temperature heat treatment to remove the silicon oxide film.
  • fabricating a light-emitting device compatible with the wavelength band (1.26 to 1.675 ⁇ m) used in optical fiber communication using a structure using GaAs nanowires requires a lattice of GaAs nanowires and the material that will be the light-emitting layer. Difficult due to large constant difference. This problem can be solved by using InP nanowires instead of GaAs nanowires and using a structure with a well layer serving as a light-emitting layer therein (see Non-Patent Document 7).
  • VLS growth using metal fine particles as a catalyst is also used when producing InP nanowires.
  • a group III source material is supplied to the growth surface via fine metal particles.
  • InP nanowires it is common to use In alone or an alloy of In and Au as the metal fine particles.
  • In and Ga are elements belonging to the same group 13 in the periodic table, but in general, In, which has a higher atomic number, has lower reactivity than Ga. For this reason, in order for the In metal fine particles to penetrate the silicon oxide film, it is considered that a higher heating temperature is required than in the case of using the Ga metal fine particles. However, when the temperature is raised, In evaporates more easily than Ga.
  • FIG. 8 shows changes in the vapor pressure of In and Ga depending on the temperature.
  • the vapor pressure of In at 600° C. to 700° C. is nearly two orders of magnitude higher than that of Ga. That is, it is thought that a high heating temperature is required to penetrate a silicon oxide film using fine metal particles that are In or an alloy of In and Au. . Therefore, when forming InP nanowires on Si, there is a problem that they cannot be produced as easily as in the case of GaAs nanowires using Ga metal fine particles on a silicon oxide film.
  • the present invention has been made to solve the above problems, and aims to enable the formation of nanowires having In and P as constituent elements on a Si layer.
  • a method for producing a nanowire according to the present invention includes a first step of forming metal fine particles composed of Ga on a Si layer via a silicon oxide layer, and heating the metal fine particles to penetrate the silicon oxide layer.
  • a second step of contacting the surface of the Si layer a third step of supplying an In raw material to make the metal fine particles an alloy fine particle of an alloy of Ga and In, supplying an In raw material and a P raw material, and a fourth step of forming nanowires having In, Ga, and P as constituent elements using the fine alloy particles as a catalyst.
  • the nanowire according to the present invention is a nanowire having In, Ga, and P as constituent elements formed on a Si layer via a silicon oxide layer, and the composition ratio of Ga decreases as the distance from the Si layer increases. It's becoming
  • metal fine particles made of Ga are supplied with a raw material of In and used as alloy fine particles made of an alloy of Ga and In. Therefore, In and P are deposited on the Si layer. Nanowires can be formed as constituent elements.
  • FIG. 1A is a cross-sectional view showing a state of nanowires in an intermediate step for explaining a nanowire manufacturing method according to an embodiment of the present invention.
  • FIG. 1B is a cross-sectional view showing the state of nanowires in an intermediate step for explaining the nanowire manufacturing method according to the embodiment of the present invention.
  • FIG. 1C is a cross-sectional view showing the state of nanowires in an intermediate step for explaining the nanowire manufacturing method according to the embodiment of the present invention.
  • FIG. 1D is a cross-sectional view showing the state of nanowires in an intermediate step for explaining the nanowire manufacturing method according to the embodiment of the present invention.
  • FIG. 1A is a cross-sectional view showing a state of nanowires in an intermediate step for explaining a nanowire manufacturing method according to an embodiment of the present invention.
  • FIG. 1B is a cross-sectional view showing the state of nanowires in an intermediate step for explaining the nanowire manufacturing method according to the embodiment of the present invention.
  • FIG. 1C
  • FIG. 1E is a cross-sectional view showing the state of nanowires in an intermediate step for explaining the nanowire manufacturing method according to the embodiment of the present invention.
  • FIG. 2 is a flow chart explaining the concept of the nanowire manufacturing method according to the embodiment of the present invention.
  • FIG. 3A is an atomic force microscope image of the substrate surface on which the metal fine particles are arranged before supplying In.
  • FIG. 3B is an atomic force microscope image of the substrate surface after supplying an In raw material at a substrate temperature of 460° C. and holding at this temperature for 2 minutes.
  • FIG. 4 is a configuration diagram schematically showing changes in the growth direction of the Ga content in the nanowires 105 having In, Ga, and P as constituent elements.
  • FIG. 5 is a cross-sectional view showing an application example of nanowires to an optical device.
  • FIG. 6 is a flow chart explaining the fabrication process for fabricating GaAs nanowires on a Si substrate.
  • FIG. 7A is a cross-sectional view showing the state of nanowires in an intermediate step for explaining the nanowire manufacturing method.
  • FIG. 7B is a cross-sectional view showing the state of nanowires in an intermediate step for explaining the nanowire manufacturing method.
  • FIG. 7C is a cross-sectional view showing the state of nanowires in an intermediate step for explaining the nanowire manufacturing method.
  • FIG. 7D is a cross-sectional view showing the state of nanowires in an intermediate step for explaining the method of manufacturing nanowires.
  • FIG. 8 is a characteristic diagram showing changes in vapor pressure of In and Ga depending on temperature.
  • a nanowire manufacturing method according to an embodiment of the present invention will be described below with reference to FIGS. 1A to 1E.
  • a Si substrate (Si layer) 101 is prepared.
  • the Si substrate 101 has a (111) plane orientation on the main surface.
  • a silicon oxide layer 102 is formed on the surface of the Si substrate 101 .
  • metal fine particles 103 made of Ga are formed on a Si substrate 101 with a silicon oxide layer 102 interposed therebetween (first step).
  • the Si substrate 101 After etching the Si substrate 101 by a known method using hydrofluoric acid and pure water, it is carried into an introduction chamber of a metalorganic molecular beam epitaxy (MOMBE) apparatus and evacuated. Even if the silicon substrate 101 is carried into the introduction chamber of the MOMBE apparatus within 5 minutes after the treatment using hydrofluoric acid and pure water, the silicon oxide layer 102 is formed on the surface of the Si substrate 101 by being exposed to the atmosphere. be. It is known that the thickness of the formed silicon oxide layer 102 is about 0.3 to 0.6 nm when exposed to the atmosphere for a short time (see, for example, Non-Patent Document 2).
  • MOMBE metalorganic molecular beam epitaxy
  • the substrate is heated at 660° C. for 5 minutes to remove surface impurities. After the substrate temperature is lowered to 550° C., triethylgallium (TEGa), which is a source of Ga, is supplied into the growth chamber for 30 seconds. As a result, Ga metal fine particles 103 are formed on the silicon oxide layer 102 .
  • TAGa triethylgallium
  • the metal fine particles 103 are caused to penetrate the silicon oxide layer 102 and contact the surface of the Si substrate 101 by heating (second step). For example, following the formation of the metal fine particles 103 described above, in the same growth chamber, the substrate temperature is raised to 630° C. and heat treatment is performed for 20 minutes. 101 surface is reached.
  • an In raw material is supplied to turn the metal fine particles 103 into alloy fine particles 104 made of an alloy of Ga and In, as shown in FIG. 1D (third step).
  • the substrate temperature was lowered to 460° C., and trimethylindium (TMIn), which is the source of In, was supplied into the growth chamber for 60 seconds, and then TMIn was supplied. Stop and hold for 2 minutes.
  • TMIn trimethylindium
  • the metal fine particles 103 become alloy fine particles 104 of In and Ga.
  • a raw material of In and a raw material of P are supplied to form nanowires 105 having In, Ga, and P as constituent elements using fine alloy particles 104 as a catalyst (fourth step).
  • the substrate temperature is once lowered in the growth chamber, the Si substrate 101 is transported from the growth chamber to the introduction chamber, and then taken out from the introduction chamber and exposed to the atmosphere. After exposure to , the Si substrate 101 is again carried into the introduction chamber and evacuated.
  • the Si substrate 101 is transferred from the introduction chamber to the growth chamber, and impurities adhering to the substrate surface are removed at a substrate temperature of 500.degree.
  • the substrate temperature is lowered to 430°C.
  • TMIn which is the source of In
  • PH 3 which is the source of P
  • In and P(P 2 ) generated by decomposition of these sources are supplied to the substrate surface.
  • nanowires 105 having In, Ga, and P as constituent elements are grown by crystal growth (VLS growth) of a compound semiconductor using the alloy fine particles 104 as a catalyst.
  • nanowires 105 are formed in contact with alloy fine particles 104 .
  • the diameter of the nanowires 105 is determined by the diameter of the alloy fine particles 104 . Therefore, when the nanowires 105 are produced, the supply amount of TMIn is adjusted so that the diameter of the alloy fine particles 104 does not change significantly.
  • the content of Ga in the fine alloy particles 104 decreases as the nanowires 105 grow.
  • the Ga composition ratio of the nanowires 105 decreases with increasing distance from the Si substrate 101, and the lattice constant of the nanowires 105 decreases near the Si substrate 101 and increases with increasing distance. close to the lattice constant.
  • this manufacturing method as will be described later, a structure having an emission wavelength corresponding to the wavelength band used in optical fiber communication can be manufactured.
  • step S101 a wet treatment such as for cleaning the Si substrate is performed, and in step S102, fine metal particles of Ga are formed on the silicon substrate having an oxide film (oxide layer) formed thereon.
  • step S103 the metal fine particles penetrate the oxide film and come into contact with the Si substrate.
  • step S104 In is supplied to make the metal fine particles alloy fine particles of an alloy of Ga and In.
  • step S105 Si The substrate is unloaded and reloaded to increase the thickness of the oxide layer, heated to a predetermined temperature in step S106, and nanowires having In, Ga, and P as constituent elements are formed in step S107. Steps S101, S105, and S106 are not necessary.
  • step S104 for forming Ga alloy fine particles.
  • nanowires are produced using this alloy fine particle as a catalyst.
  • step S104 when In is supplied onto a substrate having metal fine particles, In is incorporated into the metal fine particles.
  • Metal Ga is characterized by being easily alloyed with other metals, and both In and Ga have low melting points (the melting point of In is about 157° C., and the melting point of Ga is about 30° C.). Obtaining the alloy is easy.
  • FIGS. 3A and 3B are photographs showing experimental results showing how In is incorporated into fine metal particles.
  • FIG. 3A shows an atomic force microscope (AFM) image of the substrate surface on which the metal fine particles are arranged before supplying In.
  • FIG. 3B shows an AFM image of the substrate surface after supplying an In source at a substrate temperature of 460° C. and holding at this temperature for 2 minutes.
  • the metal microparticles (alloy microparticles) in FIG. 3B are larger in size (area and height) than those in FIG. 3A, but the density hardly changes. This indicates that the supplied In was incorporated into the fine metal particles present on the substrate surface.
  • the VLS-grown semiconductor When using alloy fine particles that form an alloy of In and Ga, the VLS-grown semiconductor has In, Ga, and P as constituent elements (InGaP).
  • the molar composition ratio of Ga in InGaP increases as the content of Ga in the fine alloy particles increases. This is because the III-group element in the III-V group semiconductor nanowire is supplied in a form in which the III-group element contained therein migrates through the alloy fine particles (metal fine particles).
  • FIG. 4 schematically shows changes in the Ga content in the nanowire 105 having In, Ga, and P as constituent elements in the growth direction.
  • the molar composition ratio of Ga in the nanowires 105 decreases as the growth of the nanowires 105 progresses due to changes in the Ga content in the alloy fine particles 104 during the growth process.
  • the lattice constant of InGaP becomes smaller as it gets closer to the Si substrate 101 .
  • nanowires 105 are less susceptible to misfit dislocations than two-dimensionally grown epitaxial films, but the smaller the lattice mismatch, the better.
  • the nanowires 105 made of InGaP have a structure in which the lattice mismatch with Si can be reduced compared to the InP nanowires, and this feature becomes more pronounced the closer it is to the Si substrate 101 .
  • the Ga molar composition ratio of the nanowires 105 decreases as the growth progresses, if the layer that will become the light emitting layer is grown when the lattice constant of the nanowires 105 approaches InP, light in the wavelength band used in the optical fiber can be obtained. Devices can be made.
  • the Ga molar composition ratio of the InGaP nanowires 105 can be controlled not only by the Ga content of the alloy fine particles 104, but also by the substrate temperature and the supply rate of group III and group V source materials. It is also possible to adjust the change in the Ga molar composition ratio in .
  • alloy fine particles made of an alloy of In and Ga as a catalyst during the production of nanowires is considered effective not only for reducing the lattice mismatch with Si, but also for improving the film quality. It is known that when Ga metal fine particles react with a silicon oxide layer, oxygen is incorporated into the metal fine particles (Non-Patent Document 5). It is preferable that the oxygen concentration in the film (inside the layer) of the III-V semiconductor is low, but the bond between Ga and oxygen is strong, so it is not easy to remove the oxygen.
  • step S105 the substrate is once taken out of the apparatus and exposed to the atmosphere in order to increase the thickness of the silicon oxide layer that serves as a mask for selective growth. It is reloaded into the device.
  • In is less reactive than Ga, and thus In is generally more difficult to oxidize than Ga. Therefore, if a step of exposing the substrate to the atmosphere is included, it is considered effective to use fine metal particles made of an alloy of In and Ga.
  • nanowires can be produced without removing the silicon oxide layer. Therefore, nanowires can be produced at a lower temperature than the conventional method in which a silicon oxide layer (silicon oxide film) must be removed before nanowires are produced.
  • a silicon oxide layer silicon oxide film
  • the thickness of the silicon oxide layer serving as a mask for selective growth is increased by once exposing to the atmosphere.
  • the nanowires and the method for producing the same according to the present invention do not necessarily require the step of once exposing to the atmosphere after forming the metal microparticles.
  • a Si substrate 111 having a (111) plane orientation is carried into an introduction chamber of a metalorganic vapor phase epitaxy (MOVPE) apparatus and evacuated.
  • a silicon oxide layer 112 is formed on the surface of the Si substrate 111 .
  • heat treatment is performed at a substrate temperature of 670° C. for 20 minutes. After the substrate temperature is lowered to 450.degree.
  • the substrate temperature is raised to 650° C. and a heat treatment is performed for 20 minutes to cause the metal fine particles to penetrate the silicon oxide layer 112 .
  • TMIn which is the raw material of In, is supplied for 10 minutes to turn the metal fine particles into alloy fine particles of In and Ga (not shown).
  • Nanowires 115 of InGaP are produced using fine metal particles as a catalyst.
  • the length of nanowire 115 is about 2 ⁇ m.
  • the content of Ga in the fine alloy particles is close to 0, so the molar composition ratio of Ga in nanowires 115 at this point is less than 1%.
  • tertiarybutylarsine which is a raw material of As
  • TSA tertiarybutylarsine
  • a well layer made of InGaAsP having a length (thickness) of about 10 nm and a length
  • a multiple quantum disk structure 116 is fabricated in which barrier layers made of InGaP with a thickness of about 20 nm are alternately laminated.
  • the number of well layers is 100 in the multiple quantum disk structure 116 .
  • the multiple quantum disk structure 116 is fabricated, the content of Ga in the fine alloy particles is further reduced, so that the molar composition ratio of Ga in both the well layer and the barrier layer is less than 1%.
  • nanowires 117 of InGaP with a length of about 0.5 ⁇ m are fabricated on the multiple quantum disk structure 116 .
  • TBP TBP
  • TMIn TBP
  • the supply amount of TBP is adjusted and TMIn is supplied to grow InP around the outer periphery of the nanowires 115, the multiple quantum disk structure 116, and the nanowires 117. is covered with a covering layer 118 made of InP.
  • optical device with a core-shell nanowire structure having the multiple quantum disk structure 116 as a core (active portion) is completed.
  • the emission peak wavelength in the photoluminescence measurement at room temperature of this optical device is about 1.3 ⁇ m, which is the wavelength used in optical communication.
  • the In and Ga in the fine alloy particles used as catalysts are incorporated into the nanowires from the fine alloy particles, but the incorporated amount is compensated by supplying In, and the diameter of the fine alloy particles is adjusted so that it does not change significantly. Therefore, as the growth of the nanowire progresses, the composition of Ga in the fine alloy particles decreases, and finally the fine metal particles are composed only of In. As a result, the nanowires do not contain Ga either.
  • the metal fine particles made of Ga are supplied with the raw material of In and used as alloy fine particles made of an alloy of Ga and In. can be formed as a nanowire composed of

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Abstract

Ｇａから構成された金属微粒子を、加熱により酸化シリコン層（１０２）を貫通させてＳｉ基板（１０１）の表面に接触させたあと、Ｉｎの原料を供給してＧａとＩｎの合金からなる合金微粒子（１０４）とし、Ｉｎの原料およびＰの原料を供給して、合金微粒子（１０４）を触媒とした化合物半導体の結晶成長（ＶＬＳ成長）により、Ｉｎ、Ｇａ、Ｐを構成元素とするナノワイヤ（１０５）を形成する。

Description

ナノワイヤおよびその製造方法
　本発明は、ナノワイヤおよびその製造方法に関する。
　Ｓｉは、材料としての安定性や基板の大口径化が容易なことから、ＣＭＯＳなどの電子デバイス、受光器や太陽電池などの光デバイスの材料に広く実用化されている。一方、Ｓｉ自体を発光させることは難しい、あるいは大きな電子移動度を得ることが難しいという材料物性に起因した問題がある。これら問題を解決するため、古くからＳｉ基板あるいはＳｉをベースとした構造の上に、ＩＩＩ－Ｖ族半導体を用いた発光デバイスや移動度の大きな電子デバイスを集積する検討が進められてきた。ＩＩＩ－Ｖ族半導体を用いた構造を直接Ｓｉ上に作製し、集積する場合、下記の３つの課題がある。
　第１に、Ｓｉのような無極性の基板上に極性を持つＩＩＩ－Ｖ族半導体をエピタキシャル成長させた場合、同一平面上で原子配列の位相の入れ替わりが発生しやすい。具体的には、局所的に表面がＩＩＩ族面になったり、Ｖ族面になったりする。この位相が入れ替わる境界は、アンチファーズ境界と呼ばれる。この位相の入れ替わりがある場合、これに起因した結晶欠陥が発生する。
　第２に、ＩＩＩ－Ｖ族半導体の熱膨張係数は、Ｓｉの２倍近い。これは、ＩＩＩ－Ｖ族半導体とＳｉでは、格子間隔の差が温度によって異なることを意味する。このため、Ｓｉ上にＩＩＩ－Ｖ族半導体を成長させた場合、基板温度を高温から室温に戻す際に、成長膜とＳｉ基板の両方に歪応力が加わり、クラックが発生したり、成長膜の剥離が起こりやすくなる。
　第３に、Ｓｉに比べて、ＩＩＩ－Ｖ族半導体の格子定数は、ＧａＡｓで約４％、ＩｎＰで約８％も大きいため、格子不整合に起因したミスフィット転移が容易に発生する。
　上記のうち、第１、第２の問題に関しては、オフ基板の採用、基板温度の昇温と降温の手順、層構成の工夫などにより解決することが可能である。一方、第３に関しては、材料パラメータに起因した本質的なものであり、解決が困難である。一般的なＩＩＩ－Ｖ族半導体を用いたデバイス構造では、２次元に薄膜をエピタキシャル成長させたウェハを用いることが多い。
　この場合、エピタキシャル膜での格子変形は、成長方向（縦方向）のみしか許容されず、結晶欠陥が発生しない状態では、成長面内（横方向）での格子間隔は基板とほぼ等しくなる。すなわち、２次元成長によるエピタキシャル膜では、格子不整合に起因した応力を成長方向における格子変形のみで吸収させる必要があるが、基板とエピタキシャル膜との格子不整合が大きい場合やエピタキシャル膜の膜厚が大きい場合、この成長方向における格子変形のみで応力を吸収させることは難しい。この応力を吸収できない場合、ミスフィット転移などの結晶欠陥が発生する。
　一方、直径がナノメートルスケールのナノワイヤ構造は、２次元成長の場合と異なり、成長方向だけでなく、成長面内にもある程度は格子変形できる。このため、Ｓｉ上のＩＩＩ－Ｖ族半導体を用いたナノワイヤ構造では、ミスフィット転移による結晶欠陥の発生を抑制しながら作製することが、２次元成長の場合に比べて容易である。また、転移が伝搬する方向を成長方向とは違う方向にすることもでき、成長層への結晶欠陥の影響を小さくすることもできる。これらの特徴のため、Ｓｉ上にＩＩＩ－Ｖ族半導体のナノワイヤを用いた光デバイスや電子デバイスを作製する研究、開発が活発に進められている。
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　前述したＳｉ上にＩＩＩ－Ｖ族半導体を作製する場合の課題は、ナノワイヤ構造を用いることで影響を小さくすることが可能である。ナノワイヤの成長では、液状の金属微粒子を触媒としたＶＬＳ（Vapor-Liquid-Solid）成長と呼ばれる成長形態を用いることが一般的である。
　ＶＬＳ成長では、熱平衡状態ではないが、液相エピタキシー（ＬＰＥ）と同様に金属の液滴（ナノワイヤの場合は金属微粒子）と接した半導体表面上に半導体が成長され、ボトムアップ的にＩＩＩ－Ｖ族半導体のナノワイヤが形成される。この触媒に用いる金属微粒子に、成長するＩＩＩ－Ｖ族半導体のＩＩＩ族元素の金属のみから構成する場合と、ＡｕとＩＩＩ族元素の金属の合金から構成する場合とに大別できる。前者は、後者に比べて、Ｓｉのプロセスで問題となるＡｕの混入がなく、さらに、触媒となる金属微粒子を作る際にＡｕ微粒子を形成させる工程が不要になるという利点がある。
　上記のいずれの金属微粒子を用いる場合も、ナノワイヤの成長方向は下地となるＳｉの面方位に大きく依存する。このため、成長方向が揃ったナノワイヤを作製するためには、Ｓｉの面方位の情報をＩＩＩ－Ｖ族半導体に引き継がせる必要がある。このためには、基本的にはＳｉとＩＩＩ－Ｖ族半導体とを直に接触させる必要がある。ＳｉとＩＩＩ－Ｖ族半導体とを直に接触させるには、Ｓｉ上に形成されるシリコン酸化膜（ＳｉＯx）を除去する必要がある。
　しかしながら、シリコン酸化膜は、大気中への暴露ですぐに形成され、さらに非常に安定であることが知られている。一般に、シリコン酸化膜を加熱処理だけで除去しようとした場合、基板温度を８００℃以上加熱しないと難しい。一方、Ｓｉを用いたＣＭＯＳ、受光器、太陽電池、光導波路などのデバイスでは、高温の熱処理によりドーパントや構成元素の濃度プロファイルが変化する可能性が高くなり、デバイスの特性を変化させる要因となる。このため、Ｓｉ上にＩＩＩ－Ｖ族半導体を用いたナノワイヤを作製する場合、比較的低い基板温度でシリコン酸化膜の影響を小さくできる方法を用いることが望ましい。
　Ｓｉ基板上のＧａＡｓナノワイヤの作製では、シリコン酸化膜上にＧａの金属微粒子を形成し、比較的低い基板温度で加熱すれば、このＧａの金属微粒子がシリコン酸化膜を貫通してＳｉ表面に到達するため、Ｓｉ上に面方位の揃ったＧａＡｓナノワイヤを作製できることが知られている（例えば、非特許文献１、非特許文献２を参照）。
　この例として、Ｓｉ基板上にＧａＡｓナノワイヤを作製する作製工程について、図６，図７Ａ、図７Ｂ、図７Ｃを参照して説明する。なお、図６のフローチャートにおいて、カッコ付の工程は必須のものではない。
　例えば、Ｓｉ基板３０１の前処理は、フッ酸などを用いたウエット処理によりシリコン酸化膜を除去することが一般的だが、ウエット処理をすることなく装置内に搬入して使用することも可能である（例えば、非特許文献３を参照）。この作製工程では、Ｓｉ基板３０１上（厳密にはシリコン酸化膜３０２の上）に、Ｇａの金属微粒子３０３を形成させる。Ｇａの金属微粒子３０３の密度や大きさは、Ｇａ原料の供給量と供給レート、基板温度などで制御できる。
　この時点で、Ｓｉ基板３０１の表面にはシリコン酸化膜３０２があるため、図７Ｂに示すようにＧａの金属微粒子３０３はＳｉ上ではなく、シリコン酸化膜３０２上に形成される。Ｇａとシリコン酸化膜３０２が接した状態で基板温度を上げるとＧａがシリコン酸化膜３０２と反応して、別の化合物を形成することが知られている（例えば、非特許文献４、非特許文献５を参照）。
　Ｇａとシリコン酸化膜３０２が反応して生成される化合物は、Ｇａの金属微粒子３０３中に取り込まれるため、Ｇａの金属微粒子３０３はシリコン酸化膜３０２を貫通することができ、図７Ｃに示すように金属微粒子３０３はＳｉ表面に到達する。Ｓｉ基板３０１上に自然形成されるシリコン酸化膜３０２は、ナノワイヤを作製する際の選択成長のマスクにもなり得る。
　このため、シリコン酸化膜３０２の膜厚を大きくしたい場合、図６のフローチャートに示したように、基板を装置外に一旦取り出し、大気中に暴露して酸化膜を追加して形成させた後、装置内に再搬入することもある（例えば、非特許文献６を参照）。この後、基板を所望の温度まで昇温させ、Ｇａ原料とＡｓ原料を供給すれば、Ｓｉ基板３０１上にＧａＡｓナノワイヤ３０４を作製できる。
　図６、図７Ａ、図７Ｂ、図７Ｃを用いて説明したナノワイヤの作製において、ポイントとなるのは、Ｇａの金属微粒子３０３をシリコン酸化膜３０２と反応させ、これを貫通させることである。シリコン酸化膜３０２を貫通させるのに必要な温度は、シリコン酸化膜３０２を加熱処理だけで除去するのに必要な温度（一般的に８００℃以上）よりもかなり低く、６１０℃から７６０℃程度の温度である（例えば、非特許文献１、非特許文献２、非特許文献３、非特許文献５を参照）。
　言い換えると、Ｓｉ基板３０１上にＧａの金属微粒子３０３を形成した状態でシリコン酸化膜３０２と反応できる温度まで上げれば、高温の加熱処理なしにＳｉ基板３０１上にナノワイヤを作製できる。なお、一般的にはこのナノワイヤの作製プロセスで基板温度が最も高いのは、このＧａ金属微粒子３０３がシリコン酸化膜３０２を貫通する工程となる。前述した６１０℃から７６０℃程度の温度は、一般的なＧａＡｓ系やＩｎＰ系半導体の薄膜成長において用いられる基板温度と大差はなく、ドーパントや構成元素の濃度プロファイルの顕著な変化が起こる可能性は少ない。
　Ｓｉ上のＧａＡｓナノワイヤは、上述した方法を用いれば、シリコン酸化膜を除去するための高温での加熱処理がなくても作製することが可能である。一方、ＧａＡｓナノワイヤを利用した構造を用いて光ファイバ通信で使用する波長帯（１．２６～１．６７５μｍ）に対応した発光デバイスを作製することは、発光層となる材料とＧａＡｓナノワイヤとの格子定数差が大きいために難しい。この問題は、ＧａＡｓナノワイヤの代わりにＩｎＰナノワイヤを用い、この中に発光層になる井戸層を持つ構造にすれば、解決可能である（非特許文献７を参照）。
　ＩｎＰナノワイヤを作製する場合も、金属微粒子を触媒としたＶＬＳ成長が用いられる。前述したようにＶＬＳ成長では、金属微粒子を介して成長表面にＩＩＩ族原料が供給される。このため、ＩｎＰナノワイヤの場合、金属微粒子にはＩｎ単体またはＩｎとＡｕの合金を使用することが一般的である。前述したＧａＡｓナノワイヤと同様の方法を用いようとした場合、Ｉｎ単体またはＩｎとＡｕの合金をシリコン酸化膜上に形成した後にシリコン酸化膜と反応させ、貫通させる必要がある。
　ＩｎとＧａは周期律表において同じ第１３族に属する元素だが、一般的に原子番号の大きなＩｎはＧａよりも反応性が低い。このため、Ｉｎの金属微粒子がシリコン酸化膜を貫通するには、Ｇａ金属微粒子を用いた場合よりも高い加熱温度が必要となると考えられる。しかしながら、温度を上げた場合、ＩｎはＧａより容易に蒸発する。
　図８は、ＩｎならびにＧａの温度による蒸気圧の変化を示している。６００℃から７００℃におけるＩｎの蒸気圧は、Ｇａよりも２桁近くも高い。すなわち、ＩｎやＩｎとＡｕの合金である金属微粒子を使ってシリコン酸化膜を貫通させるには、高い加熱温度が必要になると考えられるが、温度が高くなるとＩｎ自体の表面からの脱離が起こる。このため、Ｓｉ上にＩｎＰナノワイヤを形成する場合、シリコン酸化膜上のＧａ金属微粒子を用いたＧａＡｓナノワイヤの場合のようには簡単に作製できないという課題がある。
　本発明は、以上のような問題点を解消するためになされたものであり、Ｓｉ層の上にＩｎおよびＰを構成元素とするナノワイヤが形成できるようにすることを目的とする。
　本発明に係るナノワイヤの製造方法は、Ｓｉ層の上に、酸化シリコン層を介してＧａから構成された金属微粒子を形成する第１工程と、加熱により、金属微粒子を酸化シリコン層を貫通させてＳｉ層の表面に接触させる第２工程と、Ｉｎの原料を供給して金属微粒子をＧａとＩｎの合金からなる合金微粒子とする第３工程と、Ｉｎの原料およびＰの原料を供給して、合金微粒子を触媒としてＩｎ、Ｇａ、Ｐを構成元素とするナノワイヤを形成する第４工程とを備える。
　また、本発明に係るナノワイヤは、Ｓｉ層の上に酸化シリコン層を介して形成されたＩｎ、Ｇａ、Ｐを構成元素とするナノワイヤであって、Ｇａの組成比は、Ｓｉ層から離れるほど小さくなっている。
　以上説明したように、本発明によれば、Ｇａから構成された金属微粒子に、Ｉｎの原料を供給してＧａとＩｎの合金からなる合金微粒子として用いるので、Ｓｉ層の上にＩｎおよびＰを構成元素とするナノワイヤが形成できる。
図１Ａは、本発明の実施の形態に係るナノワイヤの製造方法を説明するための途中工程のナノワイヤの状態を示す断面図である。 図１Ｂは、本発明の実施の形態に係るナノワイヤの製造方法を説明するための途中工程のナノワイヤの状態を示す断面図である。 図１Ｃは、本発明の実施の形態に係るナノワイヤの製造方法を説明するための途中工程のナノワイヤの状態を示す断面図である。 図１Ｄは、本発明の実施の形態に係るナノワイヤの製造方法を説明するための途中工程のナノワイヤの状態を示す断面図である。 図１Ｅは、本発明の実施の形態に係るナノワイヤの製造方法を説明するための途中工程のナノワイヤの状態を示す断面図である。 図２は、本発明の実施の形態に係るナノワイヤの製造方法の概念を説明するフローチャートである。 図３Ａは、Ｉｎを供給する前の金属微粒子が配置された基板表面の原子間力顕微鏡像である。 図３Ｂは、基板温度４６０℃でＩｎの原料を供給し、この温度で２分間保持した後の、基板表面の原子間力顕微鏡像である。 図４は、Ｉｎ、Ｇａ、Ｐを構成元素とするナノワイヤ１０５におけるＧａの含有率の成長方向における変化を模式的に示した構成図である。 図５は、ナノワイヤの光デバイスへの適用例を示す断面図である。 図６は、Ｓｉ基板上にＧａＡｓナノワイヤを作製する作製工程を説明するフローチャートである。 図７Ａは、ナノワイヤの製造方法を説明するための途中工程のナノワイヤの状態を示す断面図である。 図７Ｂは、ナノワイヤの製造方法を説明するための途中工程のナノワイヤの状態を示す断面図である。 図７Ｃは、ナノワイヤの製造方法を説明するための途中工程のナノワイヤの状態を示す断面図である。 図７Ｄは、ナノワイヤの製造方法を説明するための途中工程のナノワイヤの状態を示す断面図である。 図８は、ＩｎならびにＧａの温度による蒸気圧の変化を示す特性図である。
　以下、本発明の実施の形態に係るナノワイヤの製造方法について図１Ａ～図１Ｅを参照して説明する。
　まず、図１Ａに示すように、Ｓｉ基板（Ｓｉ層）１０１を用意する。例えば、Ｓｉ基板１０１は、主表面が（１１１）面方位とされている。また、Ｓｉ基板１０１の表面には、酸化シリコン層１０２が形成されている。次に、図１Ｂに示すように、Ｓｉ基板１０１の上に、酸化シリコン層１０２を介してＧａから構成された金属微粒子１０３を形成する（第１工程）。
　例えば、Ｓｉ基板１０１を、フッ酸と純水を用いた公知の方法でエッチングした後、有機金属分子線エピタキシー（ＭＯＭＢＥ）装置の導入室に搬入して真空引きする。フッ酸と純水を用いた処理の後、５分以内にＭＯＭＢＥ装置の導入室に搬入しても、Ｓｉ基板１０１の表面には、大気中に暴露されることで酸化シリコン層１０２が形成される。大気中への暴露が短時間の場合、形成される酸化シリコン層１０２の厚さは０．３～０．６ｎｍ程度であることが知られている（例えば、非特許文献２を参照）。
　上述したように、表面に酸化シリコン層１０２が形成されたＳｉ基板１０１を導入室から成長室に搬送した後、基板温度６６０℃で５分の条件で加熱して表面の不純物を除去する。基板温度を５５０℃まで下げた後、成長室の中に、Ｇａの原料であるトリエチルガリウム（ＴＥＧａ）を３０秒間供給する。これにより、酸化シリコン層１０２の上にＧａの金属微粒子１０３が形成される。
　次に、図１Ｃに示すように、加熱により、金属微粒子１０３を酸化シリコン層１０２を貫通させてＳｉ基板１０１の表面に接触させる（第２工程）。例えば、上述した金属微粒子１０３の形成に続き、同じ成長室において、基板温度を６３０℃まで上げて２０分の加熱処理を実施することで、金属微粒子１０３が酸化シリコン層１０２を貫通し、Ｓｉ基板１０１の表面に到達する。
　次に、Ｉｎの原料を供給して金属微粒子１０３を、図１Ｄに示すように、ＧａとＩｎの合金からなる合金微粒子１０４とする（第３工程）。例えば、上述した加熱処理に続き、同じ成長室において、基板温度を４６０℃まで下げて、成長室の中にＩｎの原料であるトリメチルインジウム（ＴＭＩｎ）を６０秒間供給した、この後、ＴＭＩｎの供給を停止して２分間保持する。この処理により、金属微粒子１０３はＩｎとＧａの合金微粒子１０４となる。
　次に、図１Ｅに示すように、Ｉｎの原料およびＰの原料を供給して、合金微粒子１０４を触媒としてＩｎ、Ｇａ、Ｐを構成元素とするナノワイヤ１０５を形成する（第４工程）。例えば、上述したように、合金微粒子１０４を形成した後、成長室の中において、一旦、基板温度を下げた、Ｓｉ基板１０１を成長室から導入室に搬送し、さらに導入室から取り出して大気中に暴露した後、再度、Ｓｉ基板１０１を導入室に搬入して真空引きする。
　次いで、Ｓｉ基板１０１を導入室から成長室に移し、基板温度５００℃の条件で、基板表面に付着した不純物を除去する。次に、基板温度を４３０℃まで下げる。この状態で、Ｉｎの原料であるＴＭＩｎおよびＰの原料であるＰＨ3を成長室の中に導入し、これら原料が分解することで生成したＩｎおよびＰ（Ｐ2）を基板表面に供給する。これらのことにより、合金微粒子１０４を触媒とした化合物半導体の結晶成長（ＶＬＳ成長）により、Ｉｎ、Ｇａ、Ｐを構成元素とするナノワイヤ１０５が成長する。この結果、ナノワイヤ１０５は、合金微粒子１０４に接して形成されたものとなる。
　ところで、上述したような合金微粒子１０４を触媒としたナノワイヤ１０５の成長では、ナノワイヤ１０５の径は合金微粒子１０４の径により決まる。このため、ナノワイヤ１０５の作製時は、合金微粒子１０４の径が大きく変化しないように、ＴＭＩｎの供給量を調整する。ここで、ナノワイヤ１０５の形成（成長）においては、Ｇａ原料を供給しないので、ナノワイヤ１０５が成長するにつれて、合金微粒子１０４におけるＧａの含有率が減少する。この結果として、ナノワイヤ１０５のＧａの組成比は、Ｓｉ基板１０１から離れるほど小さくなり、ナノワイヤ１０５の格子定数は、Ｓｉ基板１０１に近い領域では小さく、離れるにしたがって大きくなり、最終的にはＩｎＰの格子定数に近くなる。この結果、この製造方法によれば、後述するように、光ファイバ通信で使用する波長帯に対応した発光波長を持つ構造が作製できる。
　次に、本発明の実施の形態に係るナノワイヤの製造方法の概念について、図２を参照して説明する。本発明に係るナノワイヤの製造方法は、ステップＳ１０１で、Ｓｉ基板の洗浄のためなどのウエット処理を行い、ステップＳ１０２で、酸化膜（酸化層）が形成されたシリコン基板の上にＧａの金属微粒子を形成し、ステップＳ１０３で、金属微粒子を酸化膜を貫通させてＳｉ基板に接触させ、ステップＳ１０４で、Ｉｎを供給して金属微粒子をＧａとＩｎの合金による合金微粒子とし、ステップＳ１０５で、Ｓｉ基板の搬出と再搬入を実施して酸化層の厚さを増加させ、ステップＳ１０６で加熱して所定の温度とし、ステップＳ１０７で、Ｉｎ、Ｇａ、Ｐを構成元素とするナノワイヤを形成する。ステップＳ１０１、ステップＳ１０５、ステップＳ１０６の工程は、必要ではない。
　図２に示すように、図６を用いて説明した従来の製造工程と大きく異なる点は、ステップＳ１０３で、Ｓｉ基板上にＧａの金属微粒子を接触させた後の、Ｉｎを供給してＩｎとＧａの合金微粒子を形成するステップＳ１０４の工程があることである。本発明では、この合金微粒子を触媒に用い、ナノワイヤを作製する。ステップＳ１０４では、金属微粒子がある基板上にＩｎを供給した場合、Ｉｎがこの金属微粒子に取り込まれるという現象を利用する。なお、金属Ｇａは他の金属と容易に合金化する特徴を持ち、ＩｎもＧａも融点が低いため（Ｉｎの融点は約１５７℃、Ｇａの融点は約３０℃）、上記のＩｎとＧａの合金を得ることは容易である。
　一方、Ｉｎの反応性はＧａに比べて小さいため、比較的低い基板温度で表面拡散させることが可能である。このため、基板表面に金属微粒子がある場合、金属微粒子にＩｎを取り込ませることは容易である。
　図３Ａ、図３Ｂは、Ｉｎが金属微粒子に取り込まれる様子を示した実験結果の状態を示す写真である。図３Ａは、Ｉｎを供給する前の、金属微粒子が配置された基板表面の原子間力顕微鏡（ＡＦＭ）像を示している。図３Ｂは、基板温度４６０℃でＩｎの原料を供給し、この温度で２分間保持した後の、基板表面のＡＦＭ像を示している。図３Ｂの金属微粒子（合金微粒子）は、図３Ａに比べてサイズ（面積と高さ）は大きいが、密度はほとんど変化していない。これは、供給されたＩｎが、基板表面に存在する金属微粒子に取り込まれたことを示している。
　ＩｎとＧａの合金となる合金微粒子を用いる場合、ＶＬＳ成長される半導体はＩｎ、Ｇａ、Ｐを構成元素とするもの（ＩｎＧａＰ）となる。このＩｎＧａＰにおけるＧａのモル組成比は、合金微粒子におけるＧａの含有率が大きいほど大きくなる。これは、ＩＩＩ－Ｖ族半導体のナノワイヤにおけるＩＩＩ族元素は、合金微粒子（金属微粒子）を介してそこに含まれるＩＩＩ族元素が移動する形で供給されるためである。
　一方、成長方向に沿って径の揃ったナノワイヤを作製するためには、合金微粒子が小さくならないように、ＩＩＩ族原料（Ｉｎ原料）を供給し続ける必要がある。ＩｎとＧａの合金からなる合金微粒子を用いたナノワイヤの成長時に、Ｉｎの原料のみを供給すれば、ＩｎＧａＰナノワイヤにおけるＧａのモル組成比を成長方向で変化させることができる。
　図４は、Ｉｎ、Ｇａ、Ｐを構成元素とするナノワイヤ１０５におけるＧａの含有率の成長方向における変化を模式的に示したものである。ナノワイヤ１０５におけるＧａのモル組成比は、合金微粒子１０４における成長過程のＧａ含有率の変化のために、ナノワイヤ１０５の成長が進むにつれて小さくなる。この場合、ＩｎＧａＰの格子定数は、Ｓｉ基板１０１に近いほど小さくなることになる。前述したように、ナノワイヤ１０５では、２次元成長によるエピタキシャル膜よりはミスフィット転移の影響を受けにくいが、それでも格子不整合は小さい方が好ましい。
　ＩｎＧａＰによるナノワイヤ１０５は、ＩｎＰナノワイヤに比べてＳｉとの格子不整合を小さくできる構造であるが、この特徴はＳｉ基板１０１に近いほど顕著になる。一方、ナノワイヤ１０５のＧａモル組成比は成長が進むにつれて減少するため、ナノワイヤ１０５の格子定数がＩｎＰに近くなった時点で発光層となる層を成長すれば、光ファイバで使用する波長帯の光デバイスを作製できる。
　なお、ＩｎＧａＰによるナノワイヤ１０５のＧａモル組成比は、合金微粒子１０４のＧａの含有率だけでなく、基板温度やＩＩＩ族ならびにＶ族原料の供給レートなどでも制御できるため、目的に合わせて、ナノワイヤ１０５におけるＧａモル組成比の変化を調整することも可能である。
　ＩｎとＧａの合金からなる合金微粒子をナノワイヤ作製時の触媒として用いることは、上記したようにＳｉとの格子不整合を小さくできる以外にも膜質を向上させる上でも有効と考えられる。Ｇａの金属微粒子がシリコン酸化層と反応する場合、金属微粒子中に酸素が取り込まれることが知られている（非特許文献５）。ＩＩＩ－Ｖ族半導体の膜中（層中）の酸素濃度は少ない方が好ましいが、Ｇａと酸素の結合は強いために酸素を除去することは容易ではない。
　一方、Ｉｎと酸素の結合は、Ｇａと比べて弱いことが知られている（参考文献）。このため、金属微粒子からの酸素を脱離させる上では、金属微粒子としてＧａだけの金属微粒子より、ＩｎとＧａの合金微粒子を用いた場合の方が有利と考えられる。
　なお、図２に示すフローチャートでは、必須ではないが、選択成長のマスクとなるシリコン酸化層の厚さを増加させるために、ステップＳ１０５で、基板を一旦、装置から取り出し、大気中に暴露した後に装置内へ再搬入させている。前述したように、ＩｎはＧａに比べると反応性が弱いため、一般的にＧａに比べてＩｎの方が酸化されにくい。このため、基板を大気中に暴露する工程を入れる場合には、さらにＩｎとＧａの合金からなる金属微粒子を用いることが有効になると考えられる。
　上述した実施の形態によれば、酸化シリコン層を除去することなくナノワイヤを作製できる。このため、ナノワイヤの作製前に酸化シリコン層（シリコン酸化膜）を除去する必要があった従来の方法に比べて、低温でナノワイヤを作製することができる。上述した実施の形態では、Ｓｉ基板上にナノワイヤ構造を作製する場合について説明したが、Ｓｉをベースとした光デバイスや電子デバイスのＳｉ層の上にナノワイヤ構造を作製する上でも有効なことは言うまでもない。
　上述した実施の形態では、結晶成長方法として有機金属分子線エピタキシーを用いた場合について説明したが、金属微粒子やナノワイヤの作製自体は、有機金属気相エピタキシー法や分子線エピタキシー法など他の成長方法を用いても実施できる。このため、実施の形態に係るナノワイヤとその製造方法は、有機金属分子線エピタキシー以外の他の成長方法を用いた場合も有効であることは言うまでもない。
　また、上述した実施の形態では、ＩｎとＧａの合金からなる金属微粒子を形成した後、一旦、大気中に暴露することで、選択成長のマスクとなる酸化シリコン層の厚さを増加させている。一方、ナノワイヤの成長では、酸化シリコン層の厚さが小さくても選択成長が可能な場合が多い。このため、本発明に係るナノワイヤとその製造方法は、金属微粒子を形成した後、一旦、大気中に暴露する工程は必須ではない。
　次に、ナノワイヤの光デバイスへの適用例について、図５を参照して説明する。この光デバイスにおいて、ナノワイヤの作製に関する基本的な工程は、前述と大差はないが、詳細は異なる。以下に、光デバイスの作製について説明する。
　まず、（１１１）面方位を持つＳｉ基板１１１を有機金属気相エピタキシー（ＭＯＶＰＥ）装置の導入室に搬入して真空引きする。Ｓｉ基板１１１の表面には、酸化シリコン層１１２が形成されている。Ｓｉ基板１１１を搬送室から成長室に搬送した後、基板温度６７０℃で２０分間の加熱処理を行う。基板温度を４５０℃まで下げた後、Ｇａの原料であるＴＥＧａを３０秒間供給することで、酸化シリコン層１１２の上１０にＧａの金属微粒子（不図示）を形成する。
　この後、基板温度を６５０℃まで上げて２０分間の加熱処理を行うことで、金属微粒子に酸化シリコン層１１２を貫通させる。基板温度を３６０℃まで下げた後、Ｉｎの原料であるＴＭＩｎを１０分間供給することで、金属微粒子をＩｎとＧａの合金微粒子（不図示）とする。
　さらに、基板温度を３５０℃まで下げた後、Ｉｎの原料であるＴＭＩｎとＰの原料であるターシャリーブチルホスフィン（ＴＢＰ）をＳｉ基板１１１の表面に供給することで、ＩｎとＧａの合金である金属微粒子を触媒として、ＩｎＧａＰによるナノワイヤ１１５を作製する。ナノワイヤ１１５の長さは約２μｍである。ナノワイヤ１１５の成長終了時には、合金微粒子中のＧａの含有率は０に近くなるため、この時点でのナノワイヤ１１５におけるＧａのモル組成比は１％未満となる。
　引き続いて、断続的にＡｓの原料であるターシャリーブチルアルシン（ＴＢＡ）をＳｉ基板１１１の表面に供給することで、長さ（厚さ）が約１０ｎｍのＩｎＧａＡｓＰからなる井戸層と、長さ（厚さ）が約２０ｎｍのＩｎＧａＰからなる障壁層とが交互に積層した多重量子ディスク構造１１６を作製する。多重量子ディスク構造１１６において、井戸層の数は１００である。この多重量子ディスク構造１１６の作製時には、合金微粒子中のＧａの含有率はさらに小さくなるため、井戸層と障壁層におけるＧａのモル組成比はともに１％未満となる。
　引き続き、多重量子ディスク構造１１６の上に、長さが約０．５μｍのＩｎＧａＰによるナノワイヤ１１７を作製する。ＴＭＩｎの供給を停止した状態でＴＢＰのみをＳｉ基板１１１の表面に供給することで先端に存在していた合金微粒子は消失する。この状態でＴＢＰの供給量を調整し、ＴＭＩｎを供給することで、ナノワイヤ１１５、多重量子ディスク構造１１６、ナノワイヤ１１７の外周部にＩｎＰを成長して、ナノワイヤ１１５、多重量子ディスク構造１１６、ナノワイヤ１１７を、ＩｎＰからなる被服層１１８で覆う。
　上述したことにより、多重量子ディスク構造１１６をコア（活性部）とするコアシェルナノワイヤ構造の光デバイスが完成する。この光デバイスの室温でのホトルミセンス測定における発光ピーク波長は約１．３μｍであり、これは光通信で用いられる波長である。
　触媒として用いる合金微粒子中のＩｎとＧａは、合金微粒子からナノワイヤ中へと取り込まれるが、この取り込まれた分をＩｎの供給することで補い、合金微粒子の径が大きく変化しないように調整する。このため、ナノワイヤの成長が進むにつれて合金微粒子においては、Ｇａの組成が減少し、最終的にはＩｎだけの金属微粒子となり、この結果としてナノワイヤにもＧａを含まれなくなる。
　このため、上述では、井戸層にＩｎＧａＡｓＰ、障壁層にＩｎＧａＰを用いた多重量子ディスク構造について説明したが、井戸層にＧａを含まないＩｎＡｓＰやＩｎＡｓを用い、障壁層にもＧａを含まないＩｎＰを用いる場合であっても、上述同様であることは言うまでもない。
　以上に説明したように、本発明によれば、Ｇａから構成された金属微粒子に、Ｉｎの原料を供給してＧａとＩｎの合金からなる合金微粒子として用いるので、Ｓｉ層の上にＩｎおよびＰを構成元素とするナノワイヤが形成できるようなる。
　なお、本発明は以上に説明した実施の形態に限定されるものではなく、本発明の技術的思想内で、当分野において通常の知識を有する者により、多くの変形および組み合わせが実施可能であることは明白である。
［参考文献］B. Brennan et al., "Identification and thermal stability of native oxides on InGaAs using synchrotron radiation based photoemission", Journal of Applied Ｐhysics, vol. 108, No. 5, 053516, 2010.
　１０１…Ｓｉ基板（Ｓｉ層）、１０２…酸化シリコン層、１０３…金属微粒子、１０４…合金微粒子、１０５…ナノワイヤ。

Claims (6)

  1. 　Ｓｉ層の上に、酸化シリコン層を介してＧａから構成された金属微粒子を形成する第１工程と、
    　加熱により、前記金属微粒子を前記酸化シリコン層を貫通させて前記Ｓｉ層の表面に接触させる第２工程と、
    　Ｉｎの原料を供給して前記金属微粒子をＧａとＩｎの合金からなる合金微粒子とする第３工程と、
    　Ｉｎの原料およびＰの原料を供給して、前記合金微粒子を触媒としてＩｎ、Ｇａ、Ｐを構成元素とするナノワイヤを形成する第４工程と
    　を備えるナノワイヤの製造方法。
  2. 　請求項１記載のナノワイヤの製造方法において、
    　前記ナノワイヤのＧａの組成比は、前記Ｓｉ層から離れるほど小さくなっている
    　ことを特徴とするナノワイヤの製造方法。
  3. 　Ｓｉ層の上に酸化シリコン層を介して形成されたＩｎ、Ｇａ、Ｐを構成元素とするナノワイヤであって、
    　Ｇａの組成比は、Ｓｉ層から離れるほど小さくなっている
    　ことを特徴とするナノワイヤ。
  4. 　請求項３記載のナノワイヤにおいて、
    　前記Ｓｉ層の上に形成されたＧａとＩｎの合金からなる合金微粒子を備え、
    　前記ナノワイヤは、前記合金微粒子に接して形成されていることを特徴とするナノワイヤ。
  5. 　請求項３または４記載のナノワイヤにおいて、
    　井戸層および障壁層からなる量子ディスク構造を備え、
    　前記井戸層は、ＩｎＧａＡｓＰ、ＩｎＡｓＰ、ＩｎＡｓのいずれかから構成され、
    　前記障壁層は、ＩｎＧａＰ、ＩｎＰのいずれかから構成されている
    　ことを特徴とするナノワイヤ。
  6. 　請求項３～５のいずれか１項に記載のナノワイヤにおいて、
    　前記ナノワイヤの周囲を覆って形成されたＩｎＰからなる被服層をさらに備えることを特徴とするナノワイヤ。
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