JP2004281954A

JP2004281954A - 量子ドットの作製方法

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Publication number: JP2004281954A
Application number: JP2003074685A
Authority: JP
Inventors: Kazuhisa Kawaguchi; 和寿川口
Original assignee: Hitachi Cable Ltd
Current assignee: Hitachi Cable Ltd
Priority date: 2003-03-19
Filing date: 2003-03-19
Publication date: 2004-10-07

Abstract

【課題】量子ドットを制御された位置に、高密度で形成することができる、量産に適した量子ドットの作製方法を提供すること。
【解決手段】化合物半導体基板１にリソグラフィー技術を用いて段差構造２を形成し、結晶成長技術により上記段差構造を有する基板上の特定の部位にのみ選択的に量子ドット６を形成する。化合物半導体基板１としてＧａＡｓ基板を用いる場合、段差構造の頂上部３をＧａＡｓ（００１）面、側面傾斜部５を（００１）面以外のファセット面とすることにより、頂上部３にのみ、直径３０〜５０ｎｍ、高さ５〜１５ｎｍの量子ドット６を少数個形成する。
【選択図】図１

Description

【０００１】
【発明の属する技術分野】
本発明は、ナノメートルオーダーの極微細構造、特に直径が３０〜５０ｎｍ、高さが５〜１５ｎｍの量子ドットと呼ばれる半導体構造を、基板上の所望の場所に形成させる為の技術に関する発明である。更に付け加えるならば、基板上の所望の場所に半導体量子ドットを形成させる為の手立てとして、基板に段差状の加工を施し、この加工した段差基板上の段差頂上部分にのみ量子ドットを形成させるための発明である。
【０００２】
【従来の技術】
半導体の性能は、素子のサイズに反比例する形で進歩して来た。すなわち、素子のサイズの小型化を追求することは、素子の性能を向上させることを意味する。しかしながら近年素子の小型化に限界が見え始めてきた。それは、これまで素子のサイズを決定しているものに、リソグラフィーのパターン転写能力が大きく関わってきた為である。ここで言うパターン転写能力とは、どのくらい微小なパターンサイズまで基板上に描けるか、という事を意味する。現在ではＸ線露光や電子ビーム露光、エキシマレーザを用いる方法等が開発され、１００ｎｍ付近のパターンサイズまで描けるようになった。しかしこれらの方法についても、紫外線露光と同様にいずれは限界が訪れる事には間違い無いと考えられる。
【０００３】
そこで別の観点からナノメートルオーダーの微細構造を作製しようとする研究も試みられてきた。
【０００４】
詳述するに、半導体微細構造の厚みと幅が、半導体結晶中の電子の波長程度になると、一次元あるいは０次元に閉じ込められたキャリアによる量子効果が現れる。すなわち、キャリアの自由度を一次元で閉じ込めると、キャリアは二次元空間（面）内で運動することになる。このような構造は、量子井戸や超格子と呼ばれ、レーザや高電子移動度トランジスタ（ＨＥＭＴ）に利用されている。また、キャリアの自由度を二次元で閉じ込めると、キャリアは一次元空間（線）内で運動することになる。このような構造は量子細線と呼ばれる。さらに、キャリアの自由度を三次元で閉じ込めると、キャリアは０次元空間（点）での自由度しか有さなくなる。このような構造は量子箱（量子ドット）と呼ばれる。量子細線や量子ドットにおいては、状態密度が離散化し、さらにデルタ関数化し、三次元自由度を有するキャリアとは大きく異なる振る舞いが期待できる。すなわち、その低次元での量子効果を利用することにより、従来にない高性能な光デバイスや電子デバイスの実現が期待される。
【０００５】
従来知られた量子ドットを作製する方法の代表例としては、図６（ａ）に示すように、化合物半導体基板１００上のエピタキシャル成長層１０１の表面に、量子ドットサイズに対応する微小パターンが開口されたマスク１０２が、電子ビームなどによるリソグラフィー技術で形成され、その後、ガスソース分子線エピタキシー（ＭＢＥ）法等により、開口部のみに選択的に量子ドット１０３が形成される手法や、イオンビーム、走査型トンネル顕微鏡（ＳＴＭ）を用いた方法等が提案されている。これらの手法で作製した量子ドットの位置およびサイズの制御性は良好である。
【０００６】
化合物半導体を用いた量子ドットの他の代表的な作製方法は、Ｓｔｒａｎｓｋｙ−Ｋｒａｓｔａｎｏｖ（ＳＫ）モード成長と呼ばれる成長方法である。これは、図６（ｂ）に示すように、基板１００上のエピタキシャル成長膜１０１に、成長膜１０１より格子定数が大きい材料１０５及び１０４を、材料に依存して決まる臨界膜厚と呼ばれる厚み以上に堆積する事で、まずウェッティングレイヤ１０５と呼ばれる薄膜層を形成した後、島状のドット１０４が自己組織的にウェッティングレイヤ１０５の上に形成される結晶成長モードの事である。この方法は、リソグラフィーを必要とせず結晶成長のみによるため、良質な量子ドットが出来るものとして注目されている。
【０００７】
しかしながら、この方法では高品質、且つ比較的サイズの揃った量子ドットが得られるものの、形成位置の制御が不十分であることが判明しつつあり、今後の開発課題であるとされている。
【０００８】
特許文献的には、例えば走査型トンネル顕微鏡（ＳＴＭ）を用いて、その探針に高電界をかけ探針先端から基板に向かって金属、或いは半導体材料を飛ばして微細構造を堆積させる方法（例えば、特許文献６参照。）や、これまでにも用いられている単結晶成長技術を利用した方法等が試みられている（例えば、特許文献１〜５参照。）。
【０００９】
特に後者の方では、図７に示すように、数百ｎｍオーダーの規則的な微細構造パターンを、基板が元々持っている微傾斜の角度と単結晶成長技術を組み合わせた方法（例えば、特許文献１参照。）や、基板上に細孔を作製し、この細孔の中に数十ｎｍオーダーの微細構造を１個単位で作製する試み等が行われてきた（例えば、特許文献２、３、４、５参照。）。これら微細構造を作製する最大の目的は、それらを介してキャリアを量子力学的トンネル効果により輸送することである。従って微細構造を作製するに当たり、それらの位置関係は、最も離れても、電子のドブロイ波長とほぼ等しい１０〜２０ｎｍ程度のオーダーであることが望ましい。そのため、このような配置に微細構造が形成されるような下地基板の加工が必要である。
【００１０】
上記の単結晶成長技術を利用する方法のうち、特許文献１のものは、量子ドットを制御された位置に、しかも、高密度で形成することを比較的簡単な技術で可能にするものであって、次の二点を教示している。すなわち、（１）基板上に基板面と特異面（ファセット）とが表出された台形を形成し、その台形を構成する材料に比較して熱分解温度が低い材料を用いて更に成長を行うと、基板面と特異面との成長速度の相違が強調され、特異面では成長が殆ど行われず、基板面、即ち、台形頂面に原子が集まり、そして、格子定数の大きな相違の為、歪みエネルギーを緩和しようとしてドット構造を形成する自己組織化が促進され、量子ドットが実現されることを利用すること、（２）基板には傾斜をもたせ、その傾斜角度にも依るが、例えば１０〔ｎｍ〕程度のテラス幅をもったステップ状にしてあり、従って、ＭＢＥ法やＭＯＶＰＥ法に於けるステップフローモードを利用すれば、ステップのところから原子が埋まるようになるので、材料、例えばＩｎＧａＡｓなどをテラス幅の任意のところに成長制御できること。
【００１１】
【特許文献１】
特開平０８−１８１３０１号公報
【００１２】
【特許文献２】
特開平０９−０２７６１２号公報
【００１３】
【特許文献３】
特開平１１−２６７４８号公報
【００１４】
【特許文献４】
特開平１１−３４０４４９号公報
【００１５】
【特許文献５】
特開２０００−１２４４４１号公報
【００１６】
【特許文献６】
特開２００１−００７３１５号公報
【００１７】
【発明が解決しようとする課題】
しかしながら、特許文献１の方法は、図７に示すように、基板１１の主表面を［１１０］方向に傾斜を付与し、その上にＳｉＯ_２からなる絶縁膜１２を形成し、絶縁膜１２にストライプ溝を形成し、表出された基板１１上に台形半導体層１３を形成し、台形半導体層１３の頂面にステップフローモードのＭＢＥ法を適用してＧａＡｓ／ＩｎＧａＡｓを成長させた場合、基板１１の傾斜角θが１°であれば、約８〔ｎｍ〕間隔で量子ドット領域１４Ａを形成するものである。すなわち、特許文献１の方法は、その特徴として、基板１１上に台形半導体層１３を選択的成長により形成するものであり、また、その台形半導体層１３上に形成される量子ドット領域１４Ａは、台形の左右に絶縁膜１２の存在する列（量子箱細線）の集合として形成される。なお、図７において、１３Ａは台形半導体層１３におけるファセット、１４ＢはＧａＡｓやＩｎＡｌＧａＡｓＰなどからなるバリヤ領域、θは基板１１の主表面（従って、台形半導体層１３の頂面）がなす傾斜角、Ｌは台形半導体層１３の頂面に生成されるテラスの幅をそれぞれ示している。
【００１８】
このように特許文献１の方法は、数百ｎｍオーダーの規則的な微細構造パターンを、基板が元々持っている微傾斜の角度θと単結晶成長技術を組み合わせた方法で形成し、量子ドットを制御された位置に、しかも、高密度で形成することを可能にする。しかし、その特徴として台形の左右に絶縁膜の存在する量子箱細線の集合として形成されることから、より量子ドット密度の高い構造及び量産に適した量子ドットの作製方法の提供が望まれる。
【００１９】
また、特許文献２、３、４、５の方法は、いずれも基板上に細孔を作製し、この細孔の中に数十ｎｍオーダーの微細構造を１個単位で作製するものである。従って、量子ドットを制御された位置に、高密度で形成することが要請されると共に、量産性の高い量子ドットの作製方法の提供が望まれる。
【００２０】
そこで、本発明の目的は、上記課題を解決し、量子ドットを制御された位置に、高密度で形成することができる、量産に適した量子ドットの作製方法を提供することにある。
【００２１】
【課題を解決するための手段】
上記目的を達成するため、本発明は、次のように構成したものである。
【００２２】
請求項１の発明に係る量子ドットの作製方法は、化合物半導体基板にリソグラフィー技術を用いて段差構造を形成する工程と、結晶成長技術により上記段差構造を有する基板上の特定の部位にのみ選択的に量子ドットを形成する工程とを含むことを特徴とする。
【００２３】
この特徴によれば、リソグラフィーを用いて基板を加工することで段差構造を形成しており、その段差構造によって量子ドットの位置およびサイズが直接に限定できるため、制御性が良好である。また、量子ドットは、当該段差構造に対する結晶成長技術の適用によって自己組織的に自然に形成されるものであるため、欠陥のない良質な量子ドットが形成される。
【００２４】
ここで段差構造を有する基板上の特定の部位とは、自己組織化が促進される部位、例えば台形状の段差構造である場合、その台形頂部を意味する。そして、通常は、この段差構造の頂上部約５０ｎｍから１５０ｎｍの長方形の狭い領域に、３個前後の少数個の量子ドットを形成する。
【００２５】
請求項２の発明は、請求項１に記載の量子ドットの作製方法において、化合物半導体基板としてＧａＡｓ基板を用い、段差構造の頂上部をＧａＡｓ（００１）面、側面傾斜部を（００１）面以外のファセット面とすることにより、隣接する段差構造間にファセット面で挟まれたＶ字型溝を形成し、当該Ｖ字型溝の領域には量子ドットを成長させることなく、頂上部にのみ、直径３０〜５０ｎｍ、高さ５〜１５ｎｍの量子ドットを少数個形成することを特徴とする。
【００２６】
この特徴によれば、ＩｎＡｓやＩｎＧａＡｓの成長速度がＧａＡｓファセット面によって異なることから、ＩｎＡｓやＩｎＧａＡｓは頂部のＧａＡｓ（００１）ファセット面上にのみ優先的に成長し量子ドット構造が生成される。側面傾斜部のファセット面上のＩｎＡｓやＩｎＧａＡｓの成長は遅すぎるかあるいは存在せず、したがって側面傾斜部のファセット面上には量子ドットは生じ得ない。このようにして、基板上の段差構造の特定の部位たる頂上部にのみ選択的に量子ドットを形成することができる。
【００２７】
ここで少数個とは、量子ドット直径及び密度に関係するが、２〜７個の任意の数、好ましくは３個前後である。
【００２８】
請求項３の発明は、請求項１又は２に記載の量子ドットの作製方法において、基板の段差構造上に、当該基板の化合物半導体材料よりも格子定数の大きな化合物半導体材料を堆積させることで誘起されるＳＫ（Ｓｔｒａｎｓｋｙ−Ｋｒａｓｔａｎｏｖ）成長モードを利用した結晶成長法により量子ドットを形成することを特徴とする。
【００２９】
この特徴によれば、島状のドットが自己組織的に結晶成長のみより形成されるため、高品質でサイズの揃った結晶ドットを形成することができる。
【００３０】
請求項４の発明は、請求項１ないし３のいずれか一方に記載の量子ドットの作製方法において、基板に用いる化合物半導体材料としてＧａＡｓ基板上に堆積させる化合物半導体材料としてＩｎＡｓ又はＩｎ_ｘＧａ_１−ｘＡｓを用いることを特徴とする。
【００３１】
請求項５の発明は、請求項４に記載の量子ドットの作製方法において、Ｉｎ組成ｘの範囲が０．５〜１．０であることを特徴とする。
【００３２】
＜発明の要点＞
本発明は、量子効果デバイスとして動作させる為の前段階として、その素子として用いる微細構造、特に半導体量子ドットを、基板上の所望の位置に制御性良く形成させることが課題である。
【００３３】
そもそも、結晶成長において量子ドットが形成される要因は、下地の基板材料に比べて、堆積する材料の格子定数が３〜１０％程の不整合率を持つ事に由来する。すなわち基板上に量子ドットの材料を堆積させると、堆積した材料は下地基板の格子定数に一致するように成長しようとする。しかし実際には格子定数が基板材料と異なるために、成長させるに従い圧縮歪を受ける。更に成長が進むと、基板上に堆積させた材料は、この歪エネルギーを緩和しようとする。この緩和の過程で形成されるのが量子ドットであり、このように量子ドットを形成するような成長をＳｔｒａｎｓｋｙ−Ｋｒａｓｔａｎｏｖ（ＳＫ）成長モードと呼んでいる。
【００３４】
ところで、この量子ドットをデバイスとして動作させるためには、その位置関係が重要である。これは量子ドットを利用する目的が、前記の如く、それらを介してキャリアを量子力学的トンネル効果により輸送することにあるからである。従って量子ドット同士の間隔が電子のドブロイ波長とほぼ等しい１０〜２０ｎｍ程度に配置されなければ意味を成さない。このような観点から、量子ドットを精密に位置制御する技術が必要とされるものである。
【００３５】
前述のＳＴＭを用いる方法は、このような観点から見ると、非常に精度良く微細構造を作製出来る。しかし一度に多数の素子を作製できるという観点では、後者の結晶成長技術を用いた方が有利である。本発明においても後者（結晶成長技術）の考えを用いる事とし、段差構造として、基板上に、リソグラフィー技術を用いて、長さ１５０ｎｍ、幅５０ｎｍ程の台形状段差を形成し、その段差構造を有する基板上の特定の部位、すなわち段差頂上部にのみ、量子ドットを成長させることを試みた。その結果、量子ドットを精密に位置制御しつつ、一度に多数の素子を作製することができることを確認した。
【００３６】
本発明のような量子ドットを始めとする量子構造は、キャリアを１ないし２個と言った、極めて少ない数の単位で扱う事が出来る。この利点は、例えば単電子トランジスタや単電子メモリと言った単電子デバイスに応用できることである。これら単電子デバイスは量子効果デバイスとも称され、先に述べたとおり量子力学的な効果により、キャリアを高速に動作させることができるものであり、実現できれば現在最速のコンピュータよりも数万倍早く計算が可能なコンピュータを作り出すことが出来る。
【００３７】
【発明の実施の形態】
以下、本発明を図面の実施形態に基づいて、より具体的に説明する。
【００３８】
図１は、本実施形態に係る量子ドットの作製方法を示す図である。図２は、リソグラフィー技術によりＧａＡｓ基板上に段差構造を形成した状態を示す図、また、図３は、リソグラフィー技術によりＧａＡｓ基板上に形成された段差構造の頂上部にＩｎＡｓ、もしくはＩｎ_ｘＧａ_１−ｘＡｓの量子ドットを成長させた状態を示す図であり、それぞれ（ａ）にその上面図、（ｂ）に側面図が示されている。
【００３９】
本発明においては、先ず図１（ａ）及び図２に示す如く、ＧａＡｓ（００１）ｊｕｓｔ基板１をリソグラフィー技術を用いて段差構造に加工する。このとき用いるリソグラフィーのパターンは、１．５μｍ×０．５μｍの窓が、０．５μｍピッチで並んでいるものを使用し、これを基板上に転写する。その後、燐酸系のエッチング溶液で２〜３分間エッチングし、多数の段差構造２を形成させる。この段階で、台形頂上部の大きさは、長さ３００〜５００ｎｍ、幅２００〜３００ｎｍのサイズを有している。なおリソグラフィーは、これまで一般的に行われてきた紫外線露光により行う事が出来る。
【００４０】
次に、図１（ｂ）及び図３に示す如く、有機金属気相成長法（ＭＯＶＰＥ法）により、結晶成長技術により、上記段差構造を有する基板上の特定の部位である台形頂上部にのみ選択的に量子ドットを形成する。エピタキシャル成長後の様子を図３に示す。ＧａＡｓバッファ層を約２００ｎｍ、次いでＩｎＡｓを１．５〜３．０分子層相当だけ成長させると、台形頂面に原子が集まり、一つの台形頂上部３当たり３個のＩｎＡｓ量子ドット６が台形頂上部３のファセット面上に形成される。この実施形態の場合、量子ドット６は、直径３０〜５０ｎｍ、高さ５〜１５ｎｍである。
【００４１】
ここで台形状段差構造２の特徴は、その項上部３が長さ１５０ｎｍ、幅５０ｎｍ程の比較的狭い領域を形成している事、項上部３は量子ドット６の成長が起こりやすいＧａＡｓ（００１）面である事、側面斜面部５はドットの成長が起こりにくいファセット面である事、更にＶ字型溝４の底部は、本来台形頂上部と同様にドットの成長が起こりやすいＧａＡｓ（００１）面が現れるにも関わらず、本実施形態においては、これをエッチングと結晶成長の作用によって潰し、Ｖ字型の構造にしている事である。
【００４２】
上記工程によって、キャリアを量子力学的トンネル効果により輸送し得る、直径３０〜５０ｎｍ、高さ５〜１５ｎｍの量子ドットによるナノメートルオーダーの極微細構造が、基板上の所望の部位に適正な位置関係で形成される。
【００４３】
［実施例１］
ＧａＡｓ（００１）ｊｕｓｔ基板上にポジ型のレジストを塗布し、これをベーキング後、長さ１．５μｍ、幅０．５μｍの長方形パターンが０．５μｍ間隔で並んでいるものを転写し、現像を行ってレジストパターンを作製した。その後レジストの耐薬品性を高める意味で、再度ベーキングを行い、燐酸系のエッチング溶液に基板を２〜３分間浸すことで図２に示すような段差構造を形成した。
【００４４】
この段差構造を形成した基板をＭＯＶＰＥ成長炉の中に搬入し、まず基板温度を６００℃まで上げてアルシンガス（ＡｓＨ_３）を流しながら５分間熱クリーニングを行った。この熱クリーニングは基板表面の酸化膜及び不純物除去を目的とするものである。
【００４５】
その後、基板温度を７００℃まで上げて、この温度が安定するのを待ち、水素で希釈したトリメチルガリウム（ＴＭＧ）を反応炉内に流し、ＧａＡｓ層を約２００ｎｍ相当成長させた。この時点で図２に示した段差構造の頂上部分３のサイズが、およそ１５０×５０ｎｍのサイズになる。このとき、隣接する段差構造の側面傾斜部により形成されるＶ字型溝４は、エッチング直後の形状を保っている。
【００４６】
成長が完了したらＴＭＧガスラインを封じ、基板温度を６５０℃まで下げて温度が安定するのを待つ。次に、同じく水素で希釈したトリメチルインジウム（ＴＭＩ）を反応炉内に流し、ＩｎＡｓを１．５分子層相当成長させ、ＩｎＡｓ量子ドット６を形成した。成長完了後はアルシンガス以外のガスラインを全て封じ、基板温度が１００℃程度まで下がるのを待ってから取り出した。この間、基板温度が３５０℃を切ったらアルシンガスのラインも封じ、水素のみを反応炉内に流し込む状態にした。
【００４７】
このサンプル表面を原子間力顕微鏡（ＡＦＭ）で観察したところ、図３に示すような配置でＩｎＡｓ量子ドットと思われる微細構造６が確認された。これらの量子ドット６は、段差の頂上部分３にのみ形成されており、その他の例えば段差のＶ字型溝４もしくは側面傾斜部（ファセット面）５には全く成長している様子は見られなかった。
【００４８】
次に、ＩｎＡｓ量子ドットの成長後、この上に再度ＧａＡｓ層を成長させたサンプルを作製した。この時の成長条件は、基板温度６７０℃である。このサンプルはフォトルミネッセンス（ＰＬ）測定用に作製したものである。このＰＬ測定の結果を図５に示す。図５より、発光波長が１１５０ｎｍ付近の、ＩｎＡｓ量子ドットからの発光波長に一致する場所からの発光を確認し、ＧａＡｓ基板の段差頂上部分３に形成されている微細構造が、ＩｎＡｓ量子ドットであることを示唆させる結果を示した。
【００４９】
［実施例２］
次に、微細構造の成長材料としてＩｎ_０．５Ｇａ_０．５Ａｓを用いた。成長時の基板温度は先に述べたＩｎＡｓ成長時の温度と同程度の６７０℃で行った。このときもＩｎ_０．５Ｇａ_０．５Ａｓの量子ドットと思われる微細構造６が段差の頂上部３に形成されていた。実施例１の場合と同様にしてＰＬ測定を行い、図５のグラフに示されるものと同様の結果を得た。
【００５０】
なお、図５のＰＬ測定結果を見ると、短波長側にブロードなスペクトルになっている事が分かる。これはＰＬピークの短波長側にもう１つ量子ドット以外の構造からの発光ピークがあるものと考えられる。すなわちこれは、図４に示すように、台形状段差構造間のＶ字型溝４の底部にＩｎＡｓまたはＩｎ_０．５Ｇａ_０．５Ａｓの量子細線７が形成されている可能性を示唆するものである。もし量子細線７が形成されているものとすれば、本発明は図４に示すような量子細線ネットワークを形成するためにも有効な発明であると言える。
【００５１】
［比較例］
次いでＩｎ_０．４Ｇａ_０．６Ａｓを微細構造の成長材料として用いる事を試みた。しかしながらこの場合は、量子ドットと思われるような構造を観察する事は出来なかった。
【００５２】
これは、Ｉｎの組成を減少させたことに伴い、下地ＧａＡｓ基板との格子不整合量が減少（ほぼ１％程度に減少）したために、三次元の成長モードを取るよりも、二次元の成長モードの方が、より安定な成長形態である為と推測される。この場合、台形頂上部３には、Ｉｎ_０．４Ｇａ_０．６Ａｓの二次元成長層が存在する為、ＧａＡｓ層との界面には多くの転位（欠陥）が面内方向に発生しているものと考えられる。従って、量子ドットが成長するＩｎ_ｘＧａ_１−ｘＡｓのＩｎ組成ｘの範囲は０．５〜１．０でなければならない事が分かる。
【００５３】
【発明の効果】
以上説明したように、本発明に係る量子ドットの作製方法は、リソグラフィーを用いて基板を加工することで段差構造を形成しており、その段差構造によって量子ドットの位置およびサイズが直接に限定できるため、制御性が良好である。また、量子ドットは、当該段差構造に対する結晶成長技術の適用によって自己組織的に自然に形成されるものであるため、欠陥のない良質な量子ドットが形成される。
【００５４】
すなわち、本発明によれば、これまでＧａＡｓ（００１）基板上に無秩序に形成されていたＩｎＡｓ等の微細構造を、リソグラフィーを用いて基板を加工し、この加工基板を用いることで、特定の場所にのみ形成することができる。
【図面の簡単な説明】
【図１】本発明による量子ドットの作製方法を示したもので、（ａ）はリソグラフィー技術によりＧａＡｓ基板上に段差構造を形成した段階を示す図、（ｂ）は量子ドットを成長させた段階を示す図、（ｃ）は量子細線も形成した図である。
【図２】本発明の作製方法により、リソグラフィー技術でＧａＡｓ基板上に段差構造を形成した状態を示したもので、（ａ）はその上面図、（ｂ）は側面図である。
【図３】図２の段差構造の頂上部に、ＩｎＡｓもしくはＩｎ_ｘＧａ_１−ｘＡｓの量子ドットを成長させた状態を示したもので、（ａ）はその上面図、（ｂ）は側面図である。
【図４】図３に続いて、量子ドットと共に、ＩｎＡｓもしくはＩｎ_ｘＧａ_１−ｘＡｓによる量子細線を形成した状態を示したもので、（ａ）はその上面図、（ｂ）は側面図である。
【図５】本発明により作製したＩｎＡｓ量子ドットからのＰＬ（フォトルミネッセンス）ピークを示すグラフである。
【図６】従来技術による量子ドットの作製方法を示した図である。
【図７】従来技術による量子ドットの他の作製方法を示した図である。
【符号の説明】
１基板
２段差構造
３頂上部
４Ｖ字型溝
５側面傾斜部
６量子ドット
７量子細線

Claims

化合物半導体基板にリソグラフィー技術を用いて段差構造を形成する工程と、結晶成長技術により上記段差構造を有する基板上の特定の部位にのみ選択的に量子ドットを形成する工程とを含むことを特徴とする量子ドットの作製方法。
請求項１に記載の量子ドットの作製方法において、
化合物半導体基板としてＧａＡｓ基板を用い、段差構造の頂上部をＧａＡｓ（００１）面、側面傾斜部を（００１）面以外のファセット面とすることにより、隣接する段差構造間にファセット面で挟まれたＶ字型溝を形成し、当該Ｖ字型溝の領域には量子ドットを成長させることなく、頂上部にのみ、直径３０〜５０ｎｍ、高さ５〜１５ｎｍの量子ドットを少数個形成することを特徴とする量子ドットの作製方法。
請求項１又は２に記載の量子ドットの作製方法において、
基板の段差構造上に、当該基板の化合物半導体材料よりも格子定数の大きな化合物半導体材料を堆積させることで誘起されるＳＫ（Ｓｔｒａｎｓｋｙ−Ｋｒａｓｔａｎｏｖ）成長モードを利用した結晶成長法により量子ドットを形成することを特徴とする量子ドットの作製方法。
請求項１ないし３のいずれか一方に記載の量子ドットの作製方法において、
基板に用いる化合物半導体材料としてＧａＡｓ基板上に堆積させる化合物半導体材料としてＩｎＡｓ又はＩｎ_ｘＧａ_１−ｘＡｓを用いることを特徴とする量子ドットの作製方法。
請求項４に記載の量子ドットの作製方法において、
Ｉｎ組成ｘの範囲が０．５〜１．０であることを特徴とする量子ドットの作製方法。