JPH08181301A - 量子ドット構造及びその製造方法 - Google Patents
量子ドット構造及びその製造方法Info
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- JPH08181301A JPH08181301A JP32490494A JP32490494A JPH08181301A JP H08181301 A JPH08181301 A JP H08181301A JP 32490494 A JP32490494 A JP 32490494A JP 32490494 A JP32490494 A JP 32490494A JP H08181301 A JPH08181301 A JP H08181301A
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Abstract
(57)【要約】
【目的】 量子ドット構造及びその製造方法に関し、量
子ドットを制御された位置に、又、高密度で形成するこ
とを比較的簡単な技術で可能にしようとする。 【構成】 特定方向に傾斜させた主表面をもつ半絶縁性
ＧａＡｓ基板２１上に開口２２Ａをもつ絶縁膜２２が形
成され、開口２２Ａ内にＧａＡｓ台形層２３が形成さ
れ、台形層２３の頂面に在るテラス上にＩｎＧａＡｓ量
子ドット領域２４Ａ及びＧａＡｓバリヤ領域２４Ｂが交
互に連接して形成され、量子ドット領域２４Ａ及びバリ
ヤ領域２４Ｂ上に量子ドット領域２４Ａを量子ドットと
する為のＧａＡｓ上側バリヤ層２５が形成される。
子ドットを制御された位置に、又、高密度で形成するこ
とを比較的簡単な技術で可能にしようとする。 【構成】 特定方向に傾斜させた主表面をもつ半絶縁性
ＧａＡｓ基板２１上に開口２２Ａをもつ絶縁膜２２が形
成され、開口２２Ａ内にＧａＡｓ台形層２３が形成さ
れ、台形層２３の頂面に在るテラス上にＩｎＧａＡｓ量
子ドット領域２４Ａ及びＧａＡｓバリヤ領域２４Ｂが交
互に連接して形成され、量子ドット領域２４Ａ及びバリ
ヤ領域２４Ｂ上に量子ドット領域２４Ａを量子ドットと
する為のＧａＡｓ上側バリヤ層２５が形成される。
Description
【０００１】
【産業上の利用分野】本発明は、微細な電子デバイスや
光デバイスを実現するのに好適な量子ドット構造及びそ
の製造方法に関する。
光デバイスを実現するのに好適な量子ドット構造及びそ
の製造方法に関する。
【０００２】現在、量子ドット・メモリ、量子細線レー
ザ、量子箱レーザなどが実験室規模で実現されつつある
が、量子ドット自体の形成が困難である為、その問題を
解消する必要があり、本発明は、それに応えることが可
能である。
ザ、量子箱レーザなどが実験室規模で実現されつつある
が、量子ドット自体の形成が困難である為、その問題を
解消する必要があり、本発明は、それに応えることが可
能である。
【０００３】
【従来の技術】近年、分子腺エピタキシャル成長（ｍｏ
ｌｅｃｕｌａｒ ｂｅａｍ ｅｐｉｔａｘｙ：ＭＢＥ）
法を適用することに依って、ＧａＡｓ基板上にＩｎ組成
が０．５程度の格子定数が大きく異なるＩｎＧａＡｓ層
を積層して量子井戸構造を作製した場合、直径が３０
〔ｎｍ〕〜４０〔ｎｍ〕の量子ドットが得られると報告
されている（要すれば、「Ｄ．Ｌｅｏｎａｒｄ ｅｔ
ａｌ．“Ｄｉｒｅｃｔ ｆｏｒｍａｔｉｏｎ ｏｆ ｑ
ｕａｎｔｕｍ−ｓｉｚｅｄ ｄｏｔｓ ｆｒｏｍｕｎｉ
ｆｏｒｍ ｉｓｌａｎｄｓ ｏｆ ＩｎＧａＡｓ ｏｎ
ＧａＡｓ ｓｕｒｆａｃｅｓ”Ａｐｐｌ．Ｐｈｙｓ．
Ｌｅｔｔ．６３（１９３３）ｐｐ．３２０２−３２０
５」（公知例１）、を参照）。
ｌｅｃｕｌａｒ ｂｅａｍ ｅｐｉｔａｘｙ：ＭＢＥ）
法を適用することに依って、ＧａＡｓ基板上にＩｎ組成
が０．５程度の格子定数が大きく異なるＩｎＧａＡｓ層
を積層して量子井戸構造を作製した場合、直径が３０
〔ｎｍ〕〜４０〔ｎｍ〕の量子ドットが得られると報告
されている（要すれば、「Ｄ．Ｌｅｏｎａｒｄ ｅｔ
ａｌ．“Ｄｉｒｅｃｔ ｆｏｒｍａｔｉｏｎ ｏｆ ｑ
ｕａｎｔｕｍ−ｓｉｚｅｄ ｄｏｔｓ ｆｒｏｍｕｎｉ
ｆｏｒｍ ｉｓｌａｎｄｓ ｏｆ ＩｎＧａＡｓ ｏｎ
ＧａＡｓ ｓｕｒｆａｃｅｓ”Ａｐｐｌ．Ｐｈｙｓ．
Ｌｅｔｔ．６３（１９３３）ｐｐ．３２０２−３２０
５」（公知例１）、を参照）。
【０００４】また、原子層エピタキシャル成長（ａｔｏ
ｍｉｃ ｌａｙｅｒ ｅｐｉｔａｘｙ：ＡＬＥ）法を適
用することに依って、直径が１５〔ｎｍ〕〜２０〔ｎ
ｍ〕、また、間隔が１００〔ｎｍ〕程度の量子ドットを
形成できることが報告されている（要すれば、「向井、
大塚、その他、“Ｓｅｌｆ−Ｆｏｒｍｅｄ Ｉｎ0.5 Ｇ
ａ0.5 Ａｓ Ｑｕａｎｔｕｍ Ｄｏｔｓ ｏｎ ＧａＡ
ｓ Ｓｕｂｓｔｒａｔｅｓ Ｅｍｉｔｔｉｎｇ ａｔ
１．３μｍ” Ｊａｎ．Ｊ．Ａｐｐｌ．Ｐｈｙｓ．Ｖｏ
ｌ．３３（１９９４）ｐｐ．Ｌ１７１０−Ｌ１７１２」
（公知例２）、を参照）。
ｍｉｃ ｌａｙｅｒ ｅｐｉｔａｘｙ：ＡＬＥ）法を適
用することに依って、直径が１５〔ｎｍ〕〜２０〔ｎ
ｍ〕、また、間隔が１００〔ｎｍ〕程度の量子ドットを
形成できることが報告されている（要すれば、「向井、
大塚、その他、“Ｓｅｌｆ−Ｆｏｒｍｅｄ Ｉｎ0.5 Ｇ
ａ0.5 Ａｓ Ｑｕａｎｔｕｍ Ｄｏｔｓ ｏｎ ＧａＡ
ｓ Ｓｕｂｓｔｒａｔｅｓ Ｅｍｉｔｔｉｎｇ ａｔ
１．３μｍ” Ｊａｎ．Ｊ．Ａｐｐｌ．Ｐｈｙｓ．Ｖｏ
ｌ．３３（１９９４）ｐｐ．Ｌ１７１０−Ｌ１７１２」
（公知例２）、を参照）。
【０００５】更にまた、有機金属気相成長（ｍｅｔａｌ
ｏｒｇａｎｉｃ ｖａｐｏｒ ｐｈａｓｅ ｅｐｉｔａ
ｘｙ：ＭＯＶＰＥ）法を適用することに依って、前記と
同様な量子ドットが形成できることが報告されている
（要すれば、「西岡、その他、“Ｈｉｇｈｌｙ Ｕｎｉ
ｆｏｍ ＩｎＧａＡｓ Ｑｕａｎｔｕｍ Ｄｏｔｓ（〜
１５ｎｍ） Ｇｒｏｗｎ ｂｙ ＭＯＣＶＤ ｏｎ Ｇ
ａＡｓ” １３ｔｈＳｙｍｐｏｓｉｕｍ ｏｎ Ａｌｌ
ｏｙ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｐｈｓｉｃｓ ａ
ｎｄ Ｅｌｅｃｔｒｏｎｉｃｓ，Ｂ−５，Ｊｕｌｙ ２
０−２２，１９９４，Ｉｚｕ−Ｎａｇａｏｋａ，」（公
知例３）、を参照）。
ｏｒｇａｎｉｃ ｖａｐｏｒ ｐｈａｓｅ ｅｐｉｔａ
ｘｙ：ＭＯＶＰＥ）法を適用することに依って、前記と
同様な量子ドットが形成できることが報告されている
（要すれば、「西岡、その他、“Ｈｉｇｈｌｙ Ｕｎｉ
ｆｏｍ ＩｎＧａＡｓ Ｑｕａｎｔｕｍ Ｄｏｔｓ（〜
１５ｎｍ） Ｇｒｏｗｎ ｂｙ ＭＯＣＶＤ ｏｎ Ｇ
ａＡｓ” １３ｔｈＳｙｍｐｏｓｉｕｍ ｏｎ Ａｌｌ
ｏｙ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｐｈｓｉｃｓ ａ
ｎｄ Ｅｌｅｃｔｒｏｎｉｃｓ，Ｂ−５，Ｊｕｌｙ ２
０−２２，１９９４，Ｉｚｕ−Ｎａｇａｏｋａ，」（公
知例３）、を参照）。
【０００６】図１３は公知例１に見られる量子ドット構
造を表す要部切断説明図である。
造を表す要部切断説明図である。
【０００７】図に於いて、（Ａ）は要部切断側面、
（Ｂ）は井戸層の平面（平面ＴＥＭ（ｔｒａｎｓｍｉｓ
ｓｉｏｎ ｅｌｅｃｔｒｏｎ ｍｉｃｒｏｓｃｏｐｙ）
像）、１は主表面の面指数が（００１）であるＧａＡｓ
基板、２はＡｌＧａＡｓバッファ層、３はＧａＡｓバリ
ヤ層、４はＩｎＧａＡｓ井戸層、４ＡはＩｎＧａＡｓ量
子ドット、５はＧａＡｓバリヤ層をそれぞれ示してい
る。
（Ｂ）は井戸層の平面（平面ＴＥＭ（ｔｒａｎｓｍｉｓ
ｓｉｏｎ ｅｌｅｃｔｒｏｎ ｍｉｃｒｏｓｃｏｐｙ）
像）、１は主表面の面指数が（００１）であるＧａＡｓ
基板、２はＡｌＧａＡｓバッファ層、３はＧａＡｓバリ
ヤ層、４はＩｎＧａＡｓ井戸層、４ＡはＩｎＧａＡｓ量
子ドット、５はＧａＡｓバリヤ層をそれぞれ示してい
る。
【０００８】この量子ドット構造では、井戸層４の構成
材料であるＩｎＧａＡｓのＩｎ組成は約０．５であっ
て、かなりＩｎリッチの状態にしてあり、この状態で井
戸層となるような薄膜を形成するとＩｎＧａＡｓ量子ド
ット４Ａが生成されるものである。
材料であるＩｎＧａＡｓのＩｎ組成は約０．５であっ
て、かなりＩｎリッチの状態にしてあり、この状態で井
戸層となるような薄膜を形成するとＩｎＧａＡｓ量子ド
ット４Ａが生成されるものである。
【０００９】
【発明が解決しようとする課題】従来の技術に於いて
は、量子井戸構造を作製する要領で量子ドットを形成し
ている為、量子ドットが二次元平面内にランダムに位置
する。また、量子ドットの密度は、成長の条件にもよる
が、高々１００〔ｎｍ〕四方に一つの割合である。
は、量子井戸構造を作製する要領で量子ドットを形成し
ている為、量子ドットが二次元平面内にランダムに位置
する。また、量子ドットの密度は、成長の条件にもよる
が、高々１００〔ｎｍ〕四方に一つの割合である。
【００１０】量子ドット間のトンネル相互作用などの物
性解明は、量子ドットの応用に必要不可欠であるが、こ
こに至るまでは、量子ドットの位置制御、高密度化もま
まならない状況であって、半導体デバイスの開発には程
遠い。
性解明は、量子ドットの応用に必要不可欠であるが、こ
こに至るまでは、量子ドットの位置制御、高密度化もま
まならない状況であって、半導体デバイスの開発には程
遠い。
【００１１】本発明は、量子ドットを制御された位置
に、しかも、高密度で形成することを比較的簡単な技術
で可能にしようとする。
に、しかも、高密度で形成することを比較的簡単な技術
で可能にしようとする。
【００１２】
【課題を解決するための手段】本発明では、基板上に基
板面と特異面（ファセット）とが表出された台形を形成
し、その台形を構成する材料に比較して熱分解温度が低
い材料を用いて更に成長を行うと、基板面と特異面との
成長速度の相違が強調され、特異面では成長が殆ど行わ
れず、基板面、即ち、台形頂面に原子が集まり、そし
て、格子定数の大きな相違の為、歪みエネルギを緩和し
ようとしてドット構造を形成する自己組織化が促進さ
れ、量子ドットが実現されることを利用する。
板面と特異面（ファセット）とが表出された台形を形成
し、その台形を構成する材料に比較して熱分解温度が低
い材料を用いて更に成長を行うと、基板面と特異面との
成長速度の相違が強調され、特異面では成長が殆ど行わ
れず、基板面、即ち、台形頂面に原子が集まり、そし
て、格子定数の大きな相違の為、歪みエネルギを緩和し
ようとしてドット構造を形成する自己組織化が促進さ
れ、量子ドットが実現されることを利用する。
【００１３】また、基板には傾斜をもたせ、その傾斜角
度にも依るが、例えば１０〔ｎｍ〕程度のテラス幅をも
ったステップ状にしてあり、従って、ＭＢＥ法やＭＯＶ
ＰＥ法に於けるステップフローモードを利用すれば、ス
テップのところから原子が埋まるようになるので、材
料、例えばＩｎＧａＡｓなどをテラス幅の任意のところ
に成長制御できるようにしたことが基本になっている。
度にも依るが、例えば１０〔ｎｍ〕程度のテラス幅をも
ったステップ状にしてあり、従って、ＭＢＥ法やＭＯＶ
ＰＥ法に於けるステップフローモードを利用すれば、ス
テップのところから原子が埋まるようになるので、材
料、例えばＩｎＧａＡｓなどをテラス幅の任意のところ
に成長制御できるようにしたことが基本になっている。
【００１４】図１及び図２は本発明の原理を説明する為
の量子ドット構造を表す要部平面説明図及び要部切断説
明図である。
の量子ドット構造を表す要部平面説明図及び要部切断説
明図である。
【００１５】図１に於いて、（Ａ）は要部平面、（Ｂ）
は（Ａ）に見られる円で囲んだ部分を拡大した要部平面
をそれぞれ示している。
は（Ａ）に見られる円で囲んだ部分を拡大した要部平面
をそれぞれ示している。
【００１６】図２に於いて、（Ａ）は図１の線Ｘ−Ｘに
沿う要部切断正面、（Ｂ）は図１の線Ｙ−Ｙに沿う要部
切断側面、（Ｃ）は（Ｂ）に見られる円で囲んだ部分を
拡大した要部切断側面をそれぞれ示している。
沿う要部切断正面、（Ｂ）は図１の線Ｙ−Ｙに沿う要部
切断側面、（Ｃ）は（Ｂ）に見られる円で囲んだ部分を
拡大した要部切断側面をそれぞれ示している。
【００１７】図１及び図２に於いて、１１は面指数（０
０１）から僅かにオフしている主表面をもつＧａＡｓ基
板、１２はＳｉＯ2 からなる絶縁膜、１３はＧａＡｓか
らなる台形半導体層、１３Ａは台形半導体層１３に於け
るファセット、１４は量子ドット層、１４Ａは例えばＩ
ｎＧａＡｓからなる量子ドット領域、１４Ｂは例えばＧ
ａＡｓやＩｎＡｌＧａＡｓＰなどからなるバリヤ領域、
θは基板１１の主表面（従って、台形半導体層１３の頂
面）がなす傾斜角、Ｌは台形半導体層１３の頂面に生成
されるテラスの幅をそれぞれ示している。
０１）から僅かにオフしている主表面をもつＧａＡｓ基
板、１２はＳｉＯ2 からなる絶縁膜、１３はＧａＡｓか
らなる台形半導体層、１３Ａは台形半導体層１３に於け
るファセット、１４は量子ドット層、１４Ａは例えばＩ
ｎＧａＡｓからなる量子ドット領域、１４Ｂは例えばＧ
ａＡｓやＩｎＡｌＧａＡｓＰなどからなるバリヤ領域、
θは基板１１の主表面（従って、台形半導体層１３の頂
面）がなす傾斜角、Ｌは台形半導体層１３の頂面に生成
されるテラスの幅をそれぞれ示している。
【００１８】図示された量子ドット構造に於いては、基
板１１の主表面に傾斜をもたせてある為、図２の（Ｃ）
に見られるように台形半導体層１３の頂面には階段状の
テラスが生成される。
板１１の主表面に傾斜をもたせてある為、図２の（Ｃ）
に見られるように台形半導体層１３の頂面には階段状の
テラスが生成される。
【００１９】テラスの高さは１原子層であってａ0 ／２
（ａ0 ＝基板１１の格子定数）で表され、ｔａｎθ＝
（ａ0 ／２）／Ｌとなる。
（ａ0 ＝基板１１の格子定数）で表され、ｔａｎθ＝
（ａ0 ／２）／Ｌとなる。
【００２０】通常、ファセット１３Ａ上に於ける結晶成
長は、基板面、従って、台形半導体層１３の頂面に於け
る結晶成長に比較して少なくすることが可能であり、実
際に例えば（１００）面と（１１１）Ｂ面とでは、（１
１１）Ｂ面のほうが遙に少ない。一般に、結晶の成長速
度は、（１１１）Ｂ≪（１１１）Ａ＜（１００）、であ
る。
長は、基板面、従って、台形半導体層１３の頂面に於け
る結晶成長に比較して少なくすることが可能であり、実
際に例えば（１００）面と（１１１）Ｂ面とでは、（１
１１）Ｂ面のほうが遙に少ない。一般に、結晶の成長速
度は、（１１１）Ｂ≪（１１１）Ａ＜（１００）、であ
る。
【００２１】図１及び図２について説明した量子ドット
構造を製造するには、基板１１の主表面を〔１１０〕方
向に傾斜を付与し、その上にＳｉＯ2 からなる絶縁膜１
２を形成し、絶縁膜１２にストライプ溝を形成し、表出
された基板１１上に台形半導体層１３を形成し、台形半
導体層１３の頂面にステップフローモードのＭＢＥ法を
適用してＩｎＧａＡｓ／ＧａＡｓを成長させた場合、基
板１１の傾斜角が１°であれば、約８〔ｎｍ〕間隔で量
子ドット領域１４Ａを形成することができる。
構造を製造するには、基板１１の主表面を〔１１０〕方
向に傾斜を付与し、その上にＳｉＯ2 からなる絶縁膜１
２を形成し、絶縁膜１２にストライプ溝を形成し、表出
された基板１１上に台形半導体層１３を形成し、台形半
導体層１３の頂面にステップフローモードのＭＢＥ法を
適用してＩｎＧａＡｓ／ＧａＡｓを成長させた場合、基
板１１の傾斜角が１°であれば、約８〔ｎｍ〕間隔で量
子ドット領域１４Ａを形成することができる。
【００２２】勿論、量子ドット領域１４Ａの間には、電
子がトンネリング可能なバリヤ領域１４Ｂが形成されて
いる為、各量子ドット領域１４Ａ間のトンネリングに依
る輸送現象などを調べることができ、これは、単電子素
子や量子ドット・メモリなど量子半導体素子の実現に道
を開くものと考えて良い。
子がトンネリング可能なバリヤ領域１４Ｂが形成されて
いる為、各量子ドット領域１４Ａ間のトンネリングに依
る輸送現象などを調べることができ、これは、単電子素
子や量子ドット・メモリなど量子半導体素子の実現に道
を開くものと考えて良い。
【００２３】図から明らかなように、本発明に依る量子
ドット領域１４Ａは、列をなすように形成することがで
き、この構造は、量子箱細線（要すれば、「榊、“Ｑｕ
ａｎｔｕｍ Ｗｉｒｅ Ｓｕｐｅｒｌａｔｔｉｃｅｓ
ａｎｄ Ｃｏｕｐｌｅｄ Ｑｕａｎｔｕｍ Ｂｏｘ Ａ
ｒｒａｙｓ： Ａ Ｎｏｖｅｌ Ｍｅｔｈｏｄ ｔｏＳ
ｕｐｐｒｅｓｓ Ｏｐｔｉｃａｌ Ｐｈｏｎｏｎ Ｓｃ
ａｔｔｅｒｉｎｇｉｎ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ
ｓ” Ｊａｎ．Ｊ．Ａｐｐｌ．Ｐｈｙｓ．Ｖｏｌ．２
８，Ｎｏ．２，Ｆｅｂ．１９８９，ｐｐ．Ｌ３１４−Ｌ
３１６」（公知例４）、を参照）と同様になり、従っ
て、光学フォノン散乱が抑制され、電子の移動度が向上
するであろうことが充分に期待できる。
ドット領域１４Ａは、列をなすように形成することがで
き、この構造は、量子箱細線（要すれば、「榊、“Ｑｕ
ａｎｔｕｍ Ｗｉｒｅ Ｓｕｐｅｒｌａｔｔｉｃｅｓ
ａｎｄ Ｃｏｕｐｌｅｄ Ｑｕａｎｔｕｍ Ｂｏｘ Ａ
ｒｒａｙｓ： Ａ Ｎｏｖｅｌ Ｍｅｔｈｏｄ ｔｏＳ
ｕｐｐｒｅｓｓ Ｏｐｔｉｃａｌ Ｐｈｏｎｏｎ Ｓｃ
ａｔｔｅｒｉｎｇｉｎ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ
ｓ” Ｊａｎ．Ｊ．Ａｐｐｌ．Ｐｈｙｓ．Ｖｏｌ．２
８，Ｎｏ．２，Ｆｅｂ．１９８９，ｐｐ．Ｌ３１４−Ｌ
３１６」（公知例４）、を参照）と同様になり、従っ
て、光学フォノン散乱が抑制され、電子の移動度が向上
するであろうことが充分に期待できる。
【００２４】尚、台形半導体層１３に於ける頂面の幅
は、結晶の成長速度に依って制御することができ、従っ
て、テラス幅Ｌと前記頂面の幅との兼ね合いは、一つの
テラス幅Ｌ内に入れる量子ドット領域１４Ａの数で任意
に決めることができる。
は、結晶の成長速度に依って制御することができ、従っ
て、テラス幅Ｌと前記頂面の幅との兼ね合いは、一つの
テラス幅Ｌ内に入れる量子ドット領域１４Ａの数で任意
に決めることができる。
【００２５】前記したところから、本発明に依る量子構
造及びその製造方法に於いては、 （１）テラス構造を生成する為に結晶面の特定方向に僅
かに傾斜させた主表面をもつ化合物半導体基板（例えば
半絶縁性ＧａＡｓ基板２１）と、前記化合物半導体基板
上に形成され且つ前記傾斜方向と同一方向に延在するス
トライプの開口（例えば開口２２Ａ）を有して選択成長
用マスクの作用をする絶縁膜（例えば絶縁膜２２）と、
前記開口内に表出された前記化合物半導体基板上に積層
形成され格子定数が前記化合物半導体基板と本質的に同
じであると共に前記ストライプに沿う側面が特異面をな
し且つ頂面にテラス（例えば図２に於ける（Ｃ）参照）
が生成された化合物半導体台形層（例えばＧａＡｓ台形
層２３）と、前記化合物半導体台形層の頂面に在るテラ
ス上のストライプ方向に交互に連接した状態に形成され
前記化合物半導体台形層と格子定数を異にすると共に禁
制帯幅が小さい第一の化合物半導体層（例えばＩｎＧａ
Ａｓ量子ドット領域２４Ａ）及び前記第一の化合物半導
体層の禁制帯幅に比較して大きい禁制帯幅を有する第二
の化合物半導体層（例えばＧａＡｓバリヤ領域２４Ｂ）
と、前記第一の化合物半導体層の禁制帯幅に比較して大
きい禁制帯幅を有すると共に格子定数が前記化合物半導
体台形層の格子定数と実質的に等しく且つ少なくとも前
記第一の化合物半導体層及び前記第二の化合物半導体層
を覆って前記第一の化合物半導体層を量子ドットとして
構成する為の第三の化合物半導体層（例えばＧａＡｓ上
側バリヤ層２５）とを備えてなることを特徴とするか、
或いは、
造及びその製造方法に於いては、 （１）テラス構造を生成する為に結晶面の特定方向に僅
かに傾斜させた主表面をもつ化合物半導体基板（例えば
半絶縁性ＧａＡｓ基板２１）と、前記化合物半導体基板
上に形成され且つ前記傾斜方向と同一方向に延在するス
トライプの開口（例えば開口２２Ａ）を有して選択成長
用マスクの作用をする絶縁膜（例えば絶縁膜２２）と、
前記開口内に表出された前記化合物半導体基板上に積層
形成され格子定数が前記化合物半導体基板と本質的に同
じであると共に前記ストライプに沿う側面が特異面をな
し且つ頂面にテラス（例えば図２に於ける（Ｃ）参照）
が生成された化合物半導体台形層（例えばＧａＡｓ台形
層２３）と、前記化合物半導体台形層の頂面に在るテラ
ス上のストライプ方向に交互に連接した状態に形成され
前記化合物半導体台形層と格子定数を異にすると共に禁
制帯幅が小さい第一の化合物半導体層（例えばＩｎＧａ
Ａｓ量子ドット領域２４Ａ）及び前記第一の化合物半導
体層の禁制帯幅に比較して大きい禁制帯幅を有する第二
の化合物半導体層（例えばＧａＡｓバリヤ領域２４Ｂ）
と、前記第一の化合物半導体層の禁制帯幅に比較して大
きい禁制帯幅を有すると共に格子定数が前記化合物半導
体台形層の格子定数と実質的に等しく且つ少なくとも前
記第一の化合物半導体層及び前記第二の化合物半導体層
を覆って前記第一の化合物半導体層を量子ドットとして
構成する為の第三の化合物半導体層（例えばＧａＡｓ上
側バリヤ層２５）とを備えてなることを特徴とするか、
或いは、
【００２６】（２）前記（１）に於いて、第一の化合物
半導体層及び第二の化合物半導体層及びそれ等を覆う第
三の化合物半導体層からなる構成の複数が積層形成され
てなることを特徴とするか、或いは、
半導体層及び第二の化合物半導体層及びそれ等を覆う第
三の化合物半導体層からなる構成の複数が積層形成され
てなることを特徴とするか、或いは、
【００２７】（３）テラス構造を生成する為に結晶面の
特定方向に僅かに傾斜させた主表面をもつ化合物半導体
基板（例えば半絶縁性ＧａＡｓ基板２１）に前記傾斜方
向と同一方向に延在するストライプの開口（例えば開口
２２Ａ）を有する絶縁膜（例えば絶縁膜２２）を形成す
る工程と、次いで、前記絶縁膜を選択成長用マスクとし
て前記開口内の前記化合物半導体基板上に格子定数が前
記化合物半導体基板と本質的に同じであると共に前記ス
トライプに沿う側面が特異面をなし且つ頂面にテラス
（例えば図２に於ける（Ｃ）参照）をもつ化合物半導体
台形層（例えばＧａＡｓ台形層２３）を積層成長させる
工程と、次いで、ステップフローモードの結晶成長技術
を適用して化合物半導体台形層の頂面に在るテラス上の
ストライプ方向に前記化合物半導体台形層と格子定数を
異にすると共に禁制帯幅が小さい第一の化合物半導体層
（例えばＩｎＧａＡｓ量子ドット領域２４Ａ）及び前記
第一の化合物半導体層の禁制帯幅に比較して大きい禁制
帯幅を有する第二の化合物半導体層（例えばＧａＡｓバ
リヤ領域２４Ｂ）を前記化合物半導体台形層の頂面に在
るテラス上のストライプ方向に交互に連接した状態に形
成する工程と、次いで、前記第一の化合物半導体層の禁
制帯幅に比較して大きい禁制帯幅を有すると共に格子定
数が前記化合物半導体台形層の格子定数と実質的に等し
い第三の化合物半導体層（例えばＧａＡｓ上側バリヤ層
２５）を少なくとも前記第一の化合物半導体層及び前記
第二の化合物半導体層を覆うように形成して前記第一の
化合物半導体層を量子ドットとして構成する工程とが含
まれてなることを特徴とするか、或いは、
特定方向に僅かに傾斜させた主表面をもつ化合物半導体
基板（例えば半絶縁性ＧａＡｓ基板２１）に前記傾斜方
向と同一方向に延在するストライプの開口（例えば開口
２２Ａ）を有する絶縁膜（例えば絶縁膜２２）を形成す
る工程と、次いで、前記絶縁膜を選択成長用マスクとし
て前記開口内の前記化合物半導体基板上に格子定数が前
記化合物半導体基板と本質的に同じであると共に前記ス
トライプに沿う側面が特異面をなし且つ頂面にテラス
（例えば図２に於ける（Ｃ）参照）をもつ化合物半導体
台形層（例えばＧａＡｓ台形層２３）を積層成長させる
工程と、次いで、ステップフローモードの結晶成長技術
を適用して化合物半導体台形層の頂面に在るテラス上の
ストライプ方向に前記化合物半導体台形層と格子定数を
異にすると共に禁制帯幅が小さい第一の化合物半導体層
（例えばＩｎＧａＡｓ量子ドット領域２４Ａ）及び前記
第一の化合物半導体層の禁制帯幅に比較して大きい禁制
帯幅を有する第二の化合物半導体層（例えばＧａＡｓバ
リヤ領域２４Ｂ）を前記化合物半導体台形層の頂面に在
るテラス上のストライプ方向に交互に連接した状態に形
成する工程と、次いで、前記第一の化合物半導体層の禁
制帯幅に比較して大きい禁制帯幅を有すると共に格子定
数が前記化合物半導体台形層の格子定数と実質的に等し
い第三の化合物半導体層（例えばＧａＡｓ上側バリヤ層
２５）を少なくとも前記第一の化合物半導体層及び前記
第二の化合物半導体層を覆うように形成して前記第一の
化合物半導体層を量子ドットとして構成する工程とが含
まれてなることを特徴とするか、或いは、
【００２８】（４）前記（３）に於いて、化合物半導体
基板の傾斜方向が〔１１０〕である場合に第一の化合物
半導体層並びに第二の化合物半導体層をステップフロー
モードのガス・ソース分子線エピタキシャル成長法を適
用して成長させることを特徴とするか、或いは、
基板の傾斜方向が〔１１０〕である場合に第一の化合物
半導体層並びに第二の化合物半導体層をステップフロー
モードのガス・ソース分子線エピタキシャル成長法を適
用して成長させることを特徴とするか、或いは、
【００２９】（５）前記（３）に於いて、化合物半導体
基板の傾斜方向が〔−１１０〕である場合に第一の化合
物半導体層並びに第二の化合物半導体層をステップフロ
ーモードの有機金属気相成長法を適用して成長させるこ
とを特徴とする。
基板の傾斜方向が〔−１１０〕である場合に第一の化合
物半導体層並びに第二の化合物半導体層をステップフロ
ーモードの有機金属気相成長法を適用して成長させるこ
とを特徴とする。
【００３０】
【作用】前記手段を採ることに依り、規則正しい周期構
造をなす量子ドットを高線密度に、しかも、比較的容易
に実現することができるので、この量子ドット・デバイ
スを用いることで、量子ドット間に於ける電子の輸送現
象を調べることが可能となり、単電子素子や量子ドット
・メモリなど、量子半導体装置を開発することが可能に
なる。
造をなす量子ドットを高線密度に、しかも、比較的容易
に実現することができるので、この量子ドット・デバイ
スを用いることで、量子ドット間に於ける電子の輸送現
象を調べることが可能となり、単電子素子や量子ドット
・メモリなど、量子半導体装置を開発することが可能に
なる。
【００３１】
【実施例】図３は本発明に於ける物の一実施例を表す要
部平面説明図、図４は同じく要部切断説明図である。
尚、図４の（Ａ）は要部切断正面、図４の（Ｂ）は要部
切断側面である。
部平面説明図、図４は同じく要部切断説明図である。
尚、図４の（Ａ）は要部切断正面、図４の（Ｂ）は要部
切断側面である。
【００３２】図３並びに図４に於いて、２１は面指数
（００１）から〔１１０〕方向に１°オフした主表面を
もつ半絶縁性ＧａＡｓ基板、２２はストライプの開口２
２ＡをもったＳｉＯ2 からなる絶縁膜、２３はＧａＡｓ
台形層、２３Ａは面指数（１１１）Ｂのファセット、２
４は量子ドット層、２４ＡはＩｎＧａＡｓ量子ドット領
域、２４ＢはＧａＡｓバリヤ領域、２５はＧａＡｓ上側
バリヤ層をそれぞれ示している。尚、台形層２３に見ら
れる多数の線はテラスに於ける段差を表している。
（００１）から〔１１０〕方向に１°オフした主表面を
もつ半絶縁性ＧａＡｓ基板、２２はストライプの開口２
２ＡをもったＳｉＯ2 からなる絶縁膜、２３はＧａＡｓ
台形層、２３Ａは面指数（１１１）Ｂのファセット、２
４は量子ドット層、２４ＡはＩｎＧａＡｓ量子ドット領
域、２４ＢはＧａＡｓバリヤ領域、２５はＧａＡｓ上側
バリヤ層をそれぞれ示している。尚、台形層２３に見ら
れる多数の線はテラスに於ける段差を表している。
【００３３】図５乃至図７は本発明に於ける方法の一実
施例を説明する為の工程要所に於ける量子ドット構造を
表す要部切断正面図であり、以下、これ等の図を参照し
つつ解説する。
施例を説明する為の工程要所に於ける量子ドット構造を
表す要部切断正面図であり、以下、これ等の図を参照し
つつ解説する。
【００３４】図５（Ａ）参照 ５−（１）化学気相成長（ｃｈｅｍｉｃａｌ ｖａｐｏ
ｒ ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）法を適用すること
に依り、面指数（００１）から〔１１０〕方向に１°オ
フした主表面をもつ半絶縁性ＧａＡｓ基板２１上に厚さ
が例えば１００〔ｎｍ〕のＳｉＯ2 からなる絶縁膜２２
を形成する。
ｒ ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）法を適用すること
に依り、面指数（００１）から〔１１０〕方向に１°オ
フした主表面をもつ半絶縁性ＧａＡｓ基板２１上に厚さ
が例えば１００〔ｎｍ〕のＳｉＯ2 からなる絶縁膜２２
を形成する。
【００３５】図５（Ｂ）参照 ５−（２）リソグラフィ技術に於けるレジスト・プロセ
スを適用することに依り、絶縁膜２２上に〔１１０〕方
向に長軸が向いた０．５〔μｍ〕×１０〔μｍ〕の開口
３０Ａをもつレジスト膜３０を形成する。
スを適用することに依り、絶縁膜２２上に〔１１０〕方
向に長軸が向いた０．５〔μｍ〕×１０〔μｍ〕の開口
３０Ａをもつレジスト膜３０を形成する。
【００３６】この場合、電子ビーム露光法を利用すれ
ば、開口３０Ａの幅、及び、開口３０Ａ間の距離、即
ち、線間距離を容易に小さくすることができる。
ば、開口３０Ａの幅、及び、開口３０Ａ間の距離、即
ち、線間距離を容易に小さくすることができる。
【００３７】図６（Ａ）参照 ６−（１）エッチャントをＨＦ：ＮＨ4 Ｆ＝１：２０の
エッチング液とするウエット・エッチング法を適用する
ことに依り、レジスト膜３０をマスクとしてＳｉＯ2か
らなる絶縁膜２２のエッチングを行って開口２２Ａを形
成する。尚、この場合、開口２２Ａの線幅は０．７〔μ
ｍ〕となる。
エッチング液とするウエット・エッチング法を適用する
ことに依り、レジスト膜３０をマスクとしてＳｉＯ2か
らなる絶縁膜２２のエッチングを行って開口２２Ａを形
成する。尚、この場合、開口２２Ａの線幅は０．７〔μ
ｍ〕となる。
【００３８】６−（２）レジスト剥離液中に浸漬してレ
ジスト膜３０を除去する。
ジスト膜３０を除去する。
【００３９】図６（Ｂ）参照 ６−（３）ガス・ソースＭＢＥ法を適用することに依
り、開口２２Ａ内に表出されている基板２１上にＧａＡ
ｓからなる台形層２３を形成する。
り、開口２２Ａ内に表出されている基板２１上にＧａＡ
ｓからなる台形層２３を形成する。
【００４０】この台形層２３は、両側のファセットに於
ける面指数が（１１１）Ｂであることから、層厚ｄ〔ｎ
ｍ〕は、台形の上底を２ａ〔ｎｍ〕、また、下底を２ｂ
〔ｎｍ〕とすると、 ｄ＝（ｂ−ａ）・ｔａｎ（１／√３） の式に依って、予め設計することができる。
ける面指数が（１１１）Ｂであることから、層厚ｄ〔ｎ
ｍ〕は、台形の上底を２ａ〔ｎｍ〕、また、下底を２ｂ
〔ｎｍ〕とすると、 ｄ＝（ｂ−ａ）・ｔａｎ（１／√３） の式に依って、予め設計することができる。
【００４１】図７（Ａ）参照 ７−（１）ＭＢＥ法のステップフローモードを適用する
ことに依り、Ｉｎ組成比が例えば０．５程度であるＩｎ
ＧａＡｓを成長させる。
ことに依り、Ｉｎ組成比が例えば０．５程度であるＩｎ
ＧａＡｓを成長させる。
【００４２】この成長を行った場合、歪みが存在するこ
と、そして、ＩｎＧａＡｓの熱分解温度が３９０〔℃〕
と低いことから、Ｉｎの小滴（ｄｒｏｐｌｅｔ）を含ん
だＩｎＧａＡｓ領域が形成される。
と、そして、ＩｎＧａＡｓの熱分解温度が３９０〔℃〕
と低いことから、Ｉｎの小滴（ｄｒｏｐｌｅｔ）を含ん
だＩｎＧａＡｓ領域が形成される。
【００４３】７−（２）引き続き、ＧａＡｓの成長を行
うと、台形層２３の頂面に在る１テラス内にＩｎＧａＡ
ｓ領域とＧａＡｓ領域とが横方向に連接して形成された
量子ドット層２４を得ることができる。尚、ＧａＡｓ領
域は断面の関係で図示されていない。
うと、台形層２３の頂面に在る１テラス内にＩｎＧａＡ
ｓ領域とＧａＡｓ領域とが横方向に連接して形成された
量子ドット層２４を得ることができる。尚、ＧａＡｓ領
域は断面の関係で図示されていない。
【００４４】前記ＧａＡｓ領域は、バリヤの作用をする
ものである為、ＩｎＧａＡｓに対してバリヤとなる他の
材料、例えばＡｌＧａＡｓやＩｎＧａＰなど、適宜のも
のに代替して良い。
ものである為、ＩｎＧａＡｓに対してバリヤとなる他の
材料、例えばＡｌＧａＡｓやＩｎＧａＰなど、適宜のも
のに代替して良い。
【００４５】図７（Ｂ）参照 ７−（３）前記７−（１）及び７−（２）の工程を例え
ば５回乃至６回程度繰り返すことに依り、ＩｎＧａＡｓ
／ＧａＡｓからなる横方向超格子が得られ、この後、通
常の技術を適用してＧａＡｓからなる上側バリヤ層２５
を成長させて量子ドット構造が完成され、前記ＩｎＧａ
Ａｓ領域は、ＩｎＧａＡｓ量子ドット領域として動作し
得るものとなり、図７に於いては、図３及び図４と同
様、これを記号２４Ａで指示してある。
ば５回乃至６回程度繰り返すことに依り、ＩｎＧａＡｓ
／ＧａＡｓからなる横方向超格子が得られ、この後、通
常の技術を適用してＧａＡｓからなる上側バリヤ層２５
を成長させて量子ドット構造が完成され、前記ＩｎＧａ
Ａｓ領域は、ＩｎＧａＡｓ量子ドット領域として動作し
得るものとなり、図７に於いては、図３及び図４と同
様、これを記号２４Ａで指示してある。
【００４６】前記説明した工程に依って作製される量子
ドット構造の台形層２３に於ける頂面に生成される各テ
ラスの幅Ｌ〔ｎｍ〕は、傾斜角度θ°、基板格子定数α
〔ｎｍ〕、ステップ高さ１原子層、ｔａｎ（θ）≒θと
すると、 Ｌ＝α／４θ・１８０／π で表すことができる。例えば、θ＝１°の場合、Ｌ＝
８．１〔ｎｍ〕となり、従って、周期が８．１〔ｎｍ〕
の量子ドット列が得られることになる。
ドット構造の台形層２３に於ける頂面に生成される各テ
ラスの幅Ｌ〔ｎｍ〕は、傾斜角度θ°、基板格子定数α
〔ｎｍ〕、ステップ高さ１原子層、ｔａｎ（θ）≒θと
すると、 Ｌ＝α／４θ・１８０／π で表すことができる。例えば、θ＝１°の場合、Ｌ＝
８．１〔ｎｍ〕となり、従って、周期が８．１〔ｎｍ〕
の量子ドット列が得られることになる。
【００４７】尚、ＩｎＧａＡｓからなる量子ドット領域
２４Ａは、テラス幅の任意の位置に成長可能であるか
ら、位置制御可能な高線密度の量子ドット構造を実現す
ることができる。
２４Ａは、テラス幅の任意の位置に成長可能であるか
ら、位置制御可能な高線密度の量子ドット構造を実現す
ることができる。
【００４８】図８は本発明に於ける物の他の実施例を表
す要部平面説明図、図９は同じく要部切断説明図であ
る。尚、図９の（Ａ）は要部切断正面、図９の（Ｂ）は
要部切断側面である。
す要部平面説明図、図９は同じく要部切断説明図であ
る。尚、図９の（Ａ）は要部切断正面、図９の（Ｂ）は
要部切断側面である。
【００４９】図８及び図９に於いて、３１は面指数（０
０１）から〔−１１０〕方向に１°オフした主表面をも
つ半絶縁性ＧａＡｓ基板、３２はストライプの開口をも
ったＳｉＯ2 からなる絶縁膜、３３はＧａＡｓ台形層、
３３Ａは面指数（１１１）Ａのファセット、３４は量子
ドット層、３４ＡはＩｎＧａＡｓ量子ドット領域、３４
ＢはＧａＡｓバリヤ領域、３５はＧａＡｓ上側バリヤ層
をそれぞれ示している。尚、台形層３３に見られる多数
の線はテラスに於ける段差を表している。
０１）から〔−１１０〕方向に１°オフした主表面をも
つ半絶縁性ＧａＡｓ基板、３２はストライプの開口をも
ったＳｉＯ2 からなる絶縁膜、３３はＧａＡｓ台形層、
３３Ａは面指数（１１１）Ａのファセット、３４は量子
ドット層、３４ＡはＩｎＧａＡｓ量子ドット領域、３４
ＢはＧａＡｓバリヤ領域、３５はＧａＡｓ上側バリヤ層
をそれぞれ示している。尚、台形層３３に見られる多数
の線はテラスに於ける段差を表している。
【００５０】図１０乃至図１２は本発明に於ける方法の
一実施例を説明する為の工程要所に於ける量子ドット構
造を表す要部切断正面図であり、以下、これ等の図を参
照しつつ解説する。尚、さきに説明した実施例では、結
晶成長技術にＭＢＥ法を適用しているのに対し、本実施
例では、ＭＯＶＰＥ法を採用したところに主たる相違点
がある。
一実施例を説明する為の工程要所に於ける量子ドット構
造を表す要部切断正面図であり、以下、これ等の図を参
照しつつ解説する。尚、さきに説明した実施例では、結
晶成長技術にＭＢＥ法を適用しているのに対し、本実施
例では、ＭＯＶＰＥ法を採用したところに主たる相違点
がある。
【００５１】図１０（Ａ）参照 １０−（１）ＣＶＤ法を適用することに依り、面指数
（００１）から〔−１１０〕方向に１°オフした主表面
をもつ半絶縁性ＧａＡｓ基板３１上に厚さが例えば１０
０〔ｎｍ〕のＳｉＯ2 からなる絶縁膜３２を形成する。
（００１）から〔−１１０〕方向に１°オフした主表面
をもつ半絶縁性ＧａＡｓ基板３１上に厚さが例えば１０
０〔ｎｍ〕のＳｉＯ2 からなる絶縁膜３２を形成する。
【００５２】図１０（Ｂ）参照 １０−（２）リソグラフィ技術に於けるレジスト・プロ
セスを適用することに依り、絶縁膜３２上に〔−１１
０〕方向に長軸が向いた０．５〔μｍ〕×１０〔μｍ〕
の開口４０Ａをもつレジスト膜４０を形成する。
セスを適用することに依り、絶縁膜３２上に〔−１１
０〕方向に長軸が向いた０．５〔μｍ〕×１０〔μｍ〕
の開口４０Ａをもつレジスト膜４０を形成する。
【００５３】図１１（Ａ）参照 １１−（１）エッチャントをＨＦ：ＮＨ4 Ｆ＝１：２０
のエッチング液とするウエット・エッチング法を適用す
ることに依り、レジスト膜４０をマスクとしてＳｉＯ2
からなる絶縁膜３２のエッチングを行って開口３２Ａを
形成する。尚、この場合、開口３２Ａの線幅は０．７
〔μｍ〕となる。
のエッチング液とするウエット・エッチング法を適用す
ることに依り、レジスト膜４０をマスクとしてＳｉＯ2
からなる絶縁膜３２のエッチングを行って開口３２Ａを
形成する。尚、この場合、開口３２Ａの線幅は０．７
〔μｍ〕となる。
【００５４】１１−（２）レジスト剥離液中に浸漬して
レジスト膜４０を除去する。
レジスト膜４０を除去する。
【００５５】図１１（Ｂ）参照 １１−（３）ＭＯＶＰＥ法を適用することに依って、開
口３２Ａ内に表出されている基板３１上にＧａＡｓから
なる台形層３３を形成する。
口３２Ａ内に表出されている基板３１上にＧａＡｓから
なる台形層３３を形成する。
【００５６】この台形層３３に於ける両側のファセット
３３Ａの面指数は（１１１）Ａであることから、成長速
度は（００１）面に比較すれば小さくはあるが、ファセ
ット３３Ａ上にも結晶が成長される。
３３Ａの面指数は（１１１）Ａであることから、成長速
度は（００１）面に比較すれば小さくはあるが、ファセ
ット３３Ａ上にも結晶が成長される。
【００５７】図１２（Ａ）参照 １２−（１）ＭＯＶＰＥ法のステップフローモードを適
用することに依り、Ｉｎ組成比が例えば０．５程度であ
るＩｎＧａＡｓを成長させる。
用することに依り、Ｉｎ組成比が例えば０．５程度であ
るＩｎＧａＡｓを成長させる。
【００５８】この成長を行った場合に於いても、Ｉｎの
小滴を含んだＩｎＧａＡｓ領域が形成され、そのＩｎＧ
ａＡｓ領域は、前記したように、台形層３３の頂面に於
けるテラスのみならず、ファセット３３Ａ上にも形成さ
れる。
小滴を含んだＩｎＧａＡｓ領域が形成され、そのＩｎＧ
ａＡｓ領域は、前記したように、台形層３３の頂面に於
けるテラスのみならず、ファセット３３Ａ上にも形成さ
れる。
【００５９】１２−（２）引き続き、ＧａＡｓの成長を
行うと、台形層３３の頂面に在る１テラス内にＩｎＧａ
Ａｓ領域とＧａＡｓ領域とが横方向に連接して形成され
た量子ドット層３４を得ることができる。尚、ＧａＡｓ
領域は断面の関係で図示されていない。
行うと、台形層３３の頂面に在る１テラス内にＩｎＧａ
Ａｓ領域とＧａＡｓ領域とが横方向に連接して形成され
た量子ドット層３４を得ることができる。尚、ＧａＡｓ
領域は断面の関係で図示されていない。
【００６０】前記ＧａＡｓ領域は、バリヤの作用をする
ものである為、ＩｎＧａＡｓに対してバリヤとなる他の
材料、例えばＡｌＧａＡｓやＩｎＧａＰなど、適宜のも
のに代替することができる。
ものである為、ＩｎＧａＡｓに対してバリヤとなる他の
材料、例えばＡｌＧａＡｓやＩｎＧａＰなど、適宜のも
のに代替することができる。
【００６１】図１２（Ｂ）参照 １２−（３）前記１２−（１）及び１２−（２）の工程
を例えば５回乃至６回程度繰り返すことに依り、ＩｎＧ
ａＡｓ／ＧａＡｓからなる横方向超格子が得られ、この
後、通常の技術を適用してＧａＡｓからなる上側バリヤ
層３５を成長させて量子ドット構造が完成され、前記Ｉ
ｎＧａＡｓ領域は、ＩｎＧａＡｓ量子ドット領域として
動作し得るものとなり、図１２に於いては、図８及び図
９と同様、これを記号３４Ａで指示してある。
を例えば５回乃至６回程度繰り返すことに依り、ＩｎＧ
ａＡｓ／ＧａＡｓからなる横方向超格子が得られ、この
後、通常の技術を適用してＧａＡｓからなる上側バリヤ
層３５を成長させて量子ドット構造が完成され、前記Ｉ
ｎＧａＡｓ領域は、ＩｎＧａＡｓ量子ドット領域として
動作し得るものとなり、図１２に於いては、図８及び図
９と同様、これを記号３４Ａで指示してある。
【００６２】本実施例に於いて、量子ドット構造を形成
すると、台形層３３の頂面、即ち、（００１）面だけで
なく、ファセット３３Ａにも形成される可能性はある
が、ステップ制御が困難となるのは明らかであるから、
使用できるのは（００１）面のみである。
すると、台形層３３の頂面、即ち、（００１）面だけで
なく、ファセット３３Ａにも形成される可能性はある
が、ステップ制御が困難となるのは明らかであるから、
使用できるのは（００１）面のみである。
【００６３】前記何れの実施例に於いても、ＧａＡｓ基
板にＩｎＧａＡｓ量子ドットを形成したものであるが、
この他、ＩｎＰ基板を用いて、ＩｎＰとは格子が整合し
ない材料を積層すれば、量子ドット構造を作製すること
ができる。
板にＩｎＧａＡｓ量子ドットを形成したものであるが、
この他、ＩｎＰ基板を用いて、ＩｎＰとは格子が整合し
ない材料を積層すれば、量子ドット構造を作製すること
ができる。
【００６４】また、前記何れの実施例に於いても、量子
ドット及びバリヤはノンドープとしたが、必要に応じて
不純物をドーピングして良い。
ドット及びバリヤはノンドープとしたが、必要に応じて
不純物をドーピングして良い。
【００６５】
【発明の効果】本発明に依る量子ドット構造及びその製
造方法に於いては、テラス構造を生成する為に結晶面の
特定方向に僅かに傾斜させた主表面をもつ化合物半導体
基板上に傾斜方向と同一方向に延在するストライプの開
口を有して選択成長用マスクの作用をする絶縁膜が形成
され、開口内の基板上に格子定数が基板と本質的に同じ
であると共に前記ストライプに沿う側面が特異面をなし
且つ頂面にテラスが生成された化合物半導体台形層が積
層形成され、台形層の頂面に在るテラス上に台形層と格
子定数を異にすると共に禁制帯幅が小さい第一の化合物
半導体層及び第一の化合物半導体層の禁制帯幅に比較し
て大きい禁制帯幅を有する第二の化合物半導体層がスト
ライプ方向に交互に連接した状態に形成され、第一の化
合物半導体層の禁制帯幅に比較して大きい禁制帯幅を有
すると共に格子定数が台形層の格子定数と実質的に等し
く且つ少なくとも第一の化合物半導体層及び第二の化合
物半導体層を覆って第一の化合物半導体層を量子ドット
とする為の第三の化合物半導体層が形成される。
造方法に於いては、テラス構造を生成する為に結晶面の
特定方向に僅かに傾斜させた主表面をもつ化合物半導体
基板上に傾斜方向と同一方向に延在するストライプの開
口を有して選択成長用マスクの作用をする絶縁膜が形成
され、開口内の基板上に格子定数が基板と本質的に同じ
であると共に前記ストライプに沿う側面が特異面をなし
且つ頂面にテラスが生成された化合物半導体台形層が積
層形成され、台形層の頂面に在るテラス上に台形層と格
子定数を異にすると共に禁制帯幅が小さい第一の化合物
半導体層及び第一の化合物半導体層の禁制帯幅に比較し
て大きい禁制帯幅を有する第二の化合物半導体層がスト
ライプ方向に交互に連接した状態に形成され、第一の化
合物半導体層の禁制帯幅に比較して大きい禁制帯幅を有
すると共に格子定数が台形層の格子定数と実質的に等し
く且つ少なくとも第一の化合物半導体層及び第二の化合
物半導体層を覆って第一の化合物半導体層を量子ドット
とする為の第三の化合物半導体層が形成される。
【００６６】前記構成を採ることに依り、規則正しい周
期構造をなす量子ドットを高線密度に、しかも、比較的
容易に実現することができるので、この量子ドット構造
を用いることで、量子ドット間に於ける電子の輸送現象
を調べることが可能となり、単電子素子や量子ドット・
メモリなど、量子半導体装置を開発することが可能にな
る。
期構造をなす量子ドットを高線密度に、しかも、比較的
容易に実現することができるので、この量子ドット構造
を用いることで、量子ドット間に於ける電子の輸送現象
を調べることが可能となり、単電子素子や量子ドット・
メモリなど、量子半導体装置を開発することが可能にな
る。
【図１】本発明の原理を説明する為の量子ドット構造を
表す要部平面説明図である。
表す要部平面説明図である。
【図２】本発明の原理を説明する為の量子ドット構造を
表す要部切断説明図である。
表す要部切断説明図である。
【図３】本発明に於ける物の一実施例を表す要部平面説
明図である。
明図である。
【図４】本発明に於ける物の一実施例を表す要部切断説
明図である。
明図である。
【図５】本発明に於ける方法の一実施例を説明する為の
工程要所に於ける量子ドット構造を表す要部切断正面図
である。
工程要所に於ける量子ドット構造を表す要部切断正面図
である。
【図６】本発明に於ける方法の一実施例を説明する為の
工程要所に於ける量子ドット構造を表す要部切断正面図
である。
工程要所に於ける量子ドット構造を表す要部切断正面図
である。
【図７】本発明に於ける方法の一実施例を説明する為の
工程要所に於ける量子ドット構造を表す要部切断正面図
である。
工程要所に於ける量子ドット構造を表す要部切断正面図
である。
【図８】本発明に於ける物の他の実施例を表す要部平面
説明図である。
説明図である。
【図９】本発明に於ける物の他の実施例を表す要部切断
説明図である。
説明図である。
【図１０】本発明に於ける方法の一実施例を説明する為
の工程要所に於ける量子ドット構造を表す要部切断正面
図である。
の工程要所に於ける量子ドット構造を表す要部切断正面
図である。
【図１１】本発明に於ける方法の一実施例を説明する為
の工程要所に於ける量子ドット構造を表す要部切断正面
図である。
の工程要所に於ける量子ドット構造を表す要部切断正面
図である。
【図１２】本発明に於ける方法の一実施例を説明する為
の工程要所に於ける量子ドット構造を表す要部切断正面
図である。
の工程要所に於ける量子ドット構造を表す要部切断正面
図である。
【図１３】公知例１に見られる量子ドット構造を表す要
部切断説明図である。
部切断説明図である。
２１ 基板 ２２ 絶縁膜 ２２Ａ 開口 ２３ 台形層 ２３Ａ ファセット ２４ 量子ドット層 ２４Ａ 量子ドット領域 ２４Ｂ バリヤ領域 ２５ 上側バリヤ層
Claims (5)
- 【請求項１】テラス構造を生成する為に結晶面の特定方
向に僅かに傾斜させた主表面をもつ化合物半導体基板
と、 前記化合物半導体基板上に形成され且つ前記傾斜方向と
同一方向に延在するストライプの開口を有して選択成長
用マスクの作用をする絶縁膜と、 前記開口内に表出された前記化合物半導体基板上に積層
形成され格子定数が前記化合物半導体基板と本質的に同
じであると共に前記ストライプに沿う側面が特異面をな
し且つ頂面にテラスが生成された化合物半導体台形層
と、 前記化合物半導体台形層の頂面に在るテラス上のストラ
イプ方向に交互に連接した状態に形成され前記化合物半
導体台形層と格子定数を異にすると共に禁制帯幅が小さ
い第一の化合物半導体層及び前記第一の化合物半導体層
の禁制帯幅に比較して大きい禁制帯幅を有する第二の化
合物半導体層と、 前記第一の化合物半導体層の禁制帯幅に比較して大きい
禁制帯幅を有すると共に格子定数が前記化合物半導体台
形層の格子定数と実質的に等しく且つ少なくとも前記第
一の化合物半導体層及び前記第二の化合物半導体層を覆
って前記第一の化合物半導体層を量子ドットとして構成
する為の第三の化合物半導体層とを備えてなることを特
徴とする量子ドット構造。 - 【請求項２】第一の化合物半導体層及び第二の化合物半
導体層及びそれ等を覆う第三の化合物半導体層からなる
構成の複数が積層形成されてなることを特徴とする請求
項１記載の量子ドット構造。 - 【請求項３】テラス構造を生成する為に結晶面の特定方
向に僅かに傾斜させた主表面をもつ化合物半導体基板に
前記傾斜方向と同一方向に延在するストライプの開口を
有する絶縁膜を形成する工程と、 次いで、前記絶縁膜を選択成長用マスクとして前記開口
内の前記化合物半導体基板上に格子定数が前記化合物半
導体基板と本質的に同じであると共に前記ストライプに
沿う側面が特異面をなし且つ頂面にテラスをもつ化合物
半導体台形層を積層成長させる工程と、 次いで、ステップフローモードの結晶成長技術を適用し
て化合物半導体台形層の頂面に在るテラス上のストライ
プ方向に前記化合物半導体台形層と格子定数を異にする
と共に禁制帯幅が小さい第一の化合物半導体層及び前記
第一の化合物半導体層の禁制帯幅に比較して大きい禁制
帯幅を有する第二の化合物半導体層を前記化合物半導体
台形層の頂面に在るテラス上のストライプ方向に交互に
連接した状態に形成する工程と、 次いで、前記第一の化合物半導体層の禁制帯幅に比較し
て大きい禁制帯幅を有すると共に格子定数が前記化合物
半導体台形層の格子定数と実質的に等しい第三の化合物
半導体層を少なくとも前記第一の化合物半導体層及び前
記第二の化合物半導体層を覆うように形成して前記第一
の化合物半導体層を量子ドットとして構成する工程とが
含まれてなることを特徴とする量子ドット構造の製造方
法。 - 【請求項４】化合物半導体基板の傾斜方向が〔１１０〕
である場合に第一の化合物半導体層並びに第二の化合物
半導体層をステップフローモードのガス・ソース分子線
エピタキシャル成長法を適用して成長させることを特徴
とする請求項３記載の量子ドット構造の製造方法。 - 【請求項５】化合物半導体基板の傾斜方向が〔−１１
０〕である場合に第一の化合物半導体層並びに第二の化
合物半導体層をステップフローモードの有機金属気相成
長法を適用して成長させることを特徴とする請求項３記
載の量子ドット構造の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32490494A JPH08181301A (ja) | 1994-12-27 | 1994-12-27 | 量子ドット構造及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32490494A JPH08181301A (ja) | 1994-12-27 | 1994-12-27 | 量子ドット構造及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08181301A true JPH08181301A (ja) | 1996-07-12 |
Family
ID=18170929
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32490494A Pending JPH08181301A (ja) | 1994-12-27 | 1994-12-27 | 量子ドット構造及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08181301A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0851506A2 (en) * | 1996-12-27 | 1998-07-01 | Sanyo Electric Co. Ltd | Semiconductor device having quantum box and method of fabricating the same |
| US6242326B1 (en) * | 1998-12-02 | 2001-06-05 | Electronics And Telecommunications Research Institute | Method for fabricating compound semiconductor substrate having quantum dot array structure |
| JP2005064439A (ja) * | 2003-08-18 | 2005-03-10 | Korea Inst Of Science & Technology | 量子細線形成方法及びこの方法により製造された光デバイス |
| GB2575311A (en) * | 2018-07-06 | 2020-01-08 | Plessey Semiconductors Ltd | Monolithic LED array and a precursor thereto |
-
1994
- 1994-12-27 JP JP32490494A patent/JPH08181301A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0851506A2 (en) * | 1996-12-27 | 1998-07-01 | Sanyo Electric Co. Ltd | Semiconductor device having quantum box and method of fabricating the same |
| EP0851506A3 (en) * | 1996-12-27 | 1999-06-16 | Sanyo Electric Co. Ltd | Semiconductor device having quantum box and method of fabricating the same |
| US6242326B1 (en) * | 1998-12-02 | 2001-06-05 | Electronics And Telecommunications Research Institute | Method for fabricating compound semiconductor substrate having quantum dot array structure |
| JP2005064439A (ja) * | 2003-08-18 | 2005-03-10 | Korea Inst Of Science & Technology | 量子細線形成方法及びこの方法により製造された光デバイス |
| GB2575311A (en) * | 2018-07-06 | 2020-01-08 | Plessey Semiconductors Ltd | Monolithic LED array and a precursor thereto |
| GB2575311B (en) * | 2018-07-06 | 2021-03-03 | Plessey Semiconductors Ltd | Monolithic LED array and a precursor thereto |
| US11605669B2 (en) | 2018-07-06 | 2023-03-14 | Plessey Semiconductors Limited | Monolithic LED array and a precursor thereto |
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