KR100331687B1 - 자발형성 양자점과 전류차단층의 자기정렬 성장을 위한반도체 소자 제조방법 - Google Patents

자발형성 양자점과 전류차단층의 자기정렬 성장을 위한반도체 소자 제조방법 Download PDF

Info

Publication number
KR100331687B1
KR100331687B1 KR1019990055387A KR19990055387A KR100331687B1 KR 100331687 B1 KR100331687 B1 KR 100331687B1 KR 1019990055387 A KR1019990055387 A KR 1019990055387A KR 19990055387 A KR19990055387 A KR 19990055387A KR 100331687 B1 KR100331687 B1 KR 100331687B1
Authority
KR
South Korea
Prior art keywords
layer
gaas
quantum dots
self
growth
Prior art date
Application number
KR1019990055387A
Other languages
English (en)
Other versions
KR20010054538A (ko
Inventor
노정래
김성복
박경완
Original Assignee
오길록
한국전자통신연구원
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 오길록, 한국전자통신연구원 filed Critical 오길록
Priority to KR1019990055387A priority Critical patent/KR100331687B1/ko
Publication of KR20010054538A publication Critical patent/KR20010054538A/ko
Application granted granted Critical
Publication of KR100331687B1 publication Critical patent/KR100331687B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/122—Single quantum well structures
    • H01L29/127—Quantum box structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02387—Group 13/15 materials
    • H01L21/02395—Arsenides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/02433—Crystal orientation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02455—Group 13/15 materials
    • H01L21/02463—Arsenides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02496—Layer structure
    • H01L21/02505—Layer structure consisting of more than two layers
    • H01L21/02507—Alternating layers, e.g. superlattice
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/02546—Arsenides

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Ceramic Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Semiconductor Lasers (AREA)

Abstract

본 발명은 반도체 기술에 관한 것으로, 특히 화합물 반도체 초미세 구조 제작에 관한 것이며, 더 자세히는 자발형성 양자점(self-assembled quantum dots)과 전류차단층(current blocking structure)의 자기정렬 성장방법에 관한 것이다. 본 발명은 S-K 성장 방식을 사용하여 화합물 반도체 양자점 구조를 형성함에 있어서, 양자점 크기의 균일성을 확보하고, 기판 평면에서의 위치 제어가 용이한 반도체 소자 제조방법을 제공하는데 그 목적이 있다. 본 발명은 TSL(tilted superlattice) 구조를 이용하여 InAs 양자점이 성장될 부분을 양자점의 크기로 제한 하므로써 양자점의 크기 분포를 균일하게 유도하며, 장벽층 성장시 InAs 양자점 배열구조 사이에 성장되는 비정질 GaAs층을 전류차단 구조로 이용할 수 있는 자기정렬 성장법을 제안하였다. 본 발명은 양자점의 정렬 효과 외에 양자점의 크기 분포 균일성을 높일 수 있으며, 양자점 구조의 소자 응용에 필수적으로 요구되는 전류 차단구조를 별도의 공정없이 동시에 구현할 수 있다는 기술적 장점을 가지고 있다.

Description

자발형성 양자점과 전류차단층의 자기정렬 성장을 위한 반도체 소자 제조방법{fabrication method of semiconductor device for growth of self-aligned array of self-assembled quantum dots and current blocking structure}
본 발명은 반도체 기술에 관한 것으로, 특히 화합물 반도체 초미세 구조 제작에 관한 것이며, 더 자세히는 자발형성 양자점(self-assembled quantum dots)과 전류차단층(current blocking structure)의 자기정렬 성장방법에 관한 것이다.
화합물 반도체 양자점 구조는 반도체 레이저(laser) 등의 광소자나 트랜지스터, 기억소자와 같은 전자소자에 널리 응용되고 있다.
정렬된 양자점 구조를 형성하기 위하여, 종래에는 전자빔 리소그래피(e-beam lithography)와 같은 방법을 이용하거나, 포토 리소그래피와 선택성장을 이용하는 방법, 의도적으로 기울어진 기판에 형성되는 스텝(step)과 테라스(terrace) 구조를 이용하여 스텝면을 따라 자발형성 양자점을 위치시키는 방법 등에 대한 기술적 제안이 있었다.
전자빔 리소그래피와 같은 고분해능 리소그래피를 이용하는 방법은 원하는 양자점의 위치를 완전히 인위적으로 조절할 수 있다는 장점을 가지고 있지만 리소그래피 공정의 분해능에 의하여 양자점의 크기와 간격이 결정되는 단점이 있으며, 식각공정에서 유발되는 결함으로 인하여 제작된 양자점 구조의 물리적 특성이 저하될 수 있다. 또한, 전자빔 리소그래피 공정에서 공정 소요 시간이 상당하므로 실제적인 공정으로 응용하기 어려운 점이 있다.
또한, 일반적인 포토 리소그래피와 선택성장을 이용하는 경우는 공정이 간단한 등의 장점은 있지만 양자점 사이의 간격이 포토 리소그래피에 의하여 결정되므로 양자점의 밀도가 낮아 소자 응용시 효율이 저하되는 등의 단점을 가지고 있다.
또한, 특정 결정면으로 기울어진 기판에서 발달된 스텝과 테라스를 이용하는 방법, 즉 Stranski-Krastanow 성장 방식(S-K mode)은 별도의 리소그래피 공정을 이용하지 않으므로 리소그래피에 의한 단점을 해소할 수 있는 반면, 스텝 발달이 일정하게 이루는 것이 용이하지 않기 때문에 규칙적인 배열구조를 가지는 양자점 구조를 형성하기 어렵다는 단점을 가지고 있다.
이를 보다 자세히 설명한다.
S-K 성장 방식은 격자불일치 물질계의 성장과정에서 나타나는 응력이완에 따른 고립 패턴(island) 형성을 이용하는 기술이다. 이 기술은 이용한 양자점 성장법은 10nm 정도 크기의 양자점을 별도의 고분해능 리소그래피 기술 없이 성장과정 중에 진행되는 자연현상만을 이용하여 제작할 수 있으므로 현존하는 양자점 제작공정 중에서 가장 유망한 기술로 평가되어 많은 연구 개발이 진행되고 있는 기술이다. S-K 성장 방식을 이용하여 성장된 자발형성 양자점이 소자로 응용되기 위해서는 선결되어야 할 몇 가지 문제점들이 있다. 첫 번째 과제는 양자점 크기의 균일성이다. 양자점의 크기 분포가 넓은 경우, 레이저 다이오드 출력의 반폭치가 증가하는 등의 문제점을 야기한다. 또, 하나의 문제점은 기판 평면에서의 위치 제어인데, 전자소자로써 응용을 위해서는 전극 설치 등의 측면에서 반드시 해결되어야 할 문제이다.
본 발명은 S-K 성장 방식을 사용하여 화합물 반도체 양자점 구조를 형성함에 있어서, 양자점 크기의 균일성을 확보하고, 기판 평면에서의 위치 제어가 용이한 반도체 소자 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1e는 TSL 기판 형성 공정도.
도 2a 내지 도 2c는 본 발명의 일 실시예에 따른 InAs 양자점 성장 공정도.
* 도면의 주요 부분에 대한 부호의 설명
10 : GaAs 기판 11, 11a, 11b : AlAs층
12, 12a : GaAs층 13 : 산화알루미늄층
14 : InAs 양자점 15 : 결정성 GaAs층
16 : 비정질 GaAs층
상기의 기술적 과제를 해결하기 위한 본 발명의 일 측면에 따르면, 화합물 반도체 상부에 GaAs층과 AlAs층이 소정 간격으로 스텝-테라스 구조를 이루는 경사진 초격자(TSL) 기판을 형성하는 단계; 상기 AlAs층을 산화시켜 산화알루미늄층을 형성하는 단계; As 분위기 하에서 열처리하여 상기 GaAs층 상부에 형성된 GaAs 산화막을 선택적으로 제거하는 단계; S-K(Stranski-Krastanow) 성장법으로 상기 GaAs층 상에 선택적으로 InAs 양자점을 형성하는 단계; 및 상기 InAs이 형성된 상기 GaAs층 영역에 결정성 GaAs층을 형성하고, 상기 산화알루미늄층 영역에 비정질 GaAs층을 형성하는 단계를 포함하는 반도체 소자 제조방법이 제공된다.
본 발명은 TSL(tilted superlattice) 구조를 이용하여 InAs 양자점이 성장될 부분을 양자점의 크기로 제한 하므로써 양자점의 크기 분포를 균일하게 유도하며, 장벽층 성장시 InAs 양자점 배열구조 사이에 성장되는 비정질 GaAs층을 전류차단 구조로 이용할 수 있는 자기정렬 성장법을 제안하였다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
본 발명을 적용하기 위해서는 먼저 TSL 기판을 성장하여 준비하여야 한다. TSL 기판 구조를 성장하기 위한 구체적인 내용은 P. M. Petroff 등의 미국특허 US 4,591,889 및 [Journal of Vacuum Science & Technology B 6, pp 1378-1381(1988)] 문헌을 참고하면 된다.
이하, TSL 기판 제작을 위한 공정을 첨부된 도면 도 1a 내지 도 1e를 참조하여 간단히 설명하기로 한다.
먼저, 도 1a에 도시된 바와 같은 GaAs (001) 기판(10)을 준비한다. 이때 GaAs 기판(10)은 스텝-테라스 구조를 가지며, [110] 방향 등으로 1∼2°가량 기울어진 것을 사용한다.
이어서, 도 1b에 도시된 바와 같이 스텝 플로우 성장 모드(step flow growth mode)가 진행되는 성장조건 하에서 AlAs층(11a)을 1/2층(half mono layer)만큼 증착한다.
계속하여, 도 1c에 도시된 바와 같이 역시 스텝 플로우 성장 모드가 진행되는 성장조건 하에서 노출된 GaAs 기판(10) 상에 GaAs층(12a)을 1/2층만큼 증착한다.
다음으로, 도 1d에 도시된 바와 같이 다시 같은 방식을 적용하여 AlAs층(11b)을 증착한다.
상기와 같은 과정을 반복하면 도 1e에 도시된 바와 같이 AlAs층(11)과 GaAs층(12)이 스텝-테라스 구조를 이루는 TSL 구조의 기판을 제작할 수 있다.
첨부된 도면 도 2a 내지 도 2c는 본 발명의 일 실시예에 따른 InAs 양자점 성장 공정을 도시한 것으로, 이하 이를 참조하여 설명한다.
우선, 도 2a는 상기와 같이 준비된 TSL 기판을 성장장비 내에 산소를 공급하면서 적당한 온도로 가열하여 노출된 AlAs층(11)을 산화시킴으로써 산화알루미늄층(13)을 형성한 상태를 도시한 것이다. 한편, GaAs층(12)은AlAs층(11)에 비해 산화 속도가 매우 느리기 때문에 AlAs층(11)의 선택적인 산화가 가능하며, 형성된 GaAs 산화막은 As 분위기 하에서 가열하는 것으로 손쉽게 제거될 수 있다. 이에 따라, 수평방향으로 약 10nm 간격을 두고 산화알루미늄층(13)과 GaAs층(12)이 교대로 나타나는 구조가 형성된다.
다음으로, 도 2b에 도시된 바와 같이 기판 온도를 450∼480℃로 하여 2∼3원자층만큼의 InAs층을 증착한다. 증착된 InAs층은 GaAs층(12)이 노출된 부분 위에서는 격자 부정합에 의한 Stranski-Krastanow 성장을 하게 되어 십 여 nm 크기의 InAs 양자점(14)으로 형성된다. 이때, InAs 양자점(14)은 제한된 GaAs층(12) 부분에서만 성장되도록 제한되므로 성장되는 양자점의 크기를 균일하게 유지하는 효과를 얻을 수 있다. 한편, 산화알루미늄층(13) 상에서는 성장조건과 성장방법에 따라서 성장원료 물질이 산화막 위에서 잘 분해되지 않아 성장이 진행되지 않거나, 다결정 또는 비정질 InAs층이 형성된다. 한편, 도면에서는 편의상 스텝 구조를 평면 구조로 도시하였다.
계속하여, 도 2c에 도시된 바와 같이 장벽층으로 GaAs층을 증착한다. 이때, InAs 양자점(14) 부위에는 결정성 GaAs층(15)가 에피택시 형태로 증착되지만, 산화알루미늄층(13)이나 다결정 또는 비정질 InAs층(도시되지 않음) 상에서는 역시 비정질 GaAs층(16)이 증착된다. 이러한 비정질층은 전기적으로 부도체적인 성질을 나타내므로 일렬로 정렬된 InAs 양자점(14) 구조 사이를 전기적으로 격리시켜 InAs 양자점(14) 이외의 부분에 전류가 흐르는 것을 차단하는 전류차단 구조를 형성하게 된다. 이러한 전류차단 구조는 양자점 구조의 소자 제작시 필수적으로 요구되는 것으로 본 실시예를 적용하면 수 십 nm 간격으로 미세한 패턴의 전류차단 구조를 별도의 리소그래피 및 식각 그리고 증착 공정 없이 자발적으로 형성할 수 있다. 한편, 도면에서는 편의상 스텝 구조를 평면 구조로 도시하였으며, 이러한 구조 위에 전극을 부착하게 되면 바로 양자점 레이저 소자를 제작할 수 있게 된다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 본 발명은 S-K 성장 방식을 이용하는 자발형성 양자점 성장기술이 가진 단점인 기판 평면에서의 위치 제어가 어렵다는 문제를 해결하는 효과가 있다. 이에 따라, 본 발명은 고분해능 리소그래피 공정을 사용하지 않고, 별도의 공정단계 없이 성장장치 내에서 일괄적으로 제작할 수 있는 기술적 효과를 가진다. 또한, 본 발명은 양자점의 정렬 효과 외에 양자점의 크기 분포 균일성을 높일 수 있으며, 양자점 구조의 소자 응용에 필수적으로 요구되는 전류 차단구조를 별도의 공정없이 동시에 구현할 수 있다는 기술적 장점을 가지고 있다.

Claims (4)

  1. 삭제
  2. 화합물 반도체 상부에 GaAs층과 AlAs층이 소정 간격으로 스텝-테라스 구조를 이루는 경사진 초격자(TSL) 기판을 형성하는 단계;
    상기 AlAs층을 산화시켜 산화알루미늄층을 형성하는 단계;
    As 분위기 하에서 열처리하여 상기 GaAs층 상부에 형성된 GaAs 산화막을 선택적으로 제거하는 단계;
    S-K(Stranski-Krastanow) 성장법으로 상기 GaAs층 상에 선택적으로 InAs 양자점을 형성하는 단계; 및
    상기 InAs이 형성된 상기 GaAs층 영역에 결정성 GaAs층을 형성하고, 상기 산화알루미늄층 영역에 비정질 GaAs층을 형성하는 단계
    를 포함하는 반도체 소자 제조방법.
  3. 제2항에 있어서,
    상기 초격자(TSL) 기판을 형성하는 단계는,
    스텝-테라스 구조를 가지며 [110] 방향으로 1∼2° 기울어진 GaAs 기판을 준비하는 단계;
    스텝 플로우 성장 모드가 진행되는 성장조건 하에서 1/2층(half mono layer)만큼의 AlAs를 증착하는 단계;
    스텝 플로우 성장 모드가 진행되는 성장조건 하에서 노출된 상기 GaAs 기판 상에 1/2층만큼의 GaAs를 증착하는 단계; 및
    상기 1/2층만큼의 AlAs를 증착하는 단계 및 상기 1/2층만큼의 GaAs를 증착하는 단계를 반복적으로 수행하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조방법.
  4. 제2항에 있어서,
    상기 산화알루미늄층 영역에 비정질 GaAs층을 형성하는 단계 수행 후,
    전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 제조방법.
KR1019990055387A 1999-12-07 1999-12-07 자발형성 양자점과 전류차단층의 자기정렬 성장을 위한반도체 소자 제조방법 KR100331687B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019990055387A KR100331687B1 (ko) 1999-12-07 1999-12-07 자발형성 양자점과 전류차단층의 자기정렬 성장을 위한반도체 소자 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019990055387A KR100331687B1 (ko) 1999-12-07 1999-12-07 자발형성 양자점과 전류차단층의 자기정렬 성장을 위한반도체 소자 제조방법

Publications (2)

Publication Number Publication Date
KR20010054538A KR20010054538A (ko) 2001-07-02
KR100331687B1 true KR100331687B1 (ko) 2002-04-09

Family

ID=19623929

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019990055387A KR100331687B1 (ko) 1999-12-07 1999-12-07 자발형성 양자점과 전류차단층의 자기정렬 성장을 위한반도체 소자 제조방법

Country Status (1)

Country Link
KR (1) KR100331687B1 (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100377498B1 (ko) * 2000-09-09 2003-03-26 한국과학기술연구원 양자점 구조 반도체 소자의 제조 방법 및 이에 의해 제조된 반도체 소자
KR100485875B1 (ko) * 2002-01-02 2005-04-28 강태원 수소 및 불활성 가스 플라즈마에 의한 양자점 구조의머큐리카드뮴텔룰라이드 박막을 이용한 적외선 탐지소자제작방법
KR100765468B1 (ko) * 2006-05-01 2007-10-09 한국광기술원 패턴된 경사진 기판을 이용한 양자점 어레이 형성방법
DE102006060366B8 (de) 2006-12-16 2013-08-01 Helmholtz-Zentrum Berlin Für Materialien Und Energie Gmbh Verfahren zur Herstellung von von einer Matrix abgedeckten Quantenpunkten

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960039220A (ko) * 1995-04-28 1996-11-21 세키사와 다다시 화합물 반도체결정장치 및 그 제조방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960039220A (ko) * 1995-04-28 1996-11-21 세키사와 다다시 화합물 반도체결정장치 및 그 제조방법

Also Published As

Publication number Publication date
KR20010054538A (ko) 2001-07-02

Similar Documents

Publication Publication Date Title
US6413880B1 (en) Strongly textured atomic ridge and dot fabrication
JP2002334845A (ja) サファイア基板上に窒化ガリウム半導体層を製造するペンディオエピタキシャル方法およびそれにより製造された窒化ガリウム半導体構造体
KR20070069584A (ko) 나노 와이어 제조 방법
JPH11261169A (ja) 窒化物系ｉｉｉ−ｖ族化合物半導体の成長方法および半導体装置
US5363793A (en) Method for forming crystals
KR100331687B1 (ko) 자발형성 양자점과 전류차단층의 자기정렬 성장을 위한반도체 소자 제조방법
JP4814562B2 (ja) ナノ構造の作製方法
JP2006080293A (ja) 量子ドットの形成方法
Barbagini et al. Critical aspects of substrate nanopatterning for the ordered growth of GaN nanocolumns
JPH10289996A (ja) 半導体量子ドット及びその製造方法
KR100227786B1 (ko) 고밀도 양자 세선 제조 방법
JPH08236748A (ja) 量子半導体装置及びその製造方法
US6265329B1 (en) Quantum deposition distribution control
JP2004281954A (ja) 量子ドットの作製方法
JPH0590612A (ja) 半導体細線形成方法
JP4813675B2 (ja) 微細パターンの形成方法
JP2000124441A (ja) 半導体量子ドット素子の作製方法
JP3642659B2 (ja) 半導体量子構造の製造方法及び半導体量子構造
KR100267261B1 (ko) 양자구조 형성방법
JP2000183327A (ja) 量子ドットの作製方法並びに該方法により作製された量子ドット構造及び半導体量子ドットレーザ
SE1930280A1 (en) Crystal phase tuned super-structures based on nanowires
JP2592832B2 (ja) 結晶の形成方法
JP2000100796A (ja) 微細構造の形成方法
JPH09283737A (ja) 量子ドット列構造体
JPH02122682A (ja) 超格子素子の製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20080307

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee