JP2009532309A - Ｓｉ上のエピタキシャルな半導体ナノワイヤの金属無しでの合成方法 - Google Patents

Ｓｉ上のエピタキシャルな半導体ナノワイヤの金属無しでの合成方法 Download PDF

Info

Publication number
JP2009532309A
JP2009532309A JP2008558235A JP2008558235A JP2009532309A JP 2009532309 A JP2009532309 A JP 2009532309A JP 2008558235 A JP2008558235 A JP 2008558235A JP 2008558235 A JP2008558235 A JP 2008558235A JP 2009532309 A JP2009532309 A JP 2009532309A
Authority
JP
Japan
Prior art keywords
growth
substrate
nanowires
thin film
nucleation
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2008558235A
Other languages
English (en)
Other versions
JP5483887B2 (ja
Inventor
ラーシュ サミュエルソン，
トーマス モルテンッソン，
ヴェルナー ザイフェルト，
ベルンハルト マンドゥル，
アンデシュ ミッケルセン，
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
QuNano AB
Original Assignee
QuNano AB
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from SE0601142A external-priority patent/SE533341C2/sv
Application filed by QuNano AB filed Critical QuNano AB
Publication of JP2009532309A publication Critical patent/JP2009532309A/ja
Application granted granted Critical
Publication of JP5483887B2 publication Critical patent/JP5483887B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00—Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C30B25/02—Epitaxial-layer growth
    • C30B25/04—Pattern deposit, e.g. by using masks
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82B—NANOSTRUCTURES FORMED BY MANIPULATION OF INDIVIDUAL ATOMS, MOLECULES, OR LIMITED COLLECTIONS OF ATOMS OR MOLECULES AS DISCRETE UNITS; MANUFACTURE OR TREATMENT THEREOF
    • B82B3/00—Manufacture or treatment of nanostructures by manipulation of individual atoms or molecules, or limited collections of atoms or molecules as discrete units
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y30/00—Nanotechnology for materials or surface science, e.g. nanocomposites
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00—Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C30B25/02—Epitaxial-layer growth
    • C30B25/10—Heating of the reaction chamber or the substrate
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/60—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape characterised by shape
    • C30B29/62—Whiskers or needles
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02387—Group 13/15 materials
    • H01L21/02392—Phosphides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/02433—Crystal orientation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/02546—Arsenides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H01L21/0259—Microstructure
    • H01L21/02603—Nanowires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02609—Crystal orientation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H01L21/02639—Preparation of substrate for selective deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H01L21/02639—Preparation of substrate for selective deposition
    • H01L21/02645—Seed materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H01L21/02653—Vapour-liquid-solid growth
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0676—Nanowires or nanotubes oriented perpendicular or at an angle to a substrate
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B01—PHYSICAL OR CHEMICAL PROCESSES OR APPARATUS IN GENERAL
    • B01J—CHEMICAL OR PHYSICAL PROCESSES, e.g. CATALYSIS OR COLLOID CHEMISTRY; THEIR RELEVANT APPARATUS
    • B01J21/00—Catalysts comprising the elements, oxides, or hydroxides of magnesium, boron, aluminium, carbon, silicon, titanium, zirconium, or hafnium
    • B01J21/06—Silicon, titanium, zirconium or hafnium; Oxides or hydroxides thereof
    • B01J21/08—Silica
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y40/00—Manufacture or treatment of nanostructures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/02543—Phosphides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/201—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Nanotechnology (AREA)
  • Materials Engineering (AREA)
  • Ceramic Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)

Abstract

本発明は基板上のナノワイヤのエピタキシャル成長に関する。特に、本発明は触媒としてＡuを使用せずにＳi基板上のナノワイヤの成長に関する。本発明に基づく方法では、酸化物テンプレートを不活性化した基板表面に提供する。酸化物テンプレートは、その後のナノワイヤ成長のために複数の核形成開始位置を画定する。１つの実施例では、有機薄膜を酸化物テンプレートを形成するために使用する。

Description

本発明はＳi基板上にＩＩＩ−Ｖ半導体ナノワイヤを成長させる方法に関する。特に、本発明は触媒としてＡu（金）またはいかなる他の金属も使用せずにナノワイヤを成長させる方法に関連する。
近年、半導体ナノワイヤ（ＮＷ）への関心が激化している。ナノワイヤは、ナノウィスカ、ナノロッド、ナノカラムなどと呼ばれている。本出願の目的において、用語「ナノワイヤ」は、幅あるいは直径がナノメートルの寸法である本質的に一次元形態の一次元ナノエレメント含むナノ構造に対して使用される。ナノメータ寸法で一次元成長を制御することは、複数の物質の組み合わせ、機械的および電気磁気的な両方の特性の取扱い、および新しいデバイスの設計にとって、めったにないチャンスを提供する。
ＮＷ（ナノワイヤ）技術の大規模なインパクトのためには、既存のＳiプロセッシングと高水準での適合性（compatibility）が不可欠である。その時、高度なＩＩＩ−Ｖヘテロ構造と高移動能のＮＷ（ナノワイヤ）部品は、高速エレクトロニクスとフォトニクスのための「追加（アドオン）」技術として利用可能である。しかしながら、今日のかなり多数のＮＷ（ナノワイヤ）成長に関するレポートは、気相−液相−固相（ＶＬＳ）機構（例えば、R.S.ワグナー、ウィスカー技術、レビット.A.P.編集、ニューヨーク、ワイリー,1970）と、触媒物質としてＡu（金）を最も一般的に利用している。Ｓi中の不純物であるＡuは、再結合中心として作用する深いレベルを形成してＳi物質の電子的性質を劣化させることが知られている。したがって、ナノワイヤ合成技術にとって、Ｓi技術およびプロセッシングと適合するためにＡuの代替手段を見つける必要がある。
Ｓi上のＩＩＩ−Ｖ半導体のエピタキシャル成長は、例えば、格子不整合、結晶構造の差異（ＩＩＩ−Ｖは極閃亜鉛鉱あるいはウルツ鉱型構造であり、一方、Ｓiは共有結合のダイヤモンド構造である）、熱膨張率の大きな差異、およびいわゆる逆相領域の形成などのいくつかの困難さを提示する。Ｓi上にＩＩＩ−Ｖ物質の平らな成長に関する多くの研究が、デバイス品質の複数の構造を成長させるために異なるアプローチの試みを使用しながらなされた（例えば、レビューのために、S.F.Fang他、Ｓi上へのガリウムヒ素および他の化合物半導体、応用物理学会誌、R31-R58(1990)を参照）。
Ｓi(シリコン)基板から外に成長したＩＩＩ−Ｖ半導体ＮＷ（ナノワイヤ）は、ＮＷ（ナノワイヤ）とＳi基板との間の連結の断面積が小さいために、上記説明した問題のいくつかを克服することが認められている。しかしながら、ＮＷ（ナノワイヤ）製造のために知られている手順は、上記説明されるように、成長工程を触媒するためにＡu粒子を含んでいる。
R.S.ワグナー、ウィスカー技術、レビット.A.P.編集、ニューヨーク、ワイリー,1970 S.F.Fang他、Ｓi上へのガリウムヒ素および他の化合物半導体、応用物理学会誌R31-R58(1990)
明らかに、ＩＩＩ−Ｖ半導体のナノワイヤあるいはナノ構造を製造する先行技術は、半導体工業によって使用される確立されたＳiベースの製造方法と適合するためにはかなりの改善が必要とされる。特に、成長促進触媒としての金に対する必要性は、好ましくは排除されるべきである。
本発明の目的は、先行技術の方法の欠点を克服する方法を提供することである。これは、請求項１で画定されるような方法で達成される。
本発明に基づく方法は、基板の表面からエピタキシャル成長したナノワイヤを含むナノ構造のデバイスを提供する。この方法は、
−一時的に不活性化した表面を持つ基板を提供するために前記基板の表面を水素終端する終端工程と、
−前記基板（１０５）の不活性化した表面（１１０）に酸化物テンプレート（１１５）を提供する提供工程とを有する。前記酸化物テンプレートは、その後のナノワイヤの成長のための複数の核形成成長位置を画定する。
−前記前記基板の表面（１１０）上の前記酸化物テンプレートによって画定された前記複数の核形成成長位置で複数のナノワイヤを成長させる成長工程を有する。
前記酸化物テンプレートは、１つの実施例では、自己組立する、または、別の物質の自己組立した薄い層が酸化物テンプレートの形成で利用されるプロセス中で製造される。
本発明の１つの実施例によると、前記酸化物テンプレートを提供する工程は、成長段階の前の前処理工程を含み、前記前処理工程は、
−前記基板の表面上に有機薄膜を付ける工程と、
−核形成成長期間を提供する工程とを有し、前記基板の表面に部分酸化が起こるように時間と環境に関する条件が制御されている。前記部分酸化のプロセスは、前記付けられた有機薄膜によってまたは前記有機薄膜の複数の残留物によって少なくとも部分的に誘導され、前記酸化物テンプレートの構造と前記有機薄膜または前記有機薄膜の複数の残留物との間に相関関係を与える。
別の実施例によると、酸化物テンプレートを提供する工程は、
−前記基板に酸化物テンプレートを形成する揮発性種の薄膜層を付ける工程と、
−成長段階の間、前記複数のナノワイヤの核形成が前記酸化物テンプレートによって誘導されるのを確実にする時間、圧力、および温度に対する条件を提供する工程とを有する。
本発明に基づく方法のおかげで、ナノワイヤあるいはナノ構造の成長における触媒物質としてＳi(シリコン)産業によって危険であるとして認識されたＡu（金）あるいは他の材料を避けることができる。Ｓi表面は、エピタキシー成長システムを使用することでエピタキシャルに配向された化合物ナノワイヤを製造するために処理することができる。そのようなエピタキシャルＮＷ（ナノワイヤ）は、例えば、高速エレクトロニクスおよびフォトニクスのために使用され得る。
本発明のおかげで、金属触媒粒子を使用せずにＩＩＩ／Ｖ半導体物質のナノワイヤを成長させることが可能である。これは半導体工業によって使用される確立されたＳi(シリコン)基の製造法をナノ構造技術と結合する目的において非常に重要である。
本発明の１つの利点は、本法のプロセスが容易に工業的なバッチプロセッシングに適合することができるということである。
更なる利点は、本発明に基づくナノワイヤを成長させる方法が現代のナノリソグラフィー技術と結合することができるということである。
本発明の実施例は請求項の従属項の範囲を画定する。本発明の他の目的、利点、および新しい特徴は、添付図面とクレームとを関連づけて考慮する場合、本発明の以下の詳細な説明から明らかとなるだろう。本発明の好適実施例は、添付図面を引用して以下に記載される。
本発明によると、触媒としてＡu（金）粒子を使用せずにＩＩＩ−Ｖ物質のエピタキシャルにナノワイヤを製造するための一般的な方法が提供される。この方法は、ナノワイヤにおける主な物質としてＩnＡsを用いて説明されている。しかしながら、他の半導体化合物、特にＩＩＩ−Ｖ化合物もまた同様に使用することができる。ＩnＡsは、ＩＩＩ−Ｖ化合物のファミリー内で最も高い電子移動性を有するものの１つであり、したがって、ナノワイヤの電子的応用のために非常に興味あるものである。ＩnＡsナノワイヤは、容易に接触し、ゲートとすることができることが示された。生得のバリア（例えば、ＩnＰ）とともに、C.Thelander他、Appl Phys. Lett.2003, 83,(10),2052によって記載されたような単一電子トランジスタにおけるそのような構造の機能性および共鳴トンネルデバイスなどの機能性のデバイスは実証された。そのうえ、ＩnＡsは、高速エレクトロニクス応用のためのＳi(シリコン)との組み合わせにおいて、補足的に使用することができる高い可能性を有する。しかしながら、この目的のために、Ａu（金）で補助されて成長したナノワイヤは、Ｓi中への深いレベルの欠陥を導入するので厳しい制限を強いる。
電子的性質およびかなりの大規模生産でＳiを使用するよく確立された方法により、Ｓiはたいていの応用に対して好ましい基板物質の選択である。使用される条件下では、ナノワイヤは基板にエピタキシャルな関係で＜１１１＞方向に成長する。Ｓi（１１１）表面に対して、ナノワイヤは表面に直角に方向付けられ、Ｓi（００１）表面に対してナノワイヤは表面などと約３５°の角度を形成する。たいていの応用に対して、表面に直角なナノワイヤが好まれるので、本発明に基づく方法は、Ｓi（１１１）基板の使用に対して制限されずに最適化される。しかしながら、本発明に基づく方法は、他の基板に対しても応用可能であり、例えば、ＩＩＩ−Ｖ化合物の基板は、いくつかの応用において興味あるものである。様々な基板材料を受け入れるための変形は当業者にとって自明である。
本発明の方法によると、Ｓi基板上のナノワイヤの成長は、成長プロセスの前の前処理においてＳi表面に提供される酸化物テンプレートによって誘導される。酸化物テンプレートは、基板のある複数の領域の核形成の確率を増加させることによって、ナノワイヤ核形成を誘導する。核形成の確率が増加したこれらの領域は、複数の核形成成長位置と呼ばれる。本発明に基づく方法は、図１に概略的に図示され、以下の基本的なステップを含む。
ａ）:例えば、フッ化水素酸ＨＦでエッチングすることによる基板１００の表面の水素終端。ＨＦエッチングは、Ｓi（１１１）基板１００の表面から自然酸化物１０５を除去して、一時的に不活性化した表面１１０を有する基板を提供する。
ｂ）:基板１００の不活性化した表面１１０上への酸化物テンプレート１１５の提供。酸化物テンプレートは、その後のナノワイヤ成長のための複数の核形成成長位置を画定する。酸化物テンプレートは、以下に記載する異なる方法で提供することができる。
ｃ）:複数のナノワイヤの成長、ここでエピタキシャル成長して垂直に立っている複数のナノワイヤ１２５を複数の核形成成長位置のうちの少なくとも一部の基板の表面に形成する。
酸化物テンプレートは、それに続くナノワイヤ成長の開始のための触媒粒子として作用する酸化けい素が局所化された複数のパッチを形成する酸化物によって核形成成長位置を提供することができる。局所化されたパッチの組成物は、好ましくは、および、通常は、ＳiＯx、x≒１である。あるいはまた、酸化物テンプレートは、通常は、ＳiＯ2に完全に酸化されている成長抑制マスクを形成する。複数の核形成成長位置は、酸化が少ないかまたは全く酸化されていないパッチとして成長抑制マスク中に提供される。この場合、その後の複数のナノワイヤの成長は、基板の表面がそれほど酸化されていない複数のパッチ中で起こる。１つの実施例によると、酸化物テンプレートは、自己組立する、すなわち、酸化物テンプレートの構造は、主として自然に形成される。また、用語「自己組立する酸化物テンプレート（self-assembled oxide temple）」は、自己組立する特性が、有機化合物などの別の物質が酸化物テンプレートに少なくとも部分的に移される自己組立する構造を有するプロセス中で提供されるような酸化物テンプレートを含むと理解されるべきである。自己組立工程は、環境、温度、基板中の物質、基板の表面などによって影響され得る。この実施例は、基板の表面の複数のランダムな位置でのナノワイヤのその後の成長を促進する。本発明の別の実施例を示す代替手段では、酸化物テンプレートは、例えば、リトグラフ方法を使用するパターンニングによって構造を与える。この実施例によると、複数のナノワイヤの成長は予め決められた複数の位置にある。
本発明の１つの実施例によると、酸化物テンプレート１１５は、不活性化された基板の表面に直接提供される。実施例は、揮発性種の薄膜層、例えば、および好ましくは、ＳiＯx（x≒１）を、成長手順の前の基板上に付ける前処理を含む。揮発性種の薄膜層は、酸化物テンプレート１１５を触媒層として、または、成長抑制マスクとして形成される。酸化物テンプレートの構造は、薄膜層の適用することによって、または、代替手段として薄膜層の後処理を通して例えば温度を高温にすることによって直接形成することができる。本発明に基づく方法の基本的な工程は、以下に従って、変更される。
ｂ'）基板に揮発性種の薄膜層を付ける前処理位段階において、揮発性種の薄膜層が酸化物テンプレート１１５を形成する。
ｃ'）成長段階の間に、複数のナノワイヤの核形成が酸化物テンプレート１１５によって誘導されるのを確実にする時間、圧力、および温度に関する条件を提供する。
酸化物テンプレートは、成長段階の間に、例えば、温度上昇によって部分的に気化するか、または再構築するなどの変化を経験する。実施例の方法は、酸化物テンプレート１１５の重要な再構築の前に、ナノワイヤの核形成を起こすのを確実にすることによってさらに洗練され得る。その時、工程ｃ'）は以下のものを含む。
ｃ':１）ナノワイヤ成長ソースを酸化物テンプレートに対する予め決定された温度より低い基板の温度で出す第１条件を提供する。この予め決められた温度は、酸化物テンプレートの再構築がこの工程の時間枠中に起こらないように選ばれる。この予め決められた温度は、最適化されたナノワイヤ成長温度より通常は低いが、ナノワイヤの核形成の開始を容易にするのには十分高い温度である。
ｃ':２）基板温度がナノワイヤの成長を促進するように最適化する第２条件を提供する。第２温度は、第１温度より通常は高い。核形成が前の工程で開始しているので、酸化物テンプレートの変化は、ナノワイヤの成長に対しそれほど影響を与えない。
酸化物テンプレートへの直接の堆積を利用する実施形態の実施例は、以下の工程を含む。ナノワイヤ成長のために、低圧力有機金属気相エピタキシー（ＬＰ−ＭＯＶＰＥ）は、１０ｋＰaの圧力でプレカーサ物質としてトリメチルインジウム（ＴＭＩ）、アルシン（ＡsＨ3）、およびフォスフィン（ＰＨ3）を用いキャリヤーガスを６０００ｍｌ/分のＨ2の流量で流した。プレカーサ物質に対する典型的なモル分率としてＴＭＩに対して２×１０-6とＡsＨ3に対して２×１０-4を使用した。ＴＭＩに対して、より高いモル分率もテストしたが、成長速度に対して有意な効果は得られなかった。ＰＨ3に対するモル分率は、（３.５〜１５）×１０-3の範囲で変えられた。基板としてエピタキシー用に用意されたＩＩＩ／ＶウェハーとＳiウエハを使用した。Ｓi基板の場合には、自然の酸化物を工程ａ）に対応するＨＦ浸漬によって除去した。成長チャンバ中への基板を取り付ける前に、工程ｂ）に対応する薄いＳiＯx層を表面に昇華蒸着した。次に、基板はＨ2雰囲気中で５２０℃〜６８０℃の間の成長温度に加熱した。成長温度に達するとすぐに、プレカーサを同時にスイッチオンした。ＴＭＩソースのスイッチを切ることによって成長を止め、試料をＡsＨ3流しながら冷却した。また、ＩnＡsＰ堆積の場合は、追加のＰＨ3を流しながら冷却した。得られたＳi（１００）上に成長したナノワイヤを図２に示す。
本発明の別の実施例では、例えばナノワイヤのアレイまたはマトリクスなどの画定されたパターンを製造するために、酸化物テンプレートは、例えばリトグラフ方法などのパターンニング法と組合せて使用した。パターンは、例えば、電子ビームリソグラフィーなどの慣用のリトグラフ方法によって調製することができる。第２実施形態の実施例では、パターンはＩnＰ（１１１）Ｂ基板上にポリメタクリル酸メチルのスピンニングによって、および電子ビームリソグラフィーを使用して規則的なドットのアレイを書くことによって調製した。Ｓi基板を同様に処理した。基板の下方に開口を開けるためにポジ型レジストを露光した後に、ＳiＯx層を堆積し、残っているレジストは、リフトオフ工程で除去した。そのようなパターン化されたＳiＯx薄膜上に複数のワイヤを成長させるために、ソースは、５１０〜５２０℃での昇温時間の間に、既に活性化されなければならない。後で、すなわち、高い成長温度でソースを活性化すると、パターンの損失をもたらす。このことは、５００℃より高い温度で著しく蒸発するＳiＯxの熱的安定度とたぶん関係している。約５００℃の温度での走査トンネル顕微鏡による研究によると、厚さ１.３ｎｍのＳiＯx層が私たちの数分の成長時間に匹敵する時間スケールで、時間内に蒸発することを示した。私たちの場合、ナノワイヤはＳiＯx層中の開口から成長しなかったが、そのサイトで、電子ビームリソグラフィーとリフトオフの後に、ＳiＯxの島を残し、ＳiＯxの島は、T.Martensson他の「気相・液相・固相成長による個別に種を蒔かれたナノワイヤアレイの製造」ナノテクノロジ14,1255-1288(2003)に記載されたように、ＩnＰ（Ａu）/ＩnＰ（１１１）Ｂシステムでのパターン化された成長の場合におけるＡu粒子と同様に「触媒」として機能することに注意するべきである。結果を図３に示す。
本発明の１つの実施形態において、制御した酸化プロセスによって酸化物テンプレート１１５を提供する。不活性化されたＳi基板の前処理の間に、有機薄膜、例えば、アリルアルコール（２−プロペン−１−オール）付着を不活性化された表面に実施した。あるいは、アセトンやｎ−デカンなど他の有機材料を使用することもできる。有機薄膜は、前処理の少なくともいくらかの部分においてＳi基板の表面に影響を与える物質に対して半透性であるべきである。適切な薄膜の厚さは、使用する有機化合物および条件と例えば湿度等に対して実行される前処理の時間スケールに依存する。通常の薄膜の厚さは、１０〜２００Åの範囲である。本発明の実施例による前処理のすぐ後に起こる部分は、基板表面の複数の局所の変更または基板表面上の複数の局所の形成物または残留物によって複数の核形成成長位置の形成を可能にする。
本実施例によると、Ｓi基板上にエピタキシャルな複数のナノワイヤの製造方法が図４のフローチャートと図５の概略図によって示され、該方法は以下の主な工程を含む。
ａ"）:例えば、フッ化水素酸ＨＦ中でエッチングすることによって基板表面に対して水素終端終了。ＨＦエッチングは、Ｓi（１１１）基板５００の表面から酸化物５０５を除去して、一時的に不活性化した表面５１０を基板に提供する。好ましくは、少なくともいくらかの粗さを示すＳi表面を製造するＨＦエッチング手順が利用される。Ｓi（１１１）基板の不活性化された表面の粗さを制御するための手順は、ＨＦ水溶液のｐＨに依存する、そして当技術分野でよく知られている、例えば、ヒガシG.S.他「Ｓi（１１１）表面の理想的な水素終端」,Applied Physics Letters 56,656-658(1990)が参照される。このような文脈において粗さは原子スケールであり、引用された工程で達成される粗さは０.３ｎｍのオーダーであることに注意するべきである。また、用語「粗さ」は、基板表面をより酸化させがちである、基板表面が安定していなくて理想的でない水素終端について言うことに注意するべきである。
ｂ"１）:基板表面上に有機化合物の半透性薄膜を形成する。薄膜は、例えば、スピンコーティング、蒸着、および浸漬によって形成する。薄膜は、通常は、自己組立プロセスまたはパターニングプロセスのいずれでも基板表面に複数の残留物５１４を残す。
ｂ"２）核形成成長期間を提供する。この期間の間、複数の分離した核形成成長位置５１６が基板表面に形成される。核形成成長の密度と各核形成成長位置の大きさは、有機薄膜の特性と核形成成長期間の間の条件の組合せに依存する。基板表面５１０の酸化は、核形成成長期間の間に起こる。酸化は、有機薄膜または有機薄膜の残留物によって誘導される。その手順は、複数の核形成成長位置５１６を画定する酸化物テンプレート５１５をもたらし、そこでは、酸化物テンプレートの構造は有機薄膜または有機薄膜の有機残留物の構造と相関関係を持つ。
ｃ"）:ナノワイヤの成長、エピタキシャル成長した垂直に立っている複数のナノワイヤ（１２５）が複数の核形成成長位置の少なくとも一部の基板表面上に形成される。
本発明の１つの実施例によると、ステップｂ"１で形成された有機薄膜は、基板表面５１０上に複数の局所に残留物５１４を形成する。残留物は、有機薄膜の形成後に直接形成するか、核形成成長期間の間に例えばクラックの生成あるいは不均一な蒸発などの有機薄膜の変化によって形成される。ステップｂ"２の核形成成長期間の間、環境中に存在する物質は有機薄膜中の弱い部分を浸透する、あるいは、局所化された残留物によって被覆されなかった領域で表面に直接アクセスする。例えば、湿潤空気などの酸化環境中で、局所化された酸化が有機薄膜が十分薄いかまたは無い複数の領域で起こる。実施例によると、基板と有機薄膜は酸化環境に晒されている。酸化環境は、様々な方法で提供される−簡単なアプローチは、空気中の湿度を使用することであり、予想される反応は、
（i）Ｓi＋Ｈ2Ｏ→ＳiＯ+Ｈ2
（ii）ＳiＯ+Ｈ2Ｏ→ＳiＯ2＋Ｈ2
である。
適切な期間の後に終結させられるなら、以下に見るように、ＳiＯ2は、有機物残留物５１４で被覆された領域を除いて基板表面を被覆し、酸化物テンプレート５１５を形成する。有機物残留物５１４で被覆された領域は、酸化されないか、ＳiＯなどの低い酸化状態であり、核形成成長位置を形成する。その後のステップで成長したナノワイヤの密度は、有機薄膜を基板に形成することおよび成長ステップｃ"が実行される反応セルに基板を充填することの間の周囲環境への暴露時間に強く依存することを見いだした。本発明の１つの実施例によると、この影響は、制御された酸化を実行することによってナノワイヤ密度を制御するのに使用される。
より粗い基板表面は、有機膜中の局所化された残留物あるいは局所化された弱い部分の形成を加速する。したがって、この実施例では、比較的粗いＳi（１１１）表面を提供するステップａ"）のプロセスは有利であり得る。
ナノワイヤ成長の前に行われる任意の更なるステップは、実施例によると、以下を含む。
ｂ":３）有機残留物の蒸発/ベーキング。手順は選ばれた有機物質に依存する。アリルアルコールでは、６２５℃での短い熱処理が実際的に全ての有機残留物を取り除くのに十分である。
本発明の更なる実施例によると、有機薄膜は、予熱の間、残留物を残すように配置される。この残留物は、ナノワイヤのその後の成長における触媒粒子として機能する。残留物は、有機薄膜に依存する様々な構成物からなることができる。有機薄膜は、基板表面上にカーバイド、ＳiＣの形成を開始することができる。あるいはまた、残留物は、核形成の確率を局所的に増加させる表面に変更する。この実施例でもまた、例えば、有機薄膜の不均一な蒸発またはクラッキングによる透過性が増大した複数の領域の形成は、次に、核形成成長位置を提供する本質的にランダムに分配された残留物を形成するのに利用される。このプロセスは、好ましくは成長段階が行われる同じチャンバで実行される。
別の実施例によると、有機薄膜はＳi表面の一部を不活性化するために使用され、複数の核形成成長位置は有機薄膜の複数の開口部中で提供される。プロセスは、有機化合物のマスクの提供とリソグラフィー的な例えばマスク中の複数の形態のホールと比較することができる。しかしながら、本発明のこの実施例によるプロセスでは、適切な環境「ホール」の提供との組み合わせにおける有機薄膜の特性は、有機薄膜のクラック生成あるいは不均一な蒸発の結果として、自然に形成される。したがって、リソグラフィー的に複数のホールを提供する工程を避けることができる。
さらに別の実施例によると、酸化物質あるいは表面上に存在する酸化物質を含む有機薄膜は、複数の核形成成長位置の形成に利用することができる。
ＩＩＩ−Ｖ半導体ナノワイヤのエピタキシャル成長のために、成長ステップｃ、ｃ'、ｃ"の方法は、当技術分野で知られている。成長プロセスのために低圧有機金属気相エピタキシー（ＬＰ−ＭＯＶＰＥ）は適している。他の可能な技術は、限定無しに、ＭＯＶＰＥ、分子線エピタキシー（ＭＢＥ）、およびケミカルビームエピタキシー（ＣＢＥE）をに含んでいる。限定されない実施例の形態の詳細は以下に述べられる。
ナノウィスカーはＩnＡsと共に例示された。また他の半導体、特にＩnＰやＧaＰなどのＩＩＩ−Ｖ半導体は、本発明に基づく方法で有利に成長させることができる。例えばＬＰ−ＭＯＶＰＥプロセスにおける必要な変更は当業者にとって自明である。
上記説明した有機化合物に加えて、有機薄膜５１５のための使用に適した多数の有機化合物を使用することができる。その選択は、例えば、スピンコーティングなどの利用可能な有機薄膜を形成する方法および好ましいタイムスケールおよび核形成期間の条件に依存する。適切な有機化合物は、限定無しに、アリルアルコール、ｎ−デカンおよびアセトンを含む。
本発明の方法に基づく調製の実施例
Ｓi（１１１）基板を使用した。ウェハーをさいの目に切断し、試料を超音波浴で洗浄した。有機物残留物を取り除くために、試料を紫外線照射＋オゾン洗浄にさらした。試料は、次に、４％の水性フッ化水素酸中で３０秒エッチングし、すすぎなしで除去した。
シグマ−オルドリッチ製（純度９９％以上）のアリルアルコール（２−プロパノール−１ーオール）を、約６０００ｒｐｍで３０秒間回転して被覆して、偏光解析デバイスで測定されたように、約２０Å厚さの層を得た。試料は、次に、これ以上遅れることなく不活性雰囲気に移した。
代替プロセスでは、ｎ−デカンを有機物質として同じ方法で使用した。しかしながら、試料を回転後、不活性雰囲気に移す前に、約１０分間、湿気雰囲気中に保持された。
低圧１００ミリバールのＭＯＶＰＥシステムではプレカーサガスとしてＴＭＩとアルシンを使用した。６リットル/分の一定の水素キャリアーガス流れを使用した。成長の品質を向上させるために６２５℃での１０分間のアニーリングを実行した。次に、温度を５５０℃の典型的な成長温度まで下げた。２つのプレカーサを同時に成長セルに導入して、成長を開始した。プレカーサのための典型的なモル分率としてＴＭＩに対して２×１０-6とＡsＨ3に対して２×１０-4を使用した。通常の数分の成長時間の後に、成長は、ＴＭＩのスイッチを切ることによって止めた。保護するアルシンを流しながら室温まで冷却した。
図６は、核形成成長期間の効果を示している。（ａ）では、ｎーデカンをスピンニングし、試料を直接成長デバイスに輸送した。（ｂ）では、試料は、ｎ−デカンをスピンニングし、約１０分間、湿潤空気中に保持した。視角は基板の直角方向に対して４５°である。上記記載されたように、酸化環境に被覆された基板の暴露時間をナノワイヤ密度を制御するために使用した。図６ｃに、ナノワイヤ密度を暴露時間の関数としてこれを図示する。条件は２２〜２４℃と８５〜９０％の相対湿度付近で安定していた。６時間の試料はまだほとんど理想的なＮＷ（ナノワイヤ）の成長を示しているが、１０時間の試料は非エピタキシャルなワイヤの増加量と競合する島状成長を示している。更なる酸化（上記条件で１４時間以上）は密度ゼロ、すなわち、成長を全くもたらさない。
図７は、有機化合物として（ａ）アリルアルコール、ｂ）ｎ−デカン、ｃ）アセトン、ｄ）エタノールを使用する本発明の方法に基づく成長したＩnＡsナノワイヤを示している。視角は基板に垂直な方向に対して４５°である。図において、ナノワイヤが基板に対してある角度を持つように見えるのは、可視化処理の効果であることに注意するべきである。ナノワイヤは、まさにエピタキシャルであり、基板の表面に垂直に立っている。
図８に、任意の予熱あるいはアニーリングの効果を示す。（ａ）では、成長段階の前に予熱を全く行わなかった。（ｂ）に示した基板は、６２５℃で１０分間アニーリングした。アニーリングした基板は成長品質が向上することを示している。
上記示された結果は、水素終端表面の酸化が、ＳiＯ2の成長抑制マスクによって取り囲まれた酸化が少ないパッチを形成するように有機膜被覆によって局所的に禁止されており、不均質に酸化されたＳi表面であることを支持している。有機物残留物は、成長の前のアニーリング工程で使用する高温（６２５℃）で、まさしく酸化物テンプレートを残して完全に蒸発すると予想される。そのようなテンプレートは、選択的領域のエピタキシーで使用する部分的にマスクされた基板に非常に類似している。長い酸化時間後にナノワイヤ密度が減少することを理解することができる：結局は、ＳiＯ2の成長抑制マスクによって全表面は完全に覆われる。あるナノワイヤ密度に達するのに必要な空気の暴露は、使用する有機化合物に強く依存することが着目される。ｎ−デカンと比べてアリルアルコールに対して必要な時間が短いのは、アリルアルコールが吸湿性であり、酸化速度を増加する湿気を吸収するが、一方ｎ−デカンは疎水性であるという事実と一致している。
酸化物テンプレートの形成において薄い有機質層を含む上記の手順は、有機材料のマスクが打ち型（スタンプ）から基板に移されるミクロ接触印刷などの現代のナノリソグラフィー技術と組み合わせることができる。また、ツケペンリソグラフィーなどの走査型トンネル顕微鏡法を使用する技術を、有機薄膜に予め決められたパターンを与えるために、したがって、酸化物テンプレートに対応する予め決められたパターンを与えるために使用することができる。
本発明に基づく方法の基本的な工程は、工業生産システムで容易に実施することができる。１つのアプローチでは、制御されていない空気、湿度などの暴露を避けるために、同じチャンバにおいて、または少なくとも同じシステムにおいて、その方法の全工程を実施することである。この場合、この方法の工程は、以下に従って、変更することができる。
i：真空チャンバー中に１つまたは複数の基板を導入する。
ii：原子状水素を使用する水素終端、例えば、加熱した基板を水素プラズマに晒す。電圧とプラズマ組成物は表面粗度を決定するために使用する。
iii：基板上に有機薄膜を吹き付けるまたは蒸発させる。
iv：酸化性物質を暴露する。温度を、よりよく画定されたプロセスのために好ましく制御することができる。
v:同じ真空チャンバーを利用するまたは同じシステムの成長チャンバへ移送した後、ナノワイヤを成長する。
この改良されたプロセスは様々なパターニング技術と適切に結合され得る。
本発明は、最も実用的であり好適実施例として現在考えられているものと関連して記載したが、本発明は、開示された実施例に制限されることなく、付属のクレーム中に様々な修正と同等な構成物を含むことを意図することが理解される。
本発明の方法に基づく工程を示す概略図である。 本発明に基づく方法を用いて得られるＳi（１００）基板上に成長したナノワイヤを示す図である。 本発明に基づく方法の１つの実施例を用いて得られる成長したナノワイヤを示す図である。 有機薄膜を使用して酸化物テンプレートを形成する本発明の方法の１つの実施例のフローチャートを示す図である。 有機薄膜を使用して酸化物テンプレートを形成する本発明の方法に基づく工程の概略図である。 核形成成長期間の影響を示す図であり、（ａ）ｎ−デカンまたは（ｂ）ｎ−デカンをスピンニングして、試料が直接成長デバイスに輸送する図である。 核形成成長期間の影響を示す図であり、ナノワイヤの密度を湿潤空気中の暴露時間の関数として示す図である。 有機化合物として（ａ）アリルアルコール、（ｂ）ｎ−デカン、（ｃ）アセトン、（ｄ）エタノールを使用する本発明の方法により成長したＩnＡsナノワイヤを示す図である。 本発明の１つの実施例による前加熱の影響を示す図であり、（ａ）予熱のない場合と（ｂ）予熱した場合の図である。

Claims (27)

  1. 基板の表面からエピタキシャル成長したナノワイヤを含むナノ構造のデバイスを製造する方法であって、
    （ａ）一時的に不活性化した表面（１１０）を持つ基板（１００）を提供するために前記基板の表面に対して水素終端する終端工程と、
    （ｂ）前記基板（１００）の不活性化した表面（１１０）に酸化物テンプレート（１１５）を提供する提供工程であって、前記酸化物テンプレートがその後のナノワイヤの成長のための複数の核形成成長位置を画定する前記提供工程と、
    （ｃ）前記基板の表面（１１０）上の前記酸化物テンプレートによって画定された前記複数の核形成成長位置で複数のナノワイヤを成長させる成長工程と、
    を有することを特徴とする方法。
  2. 前記酸化物テンプレート（１１５）の構造が自己組立することを特徴とする請求項１に記載の方法。
  3. 前記酸化物テンプレートが、前記複数の核形成成長位置を形成する前記マスク中の複数のホールまたは複数の弱い部分を持った、主に二酸化ケイ素の成長を禁止するマスクを形成することを特徴とする請求項１または請求項２に記載の方法。
  4. 前記成長工程では、前記成長を禁止するマスク中の複数のホールまたは複数の弱い部分中で複数のナノワイヤが核形成して成長することを特徴とする請求項３に記載の方法。
  5. 酸化物テンプレート（５１５）を提供する工程は、成長段階の前に前処理工程を含み、
    前記前処理工程は、
    （ｂ":１）前記基板の表面上に有機薄膜を付ける工程と、
    （ｂ":２）核形成成長期間を提供する提供工程であって、前記基板の表面（５１０）で部分酸化が起こるように時間と環境に対する条件が制御されており、前記部分酸化は、前記付けられれた有機薄膜または前記有機薄膜の複数の残留物によって少なくとも部分的に誘導され、前記酸化物テンプレート（５１５）の構造と前記有機薄膜または前記有機薄膜の複数の残留物との間に相関関係を与える、前記提供工程と、
    を有することを特徴とする請求項１乃至請求項４のいずれか１項に記載の方法。
  6. 前記有機薄膜は、透過性が増加した複数の局部領域を形成することを特徴とする請求項５に記載の方法。
  7. 前記有機薄膜中に複数のクラックが形成されることを特徴とする請求項５に記載の方法。
  8. 前記基板の表面の局所の酸化が、前記透過性が増加したまたは複数のクラックを有する複数の局所領域で生じることを特徴とする請求項６または請求項７に記載の方法。
  9. 前記核形成成長期間は、前記基板を湿気にさらす工程を含むことを特徴とする請求項１乃至請求項８のいずれか１項に記載の方法。
  10. 前記核形成成長期間は、前記基板を酸化物質にさらす工程を含むことを特徴とする請求項１乃至請求項８のいずれか１項に記載の方法。
  11. 前記有機薄膜が基板の表面（５１０）上で局所的に複数の残留物（５１４）を形成し、
    酸化プロセスが、複数の有機残留物（５１４）によって被覆された酸化が少ないか全くない複数の領域を除いた、前記基板の表面を実質的に完全に酸化するように制御されており、それにより、続く前記複数のナノワイヤを成長させる成長工程で、複数のナノワイヤが前記複数の有機残留物によって前に被覆されている前記基板上の複数の位置で核形成して成長することを特徴とする請求項５に記載の方法。
  12. 前記酸化は、前記複数の有機残留物（５１４）によって被覆された複数の領域を除いた前記基板の表面を被覆する二酸化ケイ素の層をもたらすことを特徴とする請求項１１に記載の方法。
  13. 前記複数の核形成成長位置の形成は、前記基板の表面上に複数のＳiＯxクラスタを形成する工程を含み、前記複数のＳiＯxは続く前記複数のナノワイヤを成長させる成長工程において複数の触媒粒子として機能することを特徴とする請求項５に記載の方法。
  14. 前記複数の核形成成長位置の形成は、前記基板の表面上に前記有機薄膜の複数の残留物を形成する工程を含み、前記複数の残留物は、続く前記複数のナノワイヤを成長させる成長工程における複数の触媒粒子として機能することを特徴とする請求項５に記載の方法。
  15. 前記複数の核形成成長位置の形成は、前記基板の表面上に前記有機薄膜の複数の残留物を形成する工程を含み、前記複数の残留物は前記基板の表面を局所的に変更し、前記局所的な変更が、続く前記複数のナノワイヤを成長させる成長工程における複数の核形成成長位置として作用することを特徴とする請求項５に記載の方法。
  16. 前記付着した有機薄膜がその後の複数のナノワイヤの成長におけるマスクとして作用し、複数のナノワイヤが前記核形成成長期間中に自然発生的に形成される前記マスク中の複数のホール中に配置されることを特徴とする請求項５に記載の方法。
  17. 前記酸化物テンプレート（１１５）を提供する工程は、
    （ｂ'）前記基板に前記酸化物テンプレート（１１５）を形成する揮発性種の薄膜層を付ける工程と、
    （ｃ'）成長段階の間、前記複数のナノワイヤの核形成が前記酸化物テンプレート（１１５）によって誘導されるのを確実にする時間、圧力、および温度に対する条件を提供する工程と、
    を有することを特徴とする請求項１乃至請求項４のいずれか１項に記載の方法。
  18. 前記揮発性種の薄膜層は非金属酸化物からなることを特徴とする請求項１７に記載の方法。
  19. 前記揮発性種の薄膜層は非金属窒化物からなることを特徴とする請求項１７に記載の方法。
  20. 前記揮発性種の薄膜層は非金属リン化物からなることを特徴とする請求項１７に記載の方法。
  21. 触媒層は、酸化けい素、窒化けい素またはリン化ケイ素の１つまたはその組合せを含むことを特徴とする請求項１７乃至請求項２０のいずれか１項に記載の方法。
  22. 前記触媒層は、ＳiＯx（x≒１）を含むことを特徴とする請求項２１に記載の方法。
  23. リトグラフの方法で触媒層をパターニングする工程をさらに含むことを特徴とする含むことを特徴とする請求項１７乃至請求項２１のいずれか１項に記載の方法。
  24. 前記成長段階では、前記触媒層が完全に蒸発する前にナノワイヤの成長が開始されるように、温度、時間、および圧力に関する最初の条件が提供されることを特徴とする請求項２３に記載の方法。
  25. 前記ナノワイヤの成長のためのソースが前記触媒層の蒸発温度よりも低い基板温度で供給されることを特徴とする請求項２４に記載の方法。
  26. 前記触媒層がＳiＯx（x≒１）で作られており、前記ナノワイヤが低圧有機金属気相エピタキシー（ＬＰ−ＭＯＶＰＥ）によって成長し、前記ソースは５１０〜５２０℃で基板加熱期間の間にすでに活性化されていることを特徴とする請求項２５に記載の方法。
  27. 前記基板の温度が前記複数のナノワイヤの成長を促進するために最適化されている第２条件を提供する工程であって、前記第２条件の温度が前記第１条件の間に使用される第１温度より高い前記工程を更に有することを特徴とする請求項１７乃至請求項２１のいずれか１項に記載の方法。
JP2008558235A 2006-03-08 2007-03-07 Ｓｉ上のエピタキシャルな半導体ナノワイヤの金属無しでの合成方法 Expired - Fee Related JP5483887B2 (ja)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
SE0600533 2006-03-08
SE0600533-4 2006-03-08
SE0601142-3 2006-05-22
SE0601142A SE533341C2 (sv) 2006-05-22 2006-05-22 Metod för metallfri syntes av epitaxiella halvledarnanotrådar på kisel
PCT/SE2007/050131 WO2007102781A1 (en) 2006-03-08 2007-03-07 Method for metal-free synthesis of epitaxial semiconductor nanowires on si

Publications (2)

Publication Number Publication Date
JP2009532309A true JP2009532309A (ja) 2009-09-10
JP5483887B2 JP5483887B2 (ja) 2014-05-07

Family

ID=38475147

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008558235A Expired - Fee Related JP5483887B2 (ja) 2006-03-08 2007-03-07 Ｓｉ上のエピタキシャルな半導体ナノワイヤの金属無しでの合成方法

Country Status (7)

Country Link
US (1) US8691011B2 (ja)
EP (1) EP1991499A4 (ja)
JP (1) JP5483887B2 (ja)
KR (1) KR101375435B1 (ja)
CN (1) CN101443265B (ja)
AU (1) AU2007222162B2 (ja)
WO (1) WO2007102781A1 (ja)

Families Citing this family (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101595565B (zh) 2006-09-18 2013-03-27 昆南诺股份有限公司 在垂直半导体结构上制造精密垂直和水平层的方法
US8227817B2 (en) 2006-12-22 2012-07-24 Qunano Ab Elevated LED
JP5453105B2 (ja) 2006-12-22 2014-03-26 クナノ アーベー ナノ構造のｌｅｄ及びデバイス
US8049203B2 (en) 2006-12-22 2011-11-01 Qunano Ab Nanoelectronic structure and method of producing such
US7829443B2 (en) 2007-01-12 2010-11-09 Qunano Ab Nitride nanowires and method of producing such
US20100186809A1 (en) 2007-06-19 2010-07-29 Lars Samuelson Nanowire- based solar cell structure
KR101541560B1 (ko) 2007-10-26 2015-08-03 큐나노 에이비 이종 재료상의 나노와이어 성장
WO2010062644A2 (en) * 2008-10-28 2010-06-03 The Regents Of The University Of California Vertical group iii-v nanowires on si, heterostructures, flexible arrays and fabrication
KR101538742B1 (ko) 2009-02-25 2015-07-30 삼성전자주식회사 나노와이어의 합성 방법
KR101633953B1 (ko) 2009-04-15 2016-06-27 솔 발테익스 에이비 나노와이어를 가지는 다중-접합 광전지
KR101663200B1 (ko) * 2009-09-30 2016-10-06 국립대학법인 홋가이도 다이가쿠 터널 전계 효과 트랜지스터 및 그 제조 방법
JP2013508966A (ja) 2009-10-22 2013-03-07 ソル ヴォルタイクス アーベー ナノワイヤトンネルダイオードおよびその製造方法
CN102770367B (zh) 2009-12-22 2015-08-19 昆南诺股份有限公司 用于制备纳米线结构的方法
JP6313975B2 (ja) 2010-05-11 2018-04-18 クナノ・アーベー ワイヤーの気相合成
WO2011160051A2 (en) 2010-06-18 2011-12-22 Glo Ab Nanowire led structure and method for manufacturing the same
US9947829B2 (en) 2010-06-24 2018-04-17 Glo Ab Substrate with buffer layer for oriented nanowire growth
US9240328B2 (en) * 2010-11-19 2016-01-19 Alphabet Energy, Inc. Arrays of long nanostructures in semiconductor materials and methods thereof
US8350251B1 (en) 2011-09-26 2013-01-08 Glo Ab Nanowire sized opto-electronic structure and method for manufacturing the same
US9653286B2 (en) 2012-02-14 2017-05-16 Hexagem Ab Gallium nitride nanowire based electronics
EP2859588B1 (en) 2012-06-07 2016-12-21 QuNano AB A method of manufacturing a structure comprising elongate nanostructures adapted to be transferred to a non-crystalline layer
WO2014066371A1 (en) 2012-10-26 2014-05-01 Glo Ab Nanowire sized opto-electronic structure and method for modifying selected portions of same
JP6293157B2 (ja) 2012-10-26 2018-03-14 グロ アーベーＧｌｏ Ａｂ ナノワイヤサイズの光電構造及びその選択された部分を改質する方法
FR2997557B1 (fr) 2012-10-26 2016-01-01 Commissariat Energie Atomique Dispositif electronique a nanofil(s) muni d'une couche tampon en metal de transition, procede de croissance d'au moins un nanofil, et procede de fabrication d'un dispositif
JP6353845B2 (ja) 2012-10-26 2018-07-04 グロ アーベーＧｌｏ Ａｂ ナノワイヤｌｅｄ構造の製造方法
FR2997420B1 (fr) 2012-10-26 2017-02-24 Commissariat Energie Atomique Procede de croissance d'au moins un nanofil a partir d'une couche d'un metal de transition nitrure obtenue en deux etapes
WO2014151034A1 (en) 2013-03-15 2014-09-25 Glo Ab High index dielectric film to increase extraction efficiency of nanowire leds
EP2973756B1 (en) 2013-03-15 2018-06-27 Glo Ab Nanowire led structure with decreased leakage and method of making same
US9196787B2 (en) 2013-06-07 2015-11-24 Glo Ab Nanowire LED structure with decreased leakage and method of making same
TW201515269A (zh) 2013-06-18 2015-04-16 Glo Ab 用於平整化及界定奈米線裝置之活化區的絕緣層
WO2015031179A1 (en) 2013-08-27 2015-03-05 Glo Ab Molded led package and method of making same
US9142745B2 (en) 2013-08-27 2015-09-22 Glo Ab Packaged LED device with castellations
US8999737B2 (en) 2013-08-27 2015-04-07 Glo Ab Method of making molded LED package
TW201525525A (zh) 2013-12-09 2015-07-01 Glo Ab 光學顯示系統
TWI636952B (zh) 2013-12-13 2018-10-01 瑞典商Ｇｌｏ公司 使用介電膜以減少奈米線發光二極體中之透明導電氧化物之電阻率
CN103824566B (zh) * 2014-03-18 2016-08-24 清华大学 读写接触式硬盘的磁头、硬盘设备及转移方法
US10483319B2 (en) 2014-08-08 2019-11-19 Glo Ab Pixilated display device based upon nanowire LEDs and method for making the same
WO2016049507A1 (en) 2014-09-26 2016-03-31 Glo Ab Monolithic image chip for near-to-eye display
US10829605B2 (en) 2015-07-02 2020-11-10 Sabic Global Technologies B.V. Process and material for growth of adsorbed compound via nanoscale-controlled resistive heating and uses thereof
KR20180128464A (ko) 2016-04-22 2018-12-03 글로 에이비 소형 피치 직시형 디스플레이 및 이의 제조 방법
US10535518B1 (en) * 2017-03-26 2020-01-14 Hrl Laboratories, Llc In situ fabrication of horizontal nanowires and device using same
WO2019145284A1 (en) * 2018-01-23 2019-08-01 Universite D'aix-Marseille Process for forming an organized network of semi-conducting nanoparticles or nanowires onto a silicon substrate
TWI716304B (zh) * 2020-03-30 2021-01-11 環球晶圓股份有限公司 碳化矽晶片的表面加工方法
CN111430221B (zh) * 2020-04-02 2022-08-05 中国科学院半导体研究所 锡自催化生长的锗锡合金硅基材料及定向异质外延方法
US11295983B2 (en) 2020-05-27 2022-04-05 International Business Machines Corporation Transistor having source or drain formation assistance regions with improved bottom isolation
CN112736173B (zh) * 2021-04-06 2021-06-29 至芯半导体(杭州)有限公司 一种复合衬底、其制备方法及半导体器件
CN112802930B (zh) * 2021-04-15 2021-07-06 至芯半导体(杭州)有限公司 Iii族氮化物衬底制备方法和半导体器件

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006130647A (ja) * 2004-10-29 2006-05-25 Sharp Corp パターニングされたＡＬＤＺｎＯシード層を用いたＺｎＯのナノ構造の選択的な成長
JP2007216369A (ja) * 2006-02-20 2007-08-30 Univ Of Tsukuba シリコンナノ結晶材料の製造方法及び該製造方法で製造されたシリコンナノ結晶材料

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4341605A (en) * 1981-01-16 1982-07-27 E. I. Du Pont De Nemours And Company Process for cation permeable membrane with reinforcement fabric embedded therein and product thereof
GB2210728B (en) * 1987-10-07 1991-11-13 Stc Plc Isolation trenches for semiconductors
US5976957A (en) 1996-10-28 1999-11-02 Sony Corporation Method of making silicon quantum wires on a substrate
CA2311132C (en) 1997-10-30 2004-12-07 Sumitomo Electric Industries, Ltd. Gan single crystalline substrate and method of producing the same
US6596377B1 (en) 2000-03-27 2003-07-22 Science & Technology Corporation @ Unm Thin film product and method of forming
EP1374309A1 (en) 2001-03-30 2004-01-02 The Regents Of The University Of California Methods of fabricating nanostructures and nanowires and devices fabricated therefrom
US6709929B2 (en) 2001-06-25 2004-03-23 North Carolina State University Methods of forming nano-scale electronic and optoelectronic devices using non-photolithographically defined nano-channel templates
US7335908B2 (en) 2002-07-08 2008-02-26 Qunano Ab Nanostructures and methods for manufacturing the same
US7355216B2 (en) 2002-12-09 2008-04-08 The Regents Of The University Of California Fluidic nanotubes and devices
JP4428921B2 (ja) 2002-12-13 2010-03-10 キヤノン株式会社 ナノ構造体、電子デバイス、及びその製造方法
CN1187153C (zh) * 2002-12-16 2005-02-02 同济大学 以气凝胶为模板制备银纳米线的方法
US7608147B2 (en) 2003-04-04 2009-10-27 Qunano Ab Precisely positioned nanowhiskers and nanowhisker arrays and method for preparing them
US7445742B2 (en) 2003-08-15 2008-11-04 Hewlett-Packard Development Company, L.P. Imprinting nanoscale patterns for catalysis and fuel cells
US7354850B2 (en) 2004-02-06 2008-04-08 Qunano Ab Directionally controlled growth of nanowhiskers
US7528002B2 (en) 2004-06-25 2009-05-05 Qunano Ab Formation of nanowhiskers on a substrate of dissimilar material
US7407872B2 (en) 2004-08-20 2008-08-05 Yale University Epitaxial growth of aligned AlGalnN nanowires by metal-organic chemical vapor deposition
WO2006025793A1 (en) * 2004-08-31 2006-03-09 Agency For Science, Technology And Research Nanostructures and method of making the same
US7345296B2 (en) 2004-09-16 2008-03-18 Atomate Corporation Nanotube transistor and rectifying devices
US20060223211A1 (en) 2004-12-02 2006-10-05 The Regents Of The University Of California Semiconductor devices based on coalesced nano-rod arrays
US7309621B2 (en) 2005-04-26 2007-12-18 Sharp Laboratories Of America, Inc. Method to fabricate a nanowire CHEMFET sensor device using selective nanowire deposition
KR100623271B1 (ko) 2005-06-24 2006-09-12 한국과학기술연구원 갈륨망간나이트라이드 단결정 나노선의 제조방법
KR101264673B1 (ko) * 2005-06-24 2013-05-20 엘지디스플레이 주식회사 소프트 몰드를 이용한 미세 패턴 형성방법
US20070257264A1 (en) 2005-11-10 2007-11-08 Hersee Stephen D CATALYST-FREE GROWTH OF GaN NANOSCALE NEEDLES AND APPLICATION IN InGaN/GaN VISIBLE LEDS
US7349613B2 (en) 2006-01-24 2008-03-25 Hewlett-Packard Development Company, L.P. Photonic crystal devices including gain material and methods for using the same
WO2008048704A2 (en) 2006-03-10 2008-04-24 Stc.Unm Pulsed growth of gan nanowires and applications in group iii nitride semiconductor substrate materials and devices
DE102006013245A1 (de) 2006-03-22 2007-10-04 Infineon Technologies Ag Verfahren zur Ausbildung von Öffnungen in einer Matrizenschicht und zur Herstellung von Kondensatoren
US20080149946A1 (en) 2006-12-22 2008-06-26 Philips Lumileds Lighting Company, Llc Semiconductor Light Emitting Device Configured To Emit Multiple Wavelengths Of Light

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006130647A (ja) * 2004-10-29 2006-05-25 Sharp Corp パターニングされたＡＬＤＺｎＯシード層を用いたＺｎＯのナノ構造の選択的な成長
JP2007216369A (ja) * 2006-02-20 2007-08-30 Univ Of Tsukuba シリコンナノ結晶材料の製造方法及び該製造方法で製造されたシリコンナノ結晶材料

Also Published As

Publication number Publication date
US20090301389A1 (en) 2009-12-10
AU2007222162B2 (en) 2013-03-07
AU2007222162A1 (en) 2007-09-13
US8691011B2 (en) 2014-04-08
WO2007102781A1 (en) 2007-09-13
EP1991499A1 (en) 2008-11-19
EP1991499A4 (en) 2013-06-26
CN101443265B (zh) 2014-03-26
CN101443265A (zh) 2009-05-27
JP5483887B2 (ja) 2014-05-07
KR101375435B1 (ko) 2014-03-17
KR20080112277A (ko) 2008-12-24
AU2007222162A2 (en) 2009-02-19

Similar Documents

Publication Publication Date Title
JP5483887B2 (ja) Ｓｉ上のエピタキシャルな半導体ナノワイヤの金属無しでの合成方法
KR101199254B1 (ko) 나노구조체 및 그의 제조 방법
US7354850B2 (en) Directionally controlled growth of nanowhiskers
US8962453B2 (en) Single crystal growth on a mis-matched substrate
US6242326B1 (en) Method for fabricating compound semiconductor substrate having quantum dot array structure
JP5410773B2 (ja) 分枝状ナノワイヤーおよびその製造方法
US6033972A (en) Growing method of GaAs quantum dots using chemical beam epitaxy
Detz et al. Lithography-free positioned GaAs nanowire growth with focused ion beam implantation of Ga
KR100987331B1 (ko) 액상 증착 기술을 이용한 나노구조체의 제조방법 및 그에의해 제조된 나노구조체
Kim et al. Fabrication of GaN nanorods by inductively coupled plasma etching via SiO2 nanosphere lithography
WO2019145284A1 (en) Process for forming an organized network of semi-conducting nanoparticles or nanowires onto a silicon substrate
Barbagini et al. Critical aspects of substrate nanopatterning for the ordered growth of GaN nanocolumns
JP4814562B2 (ja) ナノ構造の作製方法
US6299991B1 (en) Selective growth of ferromagnetic films for magnetic memory, storage-based devices
WO2023037490A1 (ja) ナノワイヤおよびその製造方法
KR20120100338A (ko) 나노와이어의 성장방법
JP2011124583A (ja) ナノ構造体集合体及びナノ構造体の形成方法
SE533341C2 (sv) Metod för metallfri syntes av epitaxiella halvledarnanotrådar på kisel
Prongjit et al. Effect of SiO2 thickness on GaAs nanowires on Si (111) substrates grown by molecular beam epitaxy
KR20120100341A (ko) Ａｕ 촉매층을 이용한 ＧａＮ 나노와이어의 성장방법
Kang et al. Growth and Characterization of GaAs Nanowires Grown on Si Substrates
Sladek SA-MOVPE in nitrogen ambient for InAs nanowire integration on silicon
JP2004281953A (ja) 微細構造の作製方法
JPH0832047A (ja) 半導体微細構造の製造方法
JP2006108440A (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20100223

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20120621

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120629

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120928

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130618

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130917

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20131118

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20131120

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20140207

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20140218

R150 Certificate of patent or registration of utility model

Ref document number: 5483887

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees